CN116298775A - 一种芯片同步时钟之间电路跳变故障测试方法 - Google Patents

Abstract

本发明公开了一种芯片同步时钟之间电路跳变故障测试方法，在芯片同步时钟测试电路中，在PLL输出时钟后面连接pulse_ctrl模块，所述pulse_ctrl模块产生内部时钟和复位；包括divider模块，所述divider模块包括分频电路，用以产生分频时钟；还包括syn_occ模块，所述syn_occ模块控制分频时钟的脉冲输出；pulse_ctrl模块输出clock_out作为芯片分频电路的参考时钟；故障测试时，pulse_ctrl模块的输出信号div_rstn控制分频电路的复位端rstn，并参与sync_occ模块的测试时钟产生。本发明实现了同步时钟之间电路跳变故障的测试，且测试模式下的时钟路径和芯片功能模式下的时钟路径完全一致，待测电路与功能电路一致，减少了测试逻辑的电路面积和时序收敛开销，提高了电路故障的测试覆盖率。

Description

一种芯片同步时钟之间电路跳变故障测试方法

技术领域

本发明公开了一种芯片同步时钟之间电路跳变故障测试方法，涉及集成电路故障测试技术领域。

背景技术

随着集成电路设计和工艺的高速发展，SOC芯片规模越来越大，所需要的时钟数量也越来越多。典型的时钟结构是由PLL输出一个高频时钟，然后通过对该高频时钟进行各种系数的分频，从而得到各个功能模块所需要的工作频率。各个分频时钟的频率不一样（比如2分频和3分频），但是它们有可能是同步时钟，这些同步时钟域之间的逻辑通路需要测试。

在可测试性设计中，通常不同频率的时钟使用各自独立的片上时钟控制器（OCC，on-chip clock controller）。由于独立OCC输出的时钟，它们之间的相位关系不具备确定性，因此不同时钟域之间的电路跳变故障（transition fault）无法测试。

发明内容

本发明所要解决的技术问题是：针对现有技术的缺陷，提供一种芯片同步时钟之间电路跳变故障测试方法，用以克服现有可测试性设计中同步时钟域之间电路跳变故障的测试问题，实现了同步时钟之间的电路跳变故障测试。

本发明为解决上述技术问题采用以下技术方案：

一种芯片同步时钟之间电路跳变故障测试方法，所述测试方法中，在芯片同步时钟测试电路中，在PLL输出时钟后面连接pulse_ctrl模块，所述pulse_ctrl模块产生内部时钟和复位；

测试电路中还包括divider模块，所述divider模块包括分频电路，用以产生分频时钟；

测试电路中还包括syn_occ模块，所述syn_occ模块控制分频时钟的脉冲输出；

pulse_ctrl模块输出clock_out作为芯片分频电路的参考时钟；

故障测试时，pulse_ctrl模块的输出信号div_rstn控制分频电路的复位端rstn，并参与sync_occ模块的测试时钟产生。

作为进一步优选方案，所述pulse_ctrl模块：在扫描链移位阶段div_rstn输出为0；在扫描链移位阶段clock_out输出为0；在扫描链捕获阶段div_rstn输出从0变为1的时刻可调。所述pulse_ctrl模块中，pulse_ctrl/clock_out输出脉冲个数可配置。

作为进一步优选方案，所述pulse_ctrl模块中，pulse_ctrl/div_rstn变为1之后到pulse_ctrl/clock_out开始输出的时间间隔可配置。

作为进一步优选方案，所述pulse_ctrl模块中：在扫描链捕获阶段，所有分频电路的复位和参考时钟输入在同一时刻发生，输出时钟之间的相位关系确定；在扫描链捕获阶段，pulse_ctrl/div_rstn控制syn_occ的工作，pulse_ctrl/div_rstn在时钟沿之前稳定，不进行时钟同步和时序约束。

作为进一步优选方案，所述pulse_ctrl模块中：pulse_ctrl电路扫描链移位使能信号不进行时钟约束。

作为进一步优选方案，所述divider模块中：分频电路在扫描链移位阶段时钟输出为0；分频电路的复位端发生变化时，其参考时钟为0；复位端与时钟之间不进行时序约束。

作为进一步优选方案，所述pulse_ctrl模块中，pulse_ctrl模块的div_rstn输出由3个寄存器产生；第一寄存器r0，用以捕获scan_shift_enable取反后的信号值，捕获时钟为扫描连的移位时钟；第二和第三寄存器r1和r2，均为同步寄存器，同步时钟为PLL的输出时钟。

作为进一步优选方案，所述syn_occ模块中，sync_occ模块的clock_out输出时钟,在扫描链移位阶段，其为扫描链移位时钟；在扫描捕获阶段，其为内部产生的测试时钟。

所述syn_occ模块的cp_ctrl子模块中：在扫描链移位阶段，寄存器r[7:0]顺次移进scan_in的值；在扫描链捕获阶段，当div_rstn变为1之后，r[7:0]控制测试时钟脉冲的输出，当r[0]为1时，测试时钟输出脉冲，当r[0]为0时，测试时钟输出0。

更进一步的，所述cp_ctrl子模块中的r寄存器，r[7:0]为应用实例，其位宽根据具体需求可配置。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

本发明所述控制电路设计，实现了同步时钟之间电路跳变故障的测试。并且测试模式下的时钟路径和芯片功能模式下的时钟路径完全一致，待测电路与功能电路一致，减少了测试逻辑的电路面积和时序收敛开销，提高了电路故障的测试覆盖率。

附图说明

图1是本发明的时钟控制设计的结构示意图。

图2是本发明的pulse_ctrl模块的结构示意图。

图3是本发明的sync_occ模块的结构示意图。

图4是本发明的cp_ctrl子模块的结构示意图。

图5是本发明的时钟控制设计的时序示意图。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下面结合附图对本发明的技术方案做进一步的详细说明：

本发明公开了一种芯片同步时钟之间电路跳变故障的测试电路，其电路的具体设计如图1所示，PLL输出时钟后面连接的pulse_ctrl模块，其输出clock_out作为芯片分频电路的参考时钟。在测试模式（scan_mode=1）下，pulse_ctrl模块的输出信号div_rstn控制分频电路（clk_divider）的复位端rstn，并参与sync_occ模块的测试时钟产生。

上述图1测试电路中的pulse_ctrl模块，其电路的具体设计如图2所示，pulse_ctrl模块的div_rstn输出由3个寄存器（r0、r1和r2）产生。r0寄存器捕获scan_shift_enable取反后的信号值，捕获时钟为扫描连的移位时钟（scan_shift_clock）。r1和r2寄存器为同步寄存器，同步时钟为PLL的输出时钟（pll_clock）。在扫描链移位阶段（scan_shift_enable=1），div_rstn输出值为0，在扫描链捕获阶段（scan_shift_enable=0），通过控制扫描链移位时钟脉冲产生的时间，从而可以控制div_rstn输出从0到1发生的时间。

pluse_ctrl模块的clock_out输出由pll_clock_counter/clk_en控制，pll_clock_counter工作原理如下：在扫描链移位阶段，由于div_rstn=0，使得pll_clock_counter处于复位状态，其输出clock_en=0。在扫描链捕获阶段，当div_rstn=1之后，pll_clock_counter开始对pll_clock进行计数。

当pll_clock_counter的计数值小于pulse_delay_cfg时，clock_en=0；

当pll_clock_counter的计数值大于等于pluse_delay_cfg并且小于pluse_delay_cfg与pll_cnt_cfg之和时，clock_en=1；

当pll_clock_counter的计数值大于pluse_delay_cfg与pll_cnt_cfg之和时，clock_en=0。

pulse_delay_cfg控制div_rstn=1之后距离pluse_ctrl输出第一个脉冲的时间间隔，其值可以灵活配置。

pulse_cnt_cfg控制clock_out脉冲的数量,其值可以灵活配置。

上述图1测试电路中的sync_occ模块，其电路的具体设计如图3所示：sync_occ模块的clock_out输出时钟, 在扫描链移位阶段，其为扫描链移位时钟（scan_shift_clock）；在扫描捕获阶段，其为内部产生的测试时钟。

上述图3模块中的cp_ctrl子模块，其电路的具体设计如图4所示：在扫描链移位阶段，寄存器r[7:0]顺次移进scan_in的值。在扫描链捕获阶段，当div_rstn变为1之后，r[7:0]控制测试时钟脉冲的输出，当r[0]为1时，测试时钟输出脉冲，当r[0]为0时，测试时钟输出0（即不输出脉冲）。

图5是本发明测试电路的时序示意图，在扫描链移位阶段，芯片扫描链移入测试所需的状态值。在扫描链捕获阶段，第一个移位时钟脉冲p1的时间点控制t1，t2之间的时间间隔，pulse_delay_cfg值控制t2，t3之间的时间间隔t2。r[7:0]移位结束之后，状态为1的寄存器个数以及位置，控制捕获时钟输出clock_out的个数和分布。所述cp_ctrl子模块中的r寄存器，r[7:0]为应用实例，其位宽根据具体需求可配置。

上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (11)

1.一种芯片同步时钟之间电路跳变故障测试方法，其特征在于：所述测试方法中，在芯片同步时钟测试电路中，在PLL输出时钟后面连接pulse_ctrl模块，所述pulse_ctrl模块产生内部时钟和复位；

测试电路中还包括divider模块，所述divider模块包括分频电路，用以产生分频时钟；

测试电路中还包括syn_occ模块，所述syn_occ模块控制分频时钟的脉冲输出；

pulse_ctrl模块输出clock_out作为芯片分频电路的参考时钟；

故障测试时，pulse_ctrl模块的输出信号div_rstn控制分频电路的复位端rstn，并参与sync_occ模块的测试时钟产生。

2.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块：

在扫描链移位阶段div_rstn输出为0；

在扫描链移位阶段clock_out输出为0；

在扫描链捕获阶段div_rstn输出从0变为1的时刻可调。

3.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于：所述

pulse_ctrl模块中，pulse_ctrl/clock_out输出脉冲个数可配置。

4.如权利要求2所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于：所述

pulse_ctrl模块中，pulse_ctrl/div_rstn变为1之后到pulse_ctrl/clock_out开始输出的时间间隔可配置。

5.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块中：

在扫描链捕获阶段，所有分频电路的复位和参考时钟输入在同一时刻发生，输出时钟之间的相位关系确定；

在扫描链捕获阶段，pulse_ctrl/div_rstn控制syn_occ的工作，pulse_ctrl/div_rstn在时钟沿之前稳定，不进行时钟同步和时序约束。

6.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块中：pulse_ctrl电路扫描链移位使能信号不进行时钟约束。

7.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述divider模块中：

分频电路在扫描链移位阶段时钟输出为0；

分频电路的复位端发生变化时，其参考时钟为0；

复位端与时钟之间不进行时序约束。

8.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述

pulse_ctrl模块中，pulse_ctrl模块的div_rstn输出由3个寄存器产生；

第一寄存器r0，用以捕获scan_shift_enable取反后的信号值，捕获时钟为扫描连的移位时钟；

第二和第三寄存器r1和r2，均为同步寄存器，同步时钟为PLL的输出时钟。

9.如权利要求1所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述syn_occ模块中，sync_occ模块的clock_out输出时钟, 在扫描链移位阶段，其为扫描链移位时钟；在扫描捕获阶段，其为内部产生的测试时钟。

10.如权利要求9所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述syn_occ模块的cp_ctrl子模块中：

在扫描链移位阶段，寄存器r[7:0]顺次移进scan_in的值；

在扫描链捕获阶段，当div_rstn变为1之后，r[7:0]控制测试时钟脉冲的输出，当r[0]为1时，测试时钟输出脉冲，当r[0]为0时，测试时钟输出0。

11.如权利要求10所述的一种芯片同步时钟之间电路跳变故障测试方法，其特征在于，所述cp_ctrl子模块中的r寄存器，r[7:0]为应用实例，其位宽根据具体需求可配置。

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