KR20190107431A

KR20190107431A - 개선된 분해능을 갖는 pwm 장치

Info

Publication number: KR20190107431A
Application number: KR1020180028687A
Authority: KR
Inventors: 강진용
Original assignee: 삼성전기주식회사
Priority date: 2018-03-12
Filing date: 2018-03-12
Publication date: 2019-09-20
Also published as: US20190280684A1

Abstract

본 발명의 일 실시 예에 따른 PWM 장치는, 제어클럭에 기초하여 인에이블 펄스신호를 생성하는 인에이블 펄스 생성회로; 상기 인에이블 펄스신호에 기초하여 단 펄스신호를 생성하는 단펄스 생성회로; 상기 단 펄스신호에 기초하여 서로 다른 딜레이 시간을 갖는 제1 내지 제n 지연 신호를 생성하는 딜레이 체인회로; 입력되는 선택신호에 응답하여, 상기 단 펄스신호 및 상기 제1 내지 제n 지연 신호중 어느 하나를 선택하여 트리거 신호를 생성하는 트리거 회로; 및 상기 트리거 신호에 기초하여 PWM 신호를 생성하는 PWM신호 생성회로; 를 포함한다.

Description

개선된 분해능을 갖는 PWM 장치{PWM APPARATUS WITH IMPROVED RESOLUTION}

본 발명은 개선된 분해능을 갖는 PWM 장치에 관한 것이다.

일반적으로, 모터와 같은 액츄에이터를 제어하기 위해 PWM 방식이 많이 사용되고 있다. 최근에는 PWM 주기가 1MHz 이상 되고 해상도가 8bit 이상인 PWM 방식이 사용되고 있다. 디지털 회로를 사용하는 구현 방법에서 PWM 주기가 1MHz이고 해상도가 10bit일 경우에는 일반적으로 1GHz 클럭을 사용하여 PWM 펄스를 제어해야 한다. 시간으로 환산하면 1ns 단위로 펄스를 제어해야 하므로 1ns의 분해능을 확보해야 한다. 종래 방식에서는 PWM 주기를 kHz 단위로 제어하는 경우에 비해 클럭 주파수가 높기 때문에 하드웨어에서 소모되는 전류가 매우 크게 증가한다. 또한 1GHz 클럭을 생성하기 위해서 DLL이나 PLL IP를 사용해야 하므로 면적 및 소모 전류가 증가한다.

차세대 OIS Driver IC에 1GHz PLL 클럭을 사용하는 PWM 방식이 적용되었으며 1GHz 클럭을 사용하여 동작하므로 소모전류가 증가하였다. 디지털 회로의 소모전류는 동작 주파수에 비례하므로 1GHz 클럭을 사용하여 PWM 제어기를 구현할 경우 수십MHz의 제어 클럭과 지연 소자를 사용하여 회로를 구현할 경우보다 수십 배의 소모전류가 소모된다. 예를 들어, 1GHz 클럭을 사용하는 회로의 소모전류는 50MHz 클럭을 사용하는 회로의 소모전류보다 20배 증가하는 문제점이 있다.

또한, 기존의 PWM 장치중 하나는, PWM 펄스의 주기가 1MHz이고 해상도(N)가 10비트(bit)인 신호를 만들기 위해서는 PWM 제어기의 분해능이 1ns가 되어야 하므로 클럭(clk)의 주파수가 1GHz가 되어야 한다. 또한 10비트 카운터가 필요하므로 1GHz로 동작하는 10비트 카운터와 비교기가 필요하지만 이를 디지털 회로로 구현하기 위해서는 초미세공정을 사용하거나 전류 소모가 많은 고속 셀을 사용하여야 하는 어려움이 있다.

또한, 분해능을 향상시키기 위한 종래 방식중의 하나(개선된 ＰＷＭ 주파수 분해능을 갖는 시스템, 방법, 및 장치, 출원번호: 10-2010-7000679)는, 제 1주기와 제 2주기를 이용하여 제 3주기 신호를 생성하여 분해능의 향상을 도모하고 있으나, 주기를 변동시켜 새로운 주기 신호를 생성하므로 추가적인 주파수 잡음을 발생시킬 문제점이 있다.

(선행기술문헌)

(특허문헌 1) JP 공개특허 2001-001568

본 발명의 일 실시 예는, 상대적으로 낮은 주파수(예,수십 MHz)의 제어 클럭을 사용하여 상대적으로 높은 주파수의 제어 클럭을 생성할 수 있도록 함으로써, 개선된 분해능을 갖는 PWM 출력을 제공할 수 있는 PWM 장치를 제공한다.

본 발명의 일 실시 예에 의해, 제어클럭에 기초하여 인에이블 펄스신호를 생성하는 인에이블 펄스 생성회로; 상기 인에이블 펄스신호에 기초하여 단 펄스신호를 생성하는 단펄스 생성회로; 상기 단 펄스신호에 기초하여 서로 다른 딜레이 시간을 갖는 제1 내지 제n 지연 신호를 생성하는 딜레이 체인회로; 입력되는 선택신호에 응답하여, 상기 단 펄스신호 및 상기 제1 내지 제n 지연 신호중 어느 하나를 선택하여 트리거 신호를 생성하는 트리거 회로; 및 상기 트리거 신호에 기초하여 PWM 신호를 생성하는 PWM신호 생성회로; 를 포함하는 PWM 장치가 제안된다.

상기 인에이블 펄스 생성회로는, 상기 제어클럭을 사전에 설정된 주기동안 카운트하여 카운트값을 제공하는 카운터; 상기 카운트값과 제1 시간값을 비교하여 일치하면 제1 펄스를 발생하는 제1 비교기; 상기 카운트값과 제2 시간값을 비교하여 일치하면 제2 펄스를 발생하는 제2 비교기; 및 상기 제1 펄스와 제2 펄스를 논리합하여 상기 인에이블 펄스신호를 생성하는 논리합 연산기; 를 포함할 수 있다.

상기 단펄스 생성회로는, 상기 인에이블 펄스신호를 사전에 설전된 시간만큼 지연시키는 지연기; 및 상기 지연기의 출력신호의 부정 신호와 상기 인에이블 펄스신호를 논리곱하여 상기 단 펄스신호를 생성하는 논리곱 연산기; 를 포함할 수 있다.

상기 딜레이 체인회로는, 서로 직렬로 접속된 제1 내지 제n 지연기를 포함하고, 상기 제1 지연기는 상기 단 펄스신호를 입력받아 사전에 설정된 시간만큼 지연된 제1 지연 신호를 제공하고, 상기 제n 지연기(여기서, n는 2이상의 자연수)는 제n-1 지연기로부터의 제n-1 지연 신호를 입력받아 사전에 설정된 시간만큼 지연된 제n 지연 신호를 제공하도록 이루어질 수 있다.

상기 트리거 회로는 상기 선택신호가 3비트이고, 상기 제n 지연 신호가 제7 지연 신호인 경우, 상기 선택신호에 응답하여, 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호중 어느 하나를 선택하여 상기 트리거 신호로 제공하는 먹스 트리 회로; 상기 제어클럭의 1주기 동안에 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호의 상승에지 개수를 카운트하여 카운트 출력값을 제공하는 사이클-지연 변환회로; 상기 카운트 출력값에 기초하여 제1 및 제2 타임 딜레이를 생성하는 타이밍 제어회로; 및 상기 단 펄스신호에 기초하여 상기 제1 및 제2 타임 딜레이중 하나를 선택하여 상기 선택신호로 제공하는 먹스 선택회로; 를 포함할 수 있다.

상기 먹스 트리 회로는, 상기 선택신호의 첫 번째 비트에 응답하여, 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호중 2개씩 입력받아 하나를 선택하여 출력하는 제1 내지 제4 멀티플렉스; 상기 선택신호의 두 번째 비트에 응답하여, 상기 제1 내지 제4 멀티플렉스의 출력신호를 2개씩 입력받아 하나를 선택하여 출력하는 제5 및 제6 멀티플렉스; 및 상기 선택신호의 세 번째 비트에 응답하여, 상기 제5 및 제6 멀티플렉스의 출력신호를 입력받아 하나를 선택하여 상기 트리거 신호로 제공하는 제7 멀티플렉스; 를 포함할 수 있다.

상기 사이클-지연 변환회로는, 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호를 입력받는 8개의 레지스터를 포함하고, 상기 8개의 레지스터 각각은 상기 제어클럭의 1주기 동안에 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호 각각이 상승에지일 때 하이레벨을 갖는 8개의 cdc 신호를 출력하는 제1 레지스터; 상기 제1 레지스터로부터의 8개의 cdc 신호를 유지 출력하는 제2 레지스터; 상기 제2 레지스터에 의해 유지 출력되는 상기 8개의 cdc 신호에서 하이레벨인 신호를 카운트하여 카운트값을 출력하는 로직 카운터; 및 상기 카운트값을 유지하여 카운트 출력값을 제공하는 제3 레지스터; 를 포함할 수 있다.

상기 타이밍 제어회로는, 상기 카운트 출력값, 상기 제어클럭의 주기, 사전에 설정된 제1 및 제2 PWM출력 스위치 시간을 이용하여 하기 수학식

T1 = floor (t1/Tclk), T2 = floor (t2/Tclk)

T1frac = (t1/Tclk) - T1, T2frac = (t2/Tclk) - T2,

TD1 = floor(T1frac * cdc_out), TD2 = floor(T2frac * cdc_out) (여기서, 상기 cdc_out는 카운트 출력값, Tclk는 상기 제어클럭의 주기, t1 및 t2는 사전에 설정된 제1 및 제2 PWM출력 스위치 시간)에 따라, 상기 제1 타임 딜레이 및 제2 타임 딜레이를 생성하도록 이루어질 수 있다.

상기 먹스 선택회로는, 제1 및 제2 초기값을 논리합 연산하는 논리합 연산기; 상기 논리합 연산기의 출력신호를 클리어 단자로 입력받고, 상기 단 펄스신호의 하강에지에서 변경되는 상태를 갖는 출력신호를 제공하는 선택 레지스터; 및 상기 선택 레지스터의 출력신호에 응답하여 상기 제1 타임 딜레이 및 제2 타임 딜레이중 하나를 선택하여 상기 선택신호(sel)로 제공하는 제1 멀티플렉서; 를 포함할 수 있다.

본 발명의 일 실시 예에 의하면, 예를 들어 1ns의 분해능을 갖는 PWM 신호를 생성하기 위해 1GHz 클럭과 같은 상대적으로 높은 클럭을 사용하지 않고, 상대적으로 낮은 주파수(예,수십 MHz)의 제어 클럭을 사용하여 상대적으로 높은 주파수의 제어 클럭을 생성할 수 있고, 이에 따라 개선된 분해능을 갖는 PWM 출력을 제공할 수 있는 효과가 있다.

부연하면, PWM 파형을 디지털 회로로 제어하는 기존 구성에 비해 고주파 클럭을 사용하지 않으므로 클럭 주파수에 비례하는 디지털 회로의 전력 소모 감소 효과를 기대할 수 있고, 고주파 클럭을 생성하기 위한 DLL 또는 PLL로 인해 발생하는 면적 및 소모 전력을 감소시킬 수 있다. 예를 들어, 기존 방식에서 1ns의 분해능을 구현하기 위해서는 1GHz 클럭을 사용해야 하지만, 본 발명의 경우 1GHz 클럭을 사용하지 않고 여러 개의 지연 소자와 수십MHz의 제어 클럭을 사용하여 고주파 PWM을 구현할 수 있다는 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 PWM 장치의 블록에 대한 일 예시도이다.
도 2는 도 1의 인에이블 펄스 생성회로에서 출력되는 인에이블 펄스신호(pulse_en)의 타이밍 챠트이다.
도 3은 도 1의 단펄스 생성회로의 일 예시도이다.
도 4는 도 1의 딜레이 체인회로의 일 예시도이다.
도 5는 도 1의 트리거 회로의 먹스 트리 회로의 일 예시도이다.
도 6은 도 1의 트리거 회로의 트리거 신호의 생성을 위한 타이밍 챠트이다.
도 7은 도 1의 사이클-지연 변환회로의 일 예시도이다.
도 8은 도 7의 사이클-지연 변환회로의 cdc 신호의 파형 예시도이다.
도 9는 도 13의 로직-1 계수기의 일 예시도이다.
도 10은 도 1의 트리거 회로의 먹스 선택회로의 일 예시도이다.
도 11은 Init0-초기화 상태에서의 PWM신호의 일 파형 예시도이다.
도 12는 Init1-초기화 상태에서의 PWM신호의 일 파형 예시도이다.
도 13은 도 1의 PWM신호 생성회로의 일 예시도이다.
도 14는 트리거 신호와 PWM신호의 일 파형 예(T1=T2)시도이다.
도 15는 트리거 신호와 PWM신호의 다른 일 파형 예(T1≠T2)시도이다.
도 16은 본 발명의 일 실시 예에 따른 PWM신호의 일 예시도이다.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 PWM 장치의 블록에 대한 일 예시도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 PWM 장치는, 인에이블 펄스 생성회로(100), 단펄스 생성회로(200), 딜레이 체인회로(300), 트리거 회로(400), PWM신호 생성회로(500)를 포함할 수 있다.

상기 인에이블 펄스 생성회로(100)는, 제어클럭(clk)에 기초하여 인에이블 펄스신호(pulse_en)를 생성할 수 있다.

상기 단펄스 생성회로(200)는, 상기 인에이블 펄스신호(pulse_en)에 기초하여 단 펄스신호(trig_in)를 생성할 수 있다.

상기 딜레이 체인회로(300)는, 상기 단 펄스신호(trig_in)에 기초하여 서로 다른 딜레이 시간을 갖는 제1 내지 제n 지연 신호(d1~dn)를 생성할 수 있다.

상기 트리거 회로(400)는, 입력되는 선택신호(sel)에 응답하여, 상기 단 펄스신호(trig_in) 및 상기 제1 내지 제n 지연 신호(d1~dn)중 어느 하나를 선택하여 트리거 신호(trig)를 생성할 수 있다.

상기 PWM신호 생성회로(500)는, 상기 트리거 신호(trig)에 기초하여 PWM 신호를 생성할 수 있다.

본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.

도 2는 도 1의 인에이블 펄스 생성회로에서 출력되는 인에이블 펄스신호(pulse_en)의 타이밍 챠트이다.

도 1 및 도 2를 참조하면, 상기 인에이블 펄스 생성회로(100)는, 카운터(110), 제1 비교기(120), 제2 비교기(130), 논리합 연산기(140)를 포함할 수 있다.

상기 카운터(110)는, 상기 제어클럭(clk)을 사전에 설정된 주기(T_per ~T_per)동안 카운트하여 카운트값(CV)을 제공할 수 있다. 일 예로, 상기 카운터(110)는 첫 번째 T_per가 입력되면 카운트를 개시하여 카운트값(CV)을 제공하고, 그 다음의 T_per가 입력되면 새로운 카운트를 개시할 수 있다. 일 예로, 상기 카운트값(CV)은 0,1,..T1-1,T1,...T2-1,T2,...등이 될 수 있다.

상기 제1 비교기(120)는, 상기 카운트값(CV)과 제1 시간값(T1)을 비교하여 일치하면 제1 펄스를 발생할 수 있다.

상기 제2 비교기(130)는, 상기 카운트값(CV)과 제2 시간값(T2)을 비교하여 일치하면 제2 펄스를 발생할 수 있다.

상기 논리합 연산기(140)는, 상기 제1 펄스와 제2 펄스를 논리합하여 상기 인에이블 펄스신호(pulse_en)를 생성할 수 있다.

부연하면, 도 2에서, 제1 및 제2 비교기(120,130)에서 출력되는 제1 펄스 및 제2 펄스를 사용하여 단펄스 생성회로(200)에 입력하기 위한 인에이블 펄스신호(pulse_en)를 생성하는 파형을 보이고 있다. 카운터(110)는 PWM 주기를 카운트하는 기능을 수행하며 PWM 주기 동안 일반적으로 각각 2회의 PWM 신호를 변경한다. 도 2에서는 카운터 값(CV)이 T1 및 T2일 때 인에이블 펄스신호(pulse_en)는 하이레벨 상태(예, 1)가 되는 예를 보이고 있다.

예를 들어, 도 1에 도시된 제1 및 제2 비교기(120,130)는, 한 개 또는 2개 이상의 비교기를 사용하여 구성할 수 있다.

도 3은 도 1의 단펄스 생성회로의 일 예시도이다.

도 1 및 도 3을 참조하면, 상기 단펄스 생성회로(200)는, 지연기(220) 및 논리곱 연산기(230)를 포함할 수 있다.

상기 지연기(220)는, 상기 단 펄스신호(trig_in)의 하이레벨 유지기간을 위해서, 상기 인에이블 펄스신호(pulse_en)를 설전된 시간(예, 1ns)만큼 지연시킬 수 있다.

상기 논리곱 연산기(230)는, 상기 지연기(220)의 출력신호의 부정 신호와 상기 인에이블 펄스신호(pulse_en)를 논리곱하여 상기 지연된 시간동안 하이레벨을 갖는 상기 단 펄스신호(trig_in)를 생성할 수 있다.

전술한 동작에 따라, 단펄스 생성회로(200)는, 상기 인에이블 펄스신호(pulse_en)를 입력 받아서, 상기 인에이블 펄스신호(pulse_en)의 상승에지에 동기되어 하이레벨(로직 "1")로 상승하여 약 1ns 시간동안 하이레벨(로직 "1")이 유지되는 단 펄스신호(trig_in)를 생성할 수 있다. 단 펄스신호(trig_in)의 폭은 임의로 선택이 가능하고 일 예로 하나의 지연소자의 지연시간이 1ns가 될 수 있다.

도 4는 도 1의 딜레이 체인회로의 일 예시도이다.

도 1 및 도 4를 참조하면, 상기 딜레이 체인회로(300)는, 서로 직렬로 접속된 제1 내지 제n 지연기(300-1~ 300-n)를 포함할 수 있다. 이는 하나의 예시에 불과하므로 이에 한정되지 않으며 동일한 결과를 제공할 수 있으면 다양한 회로로 변경될 수 있다.

상기 제1 지연기(300-1)는 상기 단 펄스신호(trig_in)를 입력받아 사전에 설정된 시간만큼 지연된 제1 지연 신호(d1)를 제공할 수 있다.

상기 제2 지연기(300-2)는 제1 지연기(300-1))로부터의 제1 지연 신호(d1)를 입력받아 사전에 설정된 시간만큼 지연된 제2 지연 신호(d2)를 제공할 수 있다. 상기 제3 지연기(300-3)는 제2 지연기(300-2)로부터의 제2 지연 신호(d2)를 입력받아 사전에 설정된 시간만큼 지연된 제3 지연 신호(d3)를 제공할 수 있다.

상기 제7 지연기(300-7)는 제6 지연기(300-6)로부터의 제6 지연 신호(d6)를 입력받아 사전에 설정된 시간만큼 지연된 제7 지연 신호(d7)를 제공할 수 있다. 그리고, 상기 제n 지연기(여기서, n는 2이상의 자연수)(300-n)는 제n-1 지연기(300-(n-1))로부터의 제n-1 지연 신호(d(n-1)를 입력받아 사전에 설정된 시간만큼 지연된 제n 지연 신호(dn)를 제공할 수 있다.

부연하면, 도 7에 도시된 딜레이 체인회로(300)에서, 하나의 지연기의 출력이 PWM 신호의 분해능을 결정할 수 있다. 예를 들어 1ns 분해능을 구현할 경우 하나의 지연기는 1ns로 구성될 수 있다. 일 예로, 1ns 지연 시간을 한 개의 조합 논리 회로로 구현이 어려울 경우에는 하나의 지연기는 여러 개의 버퍼나 인버터의 직렬 연결로 구현될 수 있다. 또한 지연기의 총 개수는 딜레이 체인회로(300)에서 발생하는 총 지연 시간이 클럭의 주기를 넘어서도록 구성해야 한다. 예를 들어 20MHz 클럭을 사용한 경우에 한 클럭의 주기는 50ns이므로 1ns 지연 요소를 50개 이상 사용하여 구현될 수 있다. 실제 구현에서는 지연 시간이 정확하지 않고 변동이 될 수 있으며 이런 변동의 오차 범위를 고려하여 지연 요소의 수를 결정할 수 있다. 일 예로, 본 발명의 일 실시 예에서는, 동작의 설명을 위하여 딜레이 체인회로(300)는 1ns 지연기가 총 8개로 구성될 수 있고, 8개의 지연 신호가 제공될 수 있다.

도 5는 도 1의 트리거 회로의 먹스 트리 회로의 일 예시도이다.

도 1 및 도 5를 참조하면, 상기 트리거 회로(400)는 먹스 트리 회로(410), 사이클-지연 변환회로(420), 타이밍 제어회로(430) 및 먹스 선택회로(440)를 포함할 수 있다.

상기 먹스 트리 회로(410)는, 상기 선택신호(sel)가 3비트이고, 상기 제n 지연 신호(dn)가 제7 지연 신호(D7)인 경우, 상기 선택신호(sel)에 응답하여, 상기 단 펄스신호(trig_in) 및 상기 제1 내지 제7 지연 신호(d1~d7)중 어느 하나를 선택하여 상기 트리거 신호(trig)로 제공할 수 있다.

도 5를 참조하면, 상기 먹스 트리 회로(410)는, 딜레이 체인회로(300)에서 출력된 복수의 지연 신호중에서 하나의 지연 신호를 선택하기 위해, 제1 내지 제4 멀티플렉스(M1-1~M1-4), 제5 및 제6 멀티플렉스(M2-1, M2-2), 및 제7 멀티플렉스(M3-1)를 포함할 수 있다. 이는 하나의 예시에 불과하므로 이에 한정되지 않으며 동일한 결과를 제공할 수 있으면 다양한 회로로 변경될 수 있다.

상기 제1 내지 제4 멀티플렉스(M1-1~M1-4)는, 상기 선택신호(sel)의 첫 번째 비트에 응답하여, 상기 단 펄스신호(trig_in) 및 상기 제1 내지 제7 지연 신호(d1~d7)중 2개씩 입력받아 하나를 선택하여 출력할 수 있다.

상기 제5 및 제6 멀티플렉스(M2-1, M2-2)는, 상기 선택신호(sel)의 두 번째 비트에 응답하여, 상기 제1 내지 제4 멀티플렉스(M1-1~M1-4)의 출력신호를 2개씩 입력받아 하나를 선택하여 출력할 수 있다.

상기 제7 멀티플렉스(M3-1)는, 상기 선택신호(sel)의 세 번째 비트에 응답하여, 상기 제5 및 제6 멀티플렉스(M2-1, M2-2)의 출력신호를 입력받아 하나를 선택하여 상기 트리거 신호(trig)로 제공할 수 있다.

도 6은 도 1의 트리거 회로의 트리거 신호의 생성을 위한 타이밍 챠트이다.

도 5 및 도 6을 참조하면, 단펄스 생성회로(200)에서 생성된 단 펄스신호(trig_in)는 상기 인에이블 펄스신호(pulse_en)의 상승에지에 동기되어, 제1 내지 제n 지연기(300-1~ 300-n) 각각으로 입력되어 각각 1ns의 시간 지연된 지연 신호가 발생하며 먹스 트리 회로(410)가 복수의 지연 신호중에서 하나의 지연 신호를 선택하여 트리거 신호(trig)로 출력할 수 있다.

도 6의 먹스 트리 회로(410)에서 출력되는 트리거 신호(trig)는 먹스 선택회로(440)의 선택신호(sel)가 2(십진수)인 것으로 가정하여 도시되었다.

한편, 본 발명의 일 실시 예에 의하면, 딜레이 체인회로(300)에서 제어클럭의 한 사이클(1주기) 동안에 포함되는 지연 신호의 상승에지의 개수(예, 지연기의 개수)를 판단하여 이를 근거로 제어클럭의 주기보다 작은 시간 단위로 PWM 제어가 가능하다.

도 7은 도 1의 사이클-지연 변환회로의 일 예시도이고, 도 8은 도 7의 사이클-지연 변환회로의 cdc 신호의 파형 예시도이다. 그리고, 도 9는 도 13의 로직-1 계수기의 일 예시도이다.

도 1, 도 7, 도 8 및 도 9를 참조하면, 상기 사이클-지연 변환회로(420)는, 상기 제어클럭(clk)의 1주기 동안에 상기 단 펄스신호(trig_in) 및 상기 제1 내지 제7 지연 신호(d1~d7)의 상승에지 개수를 카운트하여 카운트 출력값(cdc_out)을 제공할 수 있다.

도 7 및 도 8을 참조하면, 상기 사이클-지연 변환회로(420)는, 제1 레지스터(DFF1), 제2 레지스터(DFF2), 로직 카운터(425) 및 제3 레지스터(DFF3)를 포함할 수 있다. 이는 하나의 예시에 불과하므로 이에 한정되지 않으며 동일한 결과를 제공할 수 있으면 다양한 회로로 변경될 수 있다.

상기 제1 레지스터(DFF1)는, 상기 단 펄스신호(trig_in) 및 상기 제1 내지 제7 지연 신호(d1~d7)를 입력받는 8개의 레지스터(DFF1-1~DFF1-8)을 포함하고, 상기 8개의 레지스터(DFF1-1~DFF1-8) 각각은 상기 제어클럭(clk)의 1주기 동안에 상기 단 펄스신호(trig_in) 및 상기 제1 내지 제7 지연 신호(d1~d7) 각각이 상승에지일 때 하이레벨을 갖는 8개의 cdc 신호(cdc[0]~cdc[7])를 출력할 수 있다.

부연하면, 도 7에서, 딜레이 체인회로(300)의 제1 내지 제7 지연 신호(d1~d7)가 제1 레지스터(DFF1)내 각 레지스터(DFF1-1~DFF1-8)의 SET 단자로 입력되고, 각 레지스터(DFF1-1~DFF1-8)의 데이터 입력(D) 단자는 로직(logic)-0이 입력된다. 제어클럭(clk)의 상승 에지 이후에 단 펄스신호(trig_in)가 입력되면 각 레지스터(DFF1-1~DFF1-8)의 출력(Q)은 다음 제어클럭(clk)의 상승 에지에서 결정될 수 있다. 일 예로, 각 레지스터(DFF1-1~DFF1-8)의 출력(Q)이 0x3F인 경우는 제어클럭의 1주기가 5개의 지연기에서 발생한 시간 지연과 유사하다는 의미이고, 단 펄스신호(trig_in)가 5번째 지연기를 통과하고 있음을 의미이다. 따라서, 하나의 지연기의 지연시간이 1.6ns ~ 2.0ns (10ns/6 ~ 10ns/5) 라고 판단할 수 있다. 이후 본 발명의 설명에서는, 설명의 편의를 위해, 하나의 지연기의 지연시간이 2.0ns인 것으로 한다.

상기 제2 레지스터(DFF2)는, 상기 제1 레지스터(DFF1)로부터의 8개의 cdc 신호(cdc[0]~cdc[7])를 유지 출력할 수 있다.

상기 로직 카운터(425)는, 상기 제2 레지스터(DFF2)에 의해 유지 출력되는 상기 8개의 cdc 신호(cdc[0]~cdc[7])에서 하이레벨인 신호(예, 로직-1)를 카운트하여 카운트값(cdc_count)를 출력할 수 있다.

상기 제3 레지스터(DFF3)는, 상기 카운트값(cdc_count)을 유지하여 카운트 출력값(cdc_out)을 제공할 수 있다.

이는 하나의 예시에 불과하므로 이에 한정되지 않으며 동일한 결과를 제공할 수 있으면 다양한 회로로 변경될 수 있다.

도 9를 참조하면, 상기 로직 카운터(425)는 상기 제2 레지스터(DFF2)로부터 입력되는 8개의 cdc 신호(cdc[0]~cdc[7])중에서 하이레벨인 신호(예, 로직-1)를 카운트하여 카운트값(cdc_count)을 출력할 수 있다.

일 예로, 상기 로직 카운터(425)는 가산기로 구현될 수 있으며, 제2 레지스터(DFF2)로부터 입력되는 8개의 cdc 신호(cdc[0]~cdc[7])가 가산기로 입력되면, 제2 레지스터(DFF2)로부터 입력되는 8개의 cdc 신호(cdc[0]~cdc[7])가 하이레벨(예, 로직 1)인 개수가 가산기의 카운트값(cdc_count)으로 출력된다.

일 예로, 본 발명의 일 실시 예에서는, 가산기를 구현할 때 cdc 신호중 첫 번째 cdc[0] 비트는 입력 신호인 단 펄스신호(trig_in)와 동일하여 카운트값에 포함되지 않도록 배제시켜 가산할 수 있다. 다른 일예로, 카운트 출력값(cdc_out)이 5라는 것은 실제 제어클럭의 1주기가 5번째 제5 지연기를 통과하는 시간과 6번째 제6 지연기를 통과하는 시간 사이에 있다는 것을 의미하므로 cdc 신호중 첫 번째 cdc[0] 비트를 포함하여 계산할 수 있다.

전술한 본 발명의 일 실시 예에서는, 각 지연신호가 하이레벨(예, 로직1)이 되도록 회로를 구성하였으나, 이와 달리 로우레벨(예, 로직0)이 되도록 구현될 수 있다. 또한, 상기 사이클-지연 변환회로(420)는 매 PWM 사이클마다 수행하거나 일정 시간 간격을 두고 수행하는 등 필요에 따라서 동작 횟수를 조정할 수 있다.

상기 타이밍 제어회로(430)는, 상기 카운트 출력값(cdc_out)에 기초하여 제1 및 제2 타임 딜레이(TD1,TD2)를 생성할 수 있다.

상기 타이밍 제어회로(430)는, 상기 카운트 출력값(cdc_out), 상기 제어클럭(clk)의 주기(Tclk), 사전에 설정된 제1 및 제2 PWM출력 스위치 시간(t1,t2)을 이용하여 하기 수학식 1, 수학식 2 및 수학식 3에 따라, 상기 제1 타임 딜레이(TD1) 및 제2 타임 딜레이(TD2)를 생성할 수 있다.

한편, 수학식 1 내지 3에서, 사전에 설정된 제1 및 제2 PWM출력 스위치 시간(t1,t2), 제1 타임 딜레이(TD1) 및 제2 타임 딜레이(TD2)는, 타이밍 제어회로(430)에서 생성되는 것으로, PWM 주기 내에서 PWM 장치가 제어되는 시점을 의미한다.

상기 수학식 1 내지 3에서, floor 함수는 정수를 취하는 함수로, 입력 값의 범위를 초과하지 않는 최대 정수로 반환하는 함수로 소수점 이하는 버리는 결과를 나타낸다. 상기 floor 함수 대신 소수점 첫째 자리에서 반올림하는 것도 가능하다.

또한, 상기 수학식 1 내지 3에서, t1,t2는 PWM 신호가 변경되는 스위치 시간을 의미하고, 0 ~ PWM 주기까지의 범위를 가질 수 있다.

상기 수학식 1 내지 3을 참조하면, 예를 들어, 상기 제어클럭(clk)의 주기(Tclk)가 30ns이고, 사전에 설정된 제1 PWM출력 스위치 시간(t1)이 250ns, 상기 카운트 출력값(cdc_out)은 30으로 가정하여 계산한다.

상기 카운트 출력값(cdc_out)이 30이라는 의미는 제어클럭의 1주기가 30개의 지연기를 통과한 시간 지연과 동일하다는 의미이며, 제어클럭의 1주기를 30 등분한 분해능으로 제어가 가능하다는 의미이다.

예를 들어, 상기 수학식 1에 의해, T1은 floor(250/30)이므로 8이 되고, 상기 수학식 2에 의해, T1frac은 t1/Tclk의 소수부에 해당하는 값이다.

따라서 상기 수학식 3을 적용하여 계산하면 제1 타임 딜레이(TD1)는 10이 될 수 있다. 이와 같은 방식으로, 사전에 설정된 제2 PWM출력 스위치 시간(t2)이 251ns인 경우, T2가 floor(251/30)가 되고, 상기 제2 타임 딜레이(TD1)는 11이 될 수 있다.

전술한 바와 같이, 본 발명의 일 실시 예에 따른 PWM 장치를 사용할 경우 제어클럭만 사용하여 제어하는 기존 방식에 비하여 분해능이 증가하는 결과를 얻을 수 있다.

도 10은 도 1의 트리거 회로의 먹스 선택회로의 일 예시도이다.

도 1 및 도 10을 참조하면, 상기 먹스 선택회로(440)는 상기 단 펄스신호(trig_in)에 기초하여 상기 제1 및 제2 타임 딜레이(TD1,TD2)중 하나를 선택하여 상기 선택신호(sel)로 제공할 수 있다.

도 10을 참조하면, 상기 먹스 선택회로(440)는, 논리합 연산기(441), 선택 레지스터(442), 및 제1 멀티플렉서(443)를 포함할 수 있다.

상기 논리합 연산기(441)는, 제1 및 제2 초기값(init0,init1)을 논리합 연산할 수 있다.

상기 선택 레지스터(442)는, 상기 논리합 연산기(441)의 출력신호를 클리어 단자로 입력받고, 상기 단 펄스신호(trig_in)의 하강에지에서 변경되는 상태를 갖는 출력신호를 제공할 수 있다.

상기 제1 멀티플렉서(443)는, 상기 선택 레지스터(442)의 출력신호에 응답하여 상기 제1 타임 딜레이(TD1) 및 제2 타임 딜레이(TD2)중 하나를 선택하여 상기 선택신호(sel)로 제공할 수 있다.

한편, 사전에 설정된 제1 시간값(T1) 및 제1 타임 딜레이(TD1), 그리고 사전에 설정된 제2 시간값(T2) 및 제2 타임 딜레이(TD2)를 가변되는 값으로 포함하는 경우에는 주기내에 2번 펄스 파형이 변경될 수 있다.

이와 달리 상기 제1 타임 딜레이(TD1) 및 제2 타임 딜레이(TD2)둘 중 하나는 상수로 고정하여 사용할 수 있다.

도 11은 Init0-초기화 상태에서의 PWM신호의 일 파형 예시도이고, 도 12는 Init1-초기화 상태에서의 PWM신호의 일 파형 예시도이다.

도 11 및 도 12를 참조하면, 각각 init0-초기화 상태와 init1-초기화 상태에서 PWM 출력신호의 파형을 보이고 있으며, 도 11 및 도 12 각각의 경우 PWM 출력신호의 파형이 서로 반전될 수 있음을 알 수 있다.

도 13은 도 1의 PWM신호 생성회로의 일 예시도이다.

도 13을 참조하면, 상기 PWM신호 생성회로(500)는, 레지스터(510)를 포함할 수 있다. 상기 레지스터(510)는 제1 초기값(init0)을 클리어(CLR) 단자로 입력받고, 제2 초기값(init1)을 세트(SET) 단자로 입력받고, 상기 트리거 신호(trig)를 클럭단자로 입력받으며, 데이터(D) 단자와 반전 출력단(

)이 접속되어 있어서, 상기 트리거 신호(trig)에 기초하여 출력단(Q)을 통해 PWM 신호(PWM_out) 또는 반전된 PWM 신호(PWM_outb)를 생성할 수 있다.

도 14는 트리거 신호와 PWM신호의 일 파형 예시도이고, 제어클럭(clk)의 1주기내 T1,T2 존재하는 경우, 즉 제어클럭의 1주기내 2개의 트리거 신호가 존재하는 경우에 대한 PWM신호의 파형을 보이고 있다.

도 15는 트리거 신호와 PWM신호의 다른 일 파형 예시도이고, clk의 1주기내 T1 및 T2중 하나만 존재하는 경우, 즉 제어클럭의 1주기내 하나의 트리거 신호만 존재하는 경우에 대한 PWM신호의 파형을 보이고 있다.

도 1, 도 13, 도 14 및 도 15을 참조하면, PWM신호 생성회로(500)는, 트리거 신호(trig)를 레지스터(510)의 클럭단자로 입력받는다. 상기 레지스터(510)는 반전된 PWM 신호(PWM_outb)를 데이터(D) 잔자를 통해 입력받으므로 트리거 신호(trig)가 발생할 때마다 신호가 반전되어 출력될 수 있다.

레지스터(510)의 초기 값을 결정하기 위해 제1 초기값(init0) 및 제2 초기값(init1)을 각각 클리어(CLR) 단자 및 세트(SET) 단자로 입력받아 PWM 제어를 시작하기 전에 PWM 신호의 초기 상태를 설정할 수 있다.

예를 들어, PWM 출력의 초기 상태를 0으로 설정하고자 할 경우에는 일정 시간 동안 제1 초기값(init0)에 1을 입력한 후 0으로 변경하면 되며, 초기 상태를 1로 설정할 경우에는 일정 시간 동안 제2 초기값(init1)에 1을 입력하였다가 0으로 변경하면 된다.

이에 따라, 초기 상태가 0인 경우 처음 트리거신호(trig)가 입력되면 PWM 출력은 1로 변경되며 다음 트리거신호(trig)가 입력될 경우 PWM 출력은 0이 되며, 이와 같은 방식으로 PWM 신호는 주기마다 반복될 수 있다.

도 16은 본 발명의 일 실시 예에 따른 PWM신호의 일 예시도이다.

도 16에 도시된 파형은, TD1이 10인 경우와 TD2이 11인 경우인 경우 PWM 출력(PWM_out)의 파형 예이다. 도 16을 참조라면, 본 발명의 실시 예와 같이 30ns 주기를 갖는 클럭을 사용하여도 1ns 단위로 PWM 펄스 제어가 가능함을 알 수 있다.

한편, 본 발명의 일 실시 예에 따른 타이밍 제어회로는, 프로세서(예: 중앙처리장치(CPU), 그래픽처리장치(GPU), 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), Field Programmable Gate Arrays(FPGA) 등), 메모리(예: 휘발성 메모리(예를 들어, RAM 등), 비휘발성 메모리(예를 들어, ROM, 플래시 메모리 등), 입력 디바이스(예: 키보드, 마우스, 펜, 음성 입력 디바이스, 터치 입력 디바이스, 적외선 카메라, 비디오 입력 디바이스 등), 출력 디바이스(예: 디스플레이, 스피커, 프린터 등) 및 통신접속장치(예: 모뎀, 네트워크 인터페이스 카드(NIC), 통합 네트워크 인터페이스, 무선 주파수 송신기/수신기, 적외선 포트, USB 접속장치 등)이 서로 상호접속(예: 주변 구성요소 상호접속(PCI), USB, 펌웨어(IEEE 1394), 광학적 버스 구조, 네트워크 등)된 컴퓨팅 환경으로 구현될 수 있다.

상기 컴퓨팅 환경은 개인 컴퓨터, 서버 컴퓨터, 핸드헬드 또는 랩탑 디바이스, 모바일 디바이스(모바일폰, PDA, 미디어 플레이어 등), 멀티프로세서 시스템, 소비자 전자기기, 미니 컴퓨터, 메인프레임 컴퓨터, 임의의 전술된 시스템 또는 디바이스를 포함하는 분산 컴퓨팅 환경 등으로 구현될 수 있으나, 이에 한정되지 않는다.

이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.

100: 인에이블 펄스 생성회로
110: 카운터
120: 제1 비교기
130: 제2 비교기
140: 논리합 연산기
200: 단펄스 생성회로
220: 지연기
230: 논리곱 연산기
300: 딜레이 체인회로
300-1~ 300-n: 제1 내지 제n 지연기
400: 트리거 회로
410: 먹스 트리 회로
420: 사이클-지연 변환회로
425: 로직 카운터
430: 타이밍 제어회로
440: 먹스 선택회로
441: 논리합 연산기
442: 선택 레지스터
443: 제1 멀티플렉서
500: PWM신호 생성회로
clk: 제어클럭
pulse_en: 인에이블 펄스
trig_in: 단 펄스
d1~dn: 제1 내지 제n 지연 신호
sel: 선택신호
trig: 트리거 신호
M1-1~M1-4: 제1 내지 제4 멀티플렉스
M2-1, M2-2: 제5 및 제6 멀티플렉스
M3-1: 제7 멀티플렉스
DFF1: 제1 레지스터
DFF2: 제2 레지스터
DFF3: 제3 레지스터

Claims

제어클럭에 기초하여 인에이블 펄스신호를 생성하는 인에이블 펄스 생성회로;
상기 인에이블 펄스신호에 기초하여 단 펄스신호를 생성하는 단펄스 생성회로;
상기 단 펄스신호에 기초하여 서로 다른 딜레이 시간을 갖는 제1 내지 제n 지연 신호를 생성하는 딜레이 체인회로;
입력되는 선택신호에 응답하여, 상기 단 펄스신호 및 상기 제1 내지 제n 지연 신호중 어느 하나를 선택하여 트리거 신호를 생성하는 트리거 회로; 및
상기 트리거 신호에 기초하여 PWM 신호를 생성하는 PWM신호 생성회로;
를 포함하는 PWM 장치.
제1항에 있어서, 상기 인에이블 펄스 생성회로는,
상기 제어클럭을 사전에 설정된 주기동안 카운트하여 카운트값을 제공하는 카운터;
상기 카운트값과 제1 시간값을 비교하여 일치하면 제1 펄스를 발생하는 제1 비교기;
상기 카운트값과 제2 시간값을 비교하여 일치하면 제2 펄스를 발생하는 제2 비교기; 및
상기 제1 펄스와 제2 펄스를 논리합하여 상기 인에이블 펄스신호를 생성하는 논리합 연산기;
를 포함하는 PWM 장치.
제1항에 있어서, 상기 단펄스 생성회로는,
상기 인에이블 펄스신호를 사전에 설전된 시간만큼 지연시키는 지연기; 및
상기 지연기의 출력신호의 부정 신호와 상기 인에이블 펄스신호를 논리곱하여 상기 지연된 시간동안 하이레벨을 갖는 상기 단 펄스신호를 생성하는 논리곱 연산기;
를 포함하는 PWM 장치.
제1항에 있어서, 상기 딜레이 체인회로는,
서로 직렬로 접속된 제1 지연기 내지 제n 지연기를 포함하고,
상기 제1 지연기는 상기 단 펄스신호를 입력받아 사전에 설정된 시간만큼 지연된 제1 지연 신호를 제공하고,
상기 제n 지연기(여기서, n는 2이상의 자연수)는 제n-1 지연기로부터의 제n-1 지연 신호를 입력받아 사전에 설정된 시간만큼 지연된 제n 지연 신호를 제공하는
PWM 장치.
제1항에 있어서, 상기 트리거 회로는
상기 선택신호가 3비트이고, 상기 제n 지연 신호가 제7 지연 신호인 경우, 상기 선택신호에 응답하여, 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호중 어느 하나를 선택하여 상기 트리거 신호로 제공하는 먹스 트리 회로;
상기 제어클럭의 1주기 동안에 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호의 상승에지 개수를 카운트하여 카운트 출력값을 제공하는 사이클-지연 변환회로;
상기 카운트 출력값에 기초하여 제1 타임 딜레이 및 제2 타임 딜레이를 생성하는 타이밍 제어회로; 및
상기 단 펄스신호에 기초하여 상기 제1 타임 딜레이 및 제2 타임 딜레이중 하나를 선택하여 상기 선택신호로 제공하는 먹스 선택회로;
를 포함하는 PWM 장치.
제5항에 있어서, 상기 먹스 트리 회로는,
상기 선택신호의 첫 번째 비트에 응답하여, 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호중 2개씩 입력받아 하나를 선택하여 출력하는 제1 내지 제4 멀티플렉스;
상기 선택신호의 두 번째 비트에 응답하여, 상기 제1 내지 제4 멀티플렉스의 출력신호를 2개씩 입력받아 하나를 선택하여 출력하는 제5 및 제6 멀티플렉스; 및
상기 선택신호의 세 번째 비트에 응답하여, 상기 제5 및 제6 멀티플렉스의 출력신호를 입력받아 하나를 선택하여 상기 트리거 신호로 제공하는 제7 멀티플렉스;
를 포함하는 PWM 장치.
제5항에 있어서, 상기 사이클-지연 변환회로는,
상기 단 펄스신호
및 상기 제1 지연 신호 내지 제7 지연 신호를 입력받는 8개의 레지스터를 포함하고, 상기 8개의 레지스터 각각은 상기 제어클럭의 1주기 동안에 상기 단 펄스신호 및 상기 제1 내지 제7 지연 신호 각각이 상승에지일 때 하이레벨을 갖는 8개의 cdc 신호를 출력하는 제1 레지스터;
상기 제1 레지스터로부터의 8개의 cdc 신호를 유지 출력하는 제2 레지스터;
상기 제2 레지스터에 의해 유지 출력되는 상기 8개의 cdc 신호에서 하이레벨인 신호를 카운트하여 카운트값을 출력하는 로직 카운터; 및
상기 카운트값을 유지하여 카운트 출력값을 제공하는 제3 레지스터;
를 포함하는 PWM 장치.
제5항에 있어서, 상기 타이밍 제어회로는,
상기 카운트 출력값, 상기 제어클럭의 주기, 사전에 설정된 제1 및 제2 PWM출력 스위치 시간을 이용하여 하기 수학식
T1 = floor (t1/Tclk), T2 = floor (t2/Tclk)
T1frac = (t1/Tclk) - T1, T2frac = (t2/Tclk) - T2,
TD1 = floor(T1frac * cdc_out), TD2 = floor(T2frac * cdc_out)
(여기서, 상기 cdc_out는 카운트 출력값, Tclk는 상기 제어클럭의 주기, t1 및 t2는 사전에 설정된 제1 및 제2 PWM출력 스위치 시간)
에 따라, 상기 제1 타임 딜레이 및 제2 타임 딜레이를 생성하는
PWM 장치.
제5항에 있어서, 상기 먹스 선택회로는,
제1 및 제2 초기값을 논리합 연산하는 논리합 연산기;
상기 논리합 연산기의 출력신호를 클리어 단자로 입력받고, 상기 단 펄스신호의 하강에지에서 변경되는 상태를 갖는 출력신호를 제공하는 선택 레지스터; 및
상기 선택 레지스터의 출력신호에 응답하여 상기 제1 타임 딜레이 및 제2 타임 딜레이중 하나를 선택하여 상기 선택신호(sel)로 제공하는 제1 멀티플렉서;
를 포함하는 PWM 장치.