JPH08320360A - Ｉｃテスタのタイミング発生器 - Google Patents

Ｉｃテスタのタイミング発生器

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JPH08320360A
JPH08320360A JP7127883A JP12788395A JPH08320360A JP H08320360 A JPH08320360 A JP H08320360A JP 7127883 A JP7127883 A JP 7127883A JP 12788395 A JP12788395 A JP 12788395A JP H08320360 A JPH08320360 A JP H08320360A
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Abstract

(57)【要約】 （修正有） 【目的】 高精度遅延手段の使用が少なく、外部変動に
対して安定にする。 【構成】 粗タイミング発生手段１３より出力されたパ
ルスは振り分け手段１７で波形生成制御回路１８によっ
てセット側遅延手段２６ｓとリセット側遅延手段２６ｒ
とに振り分けられる。メモリ１１からの設定データ中の
Ｔ以下のデータとセット側のスキュー吸収データおよび
リセット側のスキュー吸収データとをそれぞれ加算した
データＤｒ、Ｄｓが、遅延手段２６ｓ、２６ｒに遅延制
御信号として供給される。Ｄｓ中のＴ以上の値によって
論理遅延手段２７ｓが０または１Ｔまたは２Ｔのいずれ
かに遅延されたパルスが、精遅延手段２８ｓに供給さ
れ、Ｄｓ中のＴ以下の値だけ遅延される。同様にしてリ
セット側のパルスはＤｒによってＴ以上が論理遅延さ
れ、Ｔ以下が精遅延手段２８ｒにより遅延される。精遅
延手段２８ｓ、２８ｒの出力によってフリップフロップ
２５がセット、リセットされて波形生成出力が得られ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＩＣテスタにおいて被
試験ＩＣのピンごとに設けられ、被試験ＩＣへ供給する
各種パターンの波形の生成などに用いられるタイミング
を発生するタイミング発生器に関する。
【０００２】
【従来の技術】図４に従来のタイミング発生器を示す。
周期メモリ１１には設定データが、基本周期以上のＤｉ
と基本周期以下のデータＤｆとに分けて記憶され、この
周期メモリ１１はテストサイクルごとに順次読み出され
る。読み出された設定データは設定データレジスタ１２
に格納され、そのレジスタ１２中の基本周期以上のデー
タＤｉは粗タイミング発生手段１３へ入力される。粗タ
イミング発生手段１３は安定なクロック発生器１５より
の基本周期Ｔのクロックが入力されて、この基本周期の
整数倍、つまり設定データＤｉと対応した周期を持つパ
ルスを精遅延手段１６へ供給する。精遅延手段１６には
レジスタ１２中の基本周期以下のデータＤｆが与えられ
ており、このデータに応じた遅延が与えられる。この精
遅延手段１６の出力パルスは、つまり設定データに応じ
たパルスは振り分け手段１７において波形生成制御回路
１８の出力により、つまりゲート１７ａと１７ｂとによ
りセット側とリセット側に振り分けられる。この振り分
けられたパルスはこのタイミング発生器より被試験ＩＣ
１９に達するセット側の伝搬路における伝搬遅延のばら
つきを補正する、いわゆるスキュー吸収遅延手段２１へ
供給され、またリセット側に振り分けられたパルスは同
様にタイミング発生器より被試験ＩＣへ至る通路におけ
る伝搬遅延のばらつきを補正するスキュー吸収遅延手段
２２へ供給される。つまりスキュー吸収遅延手段２１、
２２にはそれぞれレジスタ２３、２４に格納されている
伝搬遅延補正データ（スキュー吸収データ）に応じた遅
延が与えられる。スキュー吸収遅延手段２１、２２の出
力パルスによってフリップフロップ２５がセット、リセ
ット制御され、フリップフロップ２５の出力が被試験Ｉ
Ｃの１つのピンへ図に示していない駆動回路を通じて供
給される。
【０００３】先に述べたように、周期メモリ１１は試験
サイクルごとに読みだされ、つまりタイミング発生器よ
り発生するパルスは試験周期ごとに変更することができ
るように構成されている。一方、スキュー吸収遅延手段
２１、２２における遅延制御は、実時間制御は行わず、
適当なときに伝搬し遅延を測定して、そのばらつきを補
正する伝搬遅延補正データを作りレジスタ２３、２４に
設定する。
【０００４】
【発明が解決しようとする課題】従来のタイミング発生
器においては、精遅延手段１６とスキュー吸収遅延手段
２１、２２とは微細な遅延を制御することができるよう
に、その遅延手段は通常ＩＣ内に構成されたゲートやバ
ッファなどにおける伝搬遅延を利用し、その遅延用バッ
ファを通すか通さないかの選択を行う回路を多段に接続
して構成されており、しかも精遅延手段１６は最大で基
本周期Ｔまで、要求された高い精度に応じた各種の遅延
量の遅延を可能とする必要があり、またスキュー吸収遅
延手段２１、２２においては基本周期以上の補正をする
必要があり、かつ、その遅延精度は精遅延手段１６と同
程度である必要がある。このため、これらスキュー吸収
遅延手段２１、２２も精遅延手段１６と同様構成の遅延
手段が使用されている。このようなバッファの伝搬遅延
を利用した遅延回路においては電源電圧の変動によって
遅延量が変化し、またクロック速度によって遅延量が変
化する。かつ温度の影響も受けやすく、さらに製造のば
らつきも大きい。しかも高い精度とするには前述した遅
延段を多数、多段に設ける必要があり、より前記各種影
響を受けやすく、雑音も乗りやすいなどの欠点があり、
そのような遅延手段を従来においては３つも必要として
おり、それだけ高い精度を得るのは困難であった。
【０００５】
【課題を解決するための手段】この発明によれば粗タイ
ミング発生手段よりのパルスが波形生成制御回路によっ
てセット側とリセット側とに振り分けられ、これらセッ
ト側とリセット側とに振り分けられたパルスはセット側
遅延手段とリセット側遅延手段へ供給される。セット側
遅延手段は設定データ中の基本周期以下のデータとセッ
ト側の伝搬路遅延補正データ、いわゆるスキュー吸収デ
ータとを加算したデータ分遅延を与え、またリセット側
遅延手段は設定データ中の基本周期以下のデータとリセ
ット側のスキュー吸収データとを加算した分だけ遅延を
与える。
【０００６】このように構成されているから、高い精度
の遅延手段はセット側遅延手段とリセット側遅延手段と
にそれぞれ１つ設ければよく、かつその精遅延手段とし
ての遅延量は最大で基本周期分とすることが可能とな
る。
【０００７】
【実施例】図１にこの発明の請求項２の発明の実施例を
示し、図４と対応する部分に同一符号を付けてある。こ
の実施例においては周期メモリ１１には設定データの基
本周期以上のデータＤｉはそのまま記憶されるが、基本
周期以下のデータＤｆはセット側のスキュー吸収デー
タ、つまり伝搬遅延補正データと加算したデータＤｓと
リセット側のスキュー吸収データとを加算したＤｒとが
記憶される。セット側のデータＤｓはその加算によって
生じた、あるいはスキュー吸収データ自体が基本周期以
上であったりするための基本周期以上のデータＤｓｉと
基本周期以下のデータＤｓｆとがあり、同様にリセット
側のデータＤｒに基本周期以上のデータＤｒｉと基本周
期以下のデータＤｒｆとがあり、これらの基本周期以上
のデータＤｓｉ、Ｄｒｉは例えば２ビットで構成され
る。周期メモリ１１では試験サイクルごとに読みだされ
るが、読み出されたデータ中の基本周期のデータＤｉは
レジスタ１２ｉに格納されて、これより従来と同様に粗
タイミング発生手段１３へ供給される。またセット側の
データＤｓはレジスタ１２ｓに、リセット側のデータＤ
ｒはレジスタ１２ｒにそれぞれ格納される。
【０００８】粗タイミング発生手段１３からは従来と同
様に設定されたデータＤｉと対応した基本周期を持つパ
ルスが出力されるが、この発明においてはこのパルスは
まず振り分け手段１７によって波形生成制御回路１８の
出力によってセット側とリセット側とに振り分けられ
て、それぞれセット側遅延手段２６ｓ、リセット側遅延
手段２６ｒに供給される。セット側遅延手段２６ｓは振
り分け手段１７により振り分けられたセット側のパルス
が入力される論理遅延手段２７ｓと、その論理遅延手段
２７ｓの出力が入力される精遅延手段２８ｓとにより構
成される。
【０００９】論理遅延手段２７ｓは論理回路により構成
され、レジスタ２３ｓ中の基本周期以上のデータＤｓｉ
に応じた遅延を入力パルスに与えるものである。精遅延
手段２８ｓはレジスタ１２ｓ中の基本周期以下のデータ
Ｄｓｆに応じた遅延を与える。論理遅延手段２７ｓはＤ
型フリップフロップ３１ｓ、３２ｓが継続的に接続さ
れ、その初段側のフリップフロップ３１ｓの入力側と、
フリップフロップ３１ｓ、３２ｓの各出力側とがセレク
タ３３ｓの入力側に接続され、セレクタ３３ｓは基本周
期以上のデータＤｓｉによってその入力の１つを選択す
る。すなわちデータＤｓｉが０の場合はフリップフロッ
プ３１ｓ、３２ｓを通ること無く、入力されたパルスを
直ちに精遅延手段２８ｓへ供給し、データＤｓｉが１の
場合はフリップフロップ３１ｓの出力、つまり１基本周
期だけ遅延されたパルスを精遅延手段２８ｓへ供給し、
データＤｓｉが２の場合はフリップフロップ３２ｓの出
力、つまり２基本周期遅延されたパルスを精遅延手段２
８ｓへ供給する。なおフリップフロップ３１ｓ、３２ｓ
はクロック発生器１５のクロックによってそれぞれトリ
ガされる。
【００１０】リセット側遅延手段２６ｒもセット側遅延
手段２６ｓと同様に構成される。つまり論理遅延手段２
７ｒと精遅延手段２８ｒとにより構成され、論理遅延手
段２７ｒは振り分けられたリセット側パルスが入力さ
れ、クロック発生器１５によりトリガされるフリップフ
ロップ３１ｒ、３２ｒよりなる２段の遅延回路が構成さ
れ、さらにこのフリップフロップを通らないパルスと、
フリップフロップ３１ｒを通ったパルスと、フリップフ
ロップ３２ｒを通ったパルス、つまり遅延されないパル
スと、１基本周期遅延されたパルスと、２周期遅延され
たパルスとがセレクタ３３ｒによって選択され、このセ
レクタ３３ｒはレジスタ１２ｒの基本周期以上のデータ
Ｄｒｉによって選択制御され、このセレクタ３３ｒの出
力が精遅延手段２８ｒへ供給される。これら精遅延手段
２８ｓ、２８ｒの出力パルスによってフリップフロップ
２５がセット、リセット制御される。
【００１１】このように構成されているため、セット側
遅延手段２６ｓにおいて設定データ中の基本周期以下の
データとセット側のスキュー吸収データとの和に応じた
遅延が行われ、またリセット側遅延手段２６ｒにおいて
は設定データ中の基本周期以下のデータとリセット側の
スキュー吸収データとの和に応じた遅延が与えられる。
従って、フリップフロップ２５の出力は従来と同様とな
り、しかも精遅延手段２８ｓ、２８ｒはそれぞれ最大遅
延は基本周期Ｔでよく、かつ論理遅延手段２７ｓ、２７
ｒは論理回路で構成されているため、その遅延は電源電
圧や温度など外部変動の影響を受けがたく、外部の影響
を受ける恐れのある精遅延手段は従来に比べて２つでよ
く、しかもその長さは従来のスキュー吸収遅延手段より
も短くて済み、小さな規模となる。
【００１２】図１の動作例を図２に示す、つまり図２Ａ
はクロック発生器１５よりの基準クロックを示す。図２
Ｂは粗タイミング発生手段１３の出力であって、この基
準クロックの整数倍だけの周期を持ったパルスが出力さ
れ、波形生成制御回路１８のセット側出力とリセット側
出力は、図２Ｃ、Ｄのように示され、従ってセット側と
リセット側に振り分けられたパルスは図２Ｅ、Ｆにそれ
ぞれ示すように粗タイミング発生手段１３の出力が交互
に振り分けられて取り出され、これら振り分けられたパ
ルスはセット側遅延手段２６ｓ、リセット側遅延手段２
６ｒによってそれぞれΔＤｓ、ΔＤｒだけ図２Ｇ、Ｈに
示すようにセット側パルス、リセット側パルスに対して
遅延され、これら遅延パルスによってフリップフロップ
２５がセット、リセットされ出力波形は図２Ｉに示すよ
うになる。
【００１３】図３に請求項３の実施例を示し、図１、図
４と対応する部分に同一符号を付けて示す。この実施例
においては周期メモリ１１には図４と同様のデータが記
憶されており、従ってこれより読み出されたデータ中の
基本周期以上のデータＤｉはレジスタ１２ｉに格納さ
れ、基本周期以下のデータＤｆはレジスタ１２ｆに格納
される。またセット側遅延手段２６ｓ及びリセット側遅
延手段２６ｒにおいて図１と同様に論理遅延手段および
精遅延手段が設けられるが、さらにセット側遅延手段２
６ｓに加算器３５ｓが設けられ、設定データ中の基本周
期以下のデータ、つまりレジスタ１２ｓよりのデータＤ
ｆとレジスタ２３よりのセット側スキュー吸収データ、
つまりセット側伝搬遅延補正データとが加算される。そ
の加算出力中の基本周期以下のデータは精遅延手段２８
ｓに設定データとして与えられ、これとともに加算器３
５ｓの桁上げ出力とレジスタ２３中の基本周期を越える
データがセレクタ３３ｓに制御データとして供給され
る。この制御データにより図１と同様にセレクタ３３ｓ
が制御される。つまり基本周期以下のデータＤｓとセッ
ト側スキュー吸収データとを加算した値中の基本周期以
上のデータとによってセレクタ３３ｓが制御され、この
基本周期以上のデータが０であれば入力されたセット側
振り分けパルスがそのまま精遅延手段２８ｓへ供給さ
れ、基本周期以上の値が１であればフリップフロップ３
１ｓの出力が選出されて精遅延手段２８ｓへ供給され、
加算データが２であればフリップフロップ３２ｓの出力
が精遅延手段２８ｓへ供給される。
【００１４】リセット側遅延手段２６ｒにおいても同様
に加算器３５ｒが設けられ、これにより基本周期以下の
データＤｆとレジスタ２４よりのリセット側スキュー吸
収データが加算されて、その基本周期以下のデータによ
って精遅延手段２８ｒが遅延制御され、加算器３５ｒの
桁上げ信号とレジスタ２４内の基本周期以上の値とによ
ってセレクタ３３ｒが制御される。その他の構成及び動
作は図１の場合と同様である。
【００１５】
【発明の効果】以上述べたように、この発明によれば粗
タイミング発生手段１３よりのパルスを振り分け手段に
よりまず振り分けて、セット側遅延手段とリセット側遅
延手段とに供給し、セット側遅延手段とリセット側遅延
手段によりそれぞれ設定周期データの基本周期以下のデ
ータとそれぞれのスキュー吸収データとを加算した値に
よってだけセット側のパルスとリセット側のパルスとを
遅延制御しており、このため精遅延手段としては最高遅
延時間は基本周期あれば良く、従来に比べて基本周期お
よび基本周期以上の遅延が可能な精遅延手段を３つ設け
た場合と比べて精遅延手段の数が少なく、その遅延量も
少ない。論理遅延手段をセット側、リセット側に設けて
いるが、これは電源電圧、温度変動などの影響を受けが
たく、また雑音の影響を受けがたい。精遅延手段が少な
く、かつその最大遅延時間が小さいということは外部変
動や雑音などの影響を受けがたい効果がある。
【図面の簡単な説明】
【図１】請求項２の発明の実施例を示すブロック図。
【図２】図１に示したタイミング発生器の動作の各部の
波形を示すタイムチャート。
【図３】請求項３の発明の実施例を示すブロック図。
【図４】従来のタイミング発生器を示すブロック図。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＩＣテスタにおける被試験ＩＣのピンご
    とに設けられるタイミング発生器において、 設定データに応じ、基本周期の整数倍の周期を持つパル
    スを出力する粗タイミング発生手段と、 上記パルスを波形生成制御回路の出力によりセット側と
    リセット側とに振り分ける振り分け手段と、 上記振り分け手段によりセット側に振り分けられたパル
    スを、上記設定データ中の基本周期以下のデータと、上
    記タイミング発生器より後段で発生するセット側の伝搬
    遅延補正データとを加算したデータ分遅延するセット側
    遅延手段と、 上記振り分け手段によりリセット側に振り分けられたパ
    ルスを、上記設定データの基本周期以下のデータと、上
    記タイミング発生器より後段で発生するリセット側伝搬
    遅延補正データとを加算したデータ分遅延するリセット
    側遅延手段と、 を具備することを特徴とするＩＣテスタのタイミング発
    生器。
  2. 【請求項２】 上記設定データ中の基本周期以上のデー
    タと、上記セット側の加算データと、上記リセット側の
    加算データとを記憶し、試験サイクルごとに読みださ
    れ、読み出された上記基本周期以上のデータを上記粗タ
    イミング発生手段へ供給するメモリが設けられ、 上記セット側遅延手段はこれに入力されたパルスを、上
    記読み出されたセット側加算データ中の基本周期以上の
    データに応じた遅延を与える論理遅延手段と、その論理
    遅延手段の出力パルスを上記読み出されたセット側加算
    データ中の基本周期以下のデータに応じた遅延を与える
    精遅延手段とよりなり、 上記リセット側遅延手段はこれに供給されるパルスを、
    上記読み出されたリセット側加算データ中の基本周期以
    上のデータに応じた遅延を与える論理遅延手段と、その
    論理遅延手段の出力パルスを上記読み出されたリセット
    側データ中の基本周期以下のデータに応じた遅延を与え
    る精遅延手段とよりなることを特徴とする請求項１記載
    のＩＣテスタのタイミング発生器。
  3. 【請求項３】 上記設定データがその基本周期以上のデ
    ータと以下のデータとして記憶され、試験サイクルごと
    に読みだされて、その読み出された基本周期以上のデー
    タを上記粗タイミング発生手段へ供給するメモリが設け
    られ、 上記セット側遅延手段は上記読み出された基本データ中
    の基本周期以下のデータと、上記セット側伝搬遅延補正
    データとを加算する加算器と、その加算出力データ中の
    基本周期以上のデータに応じて入力されたパルスを遅延
    する論理遅延手段と、その論理遅延手段の出力パルスを
    上記加算データ中の基本周期以下のデータに応じた遅延
    をする精遅延手段とよりなり、 上記リセット側遅延手段は上記読み出されたデータ中の
    基本周期以下のデータと、上記リセット側伝搬路遅延補
    正データとを加算する加算器と、その加算器の出力デー
    タ中の基本周期以上のデータに応じて入力パルスを遅延
    する論理遅延手段と、その論理遅延手段の出力パルスを
    上記加算データ中の基本周期以下のデータに応じた遅延
    をする精遅延手段とよりなることを特徴とする請求項１
    記載のＩＣテスタのタイミング発生器。
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