DE112021001780T5

DE112021001780T5 - Wake-quellenkommunikation einer schnittstelle mit niedriger verbindungsanzahl gemäss lokalem und entferntem 10spe-wake und zugehörige systeme, verfahren und vorrichtungen

Info

Publication number: DE112021001780T5
Application number: DE112021001780.2T
Authority: DE
Inventors: Eric Ching; Venkatraman Iyer
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2020-03-24
Filing date: 2021-03-24
Publication date: 2023-01-05
Also published as: JP2023518827A; US20210303050A1; US20230091738A1; KR20220156588A; WO2021195663A1; US11513577B2

Abstract

Offenbart werden Systeme, Verfahren und Vorrichtungen zum Kommunizieren einer Quelle eines 10SPE-Wakes. Eine solche Kommunikation kann über eine Hardwareschnittstelle mit niedriger Stiftzahl eines 10SPE-Bitübertragungsschichtmoduls (PHY-Moduls) mit einer geteilten Anordnung durchgeführt werden. Eine Steuerungsseite einer 10SPE-PHY kann eine lokale oder entfernte 10SPE-Wake-Weiterleitung als Reaktion auf eine kommunizierte Quelle eines Wakes durchführen. Ebenfalls offenbart ist eine digitale Schnittstelle zum betriebsmäßigen Koppeln einer PHY-Steuerung mit einem PHY-Transceiver über eine Verbindung mit niedriger Stiftzahl, wobei die digitale Schnittstelle eine Schaltungsanordnung zum Überprüfen der Integrität einer Schaltungsanordnung der digitalen Schnittstelle einschließt.

Description

PRIORITÄTSANSPRUCH
Diese Anmeldung beansprucht den Nutzen unter 35 U.S.C. § 119(e) der vorläufigen US-Patentanmeldung mit der Seriennummer 62/993,825 , eingereicht am 24. März 2020, deren Offenbarung hiermit durch diese Bezugnahme in ihrer Gesamtheit hierin aufgenommen wird.
GEBIET
Diese Offenbarung bezieht sich allgemein auf Single-Pair-Ethernet-Netzwerke. Manche Ausführungsformen beziehen sich auf eine Schnittstelle mit niedrigen Verbindungen für ein 10SPE-Bitübertragungsschichtmodul, das eine geteilte Anordnung aufweist. Manche Ausführungsformen beziehen sich auf das Kommunizieren einer Quelle eines 10SPE-Wakes. Manche Ausführungsformen beziehen sich auf ein Bitübertragungsschicht-Transceiver-Gehäuse, das Stiftzuweisungen für eine Schnittstelle mit niedrigen Verbindungen einschließt. Manche Ausführungsformen beziehen sich auf das Überprüfen der Integrität einer digitalen Logikschaltungsanordnung einer digitalen Schnittstelle einer Bitübertragungsschichtsteuerung eines 10SPE-Bitübertragungsschichtmoduls mit einer geteilten Anordnung und zugehörige Systeme, Verfahren und Vorrichtungen.
STAND DER TECHNIK
Interconnects werden weithin verwendet, um die Kommunikation zwischen Vorrichtungen eines Netzwerks, Untersystemen und Systemen zu unterstützen. Allgemein ausgedrückt, werden elektrische Signale auf einem physischen Medium (z. B. einem Bus, einem Koaxialkabel oder einem Twisted-Pair-Kabel ohne Einschränkung - allgemein einfach als „Leitung“ oder „Bus“ bezeichnet) von den Vorrichtungen übertragen, die an das physische Medium gekoppelt sind.
Ethernet-basierte Computervernetzungstechnologien verwenden gemäß dem Open Systems Interconnection-Modell (OSI-Modell) eine Basisbandübertragung (d. h., elektrische Signale sind diskrete elektrische Impulse) zur Übertragung von Datenpaketen und letztlich Nachrichten, die zwischen Netzwerkvorrichtungen kommuniziert werden. Gemäß dem OSI-Modell wird eine spezialisierte Schaltlogik, die als Bitübertragungsschichtvorrichtung oder -steuerung (PHY-Vorrichtung oder -Steuerung) bezeichnet wird, verwendet, um eine Schnittstelle zwischen einer analogen Domäne einer Leitung und einer digitalen Domäne einer Sicherungsschicht (hierin auch einfach als „Verbindungsschicht“ bezeichnet) herzustellen, die gemäß einer Paketsignalübertragung arbeitet. Während die Sicherungsschicht eine oder mehrere Unterschichten einschließen kann, schließt eine Sicherungsschicht bei einer Ethernet-basierten Computervernetzung in der Regel mindestens eine Medienzugriffssteuerungsschicht (MAC-Schicht) ein, die eine Steuerungsabstraktion der Bitübertragungsschicht bereitstellt. Wenn als nicht einschränkendes Beispiel Daten an eine andere Vorrichtung in einem Netzwerk übertragen werden, kann eine MAC-Steuerung Rahmen für das physische Medium vorbereiten, Fehlerkorrekturelemente hinzufügen und eine Kollisionsvermeidung implementieren. Außerdem kann eine MAC-Steuerung beim Empfangen von Daten von einer anderen Vorrichtung die Integrität empfangener Daten sicherstellen und Rahmen für höhere Schichten vorbereiten.
Es gibt verschiedene Netzwerktopologien, die Bitübertragungsschichten und Verbindungsschichten implementieren (und andere Schichten einschließen können, ohne darauf beschränkt zu sein). Der Peripheral Component Interconnect-Standard (PCI-Standard) und der Parallel Advanced Technology Attachment-Standard (Parallel ATA-Standard), die beide seit den frühen 1990er Jahren in Verwendung sind, können eine Multi-Drop-Bus-Topologie implementieren. Der Trend seit den frühen 2000er Jahren bestand darin, Punkt-zu-Punkt-Bus-Topologien zu verwenden, zum Beispiel implementieren der PCI Express-Standard (PCIe) und der Serial ATA-Standard (SATA-Standard) Punkt-zu-Punkt-Topologien.
Eine typische Punkt-zu-Punkt-Bus-Topologie kann Leitungen zwischen jeder Vorrichtung (z. B. dediziertes Punkt-zu-Punkt, ohne Einschränkung) oder Leitungen zwischen Vorrichtungen und Schaltern (z. B. geschaltetes Punkt-zu-Punkt, ohne Einschränkung) implementieren. In einer Multi-Drop-Topologie ist ein physisches Übertragungsmedium ein gemeinsam genutzter Bus, und jede Netzwerkvorrichtung ist an den gemeinsam genutzten Bus gekoppelt, zum Beispiel über eine Schaltung, die basierend auf dem Typ des physischen Mediums (z. B. koaxial oder Twisted Pair, ohne Einschränkung) ausgewählt wird.
Punkt-zu-Punkt-Bus-Topologien, wie eine dedizierte Punkt-zu-Punkt-Topologie oder eine geschaltete Punkt-zu-Punkt-Topologie, benötigen mehr Drähte und teureres Material als Multi-Drop-Topologien, teilweise aufgrund der größeren Anzahl von Links zwischen Vorrichtungen. In bestimmten Anwendungen, wie Kraftfahrzeuganwendungen, können physische Beschränkungen bestehen, die es schwierig machen, Vorrichtungen direkt zu verbinden, sodass eine Topologie, die keine oder nicht so viele direkte Verbindungen (z. B. eine Multi-Drop-Topologie, ohne Einschränkung) in einem Netzwerk oder einem Unternetzwerk erfordert, weniger anfällig für solche Beschränkungen sein kann oder durch diese weniger behindert wird.
Vorrichtungen, die sich in einem Basisbandnetz (z. B. ohne Einschränkung einem Multidrop-Netzwerk) befinden, verwenden das gleiche physikalische Übertragungsmedium und nutzen in der Regel die gesamte Bandbreite dieses Mediums für Übertragungen (anders ausgedrückt, ein digitales Signal, das bei der Basisbandübertragung verwendet wird, belegt die gesamte Bandbreite der Medien). Infolgedessen kann in einem Basisbandnetzwerk zu einem bestimmten Zeitpunkt nur eine Vorrichtung senden. Daher werden manchmal Medienzugriffs-Steuerverfahren verwendet, um einen Konflikt für ein gemeinsam benutztes Übertragungsmedium zu handhaben.
Figurenliste
Um die Erörterung eines besonderen Elements oder einer besonderen Handlung leicht zu identifizieren, bezieht/beziehen sich die Hauptziffer(n) in einem Bezugszeichen auf die Figurennummer, in der dieses Element zuerst eingeführt wird.

1 ist ein Blockdiagramm, das ein Bitübertragungsschichtmodul mit einer geteilten PHY-Architektur gemäß dem Stand der Technik darstellt.
2 ist ein Zustandsdiagramm, das ein Verhalten der geteilten PHY von 1 darstellt, die einen Schlafzustand gemäß einer oder mehreren Ausführungsformen einschließt.
3 ist ein Blockdiagramm, das einen PHY-Transceiver einer geteilten PHY gemäß einer oder mehreren Ausführungsformen darstellt.
4 ist ein Blockdiagramm, das eine Wake-Quellenanzeigelogik gemäß einer oder mehreren Ausführungsformen darstellt.
5 ist ein Flussdiagramm, das einen Prozess für einen Wake-Prozess darstellt, der einen Wake-Erkennungssignalisierungs-Handshake gemäß einer oder mehreren Ausführungsformen einschließt.
6A ist ein Flussdiagramm, das einen Prozess für eine PHY-Transceiver-Seite zum Kommunizieren einer Quelle eines erkannten Wakes gemäß einer oder mehreren Ausführungsformen darstellt.
6B ist ein Flussdiagramm, das einen Prozess für eine PHY-Transceiver-Seite zum Kommunizieren einer Quelle eines erkannten Wakes gemäß einer oder mehreren Ausführungsformen darstellt.
6C ist ein Flussdiagramm, das einen Prozess für eine PHY-Transceiver-Seite zum Kommunizieren einer Quelle eines erkannten Wakes gemäß einer oder mehreren Ausführungsformen darstellt.
7 ist ein Blockdiagramm, das eine PHY-Steuerung einer geteilten PHY gemäß einer oder mehreren Ausführungsformen darstellt.
8 ist ein Flussdiagramm, das einen Prozess für eine PHY-Steuerungsseite eines Wake-Erkennungssignalisierungs-Handshake gemäß einer oder mehreren Ausführungsformen darstellt.
9 ist ein Blockdiagramm, das eine geteilten PHY gemäß einer oder mehreren Ausführungsformen darstellt.
10 ist ein Blockdiagramm, das eine geteilte PHY gemäß einer oder mehreren Ausführungsformen darstellt.
11 ist ein Blockdiagramm, das eine Schaltungsanordnung zur Datenintegritätsüberprüfung gemäß einer oder mehreren Ausführungsformen darstellt.
12 ist ein Flussdiagramm, das einen Prozess zur Datenintegritätsüberprüfung in einer geteilten PHY gemäß einer oder mehreren Ausführungsformen darstellt.
13 ist ein Blockdiagramm, das eine Schaltungsanordnung zum Durchführen einiger oder einer Gesamtheit der Merkmale oder Elemente darstellt, die für eine oder mehrere Ausführungsformen offenbart sind.

ART(EN) ZUM AUSFÜHREN DER ERFINDUNG
In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieses Dokuments bilden und in denen zur Veranschaulichung spezifische Beispiele von Ausführungsformen gezeigt sind, in denen die vorliegende Offenbarung ausgeübt werden kann. Diese Ausführungsformen sind hinreichend detailliert beschrieben, um es einem Durchschnittsfachmann zu ermöglichen, die vorliegende Offenbarung in die Praxis umzusetzen. Es können jedoch auch andere Ausführungsformen verwendet werden und Änderungen der Struktur, des Materials und des Prozesses können vorgenommen werden, ohne vom Schutzumfang der Offenbarung abzuweichen.
Die hierin dargestellten Veranschaulichungen sollen keine tatsächlichen Ansichten eines bestimmten Verfahrens oder Systems oder einer bestimmten Vorrichtung oder Struktur sein, sondern sind lediglich idealisierte Darstellungen, die zur Beschreibung der Ausführungsformen der vorliegenden Offenbarung verwendet werden. Die hierin dargestellten Zeichnungen sind nicht notwendigerweise maßstabsgetreu. Ähnliche Strukturen oder Komponenten in den verschiedenen Zeichnungen können zur Vereinfachung für den Leser die gleiche oder eine ähnliche Nummerierung beibehalten; die Ähnlichkeit in der Nummerierung bedeutet jedoch nicht, dass die Strukturen oder Komponenten notwendigerweise in Größe, Zusammensetzung, Konfiguration oder einer anderen Eigenschaft identisch sind.
Die folgende Beschreibung kann Beispiele einschließen, um es einem Durchschnittsfachmann zu ermöglichen, die offenbarten Ausführungsformen auszuführen. Die Verwendung der Begriffe „beispielhaft“, „als Beispiel“ und „zum Beispiel“ bedeutet, dass die zugehörige Beschreibung erläuternd ist, und obwohl der Schutzumfang der Offenbarung die Beispiele und ihre rechtlichen Äquivalente umfassen soll, ist die Verwendung solcher Begriffe nicht dazu bestimmt, den Schutzumfang einer Ausführungsform oder dieser Offenbarung auf die spezifizierten Komponenten, Schritte, Merkmale, Funktionen oder dergleichen einzuschränken.
Es versteht sich von selbst, dass die Komponenten der Ausführungsformen, wie sie hierin allgemein beschrieben und in der Zeichnung veranschaulicht sind, in einer Vielzahl unterschiedlicher Konfigurationen angeordnet und gestaltet werden können. Somit soll die folgende Beschreibung verschiedener Ausführungsformen den Schutzumfang der vorliegenden Offenbarung nicht einschränken, sondern ist lediglich repräsentativ für verschiedene Ausführungsformen. Während die verschiedenen Gesichtspunkte der Ausführungsformen in Zeichnungen dargestellt werden können, sind die Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet, sofern nicht ausdrücklich angegeben.
Des Weiteren sind die gezeigten und beschriebenen spezifischen Implementierungen nur Beispiele und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Elemente, Schaltungen und Funktionen können in Blockdiagrammform gezeigt sein, um die vorliegende Offenbarung nicht durch unnötige Details undeutlich werden zu lassen. Umgekehrt sind gezeigte und beschriebene spezifische Implementierungen nur beispielhaft und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Außerdem sind Blockdefinitionen und die Aufteilung von Logik zwischen verschiedenen Blöcken beispielhaft für eine spezifische Implementierung. Es ist für den Durchschnittsfachmann ohne Weiteres ersichtlich, dass die vorliegende Offenbarung durch zahlreiche andere Aufteilungslösungen ausgeführt werden kann. Auf Details zu zeitlichen Erwägungen und dergleichen wurde größtenteils verzichtet, soweit solche Details für ein vollständiges Verständnis der vorliegenden Offenbarung nicht erforderlich sind und innerhalb der Fähigkeiten eines Durchschnittsfachmanns liegen.
Der Durchschnittsfachmann würde verstehen, dass Informationen und Signale unter Verwendung einer Vielfalt verschiedener Technologien und Techniken dargestellt werden können. Einige Zeichnungen können Signale zur Übersichtlichkeit der Darstellung und Beschreibung als ein einzelnes Signal veranschaulichen. Ein Durchschnittsfachmann wird verstehen, dass das Signal einen Bus von Signalen darstellen kann, wobei der Bus eine Vielfalt von Bitbreiten aufweisen kann und die vorliegende Offenbarung auf einer beliebigen Anzahl von Datensignalen, einschließlich eines einzelnen Datensignals, implementiert werden kann.
Die verschiedenen veranschaulichenden logischen Blöcke, Module und Schaltungen, die in Verbindung mit den hierin offenbarten Ausführungsformen beschrieben werden, können mit einem Universalprozessor, einem Spezialprozessor, einem digitalen Signalprozessor (Digital Signal Processor, DSP), einer integrierten Schaltung (Integrated Circuit, IC), einer anwendungsspezifischen integrierten Schaltung (Application Specific Integrated Circuit, ASIC), einer anwenderprogrammierbaren Gatteranordnung (Field Programmable Gate Array, FPGA) oder einer anderen programmierbaren Logikvorrichtung, einer diskreten Gate- oder Transistorlogik, diskreten Hardwarekomponenten oder einer beliebigen Kombination davon, die zum Durchführen der hierin beschriebenen Funktionen ausgelegt sind, implementiert oder durchgeführt werden. Ein Universalprozessor (der hierin auch als Hostprozessor oder einfach als Host bezeichnet werden kann) kann ein Mikroprozessor sein, aber alternativ kann es sich auch um einen beliebigen herkömmlichen Prozessor, eine Steuerung, einen Mikrocontroller oder eine Zustandsmaschine handeln. Ein Prozessor kann auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein. Ein Universalcomputer einschließlich eines Prozessors gilt als ein Spezialcomputer, während der Universalcomputer so konfiguriert ist, dass er Rechenanweisungen (z. B. einen Softwarecode) ausführt, die sich auf Ausführungsformen der vorliegenden Offenbarung beziehen.
Die Ausführungsformen können in Bezug auf einen Prozess beschrieben sein, der als ein Flussdiagramm, ein Fließschema, ein Strukturdiagramm oder ein Blockdiagramm dargestellt ist. Obwohl ein Flussdiagramm Vorgangshandlungen als einen sequentiellen Prozess beschreiben kann, können viele dieser Handlungen in einer anderen Abfolge, parallel oder im Wesentlichen gleichzeitig durchgeführt werden. Außerdem kann die Reihenfolge der Handlungen geändert werden. Ein Prozess kann ohne Einschränkung einem Verfahren, einem Thread, einer Funktion, einer Prozedur, einer Unterroutine oder einem Unterprogramm entsprechen. Des Weiteren können die hierin offenbarten Verfahren in Hardware, Software oder beidem implementiert werden. Bei Implementierung in Software können die Funktionen als eine oder mehrere Anweisungen oder als Code auf computerlesbaren Medien gespeichert oder übertragen werden. Computerlesbare Medien schließen sowohl Computerspeichermedien als auch Kommunikationsmedien, einschließlich aller Medien, welche die Übertragung eines Computerprogramms von einem Ort zu einem anderen unterstützen, ein.
Jede Bezugnahme auf ein Element hierin unter Verwendung einer Bezeichnung, wie „erste/r/s“, „zweite/r/s“ usw. schränkt die Menge oder Reihenfolge dieser Elemente nicht ein, es sei denn, eine solche Einschränkung wird ausdrücklich angegeben. Vielmehr können diese Bezeichnungen hierin als ein zweckmäßiges Verfahren zum Unterscheiden zwischen zwei oder mehr Elementen oder Instanzen eines Elements verwendet werden. Eine Bezugnahme auf ein erstes und ein zweites Element bedeutet also nicht, dass dort nur zwei Elemente eingesetzt werden dürfen oder dass das erste Element dem zweiten Element in irgendeiner Art und Weise vorausgehen muss. Außerdem kann ein Satz von Elementen, sofern nicht anders angegeben, ein oder mehrere Elemente umfassen.
Wie hierin verwendet, bedeutet der Begriff „im Wesentlichen“ in Bezug auf einen gegebenen Parameter, eine gegebene Eigenschaft oder eine gegebene Bedingung und schließt in einem für den Durchschnittsfachmann verständlichen Ausmaß ein, dass der gegebene Parameter, die gegebene Eigenschaft oder die gegebene Bedingung mit einem geringen Maß an Varianz, wie zum Beispiel innerhalb annehmbarer Fertigungstoleranzen, erfüllt ist. Beispielhaft kann in Abhängigkeit von dem bestimmten Parameter, der bestimmten Eigenschaft oder der bestimmten Bedingung, der bzw. die im Wesentlichen erfüllt ist, der Parameter, die Eigenschaft oder die Bedingung zu mindestens 90 % erfüllt, zu mindestens 95 % erfüllt oder sogar zu mindestens 99 % erfüllt sein.
Wie hierin verwendet, bedeutet die Begriffe „aktivieren“, „deaktivieren“ und Ableitungen davon, die in Bezug auf einen Stift verwendet werden, ein Signal zu aktivieren oder zu deaktivieren, das dem Stift zugeordnet ist (z. B. ein Signal, das spezifisch dem Stift zugewiesen ist, oder ein Signal, dem der Stift spezifisch zugewiesen ist, ohne Einschränkung).
Ein Fahrzeug, wie ein Automobil, ein Lastkraftwagen, ein Bus, ein Schiff und/oder ein Flugzeug, kann ein Fahrzeugkommunikationsnetzwerk einschließen. Je nach Anzahl der elektronischen Vorrichtungen innerhalb des Netzwerks kann die Komplexität des Fahrzeugkommunikationsnetzwerks variieren. So kann ein modernes Fahrzeugkommunikationsnetzwerk verschiedene Steuermodule als nicht einschränkende Beispiele zur Motorsteuerung, Getriebesteuerung, Sicherheitssteuerung (z. B. Antiblockiersystem) und Emissionssteuerung einschließen. Um diese Module zu unterstützen, werden in der Automobilindustrie verschiedene Kommunikationsprotokolle verwendet.
10SPE (d. h. 10-Mbit/s-Single Pair-Ethernet) ist eine Netzwerktechnologie derzeit unter der Spezifikation von IEEE 802.3cg™. 10SPE kann verwendet werden, um in einem Multidrop-Netzwerk eine kollisionsfreie, deterministische Übertragung bereitzustellen.
Eine PHY kann in einem Hochspannungstemperaturprozess gestaltet und/oder hergestellt werden, jedoch sind solche Prozesse möglicherweise nicht geeignet (z. B. könnten Schäden oder Tests zu teuer sein, ohne Einschränkung) für als nicht einschränkende Beispiele: PHY-Gestaltungen, die große und/oder schnelle digitale Blöcke, Direktzugriffsspeicher (RAM) und/oder einen zeitprogrammierbaren (OTP) Speicher aufweisen, ohne Einschränkung. Ein nicht einschränkendes Beispiel für einen Hochspannungstemperaturprozesse ist die Stromeinspeisungsempfindlichkeitsprüfung (BCI-Empfindlichkeitsprüfung). Während der BCI und anderer Hochspannungstemperaturprozesse, die den Erfindern dieser Offenbarung bekannt sind, können Sperrschichttemperaturen von etwa 175 Grad Celsius realisiert werden.
Eine Möglichkeit, manche dieser Bedenken anzusprechen, besteht darin, eine digitale Gestaltung für Hochspannungstemperaturprozesse zu vereinfachen, um Zeitplanungsanforderungen zu erfüllen oder auf ein Die zu passen, aber eine Gestaltung ist möglicherweise nicht für eine Vereinfachung oder das Erfüllen solcher Zeitplanungs- oder Die-Platzanforderungen zugänglich. Die Größe eines Dies oder Gehäuses kann erhöht werden, jedoch sind die Größe des Dies und die Größe der Packung in der Regel direkt proportional zu den Gesamtverarbeitungskosten -je größer das Die oder die Packung desto höher die Verarbeitungskosten.
Der derzeit unter Spezifikationsentwicklung durch Technology Committee 14 der OPEN Alliance (nachstehend der „TC14 Standard“) stehende 10BASE-T1S-Transceiver-Schnittstellenstandard definiert eine Hardwareschnittstelle mit 3 Stiften für eine geteilte (Steuerungs-Transceiver)-10SPE PHY (geteilte PHY). 1 ist ein Blockdiagramm, das ein System 100 darstellt, das eine geteilte PHY 102 einschließt, die durch eine Busnetzwerkschnittstelle 112 mit einem Übertragungsmedium 114 gekoppelt ist. Die geteilte PHY 102 schließt die definierte Hardwareschnittstelle mit 3 Stiften (Hardwareschnittstelle 108) ein, die durch den TC14-Standard spezifiziert ist, wie er gegenwärtig steht. Allgemein ausgedrückt, schließt ein erster Abschnitt der geteilten PHY (PHY-Steuerung 104) digitale Blöcke ein, die für Schäden während Hochspannungstemperaturprozessen anfällig sind und die sich auf einem ersten Die befinden können, das keine Hochspannungstemperaturprozesse durchläuft. Ein zweiter Abschnitt der geteilten PHY (PHY-Transceiver 106), der analoge und digitale Blöcke einschließt, die weniger anfällig (einzeln oder als Ganzes) für Hochspannungstemperaturprozesse sind, kann auf einem zweiten Die angeordnet sein, das Hochspannungstemperaturprozesse durchlaufen kann.
Die Hardwareschnittstelle 108 schließt drei Verbindungen zum Signalisieren zwischen dem PHY-Transceiver 106 und der PHY-Steuerung 104 ein: eine TX-Verbindung 116, eine RX-Verbindung 118 und eine ED-Verbindung 110. Die 3 Verbindungen werden üblicherweise durch jeweilige Stifte implementiert, die an die jeweiligen integrierten Schaltungen der geteilten PHY angeschlossen sind, und somit ist jede der 3 Verbindungen entsprechenden Stiften des PHY-Transceivers 106 und der PHY-Steuerung 104 zugeordnet. Der TC14-Standard, wie er gegenwärtig steht, spezifiziert Verwendungen für diese Verbindungen, von denen manche spezifischen Zuständen des PHY-Transceivers zugeordnet sind. In einem Normalzustand wird die TX-Verbindung 116 zum Übermitteln von Übertragungsrahmen von der PHY-Steuerung 104 an den PHY-Transceiver 106 verwendet, die RX-Verbindung 118 wird zum Übermitteln empfangener Rahmen von dem PHY-Transceiver 106 an die PHY-Steuerung 104 verwendet und die ED-Verbindung 110 wird zum Identifizieren gültiger Signale von dem PHY-Transceiver 106 an die PHY-Steuerung 104 verwendet. Der TC14-Standard, wie er gegenwärtig steht, spezifiziert, dass die RX-Verbindung 118 ein Komparatorausgang eines Transceivers ist, der anzeigt, dass ein Signal über oder unter einem Schwellenwert liegt, die ED-Verbindung 110 ist eine Signaldetektorausgabe eines Transceivers, der innerhalb oder außerhalb eines Schwellenwerts angibt (d. h. bandinterne und bandexterne Signale anzeigt), und TX ist ein taktloser, zustandsorientierter Eingang des Transceivers.
Eine geteilte PHY kann einen effizienteren Stromverbrauch ermöglichen. Manche Abschnitte einer geteilten PHY können in einen Niedrigleistungs- oder „Schlaf‟-Modus eintreten, um den Stromverbrauch durch die geteilte PHY zu sparen, während andere Abschnitte der geteilten PHY (z. B. ein Transceiver oder andere Hardwareanbindungselemente, ohne Einschränkung), die von einer unterbrechungsfreien Stromversorgung geliefert werden, mindestens manche Funktionen der geteilten PHY durchführen können, während sich die geteilte PHY als Ganzes in einem Niedrigleistungsmodus befindet. 2 ist ein Zustandsdiagramm, das ein spezifisches Beispiel eines Systemverhaltens 200 für einen PHY-Transceiver einer geteilten PHY gemäß dem TC14-Standard, wie er gegenwärtig steht (d. h. Standby, Boot, normal, konfig und senden), und einen neuen Zustand „Schlaf‟ darstellt.
In manchen Fällen kann es wünschenswert sein, spezifische Funktionen oder Vorgänge an dem Abschnitt einer geteilten PHY zu lokalisieren, die sich in der ununterbrochenen Leistungsdomäne befindet, so dass sie in einem niedrigen Leistungsmodus zu einem gewissen Grad arbeiten können. Als nicht einschränkende Beispiele können dies die Funktionen sein, die einer Niedrigleistungs- oder Wake-Erkennung für die geteilte PHY, einem Knoten, einem Netzwerksegment oder einem Netzwerk zugeordnet sind, oder Funktionen, die einer Fehlererkennung auf einem physischen Übertragungsmedium („Kabelfehlererkennung“) zugeordnet sind.
Wie vorstehend erwähnt, sind in einer typischen geteilten PHY ein erster und zweiter Abschnitt der geteilten PHY durch eine Hardwareschnittstelle von 3 drahtgebundenen Verbindungen gekoppelt. Ein solcher erster und zweiter Abschnitt der geteilten PHY können jeweils eine Schnittstellenlogik einschließen, die konfiguriert ist, um einzelne Stifte spezifischen Signalen der Hardwareschnittstelle zuzuordnen und Kommunikation und Signalausbreitung über die Verbindungen der Hardwareschnittstelle zu handhaben. Theoretisch könnte jede geeignete Anzahl von Stiften und Verbindungen verwendet werden, um eine Hardwareschnittstelle einer geteilten PHY zu implementieren.
In der Praxis weisen ein erstes Gehäuse, das einen ersten Abschnitt der PHY einschließt, und ein zweites Gehäuse, das einen zweiten Abschnitt der PHY einschließt, jeweils eine begrenzte Anzahl von verfügbaren Stiften für eine solche Hardwareschnittstelle auf. Je mehr Stifte einer Hardwareschnittstelle einer PHY zugewiesen sind, desto weniger Stifte sind für andere Anwendungen verfügbar, ohne zu einer Packung mit mehr Stiften zu wechseln. Als nicht einschränkendes Beispiel definiert der TC14-Standard, wie er derzeit steht, eine Hardwareschnittstelle mit 3 Stiften für geteilte PHY-Architekturen. Darüber hinaus können Gestalter die Kommunikation über eine solche Hardwareschnittstelle berücksichtigen, wenn sie wählen, wo digitale Blöcke zum Implementieren von Merkmalen und Funktionen einer geteilten PHY-Architektur anzuordnen sind.
Ungeachtet der vorstehenden oder anderer Implementierungsherausforderungen kann eine geteilte PHY-Architektur eine geteilte PHY (und Systeme und Vorrichtungen, die diese einbeziehen, wie Netzwerkschalter, Brücken und Endpunkte, ohne Einschränkung) ermöglichen, die digital intensiver und leistungsfähiger als manche einheitliche PHY-Architekturen ist, und so können Gestalter diese Gesichtspunkte berücksichtigen.
3 ist ein Blockdiagramm, das einen PHY-Transceiver 300 darstellt, der bestimmte Blöcke einschließt, die konfiguriert sind, um auf einer normalen Stromversorgung oder einer niedrigen Stromversorgung (Stromversorgungsstifte nicht gezeigt) gemäß einer oder mehreren Ausführungsformen zu arbeiten. Manche der Blöcke, die auf einer niedrigen Stromversorgung arbeiten (solche Blöcke, die durch 3 mit einer gestrichelten Grenze dargestellt sind) wirken zusammen, um ein Wake-Signal zu erkennen und eine Quelle des Wake-Signals (lokal oder entfernt) an eine PHY-Steuerung (nicht gezeigt) zu übermitteln.
Beim Betrieb auf einer normalen Stromversorgung handhabt die Übertragungs-/Empfangsschaltungsanordnung 306 (mit TX/RX 306 bezeichnet) die Übertragung und den Empfang von Rahmen an und von dem Übertragungsmedium 114 über die Busnetzwerkschnittstelle 316. Die Übertragungs-/Empfangsschaltungsanordnung 306 ist mit einem RX-Stift 312 gekoppelt und ist konfiguriert, um Rahmen von dem Übertragungsmedium 114, die an der Busnetzwerkschnittstelle 316 empfangen werden, an einen Empfangspfad an dem PHY-Transceiver 300 zu bewegen und ein Signal auf dem RX-Stift 312 zu aktivieren, wobei dieser RX-Stift 312 mit der RX-Verbindung 118 verbunden ist. Zur Übertragung ist eine digitale Schnittstellenlogik 302 konfiguriert, um übertragbare Rahmen zu erzeugen und dann die Rahmen an die Übertragungs-/Empfangsschaltungsanordnung 306 bereitzustellen, welche die Rahmen über die Busnetzwerkschnittstelle 316 zu dem Übertragungsmedium 114 herausbewegen.
Wenn sich der PHY-Transceiver 300 in einem Modus mit niedrigem Stromverbrauch (oder „Schlaf“-Zustand in 2) befindet, arbeitet der PHY-Transceiver 300 bei einer niedrigen Stromversorgung und führt keinen normalen Empfang und/oder Übertragung (d. h. Vorgänge des „Senden“-Zustands in 2) von Rahmen aus. Genauer gesagt verwalten die Übertragungs-/Empfangsschaltungsanordnung 306 und die digitale Schnittstellenlogik 302 nicht die Übertragung oder den Empfang zu/von dem Übertragungsmedium 114, während sich der PHY-Transceiver 300 in einem Modus niedriger Leistung befindet. Ein Aktivitätsdetektor 308 ist an dem PHY-Transceiver 300 bereitgestellt, um Signale 332 auf dem Übertragungsmedium 114 über die Busnetzwerkschnittstelle 316 zu beobachten. Wenn der Aktivitätsdetektor 308 beobachtet, dass ein Signal 332 auf dem Übertragungsmedium 114 ein gültiges Signal ist, wie ein Signal, das der Ethernet-Kommunikation zugeordnet ist, ohne Einschränkung, aktiviert der Aktivitätsdetektor 308 eine entfernte Wake-Anzeige 328, die einer Wake-Erkennungslogik 304 anzeigt, dass eine gültige Aktivität erkannt wurde, dass eine gültige Aktivität erkannt wurde.
Wenn er in einem Modus niedriger Leistung betrieben wird, kann der PHY-Transceiver 300 einen normalen Leistungsmodus auslösen, indem er einen Leistungsverwaltungsstift 322 aktiviert, wobei das Waking in einen „Boot“-Zustand übergeht und dann ein Zurücksetzen durchgeführt wird, wenn ein Power-on-reset-Befehl empfangen wird, um in einen „normalen“ Zustand überzugehen, wie von 2 dargestellt. Der Leistungsverwaltungsstift 322 kann als nicht einschränkende Beispiele mit einem diskreten Spannungsregler gekoppelt sein, der durch Aktivieren des Leistungsverwaltungsstifts 322 (z. B. INH von 9) aktiviert wird, oder einer Schaltungsanordnung, die betriebsfähig ist, einen integrierten Spannungsregler mit dem PHY-Transceiver 300 (z. B. LDO von 9 oder 10) zu koppeln/entkoppeln.
In einer oder mehreren Ausführungsformen kann die Wake-Erkennungslogik 304 des PHY-Transceivers 300 einen Wechsel in den normalen Stromversorgungsmodus als Reaktion auf die Aktivierung einer gültigen entfernten Wake-Anzeige 328 durch den Aktivitätsdetektor 308 oder einer lokale Wake-Anzeige 326 auslösen, die durch Aktivierung eines Wake-Stifts 320 bereitgestellt wird.
In einer geteilten PHY schätzen die Erfinder dieser Offenbarung, dass es für einen PHY-Transceiver wünschenswert ist, die Angabe einer Quelle (z. B. entfernt oder lokal) eines Wake-Signals an eine PHY-Steuerung der geteilten PHY zu übermitteln. Als nicht einschränkendes Beispiel kann eine PHY-Steuerung konfiguriert sein, um ein Weiterleiten von lokalen oder entfernten Wake-Signalen zu initiieren, um andere PHYs, Netzwerksegmente oder ein Netzwerk, ohne Einschränkung, zu wecken. Eine digitale Schnittstelle 318 steuert die Kommunikation mit der PHY-Steuerung, und eine Wake-Quellenanzeigelogik 324, die an der digitalen Schnittstelle 318 bereitgestellt ist, steuert die Kommunikation der Angabe der Quelle des Wakes an die PHY-Steuerung. Die Wake-Quellenanzeigelogik 324, die Wake-Erkennungslogik 304, der Aktivitätsdetektor 308 und mindestens ein Abschnitt der Wake-Quellenanzeigelogik 324 arbeiten in einer niedrigen Leistungsdomäne des PHY-Transceivers 300 sowie in einer normalen Leistungsdomäne des PHY-Transceivers 300. Jedes dieser Elemente ist durch 3 als gestrichelte Grenzen aufweisend dargestellt, um anzuzeigen, dass sie in der niedrigen Leistungsdomäne und in der normalen Leistungsdomäne des PHY-Transceivers 300 arbeiten.
Die Wake-Erkennungslogik 304 aktiviert als Reaktion auf die lokale Wake-Anzeige 326 eine Wake-Quellenanzeige 330 in einen ersten Zustand und aktiviert als Reaktion auf die entfernte Wake-Anzeige 328 eine Wake-Quellenanzeige 330 in einen zweiten Zustand, der sich von dem ersten Zustand unterscheidet. Die Wake-Quellenanzeigelogik 324 empfängt die Wake-Quellenanzeige 330, die durch die Wake-Erkennungslogik 304 aktiviert wird, und als Reaktion kommuniziert die Wake-Quellenanzeigelogik 324 den jeweiligen aktivierten Zustand der Wake-Quellenanzeige 330 an eine PHY-Steuerung über Aktivierungen des RX-Stifts 312 und ED-Stifts 314, wie nachstehend erörtert, die jeweils den physischen Verbindungen 110, 118 der Hardwareschnittstelle 108 zugeordnet sind.
Wenn die PHY-Transceiver 300 zurückgesetzt wird, kommuniziert er den Status der Zurücksetzung über die digitale Schnittstelle 318, sodass eine PHY-Steuerung, als nicht einschränkendes Beispiel eine PHY-Steuerung 700, die weiter unten beschrieben wird, weiß, wenn der PHY-Transceiver 300 bereit ist, eine normale Übertragung und einen normalen Empfang durchzuführen.
4 ist ein Blockdiagramm, das eine Wake-Quellenanzeigelogik darstellt, die ein nicht einschränkendes Beispiel für die Wake-Quellenanzeigelogik 324 von 3 ist.
Eine Wake-Quellenanzeigelogik 400 schließt Befehls- und Statusregister 410 ein, die als Reaktion auf eine oder beide von einer lokalen Wake-Anzeige 402 (z. B. Wake-Quellenanzeige 330, die in den ersten Zustand aktiviert wurde, als Reaktion auf die aktivierte lokale Wake-Anzeige 326) und/oder einer entfernten Wake-Anzeige 404 (z. B. die Wake-Quellenanzeige 330, die als Reaktion auf die aktivierte entfernte Wake-Anzeige 328 in den zweiten Zustand aktiviert wurde) von Wake-Quellenanzeigen 416 gesetzt werden. Die Befehlsdecodierlogik 412 ist konfiguriert, um einen Befehl 408 mindestens teilweise basierend auf den in den Befehls- und Statusregistern 410 gespeicherten Werten zu decodieren, und sendet über die RX-und ED-Stifte Wake-Anzeigen 406 und empfängt über den TX-Stift den Befehl 408.
Die Wake-Quellenanzeigelogik 400 schließt optional eine Handshake-Logik 414 ein, die „optional“ ist, da in manchen Ausführungsformen die Wake-Quellenanzeigelogik 400 den Status eines Power-on-reset und die Quelle des Wakes separat kommunizieren kann (z. B. über die Wake-Anzeigen 406). Es kann jedoch effizienter sein, über ein Handshake-Protokoll zu kommunizieren, das beiden Parteien bekannt ist, so dass zusätzliche Informationen bereitgestellt werden können, wie hierin erörtert. Hier ist die Handshake-Logik 414 konfiguriert, um die Aktivierungen der RX/ED-Stifte zu steuern, um die Wake-Anzeigen 406 zu kommunizieren, einschließlich zum Beispiel der Wake-Quellenanzeigen 416.
In manchen Ausführungsformen kann eine PHY-Steuerung konfiguriert sein, um eine lokale Wake-Weiterleitung, eine entfernte Wake-Weiterleitung oder beides als Reaktion auf die Quelle einer Wake-Erkennung durchzuführen. Für einen PHY-Transceiver einer geteilten PHY kann es wünschenswert sein, eine Quelle eines erkannten Wake-Signals an eine PHY-Steuerung zu kommunizieren, sodass z. B. eine PHY-Steuerung die Form der durchzuführenden Wake-Weiterleitung bestimmen kann (z. B. lokal über einen lokalen Wake-Stift oder entfernt über das gemeinsam genutzte Übertragungsmedium). Darüber hinaus können in manchen Fällen zusätzliche erkannte Wake-Signale vorhanden sein, während eine PHY-Steuerung wartet, um die Wake-Weiterleitung durchzuführen. Für die PHY-Steuerung kann es wünschenswert sein, mögliche Kollisionen an einem gemeinsam genutzten Übertragungsmedium zu berücksichtigen, bevor die Wake-Weiterleitung durchgeführt wird. Wenn die Quelle einer zusätzlichen Wake-Erkennung eine lokale Wake-Anzeige ist, kann eine lokale oder eine entfernte Wake-Weiterleitung einer aktuellen Wake-Erkennung durchgeführt werden, ohne eine Kollision an dem gemeinsam genutzten Übertragungsmedium zu befürchten. Wenn die Quelle eines zusätzlichen erkannten Wake-Signals eine entfernte Wake-Anzeige ist, kann eine entfernte Wake-Weiterleitung der aktuellen Wake-Erkennung eine Kollision an dem gemeinsam genutzten Übertragungsmedium erfahren.
Eine oder mehrere Ausführungsformen beziehen sich auf das Kommunizieren einer Quelle eines erkannten Wake-Signals und insbesondere das Kommunizieren über eine Schnittstelle mit 3 Stiften zum Koppeln einer geteilten PHY. 5 ist ein Flussdiagramm, das einen Waking-Prozesses 500 darstellt, der durch eine geteilte PHY durchgeführt wird, die das Kommunizieren einer Quelle eines erkannten Wake-Signals gemäß einer oder mehreren Ausführungsformen einschließt.
Bei Vorgang 502 weckt der Prozess 500 als Reaktion auf ein erkanntes Wake, lokal oder entfernt, eine geteilte PHY auf. Im Falle eines PHY-Transceivers ermöglicht der Prozess 500 die Stromversorgung von Komponenten der geteilten PHY in einer unterbrechbaren Leistungsdomäne. Wie durch das Zustandsdiagramm von 2 dargestellt, bewirkt ein Power-on-reset (durch 2 als „POR“ gekennzeichnet), dass der PHY-Transceiver in einen „Boot“-Zustand übergeht, von dem er durch die PHY-Steuerung zurückgesetzt werden kann, und in einen „normalen“ Zustand übergeht, von dem er in Zustände zur Konfiguration oder Übertragung von Rahmen übergehen kann. Wie später erörtert, können manche hierin in Betracht gezogene Prozesse zum Kommunizieren einer Quelle eines erkannten Wake-Signals während eines Boot- oder Normalzustands durchgeführt werden, und andere Prozesse können in einem Konfigurationszustand durchgeführt werden.
Bei Vorgang 504 kommuniziert der Prozess 500 (z. B. Informieren oder Lernen) eine Quelle eines erfassten Wake-Signals von einem ersten Abschnitt zu einem zweiten Abschnitt einer geteilten PHY. Die Kommunikation kann optional durch eines erfolgen von: (i) Informieren des zweiten PHY-Abschnitts der Quelle durch Durchführen eines Wake-Erkennungssignalisierungs-Handshake über eine Kommunikationsverbindung, die zwischen dem ersten PHY-Abschnitt und dem zweiten PHY-Abschnitt definiert ist (z. B. wie in 6A); (ii) Erfahren der Quelle an dem zweiten PHY-Abschnitt durch Interpretieren eines Bussignals, das über eine Hardwareschnittstelle bereitgestellt wird, die den ersten PHY-Abschnitt und den zweiten PHY-Abschnitt koppelt; oder (iii) Erfahren der Quelle an dem zweiten PHY-Abschnitt durch Lesen eines Feldes eines Steuerregisters (z. B. von den Befehls- und Statusregistern 410, ohne Einschränkung) über die Kommunikationsverbindung, wobei das Feld des Steuerregisters eine Quelle eines erkannten Wake-Signals anzeigt.
In Vorgang 506 handhabt der Prozess 500 optional alle zusätzlichen erkannten Wake-Signale. Wie vorstehend erörtert, kann in manchen Fällen ein zusätzliches Wake-Signal erkannt werden, während eine PHY-Steuerung wartet, um die Wake-Weiterleitung basierend auf dem zuvor erkannten Wake-Signal durchzuführen. Zum Beispiel kann eine PHY-Steuerung beobachten, dass sich ein später erkanntes Wake-Signal auf ein entferntes Wake bezieht (z. B. wenn der ED-Stift ausschließlich deaktiviert wird, während der PHY-Transceiver zurückgesetzt wird, wie später erörtert) und eine aktuelle Wake-Erkennung als entferntes Wake für Weiterleitungszwecke behandelt (d. h. Weiterleiten zu lokalen Wake-Stiften anderer PHYs, aber nicht auf dem gemeinsam genutzten Übertragungsmedium weiterleiten), um Kollisionen an einem gemeinsam genutzten Übertragungsmedium zu vermeiden.
In Vorgang 508 führt der Prozess 500 eines oder mehrere von einer lokalen Wake-Weiterleitung oder einer entfernten Wake-Weiterleitung durch. Die Art der lokalen Wake-Weiterleitung und die entfernte Wake-Weiterleitung können als Reaktion auf den Typ der kommunizierten Wake-Signale durchgeführt werden.
6A, 6B und 6C sind Flussdiagramme, die Beispielausführungsformen zum Kommunizieren einer Quelle eines erkannten Wakes-Signals darstellen, wie mit 5 erörtert.
Eine oder mehrere Ausführungsformen beziehen sich auf einen Wake-Quellensignalisierungs-Handshake, der über eine 3-Verbindungsschnittstelle zum Koppeln einer geteilten PHY durchgeführt werden kann. Der Wake-Quellensignalisierungs-Handshake informiert die PHY-Steuerung, dass ein Wake-Signal erkannt wurde, und die Quelle des erkannten Wake-Signals. Ein solcher Signalisierungs-Handshake kann hierin als „Wake-Quellensignalisierungs-Handshake“ bezeichnet werden
6A ist ein Flussdiagramm, das einen Prozess 600a für eine PHY-Transceiver-Seite eines Wake-Erkennungssignalisierungs-Handshake darstellt. Eine oder mehrere Handlungen des Prozesses 600a können als nicht einschränkende Beispiele allgemeiner durch die Handshake-Logik 414 der Wake-Quellenanzeigelogik 400 oder die Wake-Quellenanzeigelogik 324 durchgeführt werden.
Bei Vorgang 602, Vorgang 604 und Vorgang 608 führt der Prozess 600a eine Erkennungsschleife durch, die darauf wartet, ein Wake-Signal zu erkennen. Bei Vorgang 602 deaktiviert der Prozess 600a den ED- und RX-Stift (z. B. auf ein passives HIGH eingestellt). Bei Vorgang 604 bestimmt der Prozess 600a, ob ein entferntes Wake die Quelle der Wake-Quellenanzeige 330 war, z. B. wird die Wake-Quellenanzeige 330 in dem zweiten Zustand aktiviert. Wenn nicht, bestimmt der Prozess 600a bei Vorgang 608, ob ein lokales Wake erkannt wurde, z. B. wird die Wake-Quellenanzeige 330 in dem ersten Zustand aktiviert. Wenn nicht, kehrt der Prozess 600a zu dem Beginn der Erkennungsschleife zurück, d. h. Vorgang 602.
Wenn bei Vorgang 604 der Prozess 600a bestimmt, dass ein entferntes Wake erkannt wurde, aktiviert bei Vorgang 606 der Prozess 600a ausschließlich den ED-Stift 314 (z. B. weist der ED-Stift 314 ein aktives LOW-Signal auf, während der RX-Stift 312 weiterhin ein passives HIGH-Signal aufweist), um anzuzeigen, dass ein entferntes Wake erkannt wurde. Insbesondere geht ein PHY-Transceiver, der den Prozess 600a implementiert, als Reaktion auf ein erkanntes Wake von einem Schlaf- in einen Boot-Zustand über (ein solcher Übergangszustand in 2 ist als „Wake“ gekennzeichnet).
Bei Vorgang 612 führt der Prozess 600a eine Warteschleife durch und wartet, bis ein Rücksetzbefehl erkannt wird (z. B. von einer PHY-Steuerung kommend). Während des Wartens fährt der Prozess 600a fort, ausschließlich das Signal auf dem ED-Stift zu aktivieren. Beim Erkennen eines Rücksetzbefehls deaktiviert der Prozess 600a bei Vorgang 614 den ED- und RX-Stift (z. B. beide auf passives HIGH eingestellt) und der PHY-Transceiver tritt in den normalen Zustand ein. Insbesondere geht ein PHY-Transceiver, der den Prozess 600a implementiert, als Reaktion auf einen Rücksetzbefehl von einem Boot-Zustand in einen normalen Zustand über (ein solcher Übergangszustand in 2 als „reset&Edb“ gekennzeichnet).
Bei Vorgang 616 aktiviert der Prozess 600a den ED- und RX-Stift (z. B. beide eingestellt auf aktives LOW), um anzuzeigen, dass der PHY-Transceiver zurückgesetzt wurde und sich in einem normalen Zustand befindet (d. h. bereit, normale Übertragung und Empfang durchzuführen), was auch das Ende des Endes der Wake-Quellensignalisierung anzeigt.
Wenn bei Vorgang 608 der Prozess 600a bestimmt, dass ein lokales Wake erkannt wurde, aktiviert der Prozess 600a bei Vorgang 610 ausschließlich den RX-Stift (z. B. RX-Stift auf ein aktives LOW gesetzt, während der ED-Stift deaktiviert bleibt, d. h. auf passives HIGH gesetzt), um anzuzeigen, dass ein lokales Wake erkannt wurde. Wie oben angegeben, geht ein PHY-Transceiver, der den Prozess 600a implementiert, als Reaktion auf das erkannte Wake von einem Schlaf- in einen Boot-Zustand über (solch der Übergangszustand in 2 als „Wake“ gekennzeichnet). Nach dem Booten bewegt sich der Prozess 600a zu Vorgang 612 und wartet auf einen Rücksetzbefehl, wie vorstehend erörtert.
6B ist ein Flussdiagramm, das einen Prozess 600b für eine PHY-Transceiver-Seite darstellt, um ein Bussignal bereitzustellen, das eine PHY-Steuerung interpretieren kann, um die Quelle einer Wake-Erkennung zu erfahren. Eine oder mehrere Handlungen des Prozesses 600b können allgemeiner durch die Wake-Quellenanzeigelogik 400 oder die Wake-Quellenanzeigelogik 324, ohne Einschränkung, durchgeführt werden.
Bei Vorgang 618 und Vorgang 620 führt der Prozess 600b eine Erkennungsschleife durch, die darauf wartet, ein Wake-Signal zu erkennen. Bei Vorgang 618 deaktiviert der Prozess 600b den ED- und RX-Stift (z. B. beide auf passives HIGH eingestellt). Bei Vorgang 620 bestimmt der Prozess 600b, ob ein Wake erkannt wurde. Wenn nicht, kehrt der Prozess 600b zu dem Beginn der Erkennungsschleife zurück, d. h. Vorgang 618.
Wenn bei Vorgang 620 der Prozess 600b bestimmt, dass ein Wake erkannt wurde, aktiviert der Prozess 600b bei Vorgang 622 ausschließlich den ED-Stift, um anzuzeigen, dass ein Wake erkannt wurde, und breitet ein Bussignal, falls empfangen, auf den RX-Stift aus. Wie später erörtert, kann eine Wake-Erkennungslogik 702 der PHY-Steuerung 700 das Bussignal interpretieren (z. B. einen vorbestimmten entfernten Wake-Rahmen oder allgemeiner einen Ethernet-Rahmen, ohne Einschränkung, erkennen) und dadurch erkennen, ob ein entferntes Wake die Quelle des erkannten Wakes war oder nicht. Wenn bei dem Interpretieren des Bussignals die Wake-Erkennungslogik 702 keinen entfernten Wake erkennt, kann die PHY-Steuerung 700 annehmen, dass die Quelle des erkannten Wake-Signals als ein lokales Wake war. Insbesondere geht ein PHY-Transceiver, der den Prozess 600b implementiert, als Reaktion auf ein erkanntes Wake von einem Schlaf- in einen Boot-Zustand über (ein solcher Übergangszustand ist in 2 als „Wake“ gekennzeichnet).
Bei Vorgang 624 führt der Prozess 600b eine Warteschleife durch und wartet, bis ein Rücksetzbefehl erkannt wird (z. B. von einer PHY-Steuerung kommend). Während des Wartens wird der Prozess 600b weiterhin ausschließlich den ED-Stift aktivieren und breitet das Bussignal, falls empfangen, auf dem RX-Stift aus.
Beim Erkennen eines Rücksetzbefehls deaktiviert bei Vorgang 626 der Prozess 600b den ED-Stift und den RX-Stift, und der PHY-Transceiver tritt in den normalen Zustand ein.
Wie vorstehend angegeben, wurde in manchen Fällen der RX-Stift deaktiviert, und in einem solchen Fall bedeutet das Deaktivieren des RX-Stifts ein Halten des RX-Stifts in seinem deaktivierten Zustand. Insbesondere geht ein PHY-Transceiver, der den Prozess 600b implementiert, als Reaktion auf einen Rücksetzbefehl von einem Boot-Zustand in einen normalen Zustand über (ein solcher Übergangszustand in 2 als „reset&EDb“ gekennzeichnet).
Bei Vorgang 628 aktiviert der Prozess 600b den ED- und RX-Stift, um anzuzeigen, dass der PHY-Transceiver zurückgesetzt wurde, was auch das Ende der Wake-Quellensignalisierung anzeigt.
6C ist ein Flussdiagramm, das einen Prozess 600c für eine PHY-Transceiver-Seite eines Prozesses zum Erfahren der Quelle eines erkannten Wake-Signals durch Lesen eines Feldes eines Steuerregisters darstellt.
In Vorgang 630, Vorgang 632 und Vorgang 634 führt der Prozess 600c eine Erkennungsschleife durch, die darauf wartet, ein Wake-Signal zu erkennen. Bei Vorgang 630 deaktiviert der Prozess 600c den ED- und RX-Stift (passives HIGH). Bei Vorgang 632 bestimmt der Prozess 600c, ob ein entferntes Wake erkannt wurde. Wenn nicht, bestimmt der Prozess 600c bei Vorgang 636, ob ein lokales Wake erkannt wurde. Wenn nicht, kehrt der Prozess 600c zu dem Beginn der Erkennungsschleife, d. h. Vorgang 630, zurück.
Wenn der Prozess 600c bei Vorgang 632 bestimmt, dass ein entferntes Wake erkannt wurde, zeichnet der Prozess 600c bei Vorgang 634 eine entfernte Wake-Anzeige an einem Steuerregister auf. Wenn der Prozess 600c bei Vorgang 636 bestimmt, dass ein lokales Wake erkannt wurde, zeichnet der Prozess 600c bei Vorgang 638 eine lokale Wake-Anzeige an einem Steuerregister auf. Die jeweils an dem Steuerregister aufgezeichneten Anzeigen sind durch eine PHY-Steuerung zugänglich (z. B. lesbar, ohne Einschränkung), wenn sich der PHY-Transceiver in einem Konfigurationszustand befindet.
Bei Vorgang 640 aktiviert der Prozess 600c ausschließlich den ED-Stift, um anzuzeigen, dass ein Wake erkannt wurde. Bei Vorgang 642 führt der Prozess 600c eine Warteschleife durch und wartet, bis ein Rücksetzbefehl erkannt wird (z. B. von einer PHY-Steuerung kommend, ohne Einschränkung). Während des Wartens fährt der Prozess 600c fort, ausschließlich den ED zu aktivieren. Beim Erkennen eines Rücksetzbefehls deaktiviert der Prozess 600c bei Vorgang 644 den ED- und RX-Stift (beide eingestellt auf passives HIGH), und der PHY-Transceiver tritt in einen normalen Zustand ein. Wie vorstehend angegeben, wurde in manchen Fällen der RX-Stift deaktiviert, und in einem solchen Fall bedeutet das Deaktivieren des RX-Stifts ein Halten des RX-Stifts in seinem deaktivierten Zustand.
Bei Vorgang 646 aktiviert der Prozess 600c den ED- und RX-Stift, um anzuzeigen, dass der PHY-Transceiver zurückgesetzt wurde, was auch anzeigt, dass die Anzeiger (entfernt oder lokal) verfügbar sind, um an dem Steuerregister gelesen zu werden. Felder der Steuerregister wie eine entfernte oder lokale Wake-Anzeige sind verfügbar, um von einer PHY-Steuerung gelesen zu werden, wenn sich ein PHY-Transceiver in einem Konfigurationszustand befindet.
7 und 8 sind Diagramme, die sich auf eine PHY-Steuerungsseite einer geteilten PHY beziehen. 7 ist ein Blockdiagramm, das eine PHY-Steuerung 700 darstellt, die eine digitale Schnittstelle 716 für eine 3-Verbindungs-Schnittstelle und Logik für die Handshake-Signalisierung einschließt und die hierin erörterte Wake-Weiterleitung durchführt. 8 ist ein Flussdiagramm, das einen Prozess darstellt, der an einer PHY-Steuerungsseite eines Wake-Quellensignalisierungs-Handshake durchgeführt wird.
Unter Hinwendung zu 7 stellt das Blockdiagramm eine PHY-Steuerung 700 gemäß einer oder mehreren Ausführungsformen dar. Die PHY-Steuerung 700 schließt eine digitale Schnittstelle 716, eine PHY-Wake-Weiterleitungslogik 710, einen lokalen Wake-Ausgangsstift 708 und einen optionalen lokalen Wake-Ausgangsstift 722 ein. Die digitale Schnittstellenlogik 706, die eine Wake-Erkennungslogik 702 einschließt, ist allgemein zum Kommunizieren mit einer digitalen Schnittstelle 318 des PHY-Transceivers 300 konfiguriert, die mit der digitalen Schnittstelle 716 über die Aktivierungen/Deaktivierungen eines TX-Stifts 704, RX-Stifts 712 und ED-Stifts 714 gekoppelt ist, die mit einer hierin erörterten Hardwareschnittstelle mit 3 Verbindungen (d. h. 3 Stiften) gekoppelt sind.
Die PHY-Wake-Weiterleitungslogik 710 ist allgemein konfiguriert, um eine Wake-Weiterleitung durchzuführen, wenn die PHY-Steuerung 700 von einem auf einem gekoppelten PHY-Transceiver erkannten Wake-Signal erfährt oder lokal über den optionalen lokalen Wake-Ausgangsstift 722 erfährt. Das heißt, ein lokales Wake-Signal in Richtung des lokalen Wake-Ausgangsstifts 708 zu senden, ein entferntes Wake-Signal in Richtung des Übertragungsmediums 114 über Befehle 720, die über die digitale Schnittstelle 716 kommuniziert, zu senden oder beides.
In einer oder mehreren Ausführungsformen kann die PHY-Wake-Weiterleitungslogik 710 von einem erkannten Wake und einer Quelle davon über Wake-Anzeiger 718 aus der Wake-Erkennungslogik 702 erfahren, wobei die Wake-Erkennungslogik 702 konfiguriert sein kann, um z. B. einen Wake-Quellensignalisierungs-Handshake, Lesen eines Steuerregisters, oder Interpretieren von Bussignalen, ohne Einschränkung, wie hierin erörtert, einschließlich über den TX-Stift 704, den RX-Stift 712 und den ED-Stift 714 durchzuführen.
8 ist ein Flussdiagramm, das einen Prozess 800 für eine PHY-Steuerungsseite eines Wake-Quellensignalisierungs-Handshake darstellt. Der Prozess 800 beginnt beim Startvorgang 802 mit der PHY-Steuerung in einem betriebenen Schlaf- oder Leerlaufzustand, der zum Beispiel in die verbleibenden Handlungen des Prozesses übergeht, weil eine unterbrechbare Stromversorgung beginnt, die PHY-Steuerung mit Strom zu versorgen.
Bei Vorgang 804 erkennt der Prozess 800, ob einer von dem ED- und RX-Stift ausschließlich aktiviert ist (z. B. aktives LOW). Wenn beide deaktiviert sind (z. B. passives HIGH), wird keine Wake-Erkennung signalisiert und die Steuerung setzt den Transceiver in Vorgang 806 zurück. Wenn der Prozess 800 bestimmt, dass einer von dem ED- oder RX-Stift ausschließlich aktiviert ist, setzt der Prozess 800 bei Vorgang 810 den Transceiver zurück (z. B. sendet er einen RÜCKSETZ-Befehl über den TX-Stift). In Vorgang 812 erfährt der Prozess 800 von einer Quelle eines erkannten Wakes als Reaktion auf, als ein nicht einschränkendes Beispiel, einen der in Bezug auf 6A, 6B oder 6C erörterten Prozesse.
Bei Vorgang 814 bestimmt der Prozess 800, ob der ED- oder RX-Stift ausschließlich aktiviert wurde, während der PHY-Transceiver von dem Zurücksetzen von Vorgang 810 zurückgesetzt wurde. Wenn ja, würde dies anzeigen, dass ein zweites Wake durch den PHY-Transceiver erkannt wurde, und so kehrt der Prozess 800 zu Vorgang 810 und Vorgang 812 zurück, um den PHY-Transceiver (bei Vorgang 810) zurückzusetzen und die Quelle des erkannten zweiten Wake zu erfahren (bei Vorgang 812).
Bei Vorgang 816 führt der Prozess 800 eine Wake-Weiterleitung als Reaktion auf eine erfahrene Quelle des erkannten Wakes (oder „Wakes“, wenn mehr als ein Wake erkannt wurde) durch. Wenn nur ein Wake erkannt wurde und es ein lokales Wake war, kann der Prozess 800 das Wake auf einem oder beiden von (i) dem lokalen Wake-Ausgangsstift 708 und (ii) dem gemeinsam genutzten Übertragungsmedium (z. B. über den TX-Stift der digitalen Schnittstelle 716) weiterleiten. Wenn nur ein Wake erkannt wurde und es ein entferntes Wake war, kann der Prozess 800 das Wake auf dem lokalen Wake-Ausgangsstift 708 weiterleiten, aber nicht auf dem Übertragungsmedium - ansonsten kann es zu einer Kollision kommen. Wenn ein zweites Wake vor dem Weiterleiten des ersten Wake erkannt wurde und das zweite Wake ein entferntes Wake war, wird das erste Wake ausschließlich über den lokalen Wake-Ausgangsstift 708 weitergeleitet, obwohl es ein lokales Wake war, das ansonsten sowohl über den lokalen Wake-Ausgangsstift 708 als auch über ein gemeinsam genutztes Übertragungsmedium weitergeleitet würde.
Wenn, zurückkehrend zu Vorgang 804, sowohl der ED- als auch der RX-Stift deaktiviert sind (z. B. passives HIGH), zeigt dies den Zustandsübergang an und daher wurde Prozess 800 nicht durch ein Wake-Erkennungssignal initiiert. Nichtsdestotrotz ist die PHY-Steuerung wach, sodass bei Vorgang 806, wie vorstehend beschrieben, der Prozess 800 den Transceiver zurücksetzt (d. h. einen Rücksetzbefehl sendet). Bei Vorgang 808 bestimmt der Prozess 800, ob einer von dem ED- oder RX-Stift ausschließlich aktiviert ist, während der PHY-Transceiver zurückgesetzt wurde. Wenn ja, würde dies anzeigen, dass an dem PHY-Transceiver ein spätes Wake erkannt wurde (dies wäre das erste erkannte Wake bei der bestimmten Ausführung des Prozesses 800), während der PHY-Transceiver zurückgesetzt wurde. Wenn ein spätes Wake erkannt wurde, setzt der Prozess 800 den Transceiver bei Vorgang 810 zurück und fährt wie vorstehend erörtert fort. Wenn kein spätes Wake auftritt, während der PHY-Transceiver von dem Zurücksetzen von Vorgang 808 zurückgesetzt wird, endet der Prozess 800 bei Vorgang 818, ohne Wake-Signale weiterzuleiten.
PHY-TRANSCEIVER-GEHÄUSE
Wie hierin erörtert, ist ein Vorteil des Kommunizierens, dass ein Wake erkannt wurde, dass eine PHY-Steuerung und ein PHY-Transceiver in mehreren Leistungsmodi arbeiten können, einschließlich eines Niedrigleistungsmodus und eines normalen Leistungsmodus. Sie können als Reaktion auf erkannte Wakes zwischen Leistungsmodi übergehen. Ein PHY-Transceiver kann als Reaktion auf erkannte Wake-Signale die Stromversorgung der geteilten PHY initiieren. Während Stifte einem PHY-Transceiver hinzugefügt werden können, um diese Funktionen durchzuführen, kann das Begrenzen der Anzahl von Stiften eines PHY-Transceiver-Gehäuses aus Kostengründen wünschenswert sein.
9 und 10 sind Blockdiagramme, die verschiedene Stiftzuweisungen zum Beispiel für Gehäuse mit 8 Stiften einschließlich des PHY-Transceivers 300 gemäß einer oder mehreren Ausführungsformen darstellen.
Eine erste Anzahl der Stifte ist einer Hardwareschnittstelle eines Bitübertragungsschicht-Transceivers und einer Bitübertragungsschicht-Steuerung zugeordnet, die, wenn sie betriebsmäßig gekoppelt sind, eine Bitübertragungsschicht in geteilter Anordnung bilden. Eine zweite Anzahl der Stifte ist einem gemeinsam genutzten Übertragungsmedium zugeordnet. Eine dritte Anzahl der Stifte ist einer Stromversorgung zugeordnet. Die dritte Anzahl der Stifte schließt einen Stift ein, der einer unterbrechungsfreien Stromversorgung zugeordnet ist. Eine vierte Anzahl von Stiften ist einem lokalen Wake zugeordnet. Insbesondere ist kein Massestift in den von 9 und 10 dargestellten Stiftzuweisungen vorhanden. Anstelle eines Stifts mit einer Massezuweisung bildet eine leitfähige Masse (z. B. ein Kühlkörper eines HalbleiterGehäuses, ohne Einschränkung), die getrennt von den Stiften angeordnet und intern mit der Schaltungsanordnung des Bitübertragungsschicht-Transceivers verbunden ist, einen Abschnitt eines Massepfads für die Schaltungsanordnung des Bitübertragungsschicht-Transceivers.
Unter Bezugnahme auf 9 werden zwei Stifte (d. h. der zweiten Anzahl von Stiften) eines PHY-Transceivers 902 für die AC-Kopplung zugewiesen; ein Stift (d. h. der vierten Anzahl von Stiften) ist einem lokalen Wake-Signal zugewiesen (wie vorstehend in Bezug auf den Wake-Stift 320 beschrieben); ein Stift (d. h. der dritten Anzahl von Stiften) ist einer Versorgungsspannung, Vbat, (d. h. eine unterbrechungsfreie Stromversorgung) zugewiesen; ein Stift (d. h. der ersten Anzahl von Stiften), ED, ist einem gültigen Signal zugewiesen (wie vorstehend in Bezug auf den ED-Stift 314 beschrieben); ein Stift (d. h. der ersten Anzahl von Stiften), RX, ist einem Empfangssignal zugewiesen (wie vorstehend in Bezug auf den RX-Stift 312 beschrieben); ein Stift (d. h. der ersten Anzahl von Stiften), TX, ist einem Übertragungssignal zugewiesen (wie vorstehend in Bezug auf den TX-Stift 310 beschrieben); und ein Stift (d. h. einer fünften Anzahl von Stiften), INH, ist einem Leistungsverwaltungssignal zugewiesen (wie vorstehend in Bezug auf den Leistungsverwaltungsstift 322 beschrieben). Eine leitfähige Masse 910, die geerdet ist, ist separat von den Stiften angeordnet (wie z. B. ein Kühlkörper, ohne Einschränkung), ist über eine interne Verbindung 908 mit der Schaltungsanordnung eines PHY-Transceivers 902 gekoppelt und bildet einen Abschnitt des Massepfads für die Schaltungsanordnung eines PHY-Transceivers 902. Insbesondere durch Verwenden der leitfähigen Masse 910, um einen Abschnitt des Massepfads zu bilden, ist keine Stiftzuweisung für Masse erforderlich.
Eine geteilte PHY 900 schließt einen geschalteten Spannungsregler, bezeichnet als geschalteter Regler 906, ein, der, wenn er eingeschaltet wird, eine geregelte Versorgungsspannung erzeugt. Ein Aktivierungsstift (nicht dargestellt) des geschalteten Reglers 906 ist mit dem Stift INH (hierin auch als „Leistungsverwaltungsstift“ bezeichnet) des PHY-Transceivers 902 gekoppelt. Die Erzeugung der geregelten Versorgungsspannung durch den geschalteten Regler 906 wird als Reaktion auf die Aktivierungen des Stifts INH durch den PHY-Transceiver 902 gesteuert (z. B. ein- oder ausgeschaltet). Ein Spannungsversorgungsstift einer PHY-Steuerung 904, VREG, ist mit dem Ausgang des geschalteten Reglers 906 gekoppelt, so dass die PHY-Steuerung 904 die geregelte Versorgungsspannung empfangen kann, wenn der geschaltete Regler 906 eingeschaltet ist.
Insbesondere ist die mit Vbat gekoppelte Versorgungsspannung eine unterbrechungsfreie Stromversorgung und kann als nicht einschränkende Beispiele von einer Batterie/einem Akku, einem anderen Spannungsregler oder einer anderen Spannungsquelle bereitgestellt werden. Der Spannungsversorgungsstift VREG stellt eine unterbrechbare Stromversorgung bereit.
Der PHY-Transceiver 902 wird über eine On-Chip-Reglerversorgung 912 (wie einen On-Chip-low-drop-out-Regler (LDO), ohne Einschränkung) einer elektronischen Schaltung (d. h. eines Chips), welche die geteilte PHY 900 einschließt, mit Leistung für den normalen Betrieb versorgt. Eine integrierte Schaltungsanordnung kann den PHY-Transceiver 902 mit der On-Chip-Reglerversorgung 912 während des normalen Betriebs koppeln. Durch Verwenden der On-Chip-Reglerversorgung 912 und einer internen Verbindung 908 zu der leitfähigen Masse 910 kann der PHY-Transceiver 902 in einem Gehäuse mit 8 Stiften implementiert werden, wobei einer der Stifte, die ansonsten für Masse verwendet werden könnten, und eine unterbrechbare Stromversorgung für lokale Wake-Signale (WAKEIN) und ein anderer Stift für Leistungsverwaltungssignale (INH) verwendet werden können.
Unter Hinwendung zu 10, ähnlich der durch 9 dargestellten Stiftzuweisung, werden zwei Stifte (d. h. die zweite Anzahl von Stiften) eines PHY-Transceivers 1002 einer geteilten PHY 1000 für AC-Kopplung zugewiesen (wie vorstehend in Bezug auf die Busnetzwerkschnittstelle 316 beschrieben); ein Stift (d. h. die dritte Anzahl von Stiften) ist einer Versorgungsspannung Vbat (d. h. einer unterbrechungsfreien Stromversorgung) zugewiesen; ein Stift (d. h. der vierten Anzahl von Stiften) ist einem lokalen Wake-Signal WAKEIN zugewiesen (wie vorstehend in Bezug auf den Wake-Stift 320 beschrieben); ein Stift (d. h. der ersten Anzahl von Stiften) ist einem gültigen Signal ED zugewiesen (wie vorstehend in Bezug auf den ED-Stift 314 beschrieben); ein Stift (d. h. der ersten Anzahl von Stiften) ist einem Empfangssignal RX zugewiesen (wie vorstehend in Bezug auf den RX-Stift 312 beschrieben); und ein Stift (d. h. der ersten Anzahl von Stiften) ist einem Übertragungssignal TX zugewiesen (wie vorstehend in Bezug auf den TX-Stift 310 beschrieben). Der Masse ist kein Stift zugewiesen. Der Stift (d. h. der fünften Anzahl von Stiften), der dem Leistungsverwaltungssignal INH durch den PHY-Transceiver 902 von 9 zugewiesen ist, ist in 10 stattdessen einem geregelten Versorgungsspannungsausgang VREGOUT zugewiesen, der von dem PHY-Transceiver 1002 für einen Stromversorgungsstift einer PHY-Steuerung 1004 bereitgestellt wird.
Eine On-Chip-Reglerversorgung 1006 wird verwendet, um den PHY-Transceiver 1002 und die PHY-Steuerung 1004 über den geregelten Versorgungsspannungsausgang VREGOUT zu versorgen. Der geschaltete Regler 906 in der durch 9 dargestellten Anordnung ist in 10 nicht vorhanden, somit beseitigt die durch 10 dargestellte Anordnung eine große diskrete Komponente der von 9 dargestellten Anordnung, d. h. den geschalteten Regler 906.
DIGITALER SCHALTUNGSANORDNUNGSINTEGRITÄTSPRÜFER
Die Erfinder dieser Offenbarung schätzen, dass Signal- und Datenintegrität bei Digital-Analog- und Analog-Digital-Grenzen einer geteilten PHY beeinträchtigt werden können. Bei einer typischen Datenintegritätsprüfung der Grenzschaltungsanordnung einer PHY-Steuerung und PHY-Transceivers kann eine PHY-Steuerung einen Datenintegritätsrahmen von der PHY-Steuerung an den PHY-Transceiver zur Übertragung an ein gemeinsam genutztes Übertragungsmedium senden. Während des normalen Betriebs eines PHY-Transceivers wird, wenn ein Übertragungsrahmen (Datenintegritätsrahmen oder anderweitig) auf ein gemeinsam genutztes Übertragungsmedium bewegt wird, der Übertragungsrahmen über einen normalen Empfangspfad als Signale, die auf dem gemeinsam genutzten Übertragungsmedium über die RX-und ED-Signale erkannt werden (d. h. über die RX-Verbindung 118 und die ED-Verbindung 110), an die PHY-Steuerung zurück bereitgestellt, wo der Rahmen decodiert wird und die Daten (z. B. Integritätsdaten, ohne Einschränkung) wiederhergestellt werden und mit den ursprünglichen Integritätsdaten verglichen werden. So gibt es üblicherweise eine eingebaute Rückschleifenfunktion über den PHY-Transceiver zum Bereitstellen eines Datenintegritätsrahmens an eine PHY-Steuerung zur Analyse.
Die Erfinder dieser Offenbarung wissen nun zu schätzen, dass es in einer geteilten PHY wünschenswert sein kann, eine Unterstützung für Datenintegritätsprüfungen der Schaltungsanordnung einer PHY-Steuerung ohne Einbeziehen eines PHY-Transceivers einzuschließen. Als nicht einschränkende Beispiele kann die Integrität der Schaltungsanordnung der PHY-Steuerung überprüft werden, ohne den PHY-Transceiver aufzuwecken, wenn ein Wunsch besteht, einen PHY-Transceiver in einem Niedrigleistungsmodus zu belassen, wenn ein gemeinsam genutztes Übertragungsmedium belegt ist, oder wenn es nicht an der geteilten PHY ist, auf dem gemeinsam genutzten Übertragungsmedium zu übertragen.
Die Schaltungsanordnung kann in einer digitalen Schnittstelle einer PHY-Steuerung oder einer Hardwareschnittstelle eingeschlossen sein, um einen Übertragungspfad während einer Integritätsprüfung mit einem Empfangspfad zu koppeln/entkoppeln. Informationen, die von einem solchen Datenintegritätsrahmen wahrgenommen werden, können jedoch anders sein als erwartet, da in der vorstehend erörterten üblichen Anordnung die elektrischen Signale eines Übertragungsrahmens (Datenintegritätsrahmen oder anderweitig) üblicherweise an dem PHY-Transceiver gekennzeichnet und/oder konditioniert werden, bevor sie auf das gemeinsam genutzte Übertragungsmedium bewegt werden und gleichzeitig zu der PHY-Steuerung zurückgeschleift werden. Diese Datenintegritätsrahmen werden auf dem Empfangspfad der PHY-Steuerung wie jeder andere empfangene Rahmen decodiert, und die Standarddecodierung, die auf einen empfangenen Rahmen angewendet wird, berücksichtigt üblicherweise die Kennzeichnung und/oder die Konditionierung der elektrischen Signale an einem PHY-Transceiver. Wenn die Standarddecodierung auf einen Rahmen angewendet wird, der nicht gekennzeichnet und/oder konditioniert wurde, kann er zu fehlerhaften Bits in wiederhergestellten Integritätsdaten und somit zu falschen Ergebnissen aus der Analyse der Integritätsdaten führen.
Eine oder mehrere Ausführungsformen beziehen sich allgemein auf ein Überprüfen der Integrität digitaler Schaltungsanordnungen an einer PHY-Steuerung ohne Zusammenarbeit mit einem PHY-Transceiver. Die an einer digitalen Schnittstelle einer PHY-Steuerfrequenz bereitgestellte Schaltungsanordnung codiert einen Datenintegritätsrahmen, so dass der codierte Datenintegritätsrahmen im Wesentlichen mit einem Rahmen übereinstimmt, das durch einen PHY-Transceiver konditioniert und/oder gekennzeichnet würde. Die Schaltungsanordnung stellt den codierten Datenintegritätsrahmen an den Empfangspfad der PHY-Steuerung bereit, wobei die Integritätsdaten durch Anwenden von Standarddecodierung wiederhergestellt und dann analysiert werden.
11 ist ein Blockdiagramm, das eine Schaltungsanordnung 1100 zum Ermöglichen von Datenintegritätsprüfungen an einer PHY-Steuerung 1114 darstellt, die über eine digitale Schnittstelle 1116 mit einem PHY-Transceiver (nicht gezeigt) koppelbar ist, gemäß einer oder mehreren Ausführungsformen. In dem von 11 dargestellten Beispiel befinden sich Verbindungen zu einem TX-Stift(TX) und einem RX-Stift (RX) einer digitalen Schnittstelle auf der PHY-Transceiver-Seite (z. B. der digitalen Schnittstelle 318 von 3) in einem offenen Zustand (d. h. einem hochohmigen Zustand).
Ein Abwärtsfrequenzcodierer 1104 und eine Rückschleifenschaltung 1118 sind an einer digitalen Schnittstelle 1116 (z. B. implementiert in der integrierten Schaltungsanordnung davon) bereitgestellt. In einem betrachteten Vorgang ist ein digitaler Schaltungsanordnungsintegritätsprüfer 1102 konfiguriert, um einen Datenintegritätsrahmen 1112 an die Rückschleifenschaltung 1118 zu senden, die konfiguriert ist, um mindestens teilweise als Reaktion auf ein Auswahlsignal 1110 (das später erörtert wird) aktiviert wird, das durch den digitalen Schaltungsanordnungsintegritätsprüfer 1102 aktiviert wird. Der Inhalt des Datenintegritätsrahmens 1112 kann eine Prüfsumme oder eine andere Sequenz einschließen.
Wenn der digitale Schaltungsanordnungsintegritätsprüfer 1102 den Datenintegritätsrahmen 1112 an den TX-Pfad sendet, empfängt der mit dem TX-Pfad gekoppelte Abwärtsfrequenzcodierer 1104 den Datenintegritätsrahmen 1112 und wendet eine Abwärtsfrequenzcodierung auf den Datenintegritätsrahmen 1112 an, um den Rahmen bei einer Bitrate zu codieren, von der erwartet wird, dass sie einem Rahmen ähnelt, der durch einen PHY-Transceiver läuft, und erzeugt einen abwärtsfrequenzcodierten Rahmen 1108.
Der Abwärtsfrequenzcodierer 1104 ist angeordnet, um den abwärtsfrequenzcodierten Rahmen 1108 an die Rückschleifenschaltung 1118 bereitzustellen. Die Rückschleifenschaltung 1118 ist angeordnet, um den abwärtsfrequenzcodierten Rahmen 1108 in Richtung eines Empfangspfads (RX), der einen MUX 1106 und einen Abtastdecodierer 1120 einschließt, und in Richtung des digitalen Schaltungsanordnungsintegritätsprüfers 1102 zu tragen.
Der digitale Schaltungsanordnungsintegritätsprüfer 1102 ermöglicht die Rückschleifenschaltung 1118 durch Steuern des MUX 1106 (d. h. eines Multiplexers (MUX) über ein Auswahlsignal 1110, das mit dem MUX 1106 gekoppelt ist. Der MUX 1106 wählt den abwärtsfrequenzcodierten Rahmen 1108 aus seinen verfügbaren Eingängen als Reaktion auf das aktivierte Auswahlsignal 1110 aus. Ein anderer Eingang des MUX 1106 ist mit dem RX-Stift der digitalen Schnittstelle 1116 gekoppelt. Auf diese Weise kann der digitale Schaltungsanordnungsintegritätsprüfer 1102 abwechselnd die Rückschleifenschaltung 1118/den normalen Empfangspfad RX wunschgemäß aktivieren und deaktivieren.
Der abwärtsfrequenzcodierte Rahmen 1108 wird einem Abtastdecodierer 1120 über die Rückschleifenschaltung 1118 bereitgestellt. Der Abtastdecodierer 1120 ist konfiguriert, um eine Aufwärtsfrequenzcodierung auf den abwärtsfrequenzcodierten Rahmen 1108 anzuwenden, wenn das Auswahlsignal 1110 aktiviert ist, oder um Aufwärtsfrequenzcodierung auf ein Signal, das auf dem RX-Stift der digitalen Schnittstelle 1116 empfangen wird, wenn das Auswahlsignal 1110 nicht aktiviert ist, und wiederhergestellte Daten 1122 zu erhalten, die, wenn das Auswahlsignal 1110 aktiviert ist, den Datenintegritätsrahmen 1112 darstellen. In einer oder mehreren Ausführungsformen kann die Frequenzdecodierung, die durch den Abtastdecodierer 1120 auf den abwärtsfrequenzcodierten Rahmen 1108 angewendet wird, konfiguriert sein, um eine oder mehrere der Abwärtsfrequenzcodierung, die angewendet wurde, wenn der Datenintegritätsrahmen 1112 erzeugt wurde, und der Abwärtsfrequenzcodierung, die durch den Abwärtsfrequenzcodierer 1104 angewendet wurde, zu decodieren. Die wiederhergestellten Daten 1122 werden dem digitalen Schaltungsanordnungsintegritätsprüfer 1102 bereitgestellt, der (bitweiser Vergleich) die wiederhergestellten Daten 1122 mit Integritätsdaten vergleicht, die in dem Datenintegritätsrahmen 1112 gesendet werden, um zu bestimmen, ob die Daten übereinstimmen. Die Ergebnisse des Vergleichs können wie gewünscht gespeichert oder verwendet werden, um zum Beispiel die Integrität der digitalen Schaltungsanordnung an der PHY-Steuerung 1114 zu bestimmen.
12 ist ein Flussdiagramm, das einen Prozess 1200 zum Durchführen von Datenintegritätsprüfungen an einer PHY-Steuerung einer geteilten PHY gemäß einer oder mehreren Ausführungsformen, wie an einer PHY-Steuerung 1114, darstellt.
Bei Vorgang 1202 wendet der Prozess 1200 eine Abwärtsfrequenzcodierung auf einen ersten Rahmen (z. B. einen Datenintegritätsrahmen, der Integritätsdaten einschließt) an, der auf einem Übertragungspfad getragen wird, der mit einer digitalen Schnittstelle der PHY-Steuerung gekoppelt ist, um einen abwärtsfrequenzcodierten ersten Rahmen (Datenintegritätsrahmen) zu erhalten. Die digitale Schnittstelle ist konfiguriert, um die PHY-Steuerung betriebsmäßig mit einem PHY-Transceiver zu koppeln. Bei Kopplung bilden die PHY-Steuerung und der PHY-Transceiver ein 10SPE-PHY-Modul, das eine geteilte Anordnung aufweist.
Bei Vorgang 1204 stellt der Prozess 1200 den abwärtsfrequenzcodierten ersten Rahmen (z. B. einen abwärtsfrequenzcodierten Datenintegritätsrahmen) in Richtung eines Empfangspfades der digitalen Schnittstelle bereit. Eine Rückschleifenschaltung wie die Rückschleifenschaltung 1118 kann aktiviert werden, um den abwärtsfrequenzcodierten ersten Rahmen von dem Übertragungspfad in Richtung des Empfangspfads zu übertragen, indem zum Beispiel die Auswahl an einem Multiplexer wie in Bezug auf 11 erörtert gesteuert wird.
Bei Vorgang 1206 wendet der Prozess 1200 eine Aufwärtsfrequenzcodierung auf den abwärtsfrequenzcodierten ersten Rahmen (z. B. den abwärtsfrequenzcodierten Datenintegritätsrahmen) auf dem Empfangspfad der digitalen Schnittstelle an, um wiederhergestellte Daten zu erhalten.
Bei Vorgang 1208 vergleicht der Prozess 1200 (z. B. führt er einen bitweisen Vergleich durch) die wiederhergestellten Daten mit den ursprünglichen Daten, die in dem ersten Rahmen eingeschlossen sind (z. B. die ursprünglichen Integritätsdaten, die in dem Datenintegritätsrahmen eingeschlossen sind).
Bei Vorgang 1210 bestimmt der Prozess 1200 optional eine Integrität der digitalen Logikschaltungsanordnung der PHY-Steuerung mindestens teilweise als Reaktion auf den Vergleich.
Es versteht sich für den Durchschnittsfachmann, dass Funktionselemente von hierin offenbarten Ausführungsformen (z. B. Funktionen, Vorgänge, Handlungen, Prozesse und/oder Verfahren) in jeder geeigneten Hardware, Software, Firmware oder Kombinationen davon implementiert werden können. 13 stellt nicht einschränkende Beispiele für Implementierungen von hierin offenbarten Funktionselementen dar. In einigen Ausführungsformen können einige oder alle Abschnitte der hierin offenbarten Funktionselemente durch Hardware ausgeführt werden, die speziell zum Ausführen der Funktionselemente konfiguriert ist.
13 ist ein Blockdiagramm einer Schaltungsanordnung 1300, die in manchen Ausführungsformen verwendet werden kann, um verschiedene hierin offenbarte Funktionen, Vorgänge, Handlungen, Prozesse und/oder Verfahren zu implementieren. Die Schaltungsanordnung 1300 schließt einen oder mehrere Prozessoren (hierin manchmal als „Prozessoren 1302“ bezeichnet) ein, die betriebsfähig mit einer oder mehreren Datenspeicherungsvorrichtungen (hierin manchmal als „Speicherung 1304“ bezeichnet) gekoppelt sind. Die Speicherung 1304 schließt einen darauf gespeicherten maschinenausführbaren Code 1306 ein, und die Prozessoren 1302 schließen eine Logikschaltungsanordnung 1308 ein. Der maschinenausführbare Code 1306 schließt Informationen ein, die Funktionselemente beschreiben, die durch die Logikschaltungsanordnung 1308 implementiert (z. B. dadurch durchgeführt) werden können. Die Logikschaltungsanordnung 1308 ist angepasst, die durch den maschinenausführbaren Code 1306 beschriebenen Funktionselemente zu implementieren (z. B. durchzuführen). Die Schaltungsanordnung 1300 sollte beim Ausführen der durch den maschinenausführbaren Code 1306 beschriebenen Funktionselemente als Spezialhardware betrachtet werden, die zum Ausführen von hierin offenbarten Funktionselementen konfiguriert ist. In manchen Ausführungsformen können die Prozessoren 1302 konfiguriert sein, um die durch den maschinenausführbaren Code 1306 beschriebenen Funktionselemente sequentiell, gleichzeitig (z. B. auf einer oder mehreren unterschiedlichen Hardwareplattformen) oder in einem oder mehreren parallelen Prozessströmen durchzuführen.
Wenn er durch die Logikschaltungsanordnung 1308 der Prozessoren 1302 implementiert wird, ist der maschinenausführbare Code 1306 konfiguriert, um die Prozessoren 1302 so anzupassen, dass diese Vorgänge der hierin offenbarten Ausführungsformen durchführen. Zum Beispiel kann der maschinenausführbare Code 1306 so konfiguriert sein, dass er die Prozessoren 1302 so anpasst, dass sie mindestens einen Abschnitt oder eine Gesamtheit der von 1 bis 12 dargestellten Prozesse durchführen. Als ein anderes Beispiel kann der maschinenausführbare Code 1306 so konfiguriert sein, dass er die Prozessoren 1302 so anpasst, dass sie mindestens einen Abschnitt oder eine Gesamtheit der für eine hierin erörterte geteilte PHY erörterten Vorgänge durchführen.
Als spezifisches, nicht einschränkendes Beispiel kann der maschinenausführbare Code 1306 so konfiguriert sein, dass er die Prozessoren 1302 so anpasst, dass sie manches oder eine Gesamtheit der hierin erörterten Wake-Quellenkommunikation und des hierin erörterten Datenintegritätsprüfens durchführen.
Die Prozessoren 1302 können einen Universalprozessor, einen Spezialprozessor, eine zentrale Verarbeitungseinheit (CPU), eine Mikrosteuerung, eine speicherprogrammierbare Steuerung (SPS), einen digitalen Signalprozessor (DSP), eine anwendungsspezifische integrierte Schaltung (ASIC), ein feldprogrammierbares Gatter-Array (FPGA) oder eine andere programmierbare Logikvorrichtung, diskrete Gatter- oder Transistorlogik, diskrete Hardwarekomponenten, eine andere programmierbare Vorrichtung oder eine beliebige Kombination davon, die zum Durchführen der hierin offenbarten Funktionen ausgelegt ist, einschließen. Ein Universalcomputer einschließlich eines Prozessors wird als Spezialcomputer angesehen, während der Universalcomputer so konfiguriert ist, dass dieser Funktionselemente entsprechend dem maschinenausführbaren Code 1306 (z. B. Softwarecode, Firmwarecode, Hardwarebeschreibungen) ausführt, der sich auf Ausführungsformen der vorliegenden Offenbarung bezieht. Es wird darauf hingewiesen, dass ein Universalprozessor (der hierin auch als Host-Prozessor oder einfach als Host bezeichnet werden kann) ein Mikroprozessor sein kann, aber alternativ können die Prozessoren 1302 jeden beliebigen herkömmlichen Prozessor, Steuerung, Mikrosteuerung oder Zustandsautomat einschließen. Die Prozessoren 1302 können auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein.
In manchen Ausführungsformen schließt die Speicherung 1304 eine flüchtige Datenspeicherung (z. B. Direktzugriffsspeicher (RAM)), nichtflüchtige Datenspeicherung (z. B. Flash-Speicher, ein Festplattenlaufwerk, ein Solid-State-Laufwerk, einen löschbaren programmierbaren Nur-Lese-Speicher (EPROM) usw.) ein. In manchen Ausführungsformen können die Prozessoren 1302 und die Speicherung 1304 in einer einzelnen Vorrichtung implementiert sein (z. B. ein Halbleitervorrichtungsprodukt, ein System-on-Chip (SOC) oder ein System-Basis-Chip, ohne Einschränkung). In manchen Ausführungsformen können die Prozessoren 1302 und die Speicherung 1304 in separaten Vorrichtungen implementiert sein.
In manchen Ausführungsformen kann der maschinenausführbare Code 1306 computerlesbare Anweisungen (z. B. Softwarecode, Firmwarecode) einschließen. Als nicht einschränkendes Beispiel können die computerlesbaren Anweisungen durch die Speicherung 1304 gespeichert werden, auf die direkt durch die Prozessoren 1302 zugegriffen wird, und durch die Prozessoren 1302 unter Verwendung mindestens der Logikschaltungsanordnung 1308 ausgeführt werden. Ebenfalls als nicht einschränkendes Beispiel können die computerlesbaren Anweisungen auf der Speicherung 1304 gespeichert, zur Ausführung an eine Speichervorrichtung (nicht gezeigt) übertragen und durch die Prozessoren 1302 unter Verwendung mindestens der Logikschaltungsanordnung 1308 ausgeführt werden. Dementsprechend schließt die Logikschaltungsanordnung 1308 in manchen Ausführungsformen eine elektrisch konfigurierbare Logikschaltungsanordnung 1308 ein.
In manchen Ausführungsformen kann der maschinenausführbare Code 1306 Hardware (z. B. eine Schaltungsanordnung) beschreiben, die in der Logikschaltungsanordnung 1308 implementiert werden soll, um die Funktionselemente durchzuführen. Diese Hardware kann auf einer Vielzahl von Abstraktionsebenen beschrieben werden, von Low-Level-Transistor-Layouts bis hin zu High-Level-Beschreibungssprachen. Auf einer hohen Abstraktionsstufe kann eine Hardwarebeschreibungssprache (HDL), wie beispielsweise eine IEEE-Standard-Hardwarebeschreibungssprache (HDL), verwendet werden. Als nicht einschränkende Beispiele können Verilog™, SystemVerilog™ oder Hardwarebeschreibungssprachen (VHDL™) mit Very Large Scale Integration (VLSI) verwendet werden.
HDL-Beschreibungen können nach Belieben in Beschreibungen auf einer beliebigen von zahlreichen anderen Abstraktionsebenen umgewandelt werden. Als nicht einschränkendes Beispiel kann eine Beschreibung auf hoher Ebene in eine Beschreibung auf Logikebene umgewandelt werden, wie beispielsweise eine Registerübertragungssprache (RTL), eine Beschreibung auf Gate-Ebene (GL), eine Beschreibung auf Layout-Ebene oder eine Beschreibung auf Masken-Ebene. Als ein nicht einschränkendes Beispiel können Mikrovorgänge, die durch Hardwarelogikschaltungen (z. B. Gatter, Flip-Flops, Register, ohne Einschränklung) der Logikschaltungsanordnung 1308 ausgeführt werden sollen, in einer RTL beschrieben und dann von einem Synthese-Tool in eine GL-Beschreibung umgewandelt werden, und die GL-Beschreibung kann von einem Platzierungs- und Routing-Tool in eine Beschreibung auf Layout-Ebene umgewandelt werden, die einem physischen Layout einer integrierten Schaltung einer programmierbaren Logikvorrichtung, diskreter Gatter- oder Transistorlogik, diskreten Hardwarekomponenten oder Kombinationen davon entspricht. Dementsprechend kann in manchen Ausführungsformen der maschinenausführbare Code 1306 eine HDL, eine RTL, eine GL-Beschreibung, eine Beschreibung auf Masken-Ebene, eine andere Hardwarebeschreibung oder eine beliebige Kombination davon einschließen.
In Ausführungsformen, in denen der maschinenausführbare Code 1306 eine Hardwarebeschreibung (auf beliebiger Abstraktionsebene) einschließt, kann ein System (nicht gezeigt, aber einschließlich der Speicherung 1304 konfiguriert sein, um die durch den maschinenausführbaren Code 1306 beschriebene Hardwarebeschreibung zu implementieren. Als nicht einschränkendes Beispiel können die Prozessoren 1302 eine programmierbare Logikvorrichtung (z. B. eine FPGA oder eine PLC) einschließen, und die Logikschaltungsanordnung 1308 kann elektrisch gesteuert werden, um eine der Hardwarebeschreibung entsprechende Schaltungsanordnung in der Logikschaltungsanordnung 1308 zu implementieren. Ebenfalls als nicht einschränkendes Beispiel kann die Logikschaltungsanordnung 1308 eine festverdrahtete Logik einschließen, die von einem Fertigungssystem (nicht gezeigt, aber die Speicherung 1304 einschließend) gemäß der Hardwarebeschreibung des maschinenausführbaren Codes 1306 gefertigt wird.
Ungeachtet dessen, ob der maschinenausführbare Code 1306 computerlesbare Anweisungen oder eine Hardwarebeschreibung einschließt, ist die Logikschaltungsanordnung 1308 angepasst, die durch den maschinenausführbaren Code 1306 beschriebenen Funktionselemente durchzuführen, wenn die Funktionselemente des maschinenausführbaren Codes 1306 implementiert werden. Es sei darauf hingewiesen, dass, obwohl eine Hardwarebeschreibung Funktionselemente möglicherweise nicht direkt beschreibt, eine Hardwarebeschreibung indirekt Funktionselemente beschreibt, welche die durch die Hardwarebeschreibung beschriebenen Hardwareelemente ausführen können.
Begriffe, die in der vorliegenden Offenbarung und insbesondere in den beiliegenden Ansprüchen verwendet werden (z. B. Inhalte der beiliegenden Ansprüche), sind im Allgemeinen als „offene“ Begriffe gedacht (z. B. sollte der Begriff „einschließlich“ als „einschließlich, jedoch nicht beschränkt auf interpretiert werden, der Begriff „aufweisend“ sollte als „mindestens aufweisend“ interpretiert werden, der Begriff „schließt ein“ sollte als „schließt ein, ist jedoch nicht beschränkt auf‟ interpretiert werden usw.).
Darüber hinaus wird, wenn eine bestimmte Anzahl von einer eingeführten Anspruchsangabe beabsichtigt ist, diese Absicht ausdrücklich im Anspruch angegeben, und in Ermangelung dieser Nennung liegt keine solche Absicht vor. Als Verständnishilfe können zum Beispiel die folgenden beiliegenden Ansprüche die Verwendung der einleitenden Ausdrücke „mindestens eine/r/s“ und „eine/r/s oder mehrere“ zum Einführen von Anspruchsangaben enthalten. Die Verwendung solcher Formulierungen sollte jedoch nicht dahingehend ausgelegt werden, dass sie impliziert, dass die Einführung einer Anspruchsangabe durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der eine solche eingeführte Anspruchsangabe enthält, auf Ausführungsformen beschränkt, die nur eine solche Angabe enthalten, selbst wenn derselbe Anspruch die einleitenden Phrasen „eine/r/s oder mehrere“ oder „mindestens eine/r/s“ und unbestimmte Artikel wie „ein“ und/oder „eine“ einschließt (z. B. sollten „ein“ und/oder „eine“ so interpretiert werden, dass sie „mindestens ein/e“ oder „ein/e oder mehrere“ bedeutet); gleiches gilt für die Verwendung von bestimmten Artikeln, die zur Einführung von Anspruchsangaben verwendet werden.
Darüber hinaus wird, selbst wenn eine bestimmte Anzahl von eingeführten Anspruchsangaben explizit genannt wird, der Fachmann erkennen, dass eine solche Angabe dahingehend interpretiert werden sollte, dass mindestens die angegebene Anzahl gemeint ist (z. B. bedeutet die bloße Angabe von „zwei Angaben“ ohne andere Modifikatoren mindestens zwei Angaben oder zwei oder mehr Angaben). Des Weiteren ist in den Fällen, in denen eine Konvention analog zu „mindestens eines von A, B und C usw.“ oder „eines oder mehrere von A, B und C usw.“ verwendet wird, eine solche Konstruktion im Allgemeinen A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen oder A, B und C zusammen usw. einschließen soll.
Ferner sollte jedes disjunkte Wort oder jede disjunkte Formulierung, das bzw. die zwei oder mehr alternative Begriffe darstellt, sei es in der Beschreibung, den Ansprüchen oder den Zeichnungen, dahingehend verstanden werden, dass die Möglichkeit des Einschließens eines der Begriffe, des einen oder des anderen Begriffs oder beider Begriffe in Betracht gezogen wird. Zum Beispiel sollte die Formulierung „A oder B“ so verstanden werden, dass sie die Möglichkeiten „A“ oder „B“ oder „A und B“ einschließt. Wie hierin verwendet, bedeutet „jeder/e/s“ manche oder eine Gesamtheit. Wie hierin verwendet, bedeutet „alle“ eine Gesamtheit.
Jede Charakterisierung in dieser Beschreibung von etwas als „üblich“, „herkömmlich“, „bekannt“ oder dergleichen bedeutet nicht notwendigerweise, dass sie im Stand der Technik offenbart ist oder dass die erörterten Gesichtspunkte nach dem Stand der Technik anerkannt werden. Noch bedeutet es notwendigerweise, dass es auf dem betreffenden Gebiet weithin bekannt und wohlverstanden ist oder routinemäßig verwendet wird. Solche Charakterisierungen sollten so verstanden werden, dass sie „dem oder den Erfinder(n) dieser Offenbarung bekannt sind“.
Zusätzliche, nicht einschränkende Ausführungsformen der Offenbarung schließen ein:

Ausführungsform 1: Bitübertragungsschicht-Transceiver eines 10SPE-Bitübertragungsschichtmoduls, wobei der Bitübertragungsschicht-Transceiver umfasst:
- eine digitale Schnittstelle, die konfiguriert ist, um eine Seite einer Kommunikationsverbindung zwischen dem Bitübertragungsschicht-Transceiver und einer Bitübertragungsschichtsteuerung eines Bitübertragungsschichtmoduls in geteilter Anordnung zu definieren; und eine Wake-Erkennungslogik, die konfiguriert ist, um eine Quelle eines erkannten Wakes über die digitale Schnittstelle zu kommunizieren.
Ausführungsform 2: Bitübertragungsschicht-Transceiver nach Ausführungsform 1, wobei die Quelle des erkannten Wakes ein lokales Wake oder ein entferntes Wake umfasst.
Ausführungsform 3: Bitübertragungsschicht-Transceiver nach einer der Ausführungsformen 1 und 2, wobei die Wake-Erkennungslogik konfiguriert ist, um die Quelle des erkannten Wakes durch Durchführen eines Wake-Quellensignalisierungs-Handshake über die digitale Schnittstelle zu kommunizieren.
Ausführungsform 4: Bitübertragungsschicht-Transceiver nach einer der Ausführungsformen 1 bis 3, wobei die Wake-Erkennungslogik konfiguriert ist, um die Quelle des erkannten Wakes durch Bereitstellen eines Bussignals über die digitale Schnittstelle zu kommunizieren.
Ausführungsform 5: Bitübertragungsschicht-Transceiver nach einer der Ausführungsformen 1 bis 4, wobei die Wake-Erkennungslogik konfiguriert ist, um eine oder mehrere einer entfernten Wake-Anzeige und einer lokalen Wake-Anzeige zu erzeugen und zu speichern, die über die digitale Schnittstelle zugänglich sind.
Ausführungsform 6: Bitübertragungsschicht-Transceiver nach einer der Ausführungsformen 1 bis 5, ferner umfassend einen Wake-Stift, wobei die Wake-Erkennungslogik konfiguriert ist, um eine lokale Wake-Anzeige als Reaktion auf eine Aktivierung des Wake-Stifts zu erzeugen.
Ausführungsform 7: Bitübertragungsschicht-Transceiver nach einer der Ausführungsformen 1 bis 6, ferner umfassend einen Leistungsverwaltungsstift, der konfiguriert ist, um betriebsmäßig mit einem Aktivierstift eines geschalteten Spannungsreglers gekoppelt zu werden.
Ausführungsform 8: Bitübertragungsschicht-Transceiver nach einer der Ausführungsformen 1 bis 7, wobei die Wake-Erkennungslogik konfiguriert ist, um den Bitübertragungsschicht-Transceiver als Reaktion auf den erkannten Wake zu einem Boot-Zustand zu wecken.
Ausführungsform 9: Bitübertragungsschicht-Transceiver nach einer der Ausführungsformen 1 bis 8, ferner umfassend: einen geregelten Versorgungsausgangsstift, der konfiguriert ist, um betriebsmäßig mit einem Stromversorgungsstift der Bitübertragungsschichtsteuerung des 10SPE-PHY-Moduls gekoppelt zu werden.
Ausführungsform 10: Bitübertragungsschichtsteuerung eines 10SPE-Bitübertragungsschicht-Moduls (PHY-Moduls), wobei der Bitübertragungsschichtsteuerung umfasst: eine digitale Schnittstelle, die konfiguriert ist, um eine Seite einer Kommunikationsverbindung zwischen der Bitübertragungsschichtsteuerung und einem Bitübertragungsschicht-Transceiver einer Bitübertragungsschichtvorrichtung in geteilter Anordnung zu definieren; und eine Bitübertragungsschicht-Weiterleitungslogik, die konfiguriert ist zum: Erfahren einer Quelle eines erkannten Wakes über die digitale Schnittstelle; und Erzeugen einer Wake-Weiterleitung als Reaktion auf die Quelle des erkannten Wakes.
Ausführungsform 11: Bitübertragungsschichtsteuerung nach Ausführungsform 10, wobei die Wake-Weiterleitung eines oder mehrere von einer entfernten Wake-Weiterleitung und einer lokalen Wake-Weiterleitung umfasst.
Ausführungsform 12: Bitübertragungsschichtsteuerung nach einer der Ausführungsformen 10 und 11, wobei die Bitübertragungsschicht-Wake-Weiterleitungslogik konfiguriert ist, um zusätzliche erkannte Wakes zu handhaben, deren Quellen als Reaktion auf zusätzliche Wake-Quellensignalisierungs-Handshakes erfahren werden.
Ausführungsform 13: Bitübertragungsschichtsteuerung nach einer der Ausführungsformen 10 bis 12, umfassend eine Wake-Erkennungslogik, die konfiguriert ist, um ein über die digitale Schnittstelle empfangenes Bussignal zu interpretieren.
Ausführungsform 14: Bitübertragungsschichtsteuerung nach einer der Ausführungsformen 10 bis 13, umfassend eine Wake-Erkennungslogik, die konfiguriert ist, um eine Wake-Anzeige, die an einem PHY-Transceiver gespeichert ist, über die digitale Schnittstelle zu lesen.
Ausführungsform 15: Verfahren, umfassend: Beobachten eines Wake-Signals; Kommunizieren einer Quelle eines erkannten Wakes über eine digitale Schnittstelle, die einen ersten Bitübertragungsschichtabschnitt und einen zweiten Bitübertragungsschichtabschnitt eines 10SPE-Bitübertragungsschichtmoduls koppelt, das eine Bitübertragungsschicht in geteilter Anordnung aufweist; und Durchführen einer Wake-Weiterleitung als Reaktion auf die Quelle des erkannten Wakes. Ausführungsform 16: Verfahren nach Ausführungsform 15, wobei das Kommunizieren der Quelle des erkannten Wakes das Durchführen eines Wake-Erkennungssignalisierungs-Handshake umfasst.
Ausführungsform 17: Verfahren nach einer der Ausführungsformen 15 und 16, wobei das Kommunizieren der Quelle des erkannten Wakes das Interpretieren eines Bussignals umfasst.
Ausführungsform 18: Verfahren nach einer der Ausführungsformen 15 bis 17, wobei das Kommunizieren der Quelle des erkannten Wakes das Lesen einer Wake-Anzeige umfasst, die an dem ersten Bitübertragungsschichtabschnitt des 10SPE-Bitübertragungsschichtmoduls gespeichert ist.
Ausführungsform 19: Verfahren nach einer der Ausführungsformen 15 bis 18, ferner umfassend das Handhaben zusätzlicher Wakes.
Ausführungsform 20: Verfahren nach einer der Ausführungsformen 15 bis 19, wobei das Handhaben zusätzlicher Wakes das Kommunizieren einer Quelle eines zweiten Wake umfasst.
Ausführungsform 21: Verfahren nach einer der Ausführungsformen 15 bis 20, ferner umfassend: Durchführen der Wake-Weiterleitung als Reaktion auf die Quelle des zweiten Wake.
Ausführungsform 22: Gehäuse, das Stifte aufweist, die für ein betriebsmäßiges Koppeln mit einer Schaltungsanordnung eines Bitübertragungsschicht-Transceivers eines 10SPE-Bitübertragungsschichtmoduls mit einer geteilten Anordnung konfiguriert sind, wobei das Geäuse umfasst: eine erste Anzahl der Stifte, die einer Hardwareschnittstelle eines Bitübertragungsschicht-Transceivers und einer Bitübertragungsschichtsteuerung zugeordnet sind, die, wenn sie betriebsmäßig gekoppelt sind, eine Bitübertragungsschicht in geteilter Anordnung bilden; eine zweite Anzahl der Stifte, die einem gemeinsam genutzten Übertragungsmedium zugeordnet sind; eine dritte Anzahl der Stifte, die einer Stromversorgung zugeordnet sind, wobei die dritte Anzahl der Stifte einen Stift umfasst, der einer unterbrechungsfreien Stromversorgung zugeordnet ist; eine vierte Anzahl von Stiften, die einem lokalen Wake zugeordnet sind; und eine leitfähige Masse, die getrennt von den Stiften angeordnet ist, wobei die leitende Masse einem Massepfad für die Schaltungsanordnung des Bitübertragungsschicht-Transceivers zugeordnet ist, und wobei das Gehäuse nicht mehr als acht Stifte aufweist.
Ausführungsform 23: Gehäuse nach Ausführungsform 22, ferner umfassend: eine fünfte Anzahl der Stifte, die einer Aktivierungseingabe einer Stromversorgung zugeordnet sind.
Ausführungsform 24: Gehäuse nach einer der Ausführungsformen 22 und 23, ferner umfassend: eine fünfte Anzahl der Stifte, die einem Stromversorgungsstift einer Bitübertragungsschichtsteuerung des 10SPE-Bitübertragungsschichtmoduls zugeordnet sind und zum betriebsmäßigen Koppeln mit einer On-Chip-Reglerversorgung des Bitübertragungsschicht-Transceivers konfiguriert sind.
Ausführungsform 25: Gehäuse nach einer der Ausführungsformen 22 bis 24, umfassend: eine fünfte Anzahl der Stifte, die einer unterbrechbaren Stromversorgung zugeordnet sind.

Zusätzliche nicht einschränkende Ausführungsformen der Offenbarung beziehen sich auf das Überprüfen der Integrität der digitalen Logikschaltungsanordnung einer digitalen Schnittstelle einer Bitübertragungsschichtsteuerung eines 10SPE-Bitübertragungsschichtmoduls mit einer geteilten Anordnung und schließen ein:

Ausführungsform 1: Digitale Schnittstelle einer Bitübertragungsschichtsteuerung für ein 10SPE-Bitübertragungsschichtmodul mit einer geteilten Anordnung, wobei die digitale Schnittstelle umfasst: einen Abwärtsfrequenzcodierer, der betriebsmäßig mit einem Übertragungspfad der digitalen Schnittstelle gekoppelt ist; und eine Rückschleifenschaltung, die angeordnet ist, um einen Ausgang des Abwärtsfrequenzcodierers in Richtung eines Empfangspfads der digitalen Schnittstelle zu übermitteln.
Ausführungsform 2: Digitale Schnittstelle nach Ausführungsform 1, wobei die Rückschleifenschaltung mindestens teilweise als Reaktion auf ein Auswahlsignal aktiviert wird, das von einem digitalen Schaltungsanordnungsintegritätsprüfer aktiviert wird, der außerhalb der digitalen Schnittstelle bereitgestellt wird.
Ausführungsform 3: Digitale Schnittstelle nach einer der Ausführungsformen 1 und 2, umfassend einen Abtastdecodierer, der angeordnet ist, um die Ausgabe des Abwärtsfrequenzcodierers zu empfangen, die durch die Rückschleifenschaltung in Richtung des Empfangspfads der digitalen Schnittstelle übermittelt wird.
Ausführungsform 4: Digitale Schnittstelle nach einer der Ausführungsformen 1 bis 3, wobei der Abtastdecodierer konfiguriert ist, um eine Aufwärtsfrequenzdecodierung durchzuführen.
Ausführungsform 5: Digitale Schnittstelle nach einer der Ausführungsformen 1 bis 4, wobei der Abwärtsfrequenzdecodierer angeordnet ist, um einen Datenintegritätsrahmen zu empfangen, der in Richtung des Übertragungspfads übermittelt wird und einen abwärtsfrequenzcodierten Datenintegritätsrahmen in Richtung der Rückschleifenschaltung bereitstellt, und wobei der Abtastdecodierer angeordnet ist, um eine Aufwärtsfrequenzdecodierung des abwärtsfrequenzcodierten Datenintegritätsrahmen bereitzustellen, um wiederhergestellte Daten zu erhalten und die wiederhergestellten Daten einem digitalen Schaltungsanordnungsintegritätsprüfer bereitzustellen.
Ausführungsform 6: Bitübertragungsschichtsteuerung eines 10SPE-Bitübertragungsschichtmoduls mit einer geteilten Anordnung, umfassend: eine digitale Schnittstelle, die konfiguriert ist, um selektiv einen Datenrahmen von einem Übertragungspfad der digitalen Schnittstelle zu einem Empfangspfad der digitalen Schnittstelle zu übermitteln; und einen digitalen Schaltungsanordnungsintegritätsprüfer, der konfiguriert ist zum: Bereitstellen von Integritätsdaten an den Übertragungspfad; und Vergleichen der Integritätsdaten mit wiederhergestellten Daten aus dem Empfangspfad.
Ausführungsform 7: Bitübertragungsschichtsteuerung nach Ausführungsform 6, wobei der digitale Schaltungsanordnungsintegritätsprüfer konfiguriert ist, um ein Auswahlsignal zu aktivieren, und die digitale Schnittstelle konfiguriert ist, um einen Pfad von dem Übertragungspfad zu dem Empfangspfad mindestens teilweise als Reaktion auf die Aktivierung des Auswahlsignals zu aktivieren.
Ausführungsform 8: Bitübertragungsschichtsteuerung nach einer der Ausführungsformen 6 und 7, wobei die digitale Schnittstelle umfasst: einen Abwärtsfrequenzcodierer, der konfiguriert ist, um eine Abwärtsfrequenzcodierung auf den Datenrahmen anzuwenden, um einen abwärtsfrequenzcodierten Datenrahmen zu erhalten; und einen Abtastdecodierer, der konfiguriert ist, um eine Aufwärtsfrequenzdecodierung auf den abwärtsfrequenzcodierten Datenrahmen anzuwenden, um die wiederhergestellten Daten zu erhalten.
Ausführungsform 9: Verfahren, umfassend: Anwenden einer Abwärtsfrequenzcodierung auf einen ersten Rahmen, der auf einem Übertragungspfad einer digitalen Schnittstelle einer Bitübertragungsschichtsteuerung getragen wird, um einen abwärtsfrequenzcodierten ersten Rahmen zu erhalten, wobei die Bitübertragungsschichtsteuerung für ein 10SPE-Bitübertragungsschichtmodul mit einer geteilten Anordnung ist; Bereitstellen des abwärtsfrequenzcodierten ersten Rahmens in Richtung eines Empfangspfads der digitalen Schnittstelle; Anwenden einer Aufwärtsfrequenzdecodierung auf den abwärtsfrequenzcodierten ersten Rahmen, um wiederhergestellte Daten zu erhalten; Vergleichen der wiederhergestellten Daten mit ursprünglichen Integritätsdaten, die Integritätsdaten entsprechen, die mit dem ersten Rahmen eingeschlossen sind; und Bestimmen eines Integritätsergebnisses mindestens teilweise als Reaktion auf das Vergleichen.
Ausführungsform 10: Verfahren nach Ausführungsform 9, wobei das Bestimmen des Integritätsergebnisses umfasst: Bestimmen einer Integrität einer digitalen Logikschaltungsanordnung der Bitübertragungsschichtsteuerung.
Ausführungsform 11: Verfahren nach einer der Ausführungsformen 9 und 10, ferner umfassend ein Bereitstellen eines Signalpfads innerhalb der digitalen Schnittstelle, wobei der Signalpfad zum Bereitstellen des abwärtsfrequenzcodierten ersten Rahmens an den Empfangspfad der digitalen Schnittstelle dient.

Obwohl die vorliegende Offenbarung hierin in Bezug auf bestimmte veranschaulichte Ausführungsformen beschrieben wurde, wird der Durchschnittsfachmann erkennen und anerkennen, dass die vorliegende Erfindung nicht darauf beschränkt ist. Vielmehr können viele Ergänzungen, Weglassungen und Modifikationen an den veranschaulichten und beschriebenen Ausführungsformen vorgenommen werden, ohne vom Schutzumfang der Erfindung, wie er nachfolgend zusammen mit ihren rechtlichen Äquivalenten beansprucht wird, abzuweichen. Zusätzlich können Merkmale von einer Ausführungsform mit Merkmalen einer anderen Ausführungsform kombiniert werden, während sie immer noch im Schutzumfang der Erfindung enthalten sind, wie er von den Erfindern in Betracht gezogen wird.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 62/993825 [0001]

Claims

Bitübertragungsschicht-Transceiver eines 10SPE-Bitüberfragungsschichtmoduls, wobei der Bitübertragungsschicht-Transceiver umfasst: eine digitale Schnittstelle, die konfiguriert ist, um eine Seite einer Kommunikationsverbindung zwischen dem Bitübertragungsschicht-Transceiver und einer Bitübertragungsschichtsteuerung eines Bitübertragungsschichtmoduls in geteilter Anordnung zu definieren; und eine Wake-Erkennungslogik, die konfiguriert ist, um eine Quelle eines erkannten Wakes über die digitale Schnittstelle zu kommunizieren.
Bitübertragungsschicht-Transceiver nach Anspruch 1, wobei die Quelle des erkannten Wakes ein lokales Wake oder ein entferntes Wake umfasst.
Bitübertragungsschicht-Transceiver nach Anspruch 1, wobei die Wake-Erkennungslogik konfiguriert ist, um die Quelle des erkannten Wakes durch Durchführen eines Wake-Quellensignalisierungs-Handshakes über die digitale Schnittstelle zu kommunizieren.
Bitübertragungsschicht-Transceiver nach Anspruch 1, wobei die Wake-Erkennungslogik konfiguriert ist, um die Quelle des erkannten Wakes durch Bereitstellen eines Bussignals über die digitale Schnittstelle zu kommunizieren.
Bitübertragungsschicht-Transceiver nach Anspruch 1, wobei die Wake-Erkennungslogik konfiguriert ist, um eine oder mehrere von einer entfernten Wake-Anzeige und einer lokalen Wake-Anzeige, die über die digitale Schnittstelle zugänglich sind, zu erzeugen und zu speichern.
Bitübertragungsschicht-Transceiver nach Anspruch 1, ferner umfassend einen Wake-Stift, wobei die Wake-Erkennungslogik konfiguriert ist, um eine lokale Wake-Anzeige als Reaktion auf eine Aktivierung des Wake-Stifts zu erzeugen.
Bitübertragungsschicht-Transceiver nach Anspruch 1, ferner umfassend einen Leistungsverwaltungsstift, der konfiguriert ist, um betriebsmäßig mit einem Aktivierungsstift eines geschalteten Spannungsreglers gekoppelt zu werden.
Bitübertragungsschicht-Transceiver nach Anspruch 7, wobei die Wake-Erkennungslogik konfiguriert ist, um den Bitübertragungsschicht-Transceiver als Reaktion auf das erkannte Wake in einen Boot-Zustand zu wecken.
Bitübertragungsschicht-Transceiver nach Anspruch 1, ferner umfassend: einen geregelten Versorgungsausgangsstift, der konfiguriert ist, um betriebsmäßig mit einem Stromversorgungsstift der Bitübertragungsschichtsteuerung des 10SPE-PHY-Moduls gekoppelt zu werden.
Bitübertragungsschichtsteuerung eines 10SPE-Bitübertragungsschichtmoduls (PHY-Moduls), wobei die Bitübertragungsschichtsteuerung umfasst: eine digitale Schnittstelle, die konfiguriert ist, um eine Seite einer Kommunikationsverbindung zwischen der Bitübertragungsschichtsteuerung und einem Bitübertragungsschicht-Transceiver einer Bitübertragungsschichtvorrichtung in geteilter Anordnung zu definieren; und eine Bitübertragungsschicht-Wake-Weiterleitungslogik, die konfiguriert ist zum: Erfahren einer Quelle eines erkannten Wakes über die digitale Schnittstelle; und Erzeugen eines Wakes als Reaktion auf die Quelle des erkannten Wakes.
Bitübertragungsschichtsteuerung nach Anspruch 10, wobei die Wake-Weiterleitung eine oder mehrere von einer entfernten Wake-Weiterleitung oder einer lokalen Wake-Weiterleitung umfasst.
Bitübertragungsschichtsteuerung nach Anspruch 11, wobei die Bitübertragungsschicht-Wake-Weiterleitungslogik konfiguriert ist, um zusätzliche erkannte Wakes zu handhaben, deren Quellen als Reaktion auf zusätzliche Wake-Quellensignalisierungs-Handshakes erfahren werden.
Bitübertragungsschichtsteuerung nach Anspruch 10, umfassend eine Wake-Erkennungslogik, die konfiguriert ist, um ein über die digitale Schnittstelle empfangenes Bussignal zu interpretieren.
Bitübertragungsschichtsteuerung nach Anspruch 10, umfassend eine Wake-Erkennungslogik, die konfiguriert ist, um über die digitale Schnittstelle eine Wake-Anzeige zu lesen, die an einem PHY-Transceiver gespeichert ist.
Verfahren, umfassend: Beobachten eines Wake-Signals; Kommunizieren einer Quelle eines erkannten Wakes über eine digitale Schnittstelle, die einen ersten Bitübertragungsschichtabschnitt und einen zweiten Bitübertragungsschichtabschnitt eines 10SPE-Bitübertragungsschichtmoduls koppelt, das eine Bitübertragungsschicht in geteilter Anordnung aufweist; und Durchführen einer Wake-Weiterleitung als Reaktion auf die Quelle des erkannten Wakes.
Verfahren nach Anspruch 15, wobei das Kommunizieren der Quelle des erkannten Wakes ein Durchführen eines Wake-Erkennungssignalisierungs-Handshake umfasst.
Verfahren nach Anspruch 15, wobei das Kommunizieren der Quelle des erkannten Wakes das Interpretieren eines Bussignals umfasst.
Verfahren nach Anspruch 15, wobei das Kommunizieren der Quelle des erkannten Wakes das Lesen einer Wake-Anzeige umfasst, die an dem ersten Bitübertragungsschichtabschnitt des 10SPE-Bitübertragungsschichtmoduls gespeichert ist.
Verfahren nach Anspruch 15, ferner umfassend das Handhaben zusätzlicher Wakes.
Verfahren nach Anspruch 19, wobei das Handhaben zusätzlicher Wakes das Kommunizieren einer Quelle eines zweiten Wakes umfasst.
Verfahren nach Anspruch 20, ferner umfassend: Durchführen der Wake-Weiterleitung als Reaktion auf die Quelle des zweiten Wakes.
Gehäuse mit Stiften, die zum betriebsmäßigen Koppeln mit einer Schaltungsanordnung eines Bitübertragungsschicht-Transceivers eines 10SPE-Bitübertragungsschichtmoduls mit einer geteilten Anordnung konfiguriert sind, wobei das Gehäuse umfasst: eine erste Anzahl der Stifte, die einer Hardwareschnittstelle eines Bitübertragungsschicht-Transceivers und einer Bitübertragungsschicht-Steuerung zugeordnet sind, die, wenn sie betriebsmäßig gekoppelt sind, eine Bitübertragungsschicht in geteilter Anordnung bilden; eine zweite Anzahl der Stifte, die einem gemeinsam genutzten Übertragungsmedium zugeordnet sind; eine dritte Anzahl der Stifte, die einer Stromversorgung zugeordnet sind, wobei die dritte Anzahl der Stifte einen Stift umfasst, der einer unterbrechungsfreien Stromversorgung zugeordnet ist; eine vierte Anzahl von Stiften, die einem lokalen Wake zugeordnet sind; und eine leitfähige Masse, die getrennt von den Stiften angeordnet ist, wobei die leitfähige Masse einem Massepfad für die Schaltungsanordnung des Bitübertragungsschicht-Transceivers zugeordnet ist, und wobei das Gehäuse nicht mehr als acht Stifte aufweist.
Gehäuse nach Anspruch 22, ferner umfassend: eine fünfte Anzahl der Stifte, die einer Aktivierungseingabe einer Stromversorgung zugeordnet sind.
Gehäuse nach Anspruch 22, ferner umfassend: eine fünfte Anzahl der Stifte, die einem Stromversorgungsstift einer Bitübertragungsschichtsteuerung des 10SPE-Bitübertragungsschichtmoduls zugeordnet sind und zum betriebsmäßigen Koppeln mit einer On-Chip-Reglerversorgung des Bitübertragungsschicht-Transceivers konfiguriert sind.
Gehäuse nach Anspruch 22, umfassend: eine fünfte Anzahl der Stifte, die einer unterbrechbaren Stromversorgung zugeordnet sind.