JPH1013200A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH1013200A JPH1013200A JP8166211A JP16621196A JPH1013200A JP H1013200 A JPH1013200 A JP H1013200A JP 8166211 A JP8166211 A JP 8166211A JP 16621196 A JP16621196 A JP 16621196A JP H1013200 A JPH1013200 A JP H1013200A
- Authority
- JP
- Japan
- Prior art keywords
- delay circuit
- variable delay
- load
- transistor
- load transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 微小分解能で，かつ歩留りの良い可変遅延回
路を提供することを目的とする。 【解決手段】 第１，第２の電源間に、負荷トランジス
タ２０−１，２０−２，…２０−Ｎと該負荷トランジス
タを制御するための制御トランジスタ３０−１，３０−
２，…３０−Ｎとが直列接続された負荷トランジスタ対
４０−１，４０−２，…４０−Ｎが、Ｎ個（Ｎは２以上
の整数）並列接続されてなる負荷トランジスタ群１１０
と、そのゲートに入力信号が入力され、該入力信号に応
じてオン，オフするスイッチングトランジスタ１００と
が直列接続されてなり、上記制御トランジスタに入力す
る制御信号に応じて上記入力信号を遅延した信号を、上
記負荷トランジスタ群１１０とスイッチングトランジス
タ１００との接続点から出力するように構成した。
路を提供することを目的とする。 【解決手段】 第１，第２の電源間に、負荷トランジス
タ２０−１，２０−２，…２０−Ｎと該負荷トランジス
タを制御するための制御トランジスタ３０−１，３０−
２，…３０−Ｎとが直列接続された負荷トランジスタ対
４０−１，４０−２，…４０−Ｎが、Ｎ個（Ｎは２以上
の整数）並列接続されてなる負荷トランジスタ群１１０
と、そのゲートに入力信号が入力され、該入力信号に応
じてオン，オフするスイッチングトランジスタ１００と
が直列接続されてなり、上記制御トランジスタに入力す
る制御信号に応じて上記入力信号を遅延した信号を、上
記負荷トランジスタ群１１０とスイッチングトランジス
タ１００との接続点から出力するように構成した。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル回路を用
いて所望のタイミング信号を得るための可変遅延回路に
関し、特に微小分解能の遅延時間を発生させる可変遅延
回路において、その性能向上を図ったものに関するもの
である。
いて所望のタイミング信号を得るための可変遅延回路に
関し、特に微小分解能の遅延時間を発生させる可変遅延
回路において、その性能向上を図ったものに関するもの
である。
【０００２】
【従来の技術】可変遅延回路とは、入力信号に対し、あ
る値だけ遅延させて出力させる機能を持つ回路のこと
で、この遅延量は外部からのデータ入力により設定可能
となっている。このような可変遅延回路は、計測装置
や、通信用機器などでタイミング調整等を行うために使
用され、遅延時間の可変幅や可変分解能により種々の構
成が考えられるが、例えば、可変分解能の小さな（数十
ｐｓ(pico seconds)）、ディジタル回路方式の可変遅延
回路としては、以下に示すようなものがある。
る値だけ遅延させて出力させる機能を持つ回路のこと
で、この遅延量は外部からのデータ入力により設定可能
となっている。このような可変遅延回路は、計測装置
や、通信用機器などでタイミング調整等を行うために使
用され、遅延時間の可変幅や可変分解能により種々の構
成が考えられるが、例えば、可変分解能の小さな（数十
ｐｓ(pico seconds)）、ディジタル回路方式の可変遅延
回路としては、以下に示すようなものがある。
【０００３】図１０は、従来の微小分解能の４値ディジ
タル可変遅延回路の一例を示すブロック図である。図に
示すように、この可変遅延回路は、入力信号ＶINを分配
する共通ゲート１０と、各々の出力に段階的に長くなる
配線２５，２６，２７，及び２８をそれぞれ付加した駆
動ゲート２１，２２，２３，及び２４と、この駆動ゲー
ト２１，２２，２３，及び２４の出力を選択するセレク
タ２９とからなり、駆動ゲート２１，２２，２３，及び
２４の出力に付加された配線２５，２６，２７，及び２
８の配線長の差によりゲート遅延時間が異なることを利
用して微小な時間差の遅延信号をつくり、この遅延信号
のうちから所望の値を、セレクタ２９の制御信号ＶCONT
で選択することにより所望の可変遅延出力を得るもので
ある。このような従来の可変遅延回路においては、上記
駆動ゲート２１，２２，２３，及び２４に付加する配線
２５，２６，２７，及び２８の配線長差を適当に選択す
ることにより、数十〜数ｐｓの遅延時間差を生成するこ
とが可能であり、理論上では、数十〜数ｐｓの遅延分解
能を持つ可変遅延回路を構成することが可能である。
タル可変遅延回路の一例を示すブロック図である。図に
示すように、この可変遅延回路は、入力信号ＶINを分配
する共通ゲート１０と、各々の出力に段階的に長くなる
配線２５，２６，２７，及び２８をそれぞれ付加した駆
動ゲート２１，２２，２３，及び２４と、この駆動ゲー
ト２１，２２，２３，及び２４の出力を選択するセレク
タ２９とからなり、駆動ゲート２１，２２，２３，及び
２４の出力に付加された配線２５，２６，２７，及び２
８の配線長の差によりゲート遅延時間が異なることを利
用して微小な時間差の遅延信号をつくり、この遅延信号
のうちから所望の値を、セレクタ２９の制御信号ＶCONT
で選択することにより所望の可変遅延出力を得るもので
ある。このような従来の可変遅延回路においては、上記
駆動ゲート２１，２２，２３，及び２４に付加する配線
２５，２６，２７，及び２８の配線長差を適当に選択す
ることにより、数十〜数ｐｓの遅延時間差を生成するこ
とが可能であり、理論上では、数十〜数ｐｓの遅延分解
能を持つ可変遅延回路を構成することが可能である。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
可変遅延回路には以下に述べるような問題点がある。即
ち、この従来の可変遅延回路は、セレクタを用いて駆動
ゲート出力のうちの一つを選択するものであるために、
セレクタ内部の各パス間における遅延差のために、遅延
回路全体として所望の遅延分解能を得ることができない
という問題点である。例えば、駆動ゲート２１，２２，
２３，及び２４の出力が、それぞれ順に２５ｐｓずつ遅
延時間が大きくなるように配線２５，２６，２７，及び
２８の配線長を設計したとしても、セレクタの各パス間
に５０ｐｓ程度の遅延時間差があれば、遅延回路全体と
して２５ｐｓ刻みの可変遅延は得られないことになる。
可変遅延回路には以下に述べるような問題点がある。即
ち、この従来の可変遅延回路は、セレクタを用いて駆動
ゲート出力のうちの一つを選択するものであるために、
セレクタ内部の各パス間における遅延差のために、遅延
回路全体として所望の遅延分解能を得ることができない
という問題点である。例えば、駆動ゲート２１，２２，
２３，及び２４の出力が、それぞれ順に２５ｐｓずつ遅
延時間が大きくなるように配線２５，２６，２７，及び
２８の配線長を設計したとしても、セレクタの各パス間
に５０ｐｓ程度の遅延時間差があれば、遅延回路全体と
して２５ｐｓ刻みの可変遅延は得られないことになる。
【０００５】しかも、このセレクタの各パス間の遅延の
原因の大半は、セレクタを構成するトランジスタの閾値
電圧Ｖｔｈの違いによるものであるため、ＩＣチップご
とに各パス間の遅延時間差が異なることから、これを回
路設計で補正することは不可能であり、このため、従来
の可変遅延回路は歩留りが悪いものであった。本発明は
かかる問題点を解決するためになされたもので、微小分
解能で，かつ歩留りの良い可変遅延回路を提供すること
を目的とするものである。
原因の大半は、セレクタを構成するトランジスタの閾値
電圧Ｖｔｈの違いによるものであるため、ＩＣチップご
とに各パス間の遅延時間差が異なることから、これを回
路設計で補正することは不可能であり、このため、従来
の可変遅延回路は歩留りが悪いものであった。本発明は
かかる問題点を解決するためになされたもので、微小分
解能で，かつ歩留りの良い可変遅延回路を提供すること
を目的とするものである。
【０００６】
【課題を解決するための手段】本願の請求項１に係る発
明は、入力信号を所望時間遅延させて出力する可変遅延
回路において、第１，第２の電源間に、負荷トランジス
タと該負荷トランジスタを制御するための制御トランジ
スタとが直列接続された負荷トランジスタ対が、Ｎ個
（Ｎは２以上の整数）並列接続されてなる負荷トランジ
スタ群と、そのゲートに入力信号が入力され、該入力信
号に応じてオン，オフするスイッチングトランジスタと
が直列接続されてなり、上記制御トランジスタに入力す
る制御信号に応じて上記入力信号を遅延した信号を、上
記負荷トランジスタ群とスイッチングトランジスタとの
接続点から出力するようにしたものである。
明は、入力信号を所望時間遅延させて出力する可変遅延
回路において、第１，第２の電源間に、負荷トランジス
タと該負荷トランジスタを制御するための制御トランジ
スタとが直列接続された負荷トランジスタ対が、Ｎ個
（Ｎは２以上の整数）並列接続されてなる負荷トランジ
スタ群と、そのゲートに入力信号が入力され、該入力信
号に応じてオン，オフするスイッチングトランジスタと
が直列接続されてなり、上記制御トランジスタに入力す
る制御信号に応じて上記入力信号を遅延した信号を、上
記負荷トランジスタ群とスイッチングトランジスタとの
接続点から出力するようにしたものである。
【０００７】また、本願の請求項２に係る発明は、請求
項１に記載の可変遅延回路において、上記Ｎ個の負荷ト
ランジスタ対における，各負荷トランジスタのトランジ
スタサイズを、バイナリ系列をなすものとしたものであ
る。
項１に記載の可変遅延回路において、上記Ｎ個の負荷ト
ランジスタ対における，各負荷トランジスタのトランジ
スタサイズを、バイナリ系列をなすものとしたものであ
る。
【０００８】また、本願の請求項３に係る発明は、請求
項１又は２に記載の可変遅延回路において、上記Ｎ個の
各負荷トランジスタ対に電流制限手段を備えるようにし
たものである。
項１又は２に記載の可変遅延回路において、上記Ｎ個の
各負荷トランジスタ対に電流制限手段を備えるようにし
たものである。
【０００９】また、本願の請求項４に係る発明は、請求
項３に記載の可変遅延回路において、上記電流制限手段
の電流制限能力を、バイナリ系列をなすものとしたもの
である。
項３に記載の可変遅延回路において、上記電流制限手段
の電流制限能力を、バイナリ系列をなすものとしたもの
である。
【００１０】また、本願の請求項５に係る発明は、請求
項１ないし４のいずれかに記載の可変遅延回路におい
て、上記Ｎ個の各負荷トランジスタ対における負荷トラ
ンジスタのドレイン電極と、該負荷トランジスタと対を
なす制御トランジスタのソース電極とを、同一の電極に
より構成したものである。
項１ないし４のいずれかに記載の可変遅延回路におい
て、上記Ｎ個の各負荷トランジスタ対における負荷トラ
ンジスタのドレイン電極と、該負荷トランジスタと対を
なす制御トランジスタのソース電極とを、同一の電極に
より構成したものである。
【００１１】
【発明の実施の形態】実施の形態１ ．本発明の第１の実施の形態による可変遅
延回路のブロック図を図１に示す。本実施の形態１によ
る可変遅延回路は、図２に示すＤＣＦＬ(Direct Couple
d Logic)と呼ばれる論理回路を変形したもので、図２に
おける負荷トランジスタ２００を、２０−１，２０−
２，…２０−ＮのＮ個の負荷トランジスタに分割し、そ
れぞれの負荷トランジスタ２０−１，２０−２，…２０
−Ｎに制御トランジスタ３０−１，３０−２，…３０−
Ｎを付加して、Ｎ個の負荷トランジスタ対４０−１，４
０−２，…４０−Ｎを構成し、このＮ個の負荷トランジ
スタ対４０−１，４０−２，…４０−Ｎを並列に接続す
るようにして負荷トランジスタ群１１０を形成するよう
にしたものである。そして、各制御トランジスタ３０−
１，３０−２，…３０−Ｎのゲート入力に、各制御トラ
ンジスタを制御するための制御入力ＶＣ１，ＶＣ２，…
ＶＣＮがそれぞれ入力するようになっていて、スイッチ
ングトランジスタ１００のゲートに入力する，遅延すべ
き入力信号が、上記負荷トランジスタ群１１０とスイッ
チングトランジスタ１００との接続点から所望時間遅延
されて出力されるようになっている。
延回路のブロック図を図１に示す。本実施の形態１によ
る可変遅延回路は、図２に示すＤＣＦＬ(Direct Couple
d Logic)と呼ばれる論理回路を変形したもので、図２に
おける負荷トランジスタ２００を、２０−１，２０−
２，…２０−ＮのＮ個の負荷トランジスタに分割し、そ
れぞれの負荷トランジスタ２０−１，２０−２，…２０
−Ｎに制御トランジスタ３０−１，３０−２，…３０−
Ｎを付加して、Ｎ個の負荷トランジスタ対４０−１，４
０−２，…４０−Ｎを構成し、このＮ個の負荷トランジ
スタ対４０−１，４０−２，…４０−Ｎを並列に接続す
るようにして負荷トランジスタ群１１０を形成するよう
にしたものである。そして、各制御トランジスタ３０−
１，３０−２，…３０−Ｎのゲート入力に、各制御トラ
ンジスタを制御するための制御入力ＶＣ１，ＶＣ２，…
ＶＣＮがそれぞれ入力するようになっていて、スイッチ
ングトランジスタ１００のゲートに入力する，遅延すべ
き入力信号が、上記負荷トランジスタ群１１０とスイッ
チングトランジスタ１００との接続点から所望時間遅延
されて出力されるようになっている。
【００１２】次に、図３を用いて、本実施の形態１によ
る可変遅延回路の動作を説明する。図３は本実施の形態
１による可変遅延回路の立ち上がり特性を示したもの
で、縦軸が出力電圧、横軸が時間となっている。そし
て、図中の(1) の曲線は、ＶＣ１のみが負荷トランジス
タを作動させるようなＯＮ入力の場合、図中の(2) の曲
線は、ＶＣ１とＶＣ２とがＯＮ入力の場合であり、図中
の(N) の曲線は、ＶＣ１，ＶＣ２，…ＶＣＮ全てがＯＮ
入力の場合である。即ち、この図３は、図中→で示す方
向に、ＯＮ入力させる制御入力の数を順に増やした場合
における，それぞれの立ち上がり特性を示したものであ
る。
る可変遅延回路の動作を説明する。図３は本実施の形態
１による可変遅延回路の立ち上がり特性を示したもの
で、縦軸が出力電圧、横軸が時間となっている。そし
て、図中の(1) の曲線は、ＶＣ１のみが負荷トランジス
タを作動させるようなＯＮ入力の場合、図中の(2) の曲
線は、ＶＣ１とＶＣ２とがＯＮ入力の場合であり、図中
の(N) の曲線は、ＶＣ１，ＶＣ２，…ＶＣＮ全てがＯＮ
入力の場合である。即ち、この図３は、図中→で示す方
向に、ＯＮ入力させる制御入力の数を順に増やした場合
における，それぞれの立ち上がり特性を示したものであ
る。
【００１３】ＶＣ１のみＯＮ入力の場合、即ち、負荷ト
ランジスタ２０−１のみが作動する場合には、出力端子
に付加する容量を充電するための電流がこの負荷トラン
ジスタ２０−１を流れる電流だけになるので、図中の
(1) の曲線に示すように、出力端子に付加する容量の充
電には時間がかかり、次段のゲート入力の閾値に達する
時間も遅れるが、制御入力のＯＮ入力数を増加させるに
つれて（図中の→の方向へ向かうにつれて）、作動する
負荷トランジスタの数が増えることになるから、出力端
子に付加する容量の充電が急速に行なわれるようにな
り、次段のゲート入力の閾値に達する時間も早くなる。
従って、制御入力のＯＮ入力数を調整することにより、
入力信号を所望時間遅延させた出力信号を得ることがで
きる。
ランジスタ２０−１のみが作動する場合には、出力端子
に付加する容量を充電するための電流がこの負荷トラン
ジスタ２０−１を流れる電流だけになるので、図中の
(1) の曲線に示すように、出力端子に付加する容量の充
電には時間がかかり、次段のゲート入力の閾値に達する
時間も遅れるが、制御入力のＯＮ入力数を増加させるに
つれて（図中の→の方向へ向かうにつれて）、作動する
負荷トランジスタの数が増えることになるから、出力端
子に付加する容量の充電が急速に行なわれるようにな
り、次段のゲート入力の閾値に達する時間も早くなる。
従って、制御入力のＯＮ入力数を調整することにより、
入力信号を所望時間遅延させた出力信号を得ることがで
きる。
【００１４】なお、本実施の形態では、入力信号の立ち
上がりエッジを用いる場合を例に説明したが、入力信号
の立ち下がりエッジを用いる場合にも本実施の形態１に
よる可変遅延回路を適用することができる。この場合、
入力信号の遅延時間は、出力端子に付加されている容量
からＶSSへ引き抜かれる電流量と負荷トランジスタ群１
１０からＶSSへ流れる電流量との差に依存することにな
る。即ち、制御入力のＯＮ入力数を減少させると、作動
する負荷トランジスタの数が少なくなるから、負荷トラ
ンジスタ群１１０からＶSSへ流れる電流量が少なくな
り、それに伴って、上記付加容量からＶSSへ引き抜かれ
る電流量が増加し、該付加容量に充電されている電荷の
放電速度が早くなって、次段のゲート入力の閾値に達す
る時間が早くなる。従って、制御入力のＯＮ入力数を減
少させることによって、立ち下がりの速い信号、即ち、
遅延時間の少ない信号を得ることができる。
上がりエッジを用いる場合を例に説明したが、入力信号
の立ち下がりエッジを用いる場合にも本実施の形態１に
よる可変遅延回路を適用することができる。この場合、
入力信号の遅延時間は、出力端子に付加されている容量
からＶSSへ引き抜かれる電流量と負荷トランジスタ群１
１０からＶSSへ流れる電流量との差に依存することにな
る。即ち、制御入力のＯＮ入力数を減少させると、作動
する負荷トランジスタの数が少なくなるから、負荷トラ
ンジスタ群１１０からＶSSへ流れる電流量が少なくな
り、それに伴って、上記付加容量からＶSSへ引き抜かれ
る電流量が増加し、該付加容量に充電されている電荷の
放電速度が早くなって、次段のゲート入力の閾値に達す
る時間が早くなる。従って、制御入力のＯＮ入力数を減
少させることによって、立ち下がりの速い信号、即ち、
遅延時間の少ない信号を得ることができる。
【００１５】このような本実施の形態１による可変遅延
回路においては、第１，第２の電源間に、負荷トランジ
スタ２０−１，２０−２，…２０−Ｎと該負荷トランジ
スタを制御するための制御トランジスタ３０−１，３０
−２，…３０−Ｎとが直列接続された負荷トランジスタ
対４０−１，４０−２，…４０−Ｎが、Ｎ個（Ｎは２以
上の整数）並列接続されてなる負荷トランジスタ群１１
０と、そのゲートに入力信号が入力され、該入力信号に
応じてオン，オフするスイッチングトランジスタ１００
とが直列接続されてなり、上記制御トランジスタ３０−
１，３０−２，…３０−Ｎに入力する制御信号に応じて
上記入力信号を遅延した信号を、上記負荷トランジスタ
群１１０とスイッチングトランジスタ１００との接続点
から出力するようにしたので、従来例で問題となったセ
レクタを用いる必要がないため、セレクタのパス間の遅
延時間差により生じる動作不具合を回避することがで
き、微小分解能で，かつ歩留りの良い可変遅延回路を得
ることができる。
回路においては、第１，第２の電源間に、負荷トランジ
スタ２０−１，２０−２，…２０−Ｎと該負荷トランジ
スタを制御するための制御トランジスタ３０−１，３０
−２，…３０−Ｎとが直列接続された負荷トランジスタ
対４０−１，４０−２，…４０−Ｎが、Ｎ個（Ｎは２以
上の整数）並列接続されてなる負荷トランジスタ群１１
０と、そのゲートに入力信号が入力され、該入力信号に
応じてオン，オフするスイッチングトランジスタ１００
とが直列接続されてなり、上記制御トランジスタ３０−
１，３０−２，…３０−Ｎに入力する制御信号に応じて
上記入力信号を遅延した信号を、上記負荷トランジスタ
群１１０とスイッチングトランジスタ１００との接続点
から出力するようにしたので、従来例で問題となったセ
レクタを用いる必要がないため、セレクタのパス間の遅
延時間差により生じる動作不具合を回避することがで
き、微小分解能で，かつ歩留りの良い可変遅延回路を得
ることができる。
【００１６】実施の形態２．図４に本発明の第２の実施
の形態による可変遅延回路のブロック図を示す。上記実
施の形態１による可変遅延回路では、図１に示すよう
に、負荷トランジスタのサイズを全て均一としたが、本
実施の形態による可変遅延回路は、負荷トランジスタ５
０−１，５０−２，…５０−Ｎのサイズを、それぞれＷ
ｇ１，Ｗｇ２，…ＷｇＮと異ならせ、その比率を１：
２：４：…：２N とバイナリ系列としたものである。
の形態による可変遅延回路のブロック図を示す。上記実
施の形態１による可変遅延回路では、図１に示すよう
に、負荷トランジスタのサイズを全て均一としたが、本
実施の形態による可変遅延回路は、負荷トランジスタ５
０−１，５０−２，…５０−Ｎのサイズを、それぞれＷ
ｇ１，Ｗｇ２，…ＷｇＮと異ならせ、その比率を１：
２：４：…：２N とバイナリ系列としたものである。
【００１７】以下、１６段階の可変遅延回路を構成する
場合を例に本実施の形態２による可変遅延回路の動作説
明を行なう。上記実施の形態１による可変遅延回路で
は、１６段階の可変遅延回路を構成するためには、１６
個の負荷トランジスタと制御トランジスタとを必要と
し、さらに、図５に示すように、４ビットで入力する制
御トランジスタ用制御信号を、１６個の制御トランジス
タへ分岐して入力するために、１６ビットの制御信号に
変換するデコード回路をも必要となるが、本実施の形態
２による可変遅延回路によれば、１：２：４：８のサイ
ズ比を持つ４個の負荷トランジスタと制御トランジスタ
とを備えるだけで１６段階の可変遅延回路を構成するこ
とができ、さらに、デコード回路も必要としないので、
回路の小面積化を図ることができる。
場合を例に本実施の形態２による可変遅延回路の動作説
明を行なう。上記実施の形態１による可変遅延回路で
は、１６段階の可変遅延回路を構成するためには、１６
個の負荷トランジスタと制御トランジスタとを必要と
し、さらに、図５に示すように、４ビットで入力する制
御トランジスタ用制御信号を、１６個の制御トランジス
タへ分岐して入力するために、１６ビットの制御信号に
変換するデコード回路をも必要となるが、本実施の形態
２による可変遅延回路によれば、１：２：４：８のサイ
ズ比を持つ４個の負荷トランジスタと制御トランジスタ
とを備えるだけで１６段階の可変遅延回路を構成するこ
とができ、さらに、デコード回路も必要としないので、
回路の小面積化を図ることができる。
【００１８】このような本実施の形態２による可変遅延
回路においては、第１，第２の電源間に、負荷トランジ
スタ５０−１，５０−２，…５０−Ｎと該負荷トランジ
スタを制御するための制御トランジスタ３０−１，３０
−２，…３０−Ｎとが直列接続された負荷トランジスタ
対６０−１，６０−２，…６０−Ｎが、Ｎ個（Ｎは２以
上の整数）並列接続されてなる負荷トランジスタ群１２
０と、そのゲートに入力信号が入力され、該入力信号に
応じてオン，オフするスイッチングトランジスタ１００
とが直列接続されてなり、上記制御トランジスタに入力
する制御信号に応じて上記入力信号を遅延した信号を、
上記負荷トランジスタ群１２０とスイッチングトランジ
スタ１００との接続点から出力するようにした可変遅延
回路において、上記負荷トランジスタ５０−１，５０−
２，…５０−Ｎのトランジスタサイズを、１：２：４：
…：２N とバイナリ系列をなすものとしたので、微小分
解能で，かつ歩留りの良い可変遅延回路であって、少な
い素子数で、その可変段数を大きくとれるものを得られ
る効果がある。
回路においては、第１，第２の電源間に、負荷トランジ
スタ５０−１，５０−２，…５０−Ｎと該負荷トランジ
スタを制御するための制御トランジスタ３０−１，３０
−２，…３０−Ｎとが直列接続された負荷トランジスタ
対６０−１，６０−２，…６０−Ｎが、Ｎ個（Ｎは２以
上の整数）並列接続されてなる負荷トランジスタ群１２
０と、そのゲートに入力信号が入力され、該入力信号に
応じてオン，オフするスイッチングトランジスタ１００
とが直列接続されてなり、上記制御トランジスタに入力
する制御信号に応じて上記入力信号を遅延した信号を、
上記負荷トランジスタ群１２０とスイッチングトランジ
スタ１００との接続点から出力するようにした可変遅延
回路において、上記負荷トランジスタ５０−１，５０−
２，…５０−Ｎのトランジスタサイズを、１：２：４：
…：２N とバイナリ系列をなすものとしたので、微小分
解能で，かつ歩留りの良い可変遅延回路であって、少な
い素子数で、その可変段数を大きくとれるものを得られ
る効果がある。
【００１９】実施の形態３．本発明の第３の実施の形態
による可変遅延回路のブロック図を図６に示す。本実施
の形態３による可変遅延回路は、図６に示すように、上
記実施の形態１による可変遅延回路において、負荷トラ
ンジスタ２０−１，２０−２，…２０−Ｎと制御トラン
ジスタ３０−１，３０−２，…３０−Ｎとの間に、それ
ぞれ制限抵抗７０−１，７０−２，…７０−Ｎを介挿す
るようにしたものである。
による可変遅延回路のブロック図を図６に示す。本実施
の形態３による可変遅延回路は、図６に示すように、上
記実施の形態１による可変遅延回路において、負荷トラ
ンジスタ２０−１，２０−２，…２０−Ｎと制御トラン
ジスタ３０−１，３０−２，…３０−Ｎとの間に、それ
ぞれ制限抵抗７０−１，７０−２，…７０−Ｎを介挿す
るようにしたものである。
【００２０】上記実施の形態１による可変遅延回路で
は、負荷トランジスタをＮ個に分割して、それらを並列
に接続して負荷トランジスタ群を構成するようにした
が、実際には、製造上許されるトランジスタサイズの最
小値から分割数をあまり大きくとることができず、実用
上はＮ＜４程度に限定される。従って、上記実施の形態
１による可変遅延回路においては、可変段数を多くする
ことができないという問題がある。
は、負荷トランジスタをＮ個に分割して、それらを並列
に接続して負荷トランジスタ群を構成するようにした
が、実際には、製造上許されるトランジスタサイズの最
小値から分割数をあまり大きくとることができず、実用
上はＮ＜４程度に限定される。従って、上記実施の形態
１による可変遅延回路においては、可変段数を多くする
ことができないという問題がある。
【００２１】本実施の形態３による可変遅延回路は、か
かる問題に対処するためのものであり、負荷トランジス
タと制御トランジスタとの間に制限抵抗を接続して、可
変段数を多くとれるようにしたものである。
かる問題に対処するためのものであり、負荷トランジス
タと制御トランジスタとの間に制限抵抗を接続して、可
変段数を多くとれるようにしたものである。
【００２２】即ち、上記実施の形態１による可変遅延回
路において、可変段数を多くするためには、負荷トラン
ジスタ１個当たりの電流通過量を絞って、負荷トランジ
スタの分割数を多くする必要があり、一般的には、トラ
ンジスタサイズを小さくするか，又はゲート長を長くす
ることによって、トランジスタの電流通過量を絞ること
ができる。しかしながら、上述のように、トランジスタ
サイズを小さくすることには製造上の限界があり、ま
た、ゲート長を異ならせることにより電流通過量を絞る
こととすると、一つのＩＣチップで異なるゲート長のト
ランジスタを製造することとなり、製造工程上、不都合
が多くなる。
路において、可変段数を多くするためには、負荷トラン
ジスタ１個当たりの電流通過量を絞って、負荷トランジ
スタの分割数を多くする必要があり、一般的には、トラ
ンジスタサイズを小さくするか，又はゲート長を長くす
ることによって、トランジスタの電流通過量を絞ること
ができる。しかしながら、上述のように、トランジスタ
サイズを小さくすることには製造上の限界があり、ま
た、ゲート長を異ならせることにより電流通過量を絞る
こととすると、一つのＩＣチップで異なるゲート長のト
ランジスタを製造することとなり、製造工程上、不都合
が多くなる。
【００２３】これに対し、本実施の形態３による可変遅
延回路では、制限抵抗を接続することによって、電流通
過量を絞るようにしているため、負荷トランジスタのト
ランジスタサイズ及びゲート長はそのままで、負荷トラ
ンジスタの分割数を多くすることが可能となる。
延回路では、制限抵抗を接続することによって、電流通
過量を絞るようにしているため、負荷トランジスタのト
ランジスタサイズ及びゲート長はそのままで、負荷トラ
ンジスタの分割数を多くすることが可能となる。
【００２４】このような本実施の形態３による可変遅延
回路によれば、第１，第２の電源間に、負荷トランジス
タ２０−１，２０−２，…２０−Ｎと該負荷トランジス
タを制御するための制御トランジスタ３０−１，３０−
２，…３０−Ｎとが直列接続された負荷トランジスタ対
４０−１，４０−２，…４０−Ｎが、Ｎ個（Ｎは２以上
の整数）並列接続されてなる負荷トランジスタ群１３０
と、そのゲートに入力信号が入力され、該入力信号に応
じてオン，オフするスイッチングトランジスタ１００と
が直列接続されてなり、上記制御トランジスタに入力す
る制御信号に応じて上記入力信号を遅延した信号を、上
記負荷トランジスタ群１３０とスイッチングトランジス
タ１００との接続点から出力するようにした可変遅延回
路において、上記負荷トランジスタ２０−１，２０−
２，…２０−Ｎと負荷トランジスタ制御手段３０−１，
３０−２，…３０−Ｎとの間に、それぞれ制限抵抗７０
−１，７０−２，…７０−Ｎを接続するようにしたの
で、微小分解能で，かつ歩留りの良い可変遅延回路であ
って、極めて容易にその可変段数を大きくとれるものが
得られる効果がある。
回路によれば、第１，第２の電源間に、負荷トランジス
タ２０−１，２０−２，…２０−Ｎと該負荷トランジス
タを制御するための制御トランジスタ３０−１，３０−
２，…３０−Ｎとが直列接続された負荷トランジスタ対
４０−１，４０−２，…４０−Ｎが、Ｎ個（Ｎは２以上
の整数）並列接続されてなる負荷トランジスタ群１３０
と、そのゲートに入力信号が入力され、該入力信号に応
じてオン，オフするスイッチングトランジスタ１００と
が直列接続されてなり、上記制御トランジスタに入力す
る制御信号に応じて上記入力信号を遅延した信号を、上
記負荷トランジスタ群１３０とスイッチングトランジス
タ１００との接続点から出力するようにした可変遅延回
路において、上記負荷トランジスタ２０−１，２０−
２，…２０−Ｎと負荷トランジスタ制御手段３０−１，
３０−２，…３０−Ｎとの間に、それぞれ制限抵抗７０
−１，７０−２，…７０−Ｎを接続するようにしたの
で、微小分解能で，かつ歩留りの良い可変遅延回路であ
って、極めて容易にその可変段数を大きくとれるものが
得られる効果がある。
【００２５】また、本実施の形態３では、負荷トランジ
スタと制御トランジスタとの間に接続した制限抵抗の抵
抗値をＮ個のトランジスタ対で同じものとしたが、図７
に示すように、制限抵抗８０−１，８０−２，…８０−
Ｎの抵抗値Ｒ1 ，Ｒ1 ，…ＲN を、１：２：４：…：２
N とバイナリ系列をなすものとすることにより、上記実
施の形態２による可変遅延回路と同様、少ない素子数で
可変段数の大きな可変遅延回路を構成することが可能と
なる。
スタと制御トランジスタとの間に接続した制限抵抗の抵
抗値をＮ個のトランジスタ対で同じものとしたが、図７
に示すように、制限抵抗８０−１，８０−２，…８０−
Ｎの抵抗値Ｒ1 ，Ｒ1 ，…ＲN を、１：２：４：…：２
N とバイナリ系列をなすものとすることにより、上記実
施の形態２による可変遅延回路と同様、少ない素子数で
可変段数の大きな可変遅延回路を構成することが可能と
なる。
【００２６】なお、本実施の形態３では、上記実施の形
態１による可変遅延回路において、制限抵抗を備えたも
のを例に説明したが、これは、上記実施の形態２による
可変遅延回路に適用することもでき、本実施の形態３と
同様、少ない素子数で可変段数の大きな可変遅延回路を
得ることができる。
態１による可変遅延回路において、制限抵抗を備えたも
のを例に説明したが、これは、上記実施の形態２による
可変遅延回路に適用することもでき、本実施の形態３と
同様、少ない素子数で可変段数の大きな可変遅延回路を
得ることができる。
【００２７】実施の形態４．図８は、本発明の第４の実
施の形態による可変遅延回路の集積回路パターンであ
り、本実施の形態４は、上記実施の形態１による可変遅
延回路の集積度向上にに関するものである。
施の形態による可変遅延回路の集積回路パターンであ
り、本実施の形態４は、上記実施の形態１による可変遅
延回路の集積度向上にに関するものである。
【００２８】上記実施の形態１による可変遅延回路を集
積化する場合には、図９に示す集積回路パターンが一般
的であるが、この集積回路パターンでは、図に示すよう
に、個々のトランジスタが独立して配置されているた
め、回路の占有面積が大きくなってしまう。
積化する場合には、図９に示す集積回路パターンが一般
的であるが、この集積回路パターンでは、図に示すよう
に、個々のトランジスタが独立して配置されているた
め、回路の占有面積が大きくなってしまう。
【００２９】これに対して、本実施の形態４による可変
遅延回路は、各負荷トランジスタ２０−１，２０−２，
及び２０−３のドレイン電極２０−１Ｄ，２０−２Ｄ，
及び２０−３Ｄを、それぞれ、該各負荷トランジスタと
対をなす制御トランジスタ３０−１，３０−２，及び３
０−３のソース電極３０−１Ｓ，３０−２Ｓ，及び３０
−３Ｓとしても使用するようにしたものである。
遅延回路は、各負荷トランジスタ２０−１，２０−２，
及び２０−３のドレイン電極２０−１Ｄ，２０−２Ｄ，
及び２０−３Ｄを、それぞれ、該各負荷トランジスタと
対をなす制御トランジスタ３０−１，３０−２，及び３
０−３のソース電極３０−１Ｓ，３０−２Ｓ，及び３０
−３Ｓとしても使用するようにしたものである。
【００３０】このような本実施の形態４による可変遅延
回路においては、上記実施の形態１による可変遅延回路
において、負荷トランジスタ対４０−１を構成する負荷
トランジスタ２０−１のドレイン電極２０−１Ｄと、制
御トランジスタ３０−１のソース電極３０−１Ｓとを同
一の電極により構成し、負荷トランジスタ対４０−２，
及び４０−３においても同様に、各負荷トランジスタ対
を構成する負荷トランジスタ２０−２，及び２０−３の
ドレイン電極２０−２Ｄ，及び２０−３Ｄと、制御トラ
ンジスタ３０−２，及び３０−３のソース電極３０−２
Ｓ，及び３０−３Ｓとを、それぞれ、同一の電極により
構成したので、微小分解能で，かつ歩留りの良い可変遅
延回路の集積度を向上させることができる。
回路においては、上記実施の形態１による可変遅延回路
において、負荷トランジスタ対４０−１を構成する負荷
トランジスタ２０−１のドレイン電極２０−１Ｄと、制
御トランジスタ３０−１のソース電極３０−１Ｓとを同
一の電極により構成し、負荷トランジスタ対４０−２，
及び４０−３においても同様に、各負荷トランジスタ対
を構成する負荷トランジスタ２０−２，及び２０−３の
ドレイン電極２０−２Ｄ，及び２０−３Ｄと、制御トラ
ンジスタ３０−２，及び３０−３のソース電極３０−２
Ｓ，及び３０−３Ｓとを、それぞれ、同一の電極により
構成したので、微小分解能で，かつ歩留りの良い可変遅
延回路の集積度を向上させることができる。
【００３１】なお、本実施の形態４では、上記実施の形
態１による可変遅延回路を例に説明したが、これは、上
記実施の形態２又は３による可変遅延回路に適用するこ
ともでき、本実施の形態４による可変遅延回路と同様、
可変遅延回路の集積度を向上させることができる。
態１による可変遅延回路を例に説明したが、これは、上
記実施の形態２又は３による可変遅延回路に適用するこ
ともでき、本実施の形態４による可変遅延回路と同様、
可変遅延回路の集積度を向上させることができる。
【００３２】
【発明の効果】以上のように、本願の請求項１に係る発
明によれば、入力信号を所望時間遅延させて出力する可
変遅延回路において、第１，第２の電源間に、負荷トラ
ンジスタと該負荷トランジスタを制御するための制御ト
ランジスタとが直列接続された負荷トランジスタ対が、
Ｎ個（Ｎは２以上の整数）並列接続されてなる負荷トラ
ンジスタ群と、そのゲートに入力信号が入力され、該入
力信号に応じてオン，オフするスイッチングトランジス
タとが直列接続されてなり、上記制御トランジスタに入
力する制御信号に応じて上記入力信号を遅延した信号
を、上記負荷トランジスタ群とスイッチングトランジス
タとの接続点から出力するようにしたので、セレクタを
用いる必要がないため、セレクタのパス間の遅延時間差
により生じる遅延回路の動作不具合の問題を解消するこ
とができ、微小分解能で，かつ歩留りの良い可変遅延回
路を得ることができる効果がある。
明によれば、入力信号を所望時間遅延させて出力する可
変遅延回路において、第１，第２の電源間に、負荷トラ
ンジスタと該負荷トランジスタを制御するための制御ト
ランジスタとが直列接続された負荷トランジスタ対が、
Ｎ個（Ｎは２以上の整数）並列接続されてなる負荷トラ
ンジスタ群と、そのゲートに入力信号が入力され、該入
力信号に応じてオン，オフするスイッチングトランジス
タとが直列接続されてなり、上記制御トランジスタに入
力する制御信号に応じて上記入力信号を遅延した信号
を、上記負荷トランジスタ群とスイッチングトランジス
タとの接続点から出力するようにしたので、セレクタを
用いる必要がないため、セレクタのパス間の遅延時間差
により生じる遅延回路の動作不具合の問題を解消するこ
とができ、微小分解能で，かつ歩留りの良い可変遅延回
路を得ることができる効果がある。
【００３３】また、本願の請求項２に係る発明によれ
ば、請求項１に記載の可変遅延回路において、上記Ｎ個
の負荷トランジスタ対における，各負荷トランジスタの
トランジスタサイズを、バイナリ系列をなすものとした
ので、微小分解能で，かつ歩留りの良い可変遅延回路の
可変段数を、少ない素子数で、大きくとれる効果があ
る。
ば、請求項１に記載の可変遅延回路において、上記Ｎ個
の負荷トランジスタ対における，各負荷トランジスタの
トランジスタサイズを、バイナリ系列をなすものとした
ので、微小分解能で，かつ歩留りの良い可変遅延回路の
可変段数を、少ない素子数で、大きくとれる効果があ
る。
【００３４】また、本願の請求項３に係る発明によれ
ば、請求項１又は２に記載の可変遅延回路において、上
記Ｎ個の各負荷トランジスタ対に電流制限手段を備える
ようにしたので、微小分解能で，かつ歩留りの良い可変
遅延回路の可変段数を、極めて容易に、大きくとれる効
果がある。
ば、請求項１又は２に記載の可変遅延回路において、上
記Ｎ個の各負荷トランジスタ対に電流制限手段を備える
ようにしたので、微小分解能で，かつ歩留りの良い可変
遅延回路の可変段数を、極めて容易に、大きくとれる効
果がある。
【００３５】また、本願の請求項４に係る発明によれ
ば、請求項３に記載の可変遅延回路において、上記電流
制限手段の電流制限能力を、バイナリ系列をなすものと
したので、微小分解能で，かつ歩留りの良い可変遅延回
路の可変段数を、少ない素子数で、大きくとれる効果が
ある。
ば、請求項３に記載の可変遅延回路において、上記電流
制限手段の電流制限能力を、バイナリ系列をなすものと
したので、微小分解能で，かつ歩留りの良い可変遅延回
路の可変段数を、少ない素子数で、大きくとれる効果が
ある。
【００３６】また、本願の請求項５に係る発明によれ
ば、請求項１ないし４のいずれかに記載の可変遅延回路
において、上記Ｎ個の各負荷トランジスタ対における負
荷トランジスタのドレイン電極と、該負荷トランジスタ
と対をなす制御トランジスタのソース電極とを、同一の
電極により構成したので、微小分解能で，かつ歩留りの
良い可変遅延回路の集積度を向上させることができる効
果がある。
ば、請求項１ないし４のいずれかに記載の可変遅延回路
において、上記Ｎ個の各負荷トランジスタ対における負
荷トランジスタのドレイン電極と、該負荷トランジスタ
と対をなす制御トランジスタのソース電極とを、同一の
電極により構成したので、微小分解能で，かつ歩留りの
良い可変遅延回路の集積度を向上させることができる効
果がある。
【図１】 本発明の第１の実施の形態による可変遅延回
路のブロック図。
路のブロック図。
【図２】 ＤＣＦＬの論理回路を示すブロック図。
【図３】 上記実施の形態１による可変遅延回路の立ち
上がり特性を示した図。
上がり特性を示した図。
【図４】 本発明の第２の実施の形態による可変遅延回
路のブロック図。
路のブロック図。
【図５】 上記実施の形態２による可変遅延回路の動作
説明を行なうための図。
説明を行なうための図。
【図６】 本発明の第３の実施の形態による可変遅延回
路のブロック図。
路のブロック図。
【図７】 上記実施の形態３による可変遅延回路の他の
例のブロック図。
例のブロック図。
【図８】 本発明の第４の実施の形態による可変遅延回
路の集積回路パターンを示す図。
路の集積回路パターンを示す図。
【図９】 上記実施の形態１による可変遅延回路の一般
的な集積回路パターンを示す図。
的な集積回路パターンを示す図。
【図１０】 従来の微小分解能の４値ディジタル可変遅
延回路の一例を示すブロック図。
延回路の一例を示すブロック図。
１００：スイッチングトランジスタ、１１０，１２０，
１３０，１４０：負荷トランジスタ群、２００，２０−
１，２０−２，…２０−Ｎ，５０−１，５０−２，…５
０−Ｎ：負荷トランジスタ、２０−１Ｄ，２０−２Ｄ，
２０−３Ｄ：負荷トランジスタのドレイン電極、２０−
１Ｓ，２０−２Ｓ，２０−３Ｓ：負荷トランジスタのソ
ース電極、３０−１，３０−２，…３０−Ｎ：制御トラ
ンジスタ、３０−１Ｄ，３０−２Ｄ，３０−３Ｄ：制御
トランジスタのドレイン電極、３０−１Ｓ，３０−２
Ｓ，３０−３Ｓ：制御トランジスタのソース電極、４０
−１，４０−２，…４０−Ｎ，６０−１，６０−２，…
６０−Ｎ：負荷トランジスタ対、７０−１，７０−２，
…７０−Ｎ，８０−１，８０−２，…８０−Ｎ：制限抵
抗。
１３０，１４０：負荷トランジスタ群、２００，２０−
１，２０−２，…２０−Ｎ，５０−１，５０−２，…５
０−Ｎ：負荷トランジスタ、２０−１Ｄ，２０−２Ｄ，
２０−３Ｄ：負荷トランジスタのドレイン電極、２０−
１Ｓ，２０−２Ｓ，２０−３Ｓ：負荷トランジスタのソ
ース電極、３０−１，３０−２，…３０−Ｎ：制御トラ
ンジスタ、３０−１Ｄ，３０−２Ｄ，３０−３Ｄ：制御
トランジスタのドレイン電極、３０−１Ｓ，３０−２
Ｓ，３０−３Ｓ：制御トランジスタのソース電極、４０
−１，４０−２，…４０−Ｎ，６０−１，６０−２，…
６０−Ｎ：負荷トランジスタ対、７０−１，７０−２，
…７０−Ｎ，８０−１，８０−２，…８０−Ｎ：制限抵
抗。
Claims (5)
- 【請求項１】 入力信号を所望時間遅延させて出力する
可変遅延回路において、 第１，第２の電源間に、 負荷トランジスタと該負荷トランジスタを制御するため
の制御トランジスタとが直列接続された負荷トランジス
タ対が、Ｎ個（Ｎは２以上の整数）並列接続されてなる
負荷トランジスタ群と、 そのゲートに入力信号が入力され、該入力信号に応じて
オン，オフするスイッチングトランジスタとが直列接続
されてなり、 上記制御トランジスタに入力する制御信号に応じて上記
入力信号を遅延した信号を、上記負荷トランジスタ群と
スイッチングトランジスタとの接続点から出力すること
を特徴とする可変遅延回路。 - 【請求項２】 請求項１に記載の可変遅延回路におい
て、 上記Ｎ個の負荷トランジスタ対における，各負荷トラン
ジスタのトランジスタサイズを、バイナリ系列をなすも
のとしたことを特徴とする可変遅延回路。 - 【請求項３】 請求項１又は２に記載の可変遅延回路に
おいて、 上記Ｎ個の各負荷トランジスタ対に電流制限手段を備え
たことを特徴とする可変遅延回路。 - 【請求項４】 請求項３に記載の可変遅延回路におい
て、 上記電流制限手段の電流制限能力を、バイナリ系列をな
すものとしたことを特徴とする可変遅延回路。 - 【請求項５】 請求項１ないし４のいずれかに記載の可
変遅延回路において、 上記Ｎ個の各負荷トランジスタ対における負荷トランジ
スタのドレイン電極と、該負荷トランジスタと対をなす
制御トランジスタのソース電極とを、同一の電極により
構成したことを特徴とする可変遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166211A JPH1013200A (ja) | 1996-06-26 | 1996-06-26 | 可変遅延回路 |
| US08/773,234 US5859554A (en) | 1996-06-26 | 1996-12-23 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166211A JPH1013200A (ja) | 1996-06-26 | 1996-06-26 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013200A true JPH1013200A (ja) | 1998-01-16 |
Family
ID=15827168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8166211A Pending JPH1013200A (ja) | 1996-06-26 | 1996-06-26 | 可変遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5859554A (ja) |
| JP (1) | JPH1013200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015033123A (ja) * | 2013-08-07 | 2015-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990714A (en) * | 1996-12-26 | 1999-11-23 | United Microelectronics Corporation | Clock signal generating circuit using variable delay circuit |
| JPH10215156A (ja) * | 1997-01-29 | 1998-08-11 | Nec Corp | 遅延時間可変装置 |
| US6670683B2 (en) | 2001-01-04 | 2003-12-30 | International Business Machines Corporation | Composite transistor having a slew-rate control |
| AU2003210111A1 (en) * | 2002-01-07 | 2003-07-24 | Ronald L. Meyer | Microphone support system |
| FR3055063B1 (fr) | 2016-08-11 | 2018-08-31 | Soitec | Procede de transfert d'une couche utile |
| US11197322B2 (en) | 2019-05-03 | 2021-12-07 | Microchip Technology Incorporated | Emulating collisions in wired local area networks and related systems, methods, and devices |
| CN112422295B (zh) | 2019-08-23 | 2023-06-13 | 微芯片技术股份有限公司 | 以太网接口及相关系统、方法和设备 |
| CN112422153B (zh) | 2019-08-23 | 2023-04-07 | 微芯片技术股份有限公司 | 检测到共享传输介质处冲突后处理数据接收的方法和系统 |
| CN112422385B (zh) | 2019-08-23 | 2022-11-29 | 微芯片技术股份有限公司 | 用于改进的媒体访问的接口以及相关的系统、方法和设备 |
| CN112415323A (zh) | 2019-08-23 | 2021-02-26 | 微芯片技术股份有限公司 | 诊断网络内的电缆故障 |
| CN112423403A (zh) | 2019-08-23 | 2021-02-26 | 微芯片技术股份有限公司 | 检测网络上的冲突 |
| CN112422219B (zh) | 2019-08-23 | 2024-05-24 | 微芯片技术股份有限公司 | 以太网接口和相关系统、方法和设备 |
| CN112491435B (zh) * | 2019-08-23 | 2022-11-18 | 微芯片技术股份有限公司 | 包括收发器和驱动器架构的物理层的电路 |
| KR20220156588A (ko) | 2020-03-24 | 2022-11-25 | 마이크로칩 테크놀로지 인코포레이티드 | 10spe 로컬 및 원격 웨이크 및 관련 시스템, 방법 및 디바이스에 따른 낮은 연결 카운트 인터페이스 웨이크 소스 통신 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051630A (en) * | 1990-03-12 | 1991-09-24 | Tektronix, Inc. | Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations |
| US5285116A (en) * | 1990-08-28 | 1994-02-08 | Mips Computer Systems, Inc. | Low-noise high-speed output buffer and method for controlling same |
| JPH04144309A (ja) * | 1990-10-04 | 1992-05-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5220216A (en) * | 1992-01-02 | 1993-06-15 | Woo Ann K | Programmable driving power of a CMOS gate |
| JPH06152343A (ja) * | 1992-10-30 | 1994-05-31 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
| US5430393A (en) * | 1993-05-10 | 1995-07-04 | Motorola, Inc. | Integrated circuit with a low-power mode and clock amplifier circuit for same |
| JPH0738423A (ja) * | 1993-07-23 | 1995-02-07 | Mitsubishi Electric Corp | 分周回路 |
-
1996
- 1996-06-26 JP JP8166211A patent/JPH1013200A/ja active Pending
- 1996-12-23 US US08/773,234 patent/US5859554A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015033123A (ja) * | 2013-08-07 | 2015-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5859554A (en) | 1999-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5440260A (en) | Variable delay circuit | |
| JPH1013200A (ja) | 可変遅延回路 | |
| JP3758285B2 (ja) | 遅延回路およびそれを用いた発振回路 | |
| US4959565A (en) | Output buffer with ground bounce control | |
| US20100238742A1 (en) | Apparatus and method for outputting data of semiconductor memory apparatus | |
| JPH10313236A (ja) | 遅延回路 | |
| JPH1066330A (ja) | 高電圧発生回路 | |
| US4099162A (en) | Decoder circuit | |
| JPH05136664A (ja) | 可変遅延回路 | |
| US5684423A (en) | Variable delay circuit | |
| US6944835B2 (en) | Delay circuit, testing apparatus, and capacitor | |
| US6255879B1 (en) | Digital programmable delay element | |
| US5764093A (en) | Variable delay circuit | |
| CN108399906B (zh) | 移位寄存器单元、栅极驱动电路和显示装置 | |
| US5982220A (en) | High speed multiplexer circuit | |
| JP4729228B2 (ja) | 遅延回路およびリング発振器 | |
| US7221214B2 (en) | Delay value adjusting method and semiconductor integrated circuit | |
| JP3763432B2 (ja) | 半導体装置 | |
| US20030048124A1 (en) | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit | |
| US7646321B2 (en) | Digital/analog converter | |
| JP4010328B2 (ja) | 遅延回路 | |
| JP3128661B2 (ja) | 高分解能タイミング調整回路 | |
| JP2001127606A (ja) | タイミング調整機能を備えたクロック発生回路 | |
| JPH06125252A (ja) | 遅延回路装置 | |
| JPH09191239A (ja) | 可変遅延回路 |