JPH1066330A - 高電圧発生回路 - Google Patents
高電圧発生回路Info
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 半導体メモリ装置等で要求される正と負の高
電圧を１つの高電圧発生回路を用いて選択的に、かつ同
時に出力することを可能とした高電圧発生回路を得る。 【解決手段】 複数個の回路構成部を縦続接続し、各ノ
ードにクロックを入力させる電荷転送型の高電圧発生回
路において、電位が最も低くなるノードを第１のスイッ
チＳＷ１を介して第１の電圧源ＶＣＣに接続し、電位が
最も高くなるノードを第２のスイッチＳＷ２を介して第
２の電圧源ＧＮＤに接続し、中間のノードを第３のスイ
ッチＳＷ３を介して第３の電源ＶＣＣに接続する。第１
のスイッチをオンし第２のスイッチをオフし第３のスイ
ッチをオフして電位が最も高くなるノードから正の高電
圧ＶＰＰを出力し、第２のスイッチをオンし第１のスイ
ッチをオフし第３のスイッチをオフして電位が最も低く
なるノードから負の高電圧ＶＢＢを出力し、第３のスイ
ッチをオンし第１のスイッチをオフし第２のスイッチを
オフして電位が最も高くなるノードから正の高電圧ＶＰ
Ｐを、これと同時に電位がもっとも低くなるノードから
負の高電圧ＶＢＢをそれぞれ出力する。
電圧を１つの高電圧発生回路を用いて選択的に、かつ同
時に出力することを可能とした高電圧発生回路を得る。 【解決手段】 複数個の回路構成部を縦続接続し、各ノ
ードにクロックを入力させる電荷転送型の高電圧発生回
路において、電位が最も低くなるノードを第１のスイッ
チＳＷ１を介して第１の電圧源ＶＣＣに接続し、電位が
最も高くなるノードを第２のスイッチＳＷ２を介して第
２の電圧源ＧＮＤに接続し、中間のノードを第３のスイ
ッチＳＷ３を介して第３の電源ＶＣＣに接続する。第１
のスイッチをオンし第２のスイッチをオフし第３のスイ
ッチをオフして電位が最も高くなるノードから正の高電
圧ＶＰＰを出力し、第２のスイッチをオンし第１のスイ
ッチをオフし第３のスイッチをオフして電位が最も低く
なるノードから負の高電圧ＶＢＢを出力し、第３のスイ
ッチをオンし第１のスイッチをオフし第２のスイッチを
オフして電位が最も高くなるノードから正の高電圧ＶＰ
Ｐを、これと同時に電位がもっとも低くなるノードから
負の高電圧ＶＢＢをそれぞれ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭやフ
ラッシュメモリなどの半導体メモリ装置に適用される高
電圧発生回路に関し、とくに一つの高電圧発生回路を用
いて正の高電圧と負の高電圧両方を発生する電荷転送型
の高電圧発生回路に関する。
ラッシュメモリなどの半導体メモリ装置に適用される高
電圧発生回路に関し、とくに一つの高電圧発生回路を用
いて正の高電圧と負の高電圧両方を発生する電荷転送型
の高電圧発生回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭやフラッシュメモリなどの
半導体メモリ装置では、データの書き込み時や消去時に
は、電源電圧以上の高電圧が用いられる。このために、
これらの高電圧をチップ内部で発生させるために、従来
よりさまざまな高電圧発生回路が広く用いられてきた。
特に、フラッシュメモリでは書き込み時に正と負の高電
圧、消去時に正の高電圧を用いることがあり、このため
に、チップ内部には複数の昇圧回路を備える必要があっ
た。図５に従来から用いられている電荷転送型の正の高
電圧発生回路と負の高電圧発生回路の回路構成の一例を
示す。
半導体メモリ装置では、データの書き込み時や消去時に
は、電源電圧以上の高電圧が用いられる。このために、
これらの高電圧をチップ内部で発生させるために、従来
よりさまざまな高電圧発生回路が広く用いられてきた。
特に、フラッシュメモリでは書き込み時に正と負の高電
圧、消去時に正の高電圧を用いることがあり、このため
に、チップ内部には複数の昇圧回路を備える必要があっ
た。図５に従来から用いられている電荷転送型の正の高
電圧発生回路と負の高電圧発生回路の回路構成の一例を
示す。
【０００３】図５（ａ）に示す正の高電圧発生回路は、
キャパシタとＭＯＳトランジスタとを対とした複数段の
回路構成部を縦続接続したものであり、例えば、同図に
破線で囲む回路構成部ＣＰ１は、ゲートとソースを接続
したＭＯＳトランジスタＭ１２と、その一端をＭＯＳト
ランジスタＭ１２のドレインに接続し他端にクロックが
入力されるキャパシタＣ１２とで構成される。そして、
この回路構成部１０をノードＮ１１〜Ｎ１４により縦続
接続し、かつ１つおきの回路構成部のキャパシタにはＣ
ＬＫ１，ＣＬＫ２を入力させることで、いわゆるチャー
ジポンプ動作によって正の高電圧ＶＰＰ，ＶＣＣを得て
いる。また、図５（ｂ）に示す負の高電圧発生回路もＭ
ＯＳトランジスタとキャパシタからなる複数段の回路構
成部ＣＰ２を縦続接続した構成であり、ＣＬＫ１，ＣＬ
Ｋ２を入力し、負の高電圧ＶＢＢを得ている。なお、Ｃ
ＬＫ１，ＣＬＫ２は、図５（ｃ）に示す相補的なクロッ
ク電圧である。
キャパシタとＭＯＳトランジスタとを対とした複数段の
回路構成部を縦続接続したものであり、例えば、同図に
破線で囲む回路構成部ＣＰ１は、ゲートとソースを接続
したＭＯＳトランジスタＭ１２と、その一端をＭＯＳト
ランジスタＭ１２のドレインに接続し他端にクロックが
入力されるキャパシタＣ１２とで構成される。そして、
この回路構成部１０をノードＮ１１〜Ｎ１４により縦続
接続し、かつ１つおきの回路構成部のキャパシタにはＣ
ＬＫ１，ＣＬＫ２を入力させることで、いわゆるチャー
ジポンプ動作によって正の高電圧ＶＰＰ，ＶＣＣを得て
いる。また、図５（ｂ）に示す負の高電圧発生回路もＭ
ＯＳトランジスタとキャパシタからなる複数段の回路構
成部ＣＰ２を縦続接続した構成であり、ＣＬＫ１，ＣＬ
Ｋ２を入力し、負の高電圧ＶＢＢを得ている。なお、Ｃ
ＬＫ１，ＣＬＫ２は、図５（ｃ）に示す相補的なクロッ
ク電圧である。
【０００４】この図５（ａ）に示した高電圧発生回路で
は、高電圧発生回路がイネーブル状態にされるとクロッ
ク発生回路から相補的なクロックＣＬＫ１とＣＬＫ２が
高電圧発生回路に入力される。キャパシタとＭＯＳトラ
ンジスタで構成される回路構成部ＣＰ１では、キャパシ
タＣ１２にはＣＬＫ１が与えられている。ＣＬＫ１がＨ
ＩＧＨ状態にあり、ＣＬＫ２がＬＯＷ状態の時、キャパ
シタのカップリングにより、ノードＮ１２の電圧値は上
昇し、またノードＮ１２からノードＮ１３に電流が流れ
ノードＮ１３の電圧値はノードＮ１２に比べトランジス
タのしきい値分だけ低い値になる。次にＣＬＫ１がＬＯ
Ｗ状態になるとキャパシタのカップリングによりクロッ
クの振幅電圧分だけノードＮ１２の電圧が下がろうとす
るが前段のノードＮ１１から電流が供給されるので、前
にＣＬＫ１がＬＯＷ状態だったときより電圧は高くな
る。このチャージポンプ動作が複数回繰り返されること
により図３の左から右方向へ電流が供給され、定常時に
は高電圧発生回路の最終段から、クロック振幅、ポンプ
の段数、キャパシタの容量などの条件に依存する正の高
電圧ＶＰＰが出力される。
は、高電圧発生回路がイネーブル状態にされるとクロッ
ク発生回路から相補的なクロックＣＬＫ１とＣＬＫ２が
高電圧発生回路に入力される。キャパシタとＭＯＳトラ
ンジスタで構成される回路構成部ＣＰ１では、キャパシ
タＣ１２にはＣＬＫ１が与えられている。ＣＬＫ１がＨ
ＩＧＨ状態にあり、ＣＬＫ２がＬＯＷ状態の時、キャパ
シタのカップリングにより、ノードＮ１２の電圧値は上
昇し、またノードＮ１２からノードＮ１３に電流が流れ
ノードＮ１３の電圧値はノードＮ１２に比べトランジス
タのしきい値分だけ低い値になる。次にＣＬＫ１がＬＯ
Ｗ状態になるとキャパシタのカップリングによりクロッ
クの振幅電圧分だけノードＮ１２の電圧が下がろうとす
るが前段のノードＮ１１から電流が供給されるので、前
にＣＬＫ１がＬＯＷ状態だったときより電圧は高くな
る。このチャージポンプ動作が複数回繰り返されること
により図３の左から右方向へ電流が供給され、定常時に
は高電圧発生回路の最終段から、クロック振幅、ポンプ
の段数、キャパシタの容量などの条件に依存する正の高
電圧ＶＰＰが出力される。
【０００５】図５（ｂ）に示した負の高電圧発生回路
も、その基本的な動作は同じであるが、ここでは図５
（ａ）の正の高電圧発生回路とはその入力と出力が逆に
なっていることにある。つまり、ＭＯＳトランジスタの
ゲートが逆に接続されているので電圧が高くなっていく
方向も逆になっているのである。これにより、負の高電
圧発生回路は出力に向かって電圧は低下していく。ここ
で、入力はＧＮＤに固定してあるので、出力側にはＧＮ
Ｄより低い負の高電圧が出力されることになる。
も、その基本的な動作は同じであるが、ここでは図５
（ａ）の正の高電圧発生回路とはその入力と出力が逆に
なっていることにある。つまり、ＭＯＳトランジスタの
ゲートが逆に接続されているので電圧が高くなっていく
方向も逆になっているのである。これにより、負の高電
圧発生回路は出力に向かって電圧は低下していく。ここ
で、入力はＧＮＤに固定してあるので、出力側にはＧＮ
Ｄより低い負の高電圧が出力されることになる。
【０００６】しかしながら、この従来の高電圧発生回路
では、前記したようにＥＥＰＲＯＭやフラッシュメモリ
などの不揮発性半導体メモリ装置において、書き込み時
に正と負の高電圧、消去時に正の高電圧が必要とされる
場合に、図５（ａ），（ｂ）に示したような高電圧発生
回路をチップ上に複数個備える必要があり、そのための
占有面積が大きくなり、チップサイズを縮小する上での
障害となっている。
では、前記したようにＥＥＰＲＯＭやフラッシュメモリ
などの不揮発性半導体メモリ装置において、書き込み時
に正と負の高電圧、消去時に正の高電圧が必要とされる
場合に、図５（ａ），（ｂ）に示したような高電圧発生
回路をチップ上に複数個備える必要があり、そのための
占有面積が大きくなり、チップサイズを縮小する上での
障害となっている。
【０００７】これに対し、図６（ａ）に示すような高電
圧と負電圧を切り替えて出力する高電圧発生回路が考え
られる。この高電圧発生回路では、電位が最も高くなる
ノードＮ３５と電位が最も低くなるノードＮ３０にそれ
ぞれＭＯＳトランジスタＭ３６，Ｍ３７で構成されるス
イッチが設けられ、これらスイッチのオン、オフにより
１個の高電圧発生回路から高電圧と負電圧を切り替えて
出力することができるようになっている。例えば、図６
（ｂ）に示すように前記スイッチを駆動するための信号
ＳＷをＬＯＷ状態にしてスイッチＭ３６をオンにし、ス
イッチＭ３７をオフにした場合、電位が最も低くなるノ
ードＮ３０は固定電位ＶＣＣにほぼ等しくなり、電位が
最も高くなるノードＮ３５に接続された出力端子ＶＰＰ
には正の高電圧が出力される。また、ＳＷをＨＩＧＨ状
態にしてスイッチＭ３７をオンにし、スイッチＭ３６を
オフにした場合、電位が最も高くなるノードＮ３５は固
定電位ＧＮＤにほぼ等しくなり、電位が最も高くなるノ
ードＮ３０に接続された出力端子ＶＢＢに負の高電圧が
出力される。
圧と負電圧を切り替えて出力する高電圧発生回路が考え
られる。この高電圧発生回路では、電位が最も高くなる
ノードＮ３５と電位が最も低くなるノードＮ３０にそれ
ぞれＭＯＳトランジスタＭ３６，Ｍ３７で構成されるス
イッチが設けられ、これらスイッチのオン、オフにより
１個の高電圧発生回路から高電圧と負電圧を切り替えて
出力することができるようになっている。例えば、図６
（ｂ）に示すように前記スイッチを駆動するための信号
ＳＷをＬＯＷ状態にしてスイッチＭ３６をオンにし、ス
イッチＭ３７をオフにした場合、電位が最も低くなるノ
ードＮ３０は固定電位ＶＣＣにほぼ等しくなり、電位が
最も高くなるノードＮ３５に接続された出力端子ＶＰＰ
には正の高電圧が出力される。また、ＳＷをＨＩＧＨ状
態にしてスイッチＭ３７をオンにし、スイッチＭ３６を
オフにした場合、電位が最も高くなるノードＮ３５は固
定電位ＧＮＤにほぼ等しくなり、電位が最も高くなるノ
ードＮ３０に接続された出力端子ＶＢＢに負の高電圧が
出力される。
【０００８】
【発明が解決しようとする課題】この図６（ａ）に示す
ような高電圧発生回路を用いれば、１個の高電圧発生回
路で正と負の高電圧を切り替えて出力することができる
ため、図５の構成に比較すれば占有面積が低減でき、チ
ップサイズを縮小する上では有利となる。しかしなが
ら、この図６の回路では、正と負の高電圧は選択的に出
力されるものであるため、正負の高電圧を同時に必要と
する場合には適用できず、その場合には図５の回路と同
様に複数の高電圧発生回路をチップ上に備える必要があ
った。このために、チップ内部に占める高電圧発生回路
の面積の割合が増大し、チップサイズも増大するという
問題がある。なお、最近では半導体メモリ装置の低消費
電力化の要求に伴い、電源電圧を低下させる必要が生じ
ている。しかしながら、高電圧発生回路では電源電圧を
下げるとクロックの振幅電圧も小さくなるので出力も低
下されることになり、要求する高電圧を実現するために
は、高電圧発生回路の面積がさらに増大し、これによ
り、チップサイズも増大するという問題もあった。
ような高電圧発生回路を用いれば、１個の高電圧発生回
路で正と負の高電圧を切り替えて出力することができる
ため、図５の構成に比較すれば占有面積が低減でき、チ
ップサイズを縮小する上では有利となる。しかしなが
ら、この図６の回路では、正と負の高電圧は選択的に出
力されるものであるため、正負の高電圧を同時に必要と
する場合には適用できず、その場合には図５の回路と同
様に複数の高電圧発生回路をチップ上に備える必要があ
った。このために、チップ内部に占める高電圧発生回路
の面積の割合が増大し、チップサイズも増大するという
問題がある。なお、最近では半導体メモリ装置の低消費
電力化の要求に伴い、電源電圧を低下させる必要が生じ
ている。しかしながら、高電圧発生回路では電源電圧を
下げるとクロックの振幅電圧も小さくなるので出力も低
下されることになり、要求する高電圧を実現するために
は、高電圧発生回路の面積がさらに増大し、これによ
り、チップサイズも増大するという問題もあった。
【０００９】本発明の目的は、半導体メモリ装置に要求
される正と負の高電圧を１つの高電圧発生回路を用いて
選択的に、かつ同時に出力することを可能とし、これに
よりチップサイズの縮小を可能とした高電圧発生回路を
提供することにある。
される正と負の高電圧を１つの高電圧発生回路を用いて
選択的に、かつ同時に出力することを可能とし、これに
よりチップサイズの縮小を可能とした高電圧発生回路を
提供することにある。
【００１０】
【課題を解決するための手段】本発明は、複数個の回路
構成部を縦続接続した電荷転送型の高電圧発生回路にお
いて、各回路構成部の接続点である複数のノードのう
ち、電位が最も低くなるノードを第１のスイッチを介し
て第１の電圧源に接続し、電位が最も高くなるノードを
第２のスイッチを介して第２の電圧源に接続し、適当な
中間のノードを第３のスイッチとして第３の電源に接続
し、これら第１ないし第３のスイッチを選択的に制御し
て前記各ノードから正または負の電圧を選択的または同
時に出力するように構成したことを特徴とする。すなわ
ち、第１のスイッチをオンし第２のスイッチをオフし第
３のスイッチをオフして電位が最も高くなるノードから
正の高電圧を出力し、第２のスイッチをオンし第１のス
イッチをオフし第３のスイッチをオフして電位が最も低
くなるノードから負の高電圧を出力し、第３のスイッチ
をオンし第１のスイッチをオフし第２のスイッチをオフ
して電位が最も高くなるノードから正の高電圧を、電位
がもっとも低くなるノードから負の高電圧をそれぞれ出
力する。また、この場合、各ノードに対して入力される
クロックの振幅を制御するクロック切替回路を備え、あ
るいはクロックの周波数を制御するクロック切替回路を
備えることが好ましい。
構成部を縦続接続した電荷転送型の高電圧発生回路にお
いて、各回路構成部の接続点である複数のノードのう
ち、電位が最も低くなるノードを第１のスイッチを介し
て第１の電圧源に接続し、電位が最も高くなるノードを
第２のスイッチを介して第２の電圧源に接続し、適当な
中間のノードを第３のスイッチとして第３の電源に接続
し、これら第１ないし第３のスイッチを選択的に制御し
て前記各ノードから正または負の電圧を選択的または同
時に出力するように構成したことを特徴とする。すなわ
ち、第１のスイッチをオンし第２のスイッチをオフし第
３のスイッチをオフして電位が最も高くなるノードから
正の高電圧を出力し、第２のスイッチをオンし第１のス
イッチをオフし第３のスイッチをオフして電位が最も低
くなるノードから負の高電圧を出力し、第３のスイッチ
をオンし第１のスイッチをオフし第２のスイッチをオフ
して電位が最も高くなるノードから正の高電圧を、電位
がもっとも低くなるノードから負の高電圧をそれぞれ出
力する。また、この場合、各ノードに対して入力される
クロックの振幅を制御するクロック切替回路を備え、あ
るいはクロックの周波数を制御するクロック切替回路を
備えることが好ましい。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態を示
す回路図であり、図５及び図６に示した回路と同様に、
複数の回路構成部を縦続接続した電荷転送型の高電圧発
生回路として構成されている。すなわち、ＭＯＳトラン
ジスタＭ４１〜Ｍ４５とキャパシタＣ４１〜Ｃ４５でそ
れぞれ回路構成部を構成しており、各ＭＯＳトランジス
タＭ４１〜Ｍ４５はゲートとソースが接続され、ドレイ
ンがノードＮ４１〜Ｎ４５に接続される。また、キャパ
シタＣ４１〜Ｃ４５は、１つおきにクロックＣＬＫ２，
ＣＬＫ１に接続される。なお、ノードＮ４５にはさらに
１つのＭＯＳトランジスタＭ４６のゲートとソースが接
続されている。
参照して説明する。図１は本発明の第１の実施形態を示
す回路図であり、図５及び図６に示した回路と同様に、
複数の回路構成部を縦続接続した電荷転送型の高電圧発
生回路として構成されている。すなわち、ＭＯＳトラン
ジスタＭ４１〜Ｍ４５とキャパシタＣ４１〜Ｃ４５でそ
れぞれ回路構成部を構成しており、各ＭＯＳトランジス
タＭ４１〜Ｍ４５はゲートとソースが接続され、ドレイ
ンがノードＮ４１〜Ｎ４５に接続される。また、キャパ
シタＣ４１〜Ｃ４５は、１つおきにクロックＣＬＫ２，
ＣＬＫ１に接続される。なお、ノードＮ４５にはさらに
１つのＭＯＳトランジスタＭ４６のゲートとソースが接
続されている。
【００１２】さらに、この実施形態では、ＭＯＳトラン
ジスタＭ４１のゲートとソースが接続されて電位が最も
低くなるノードＮ４０が出力ＶＢＢとされ、電位が最も
高くなるノードＮ４６が出力ＶＰＰとされる。そして、
ノードＮ４０にはチップ供給電源電圧ＶＣＣがスイッチ
ＳＷ１を介して接続され、ノードＮ４６には接地レベル
ＧＮＤが同じくスイッチＳＷ２を介して接続され、適当
な中間ノードＮ４３にはチップ供給電源電圧ＶＣＣがス
イッチＳＷ３を介して接続されている。そして、これら
３つのスイッチはそれぞれ個別にオン、オフ制御され、
この制御により出力ＶＰＰと出力ＶＢＢを切り替えて用
いるようにしている。
ジスタＭ４１のゲートとソースが接続されて電位が最も
低くなるノードＮ４０が出力ＶＢＢとされ、電位が最も
高くなるノードＮ４６が出力ＶＰＰとされる。そして、
ノードＮ４０にはチップ供給電源電圧ＶＣＣがスイッチ
ＳＷ１を介して接続され、ノードＮ４６には接地レベル
ＧＮＤが同じくスイッチＳＷ２を介して接続され、適当
な中間ノードＮ４３にはチップ供給電源電圧ＶＣＣがス
イッチＳＷ３を介して接続されている。そして、これら
３つのスイッチはそれぞれ個別にオン、オフ制御され、
この制御により出力ＶＰＰと出力ＶＢＢを切り替えて用
いるようにしている。
【００１３】次に、この第１の実施形態の高電圧発生回
路の動作について図２の波形図を参照して説明する。ク
ロックＣＬＫ１およびＣＬＫ２が入力され、高電圧発生
回路が動作しているとき、Ｎ４０に接続されたスイッチ
ＳＷ１がオンになるとともにＮ４６に接続されたスイッ
チＳＷ２がオフになり、さらにＮ４３に接続されたスイ
ッチＳＷ３がオフになると、高電圧発生回路において電
圧が上昇する方向にある出力ＶＰＰには正の高電圧が出
力される。また、クロックＣＬＫ１およびＣＬＫ２が高
電圧発生回路に入力されて動作しているとき、Ｎ４６に
接続されたスイッチＳＷ２がオンになるとともにＮ４０
に接続されたスイッチＳＷ１がオフになり、さらにＮ４
３に接続されたスイッチＳＷ３がオフになると、高電圧
発生回路により電圧が下がる方向にある出力ＶＢＢには
負の高電圧が出力される。また、クロックＣＬＫ１及び
ＣＬＫ２が入力されて高電圧発生回路が動作していると
き、Ｎ４３に接続されたスイッチＳＷ３がオンになると
ともにＮ４０に接続されたスイッチＳＷ１がオフにな
り、さらにＮ４６に接続されたスイッチＳＷ２がオフに
なると、電圧が上がる方向にある出力ＶＰＰには正の高
電圧が、電圧が下がる方向にある出力ＶＢＢには負の高
電圧が同時に出力される。
路の動作について図２の波形図を参照して説明する。ク
ロックＣＬＫ１およびＣＬＫ２が入力され、高電圧発生
回路が動作しているとき、Ｎ４０に接続されたスイッチ
ＳＷ１がオンになるとともにＮ４６に接続されたスイッ
チＳＷ２がオフになり、さらにＮ４３に接続されたスイ
ッチＳＷ３がオフになると、高電圧発生回路において電
圧が上昇する方向にある出力ＶＰＰには正の高電圧が出
力される。また、クロックＣＬＫ１およびＣＬＫ２が高
電圧発生回路に入力されて動作しているとき、Ｎ４６に
接続されたスイッチＳＷ２がオンになるとともにＮ４０
に接続されたスイッチＳＷ１がオフになり、さらにＮ４
３に接続されたスイッチＳＷ３がオフになると、高電圧
発生回路により電圧が下がる方向にある出力ＶＢＢには
負の高電圧が出力される。また、クロックＣＬＫ１及び
ＣＬＫ２が入力されて高電圧発生回路が動作していると
き、Ｎ４３に接続されたスイッチＳＷ３がオンになると
ともにＮ４０に接続されたスイッチＳＷ１がオフにな
り、さらにＮ４６に接続されたスイッチＳＷ２がオフに
なると、電圧が上がる方向にある出力ＶＰＰには正の高
電圧が、電圧が下がる方向にある出力ＶＢＢには負の高
電圧が同時に出力される。
【００１４】したがって、一つの高電圧発生回路であり
ながら、３つのスイッチＳＷ１〜ＳＷ３のオン、オフを
選択的に制御することにより、正の高電圧のみ、負の高
電圧のみ、正と負の高電圧両方を切り替えて出力するこ
とが可能となる。これにより、半導体メモリ装置に適用
したときに、正と負の高電圧が選択的にあるいは同時に
必要とされる場合でも、高電圧回路の占有面積を低減
し、チップサイズの縮小が可能となる。また、半導体メ
モリ装置の低消費電力化の要求に伴って電源電圧を低下
させた場合に、クロックの振幅電圧の低下に対応して高
電圧発生回路の面積を増大することが要求される場合で
も、そのチップサイズの増大を最小限に抑制することが
可能となる。
ながら、３つのスイッチＳＷ１〜ＳＷ３のオン、オフを
選択的に制御することにより、正の高電圧のみ、負の高
電圧のみ、正と負の高電圧両方を切り替えて出力するこ
とが可能となる。これにより、半導体メモリ装置に適用
したときに、正と負の高電圧が選択的にあるいは同時に
必要とされる場合でも、高電圧回路の占有面積を低減
し、チップサイズの縮小が可能となる。また、半導体メ
モリ装置の低消費電力化の要求に伴って電源電圧を低下
させた場合に、クロックの振幅電圧の低下に対応して高
電圧発生回路の面積を増大することが要求される場合で
も、そのチップサイズの増大を最小限に抑制することが
可能となる。
【００１５】図３は本発明の第２の実施形態の回路図で
ある。この第２の実施形態では、第１の実施形態に比較
して、クロックを入力するチャージポンプのキャパシタ
の手前にクロック切替回路ＣＳＷを設けている点で構成
が相違し、その他の構成が同じ部分には同一符号を付し
ている。このクロック切替回路ＣＳＷは、クロックＣＬ
ＫＰ１，ＣＬＫＰ２，ＣＬＫＮ１，ＣＬＫＮ２の各振幅
を任意の異なる振幅となるように切り替えることができ
るように構成されている。
ある。この第２の実施形態では、第１の実施形態に比較
して、クロックを入力するチャージポンプのキャパシタ
の手前にクロック切替回路ＣＳＷを設けている点で構成
が相違し、その他の構成が同じ部分には同一符号を付し
ている。このクロック切替回路ＣＳＷは、クロックＣＬ
ＫＰ１，ＣＬＫＰ２，ＣＬＫＮ１，ＣＬＫＮ２の各振幅
を任意の異なる振幅となるように切り替えることができ
るように構成されている。
【００１６】次に、この第２の実施形態の動作について
説明する。通常、ＥＥＰＲＯＭやフラッシュメモリなど
の半導体メモリ装置において、必要とされる正の高電圧
と負の高電圧の電圧値の絶対値は必ずしも一致しない。
第１の実施形態の高電圧発生回路では、通常、一段当た
りクロック振幅電圧からダイオードとして働くＭＯＳト
ランジスタのしきい値を引いた分だけ電圧が上昇され、
あるいは低下されるので、理想的には正の高電圧のみを
出力したときの正の高電圧ＶＰＰと負の高電圧のみを出
力したときの負の高電圧ＶＢＢの絶対値はほぼ一致す
る。このため、第１の実施形態の回路では要求する正の
高電圧と負の高電圧の電圧値の絶対値が異なる場合には
使用できない。また、正と負の高電圧両方を出力すると
きでも、スイッチＳＷ３を境としたスイッチＳＷ２側の
回路構成部の段数によって、正の高電圧ＶＰＰが決ま
り、スイッチＳＷ３を境としたスイッチＳＷ１側の回路
構成部の段数によって負の高電圧ＶＢＢが決まるので、
それ以外の正と負の高電圧の組み合わせを得ることがで
きない。
説明する。通常、ＥＥＰＲＯＭやフラッシュメモリなど
の半導体メモリ装置において、必要とされる正の高電圧
と負の高電圧の電圧値の絶対値は必ずしも一致しない。
第１の実施形態の高電圧発生回路では、通常、一段当た
りクロック振幅電圧からダイオードとして働くＭＯＳト
ランジスタのしきい値を引いた分だけ電圧が上昇され、
あるいは低下されるので、理想的には正の高電圧のみを
出力したときの正の高電圧ＶＰＰと負の高電圧のみを出
力したときの負の高電圧ＶＢＢの絶対値はほぼ一致す
る。このため、第１の実施形態の回路では要求する正の
高電圧と負の高電圧の電圧値の絶対値が異なる場合には
使用できない。また、正と負の高電圧両方を出力すると
きでも、スイッチＳＷ３を境としたスイッチＳＷ２側の
回路構成部の段数によって、正の高電圧ＶＰＰが決ま
り、スイッチＳＷ３を境としたスイッチＳＷ１側の回路
構成部の段数によって負の高電圧ＶＢＢが決まるので、
それ以外の正と負の高電圧の組み合わせを得ることがで
きない。
【００１７】これに対し、第２の実施形態では、例えば
図４（ａ）に示すように、正の高電圧を発生する際に
は、その電圧値に最適なクロック振幅ＶＣＬＫＰをもつ
クロックＣＬＫＰ１，ＣＬＫＰ２を入力し、負の正電圧
を発生する際には、その電圧値に最適なクロック振幅Ｖ
ＣＬＫＮをもつクロックＣＬＫＮ１，ＣＬＫＮ２を入力
することにより、各出力ＶＰＰ，ＶＢＢをそれぞれ発生
でき、結局１つの高電圧発生回路で電圧値の絶対値が異
なる正の高電圧と負の高電圧を出力することができる。
また、正と負の高電圧を同時に出力するときには、スイ
ッチＳＷ１３を境にスイッチＳＷ１２側のキャパシタＣ
３３，Ｃ３４，Ｃ３５には、必要な正の高電圧を得るの
に最適なクロック振幅ＶＣＬＫＰをもつクロックＣＬＫ
Ｐ１，ＣＬＫＰ２を入力し、スイッチＳＷ１３を境にス
イッチＳＷ１１側のキャパシタＣ３１，Ｃ３２には、必
要な負の高電圧を得るのに最適なクロック振幅ＶＣＬＫ
ＮをもつクロックＣＬＫＮ１，ＣＬＫＮ２を入力するこ
とにより、１つの高電圧発生回路で最適な正と負の高電
圧を同時に出力できる。
図４（ａ）に示すように、正の高電圧を発生する際に
は、その電圧値に最適なクロック振幅ＶＣＬＫＰをもつ
クロックＣＬＫＰ１，ＣＬＫＰ２を入力し、負の正電圧
を発生する際には、その電圧値に最適なクロック振幅Ｖ
ＣＬＫＮをもつクロックＣＬＫＮ１，ＣＬＫＮ２を入力
することにより、各出力ＶＰＰ，ＶＢＢをそれぞれ発生
でき、結局１つの高電圧発生回路で電圧値の絶対値が異
なる正の高電圧と負の高電圧を出力することができる。
また、正と負の高電圧を同時に出力するときには、スイ
ッチＳＷ１３を境にスイッチＳＷ１２側のキャパシタＣ
３３，Ｃ３４，Ｃ３５には、必要な正の高電圧を得るの
に最適なクロック振幅ＶＣＬＫＰをもつクロックＣＬＫ
Ｐ１，ＣＬＫＰ２を入力し、スイッチＳＷ１３を境にス
イッチＳＷ１１側のキャパシタＣ３１，Ｃ３２には、必
要な負の高電圧を得るのに最適なクロック振幅ＶＣＬＫ
ＮをもつクロックＣＬＫＮ１，ＣＬＫＮ２を入力するこ
とにより、１つの高電圧発生回路で最適な正と負の高電
圧を同時に出力できる。
【００１８】また、第３の実施形態として、図３に示し
た高電圧発生回路のクロック切替回路ＣＳＷとして、各
クロックの周波数を任意に設定することが可能なクロッ
ク周波数切替回路で構成してもよい。そして、図４
（ｂ）のように、正の高電圧を発生する際には、その電
圧値に最適なクロック周波数ＴＣＹＣＰをもつクロック
ＣＬＫＰ１，ＣＬＫＰ２を入力し、負の正電圧を発生す
る際には、その電圧値に最適なクロック周波数ＴＣＹＣ
ＮをもつクロックＣＬＫＮ１，ＣＬＫＮ２を入力するこ
とにより、１つの高電圧発生回路で電圧値の絶対値が異
なる正の高電圧と負の高電圧を出力することができる。
また、正と負の高電圧を同時に出力するときには、スイ
ッチＳＷ１３を境にスイッチＳＷ１２側のキャパシタＣ
３３，Ｃ３４，Ｃ３５には、必要な正の高電圧を得るの
に最適なクロック周波数を持つクロックＣＬＫＰ１，Ｃ
ＬＫＰ２を入力し、スイッチＳＷ１３を境にスイッチＳ
Ｗ１１側のキャパシタＣ３１，Ｃ３２には、必要な負の
高電圧を得るのに最適なクロック周波数をもつクロック
ＣＬＫＮ１，ＣＬＫＮ２を入力することにより、１つの
高電圧発生回路で最適な正と負の高電圧を同時に出力で
きる。
た高電圧発生回路のクロック切替回路ＣＳＷとして、各
クロックの周波数を任意に設定することが可能なクロッ
ク周波数切替回路で構成してもよい。そして、図４
（ｂ）のように、正の高電圧を発生する際には、その電
圧値に最適なクロック周波数ＴＣＹＣＰをもつクロック
ＣＬＫＰ１，ＣＬＫＰ２を入力し、負の正電圧を発生す
る際には、その電圧値に最適なクロック周波数ＴＣＹＣ
ＮをもつクロックＣＬＫＮ１，ＣＬＫＮ２を入力するこ
とにより、１つの高電圧発生回路で電圧値の絶対値が異
なる正の高電圧と負の高電圧を出力することができる。
また、正と負の高電圧を同時に出力するときには、スイ
ッチＳＷ１３を境にスイッチＳＷ１２側のキャパシタＣ
３３，Ｃ３４，Ｃ３５には、必要な正の高電圧を得るの
に最適なクロック周波数を持つクロックＣＬＫＰ１，Ｃ
ＬＫＰ２を入力し、スイッチＳＷ１３を境にスイッチＳ
Ｗ１１側のキャパシタＣ３１，Ｃ３２には、必要な負の
高電圧を得るのに最適なクロック周波数をもつクロック
ＣＬＫＮ１，ＣＬＫＮ２を入力することにより、１つの
高電圧発生回路で最適な正と負の高電圧を同時に出力で
きる。
【００１９】以上、第１から第３の実施形態において、
ダイオードとキャパシタにより構成され２相のクロック
を用いた高電圧発生回路により本発明の説明をしてきた
が、本発明では特にこれにこだわるものではなく、さら
に他のどのような電荷転送型の高電圧発生回路において
も同様に用いることができる。
ダイオードとキャパシタにより構成され２相のクロック
を用いた高電圧発生回路により本発明の説明をしてきた
が、本発明では特にこれにこだわるものではなく、さら
に他のどのような電荷転送型の高電圧発生回路において
も同様に用いることができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、高
電圧発生回路の出力を電圧が最も高くなるノード、電圧
が最も低くなるノード、その中間のノードのそれぞれに
スイッチを介して電圧源に接続しているので、これらの
スイッチを選択的にオン、オフ制御することで、各ノー
ドから正の高電圧、負の高電圧を選択的、あるいは同時
に出力させることができる。また、入力するクロックの
振幅と周波数を切り替えることで、任意の高電圧を出力
することができる。これにより、１つの回路で種々の高
電圧を出力することが可能となり、種々の電圧が要求さ
れるチップに適用される場合でも、チップ内に占める高
電圧発生回路の面積を大幅に低減することができ、チッ
プサイズの縮小が実現できる効果がある。
電圧発生回路の出力を電圧が最も高くなるノード、電圧
が最も低くなるノード、その中間のノードのそれぞれに
スイッチを介して電圧源に接続しているので、これらの
スイッチを選択的にオン、オフ制御することで、各ノー
ドから正の高電圧、負の高電圧を選択的、あるいは同時
に出力させることができる。また、入力するクロックの
振幅と周波数を切り替えることで、任意の高電圧を出力
することができる。これにより、１つの回路で種々の高
電圧を出力することが可能となり、種々の電圧が要求さ
れるチップに適用される場合でも、チップ内に占める高
電圧発生回路の面積を大幅に低減することができ、チッ
プサイズの縮小が実現できる効果がある。
【図１】本発明の第１の実施形態の高電圧発生回路の回
路図である。
路図である。
【図２】図１の動作を説明するための波形図である。
【図３】本発明の第２の実施形態及び第３の実施形態の
高電圧発生回路の回路図である。
高電圧発生回路の回路図である。
【図４】第２の実施形態及び第３の実施形態におけるそ
れぞれのクロックの波形図である。
れぞれのクロックの波形図である。
【図５】従来の高電圧発生回路の回路図とそのクロック
波形図である。
波形図である。
【図６】従来の高電圧発生回路の改善された回路図とそ
の波形図である。
の波形図である。
Ｍ４１〜Ｍ４６ ＭＯＳトランジスタ Ｃ４１〜Ｃ４５ キャパシタ ＳＷ１〜ＳＷ３ スイッチ ＣＳＷ クロック切替回路
Claims (5)
- 【請求項１】 複数個の回路構成部を縦続接続し、これ
ら回路構成部の接続点であるノードに対してクロックを
入力させる電荷転送型の高電圧発生回路において、前記
複数のノードのうち、電位が最も低くなるノードを第１
のスイッチを介して第１の電圧源に接続し、電位が最も
高くなるノードを第２のスイッチを介して第２の電圧源
に接続し、適当な中間のノードを第３のスイッチとして
第３の電源に接続し、これら第１ないし第３のスイッチ
を選択的に制御して前記各ノードから正または負の電圧
を選択的または同時に出力するように構成したことを特
徴とする高電圧発生回路。 - 【請求項２】 第１のスイッチをオンし第２のスイッチ
をオフし第３のスイッチをオフして電位が最も高くなる
ノードから正の高電圧を出力し、第２のスイッチをオン
し第１のスイッチをオフし第３のスイッチをオフして電
位が最も低くなるノードから負の高電圧を出力し、第３
のスイッチをオンし第１のスイッチをオフし第２のスイ
ッチをオフして電位が最も高くなるノードから正の高電
圧を、電位がもっとも低くなるノードから負の高電圧を
それぞれ出力する請求項１の高電圧発生回路。 - 【請求項３】 第１の電圧源をチップ供給電源電圧、第
２の電圧源を接地レベル、第３の電圧源をチップ供給電
源電圧と接地レベルの間の適当な電圧とする請求項２の
高電圧発生回路。 - 【請求項４】 各ノードに対して入力されるクロックの
振幅を制御するクロック切替回路を備える請求項１ない
し３のいずれかの高電圧発生回路。 - 【請求項５】 各ノードに対して入力されるクロックの
周波数を制御するクロック切替回路を備える請求項１な
いし３のいずれかの高電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21562796A JP2845206B2 (ja) | 1996-08-15 | 1996-08-15 | 高電圧発生回路 |
| US08/910,171 US5831844A (en) | 1996-08-15 | 1997-08-13 | High voltage generating circuit able to generate positive high voltage and negative high voltage at the same time |
| KR1019970039451A KR100284864B1 (ko) | 1996-08-15 | 1997-08-14 | 정 고전압과 부 고전압을 동시에 발생할 수 있는 고전압 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21562796A JP2845206B2 (ja) | 1996-08-15 | 1996-08-15 | 高電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1066330A true JPH1066330A (ja) | 1998-03-06 |
| JP2845206B2 JP2845206B2 (ja) | 1999-01-13 |
Family
ID=16675542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21562796A Expired - Fee Related JP2845206B2 (ja) | 1996-08-15 | 1996-08-15 | 高電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5831844A (ja) |
| JP (1) | JP2845206B2 (ja) |
| KR (1) | KR100284864B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208290A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | チャージポンプ回路およびこれを用いた不揮発性メモリの動作方法 |
| KR100615082B1 (ko) * | 1999-11-12 | 2006-08-22 | 삼성전자주식회사 | 고전압 발생장치 |
| KR100621611B1 (ko) * | 1999-05-10 | 2006-09-06 | 삼성전자주식회사 | 반도체 장치의 고전압 발생 회로 |
| JP2010515423A (ja) * | 2006-12-31 | 2010-05-06 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | 複極性可逆型チャージポンプ回路および関連する方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW382146B (en) * | 1998-06-19 | 2000-02-11 | United Microeletronics Corp | Semiconductor step-down voltage device having low power consumption |
| US5982224A (en) * | 1998-09-22 | 1999-11-09 | Samsung Electronics Co., Ltd. | Low-power charge pump circuit having reduced body effect |
| JP3476384B2 (ja) | 1999-07-08 | 2003-12-10 | Ｎｅｃマイクロシステム株式会社 | 昇圧回路とその制御方法 |
| JP2001145334A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | 昇圧回路 |
| KR100353538B1 (ko) * | 2000-10-24 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체 장치의 전압 발생 조절 회로 |
| DE10107658A1 (de) * | 2001-02-19 | 2002-05-23 | Infineon Technologies Ag | Ladungspumpenanordnung zur Erzeugung positiver und negativer Ausgangsspannungen |
| JP4336489B2 (ja) * | 2002-11-18 | 2009-09-30 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| GB0301077D0 (en) * | 2003-01-17 | 2003-02-19 | Koninkl Philips Electronics Nv | A charge pump circuit |
| EP1588475A1 (en) | 2003-01-17 | 2005-10-26 | Koninklijke Philips Electronics N.V. | A charge pump circuit |
| JP4867657B2 (ja) * | 2006-12-28 | 2012-02-01 | ソニー株式会社 | 電圧供給回路、表示装置、および電子機器、並びに電圧供給方法 |
| CN101488709B (zh) * | 2009-02-13 | 2011-01-12 | 中国航天时代电子公司第七七一研究所 | 一种基于pdsoi工艺的电荷泵电路 |
| US9698685B2 (en) | 2013-03-14 | 2017-07-04 | University Of Virginia Patent Foundation | Methods and apparatus for a single inductor multiple output (SIMO) DC-DC converter circuit |
| US9450493B2 (en) * | 2013-09-04 | 2016-09-20 | Canon Kabushiki Kaisha | Voltage generating apparatus for stably controlling voltage |
| JP2016009938A (ja) * | 2014-06-23 | 2016-01-18 | 株式会社東芝 | 正負電位生成回路 |
| EP3376502A3 (en) * | 2017-02-22 | 2019-01-16 | Samsung Electronics Co., Ltd. | Voltage generation circuit and semiconductor device including same |
| US10312791B1 (en) * | 2018-07-02 | 2019-06-04 | National Chiao Tung University | Negative high-voltage generation device with multi-stage selection |
| US10658011B2 (en) * | 2018-07-16 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Voltage generating system, voltage generating circuit and associated method |
| US10707749B2 (en) * | 2018-07-31 | 2020-07-07 | Samsung Electronics Co., Ltd. | Charge pump, and high voltage generator and flash memory device having the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4485433A (en) * | 1982-12-22 | 1984-11-27 | Ncr Corporation | Integrated circuit dual polarity high voltage multiplier for extended operating temperature range |
| NL8702734A (nl) * | 1987-11-17 | 1989-06-16 | Philips Nv | Spanningsvermenigvuldigschakeling en gelijkrichtelement. |
| IT1221261B (it) * | 1988-06-28 | 1990-06-27 | Sgs Thomson Microelectronics | Moltiplicatore di tensione omos |
| JP2805210B2 (ja) * | 1989-06-09 | 1998-09-30 | 日本テキサス・インスツルメンツ株式会社 | 昇圧回路 |
| EP0631369A1 (en) * | 1993-06-21 | 1994-12-28 | STMicroelectronics S.r.l. | Voltage multiplier for high output current with a stabilized output voltage |
-
1996
- 1996-08-15 JP JP21562796A patent/JP2845206B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-13 US US08/910,171 patent/US5831844A/en not_active Expired - Lifetime
- 1997-08-14 KR KR1019970039451A patent/KR100284864B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621611B1 (ko) * | 1999-05-10 | 2006-09-06 | 삼성전자주식회사 | 반도체 장치의 고전압 발생 회로 |
| KR100615082B1 (ko) * | 1999-11-12 | 2006-08-22 | 삼성전자주식회사 | 고전압 발생장치 |
| JP2002208290A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | チャージポンプ回路およびこれを用いた不揮発性メモリの動作方法 |
| JP2010515423A (ja) * | 2006-12-31 | 2010-05-06 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | 複極性可逆型チャージポンプ回路および関連する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100284864B1 (ko) | 2001-03-15 |
| US5831844A (en) | 1998-11-03 |
| KR19980018786A (ko) | 1998-06-05 |
| JP2845206B2 (ja) | 1999-01-13 |
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