JP2009042230A - 試験装置 - Google Patents
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Abstract
【課題】受信回路のジッタ耐性を精度よく測定することができる。
【解決手段】送信回路が出力する送信信号にジッタを印加して、受信回路に入力することにより、受信回路のジッタ耐性を試験する試験装置であって、送信回路が出力する送信信号のジッタを測定する送信側ジッタ測定部と、送信回路が出力する送信信号にジッタを印加して、受信回路に入力するジッタ印加部と、受信回路が検出した送信信号の論理値と、予め定められた期待値とが一致するか否かを、ジッタ印加部が送信信号に印加するジッタの振幅毎に判定し、送信信号の論理値が期待値と一致するジッタの振幅範囲を測定するジッタ範囲測定部と、送信側ジッタ測定部が測定した送信信号のジッタと、ジッタ範囲測定部が測定したジッタの振幅範囲とに基づいて、受信回路のジッタ耐性を算出するジッタ耐性測定部とを備える試験装置を提供する。
【選択図】図1
【解決手段】送信回路が出力する送信信号にジッタを印加して、受信回路に入力することにより、受信回路のジッタ耐性を試験する試験装置であって、送信回路が出力する送信信号のジッタを測定する送信側ジッタ測定部と、送信回路が出力する送信信号にジッタを印加して、受信回路に入力するジッタ印加部と、受信回路が検出した送信信号の論理値と、予め定められた期待値とが一致するか否かを、ジッタ印加部が送信信号に印加するジッタの振幅毎に判定し、送信信号の論理値が期待値と一致するジッタの振幅範囲を測定するジッタ範囲測定部と、送信側ジッタ測定部が測定した送信信号のジッタと、ジッタ範囲測定部が測定したジッタの振幅範囲とに基づいて、受信回路のジッタ耐性を算出するジッタ耐性測定部とを備える試験装置を提供する。
【選択図】図1
Description
本発明は試験装置に関する。特に本発明は、送信回路が出力する送信信号にジッタを印加して、受信回路に入力することにより、前記受信回路のジッタ耐性を試験する試験装置に関する。
半導体回路等の被試験デバイスの試験として、被試験デバイスのジッタ耐性を測定する試験が知られている。当該試験は、被試験デバイスへの入力信号に印加するジッタ振幅を変化させ、被試験デバイスが正常に動作できるジッタ振幅の範囲を測定することにより、被試験デバイスのジッタ耐性を試験する。
また、上述した試験を、SerDes回路のループバック試験に適用する技術が知られている(例えば、特許文献1参照)。当該試験では、SerDes回路の送信器Txが出力する信号に、ジッタ手段で様々な振幅のジッタを印加して、SerDes回路の受信器Rxに入力する。受信器Rxが正常に動作するときの、ジッタ印加量の範囲から、受信器Rxのジッタ耐性を測定できる。
米国特許第7,017,087号明細書
このとき、ジッタ耐性を精度よく測定するには、受信器Rxに入力される信号に含まれるジッタ量を精度よく制御することが好ましい。しかし、受信器Rxに入力される信号には、ジッタ印加手段により印加するジッタに加え、送信器Tx等において生じるジッタが含まれる。
このため、従来の試験では、送信器Tx等において生じたジッタにより、ジッタ耐性の測定値に誤差が生じてしまう。また、送信器Tx等において生じるジッタを制御することも考えられるが、送信器Tx等において生じるジッタを精度よく制御することは困難である。
そこで本明細書に含まれる技術革新(イノベーション)においては、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
即ち、本明細書に含まれるイノベーションに関連する側面による装置の一つの例によると、送信回路が出力する送信信号にジッタを印加して、受信回路に入力することにより、受信回路のジッタ耐性を試験する試験装置であって、送信回路が出力する送信信号のジッタを測定する送信側ジッタ測定部と、送信回路が出力する送信信号にジッタを印加して、受信回路に入力するジッタ印加部と、受信回路が検出した送信信号の論理値と、予め定められた期待値とが一致するか否かを、ジッタ印加部が送信信号に印加するジッタの振幅毎に判定し、送信信号の論理値が期待値と一致するジッタの振幅範囲を測定するジッタ範囲測定部と、送信側ジッタ測定部が測定した送信信号のジッタと、ジッタ範囲測定部が測定したジッタの振幅範囲とに基づいて、受信回路のジッタ耐性を算出するジッタ耐性測定部とを備える試験装置を提供する。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本発明の一つの実施形態に係る、試験装置100の構成の一例を示す図である。試験装置100は、送信回路210が出力する送信信号に所定の振幅のジッタを印加して、受信回路220に入力することにより、受信回路220のジッタ耐性を試験する。
本例の送信回路210および受信回路220は、同一のチップに設けられる。例えば送信回路210および受信回路220は、SerDes回路等の被試験デバイス200の送信回路210および受信回路220である。本例の試験装置100は、SerDes回路のループバック試験において、ループバック信号にジッタを印加する。
試験装置100は、ジッタ印加回路120、送信側ジッタ測定部102、ジッタ範囲測定部104、ジッタ耐性測定部106、および、送信側判定部108を備える。ジッタ印加回路120は、送信回路210が出力する送信信号に所定の振幅のジッタを印加して、受信回路220に入力する。
ジッタ範囲測定部104は、受信回路220が正常に動作するジッタ範囲を測定する。ジッタ印加回路120は、送信信号に印加するジッタ振幅を徐々に変化させる。ジッタ範囲測定部104は、受信回路220の解析部等が検出する送信信号の論理値と、予め定められた期待値とが一致するか否かを、ジッタ印加回路120が印加するジッタ振幅毎に判定する。これによりジッタ範囲測定部104は、送信信号の論理値が期待値と一致する、ジッタの振幅範囲を測定する。
ジッタ印加回路120は、レベル比較部122、ジッタ印加部130、および、ドライバ部140を備える。レベル比較部122は、送信回路210が出力する送信信号を受け取り、送信信号の信号レベルと、予め設定される閾値レベルとを比較して、比較結果に応じた論理値を送信信号ST1として出力する。例えばレベル比較部122は、送信回路210が出力する送信信号の信号レベルが閾値レベルより大きい場合にH論理を出力して、送信信号の信号レベルが閾値レベルより小さい場合にL論理を出力する。
ジッタ印加部130は、レベル比較部122が出力する送信信号ST1に、所定の振幅のジッタJ1を印加する。ジッタ印加部130は、可変遅延回路132および信号源134を有する。
可変遅延回路132は、送信信号ST1を遅延させた送信信号ST2を出力する。信号源134は、送信信号ST2に印加すべきジッタJ1に応じて、可変遅延回路132における遅延量を制御する。例えば、可変遅延回路132における遅延量を、ピークツゥピーク値がAとなるように変動させることにより、振幅Aのジッタを送信信号ST2に印加することができる。
また、信号源134は、可変遅延回路132に生じさせるジッタ振幅を変更可能に設けられる。信号源134は、ジッタ範囲測定部104から当該ジッタ振幅における判定を行った旨の通知を受けた場合に、ジッタ振幅を変更してよい。
可変遅延回路132は、送信信号ST2を、ドライバ部140を介して受信回路220に入力する。ドライバ部140は、受け取った送信信号ST2のエッジタイミングを変化させずに、受信回路220に入力する。
ドライバ部140が受信回路220に入力される送信信号ST2には、ジッタ印加部130が印加したジッタJ1に加え、送信回路210において生じたジッタJ0が含まれる。このため、ジッタ範囲測定部104が測定したジッタ範囲には、送信回路210において生じたジッタJ0に応じた誤差が含まれる。
送信側ジッタ測定部102は、送信回路210が出力する送信信号のジッタを測定する。本例の送信側ジッタ測定部102は、レベル比較部122が出力する送信信号ST1を受け取り、受け取った送信信号ST1のジッタの振幅値を測定する。送信側ジッタ測定部102は、送信信号ST1のジッタの振幅のピークツゥピーク値を測定してよく、RMS値を測定してもよい。送信側ジッタ測定部102は、公知のジッタ測定器を用いてよい。
ジッタ耐性測定部106は、ジッタ範囲測定部104が測定したジッタの振幅範囲と、送信側ジッタ測定部102が測定した送信信号のジッタの振幅値とに基づいて、受信回路220が正常に動作可能なジッタの振幅範囲(ジッタ耐性)を算出する。本例の受信回路220に入力される送信信号ST2に含まれるジッタJは、下式で表される。
J=J0+J1
ただし、J0は送信回路210で生じたジッタ、J1はジッタ印加部130が印加したジッタを示す。
ジッタ耐性測定部106は、ジッタ印加部130が印加したジッタJ1に基づいてジッタ範囲測定部104が測定したジッタの振幅範囲の上限値に、送信側ジッタ測定部102が測定したジッタJ0の振幅値を加算することにより、受信回路220のジッタ耐性を測定してよい。
送信側判定部108は、送信側ジッタ測定部102が測定したジッタの振幅値が、予め定められた範囲内であるか否かにより、送信回路210の良否を判定してよい。また試験装置100は、ジッタ耐性測定部106が測定したジッタ耐性が、予め定められた範囲内か否かにより、受信回路220の良否を判定してよい。また試験装置100は、送信回路210および受信回路220の双方が良品である場合に、被試験デバイス200を良品と判定してよい。
図2は、ジッタ印加回路120を伝送する送信信号ST1およびST2の波形の一例を示す図である。送信回路210から受け取る送信信号ST1には、送信回路210で生じたジッタJ0が含まれる。ジッタ範囲測定部104は、受信回路220が正常に動作できるジッタJ1の振幅範囲を測定するが、受信回路220には、J0+J1のジッタが印加される。
これに対し試験装置100は、ジッタ範囲測定部104が測定したジッタJ1の振幅範囲の上限値に、送信側ジッタ測定部102が測定したジッタJ0の振幅値を加算する。これにより、受信回路220に実際に入力されるジッタ振幅に基づいて、受信回路220のジッタ耐性を測定することができる。
図3は、試験装置100の他の構成例を示す図である。本例の試験装置100は、ジッタ印加回路120、送信側ジッタ測定部102、ジッタ耐性測定部106、および、送信側判定部108を備える。
ジッタ印加回路120は、図1に関連して説明したジッタ印加回路120と同一の構成を有する。ただしジッタ印加部130は、送信信号ST2に印加すべきジッタJの振幅から、送信回路210において生じたジッタJ0の振幅を減じた振幅のジッタJ1を、送信信号ST2に印加する。送信信号ST1には、送信回路210により既にジッタJ0が印加されているので、係る動作により、送信信号ST2に所定のジッタJを印加することができる。
送信側ジッタ測定部102および送信側判定部108は、図1に関連して説明した送信側ジッタ測定部102および送信側判定部108と同一であってよい。ただし、送信側ジッタ測定部102は、測定したジッタJ0の振幅値を、信号源134に通知してよい。信号源134は、生成すべきジッタとして設定されるジッタJの振幅から、ジッタJ0の振幅値を減算したジッタJ1を、送信信号ST2に印加する。
ジッタ耐性測定部106は、受信回路220の解析部等が検出する送信信号の論理値と、予め定められた期待値とが一致するか否かを、ジッタ印加部130に設定されるジッタJの振幅毎に判定する。本例の試験装置100においては、ジッタ印加部130に設定されるジッタJの振幅と、受信回路220に入力される送信信号ST2のジッタ振幅が一致する。このため、ジッタ耐性測定部106は、ジッタ印加部130に設定されるジッタの振幅から、受信回路220のジッタ耐性を測定することができる。
また、図1から図3において説明した送信側ジッタ測定部102は、送信回路210に、送信信号としてクロック信号を送信させてよい。例えば送信側ジッタ測定部102は、送信回路210のパターン発生器にクロックパターンを生成させてよい。これにより、送信信号のデータパターンに依存するジッタを排除できるので、送信信号の確定成分を低減して、ランダム成分の比率を上げることができる。
この場合、ジッタ印加部130は、送信回路210が出力する送信信号ST1にランダムジッタを印加する。これにより、送信回路210およびジッタ印加部130で生じるジッタが、ほぼランダムジッタとなる。このため、ジッタの振幅値を加減算することにより、受信回路220のジッタ耐性を精度よく測定できる。この場合、ジッタ耐性測定部106は、受信回路220のランダムジッタに対するジッタ耐性を測定する。
図4は、試験装置100の他の使用例を示す図である。本例の試験装置100の構成は、図1から図3において説明したいずれかの試験装置100と同一である。図4における測定回路110は、図1から図3において説明した送信側ジッタ測定部102、ジッタ範囲測定部104、ジッタ耐性測定部106、および送信側判定部108を有してよい。
本例のジッタ印加回路120は、送信回路210から受け取った送信信号にジッタを印加して、送信回路210とは異なるチップの受信回路220に入力する。例えば、ジッタ印加回路120は、第1の被試験デバイス200−1および第2の被試験デバイス200−2の間に設けられてよい。第1の被試験デバイス200−1および第2の被試験デバイス200−2は、それぞれ送信回路210および受信回路220を備えてよい。
ジッタ印加回路120は、第1の被試験デバイス200−1の送信回路210から送信信号を受け取り、当該送信信号にジッタを印加して、第2の被試験デバイス200−2の受信回路220に入力する。測定回路110は、第2の被試験デバイス200−2の受信回路220が検出した送信信号の論理値が、期待値と一致するか否か等を測定する。これにより、第2の被試験デバイス200−2の受信回路220のジッタ耐性を試験することができる。第1の被試験デバイス200−1は、送信回路210が予め良品であることが確認されたデバイスであってよい。
図5は、試験装置100の他の使用例を示す図である。本例の試験装置100は、送信回路210および受信回路220と、同一の電子デバイス300に設けられる。また、他の例においては、送信回路210または受信回路220の一方と同一のデバイスに設けられてもよい。
試験装置100は、電子デバイス300の自己診断時に、送信回路210が出力する送信信号にジッタを印加して、受信回路220にループバックして入力してよい。ループバックの経路は、電子デバイス300のチップ内に設けられてよい。試験装置100は、図1から図3において説明したように、受信回路220のジッタ耐性を測定する。
以上、本発明の一つの側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
上記説明から明らかなように、本発明の実施形態によれば、受信回路のジッタ耐性を精度よく測定することができる。
100 試験装置
102 送信側ジッタ測定部
104 ジッタ範囲測定部
106 ジッタ耐性測定部
108 送信側判定部
110 測定回路
120 ジッタ印加回路
122 レベル比較部
130 ジッタ印加部
132 可変遅延回路
134 信号源
140 ドライバ部
200 被試験デバイス
210 送信回路
220 受信回路
300 電子デバイス
102 送信側ジッタ測定部
104 ジッタ範囲測定部
106 ジッタ耐性測定部
108 送信側判定部
110 測定回路
120 ジッタ印加回路
122 レベル比較部
130 ジッタ印加部
132 可変遅延回路
134 信号源
140 ドライバ部
200 被試験デバイス
210 送信回路
220 受信回路
300 電子デバイス
Claims (9)
- 送信回路が出力する送信信号にジッタを印加して、受信回路に入力することにより、前記受信回路のジッタ耐性を試験する試験装置であって、
前記送信回路が出力する前記送信信号のジッタを測定する送信側ジッタ測定部と、
前記送信回路が出力する送信信号にジッタを印加して、前記受信回路に入力するジッタ印加部と、
前記受信回路が検出した前記送信信号の論理値と、予め定められた期待値とが一致するか否かを、前記ジッタ印加部が前記送信信号に印加するジッタの振幅毎に判定し、前記送信信号の論理値が前記期待値と一致するジッタの振幅範囲を測定するジッタ範囲測定部と、
前記送信側ジッタ測定部が測定した前記送信信号のジッタと、前記ジッタ範囲測定部が測定した前記ジッタの振幅範囲とに基づいて、前記受信回路のジッタ耐性を算出するジッタ耐性測定部と
を備える試験装置。 - 前記ジッタ耐性測定部は、前記ジッタ範囲測定部が測定した前記ジッタの振幅範囲の上限値に、前記送信側ジッタ測定部が測定した前記送信信号のジッタの振幅値を加算することにより、前記受信回路のジッタ耐性を算出する
請求項1に記載の試験装置。 - 前記送信側ジッタ測定部は、前記送信回路に前記送信信号としてクロック信号を送信させ、
前記ジッタ印加部は、前記送信回路が出力する前記送信信号にランダムジッタを印加し、
前記ジッタ耐性測定部は、前記受信回路のランダムジッタに対するジッタ耐性を算出する
請求項1に記載の試験装置。 - 前記送信回路が出力する前記送信信号を受け取り、前記送信信号の信号レベルと、予め設定される閾値レベルとを比較し、比較結果に応じた論理値を前記送信信号として出力するレベル比較部を更に備え、
前記ジッタ印加部は、前記レベル比較部が出力する前記送信信号にジッタを印加し、
前記送信側ジッタ測定部は、前記レベル比較部が出力する前記送信信号のジッタを測定する
請求項1に記載の試験装置。 - 前記送信側ジッタ測定部が測定したジッタに基づいて、前記送信回路の良否を判定する送信側判定部を更に備える
請求項1に記載の試験装置。 - 前記送信回路と同一のチップに設けられた前記受信回路のジッタ耐性を試験する
請求項1に記載の試験装置。 - 前記送信回路と異なるチップに設けられた前記受信回路のジッタ耐性を試験する
請求項1に記載の試験装置。 - 送信回路が出力する送信信号にジッタを印加して、受信回路に入力することにより、前記受信回路のジッタ耐性を試験する試験装置であって、
前記送信回路が出力する前記送信信号のジッタを測定する送信側ジッタ測定部と、
前記送信回路が出力する送信信号に、前記送信側ジッタ測定部が測定したジッタに応じたジッタを印加して前記受信回路に入力するジッタ印加部と、
前記受信回路が検出した前記送信信号の論理値と、予め定められた期待値とが一致するか否かを、前記ジッタ印加部が前記送信信号に印加するジッタの振幅毎に判定し、前記受信回路のジッタ耐性を測定するジッタ耐性測定部と
を備える試験装置。 - 前記ジッタ印加部は、前記受信回路に入力する前記送信信号に印加すべきジッタ振幅として設定される振幅値から、前記送信側ジッタ測定部が測定したジッタの振幅値を減じた振幅のジッタを、前記送信信号に印加する
請求項8に記載の試験装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102621379A (zh) * | 2011-01-28 | 2012-08-01 | 株式会社爱德万测试 | 测定装置 |
JP2016133407A (ja) * | 2015-01-20 | 2016-07-25 | 三菱電機株式会社 | ジッタ分離装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8259888B2 (en) * | 2008-05-23 | 2012-09-04 | Integrated Device Technology, Inc. | Method of processing signal data with corrected clock phase offset |
US20090290624A1 (en) * | 2008-05-23 | 2009-11-26 | Arm Limited | Programmable jitter generation circuit |
US8194721B2 (en) * | 2008-05-23 | 2012-06-05 | Integrated Device Technology, Inc | Signal amplitude distortion within an integrated circuit |
US8179952B2 (en) * | 2008-05-23 | 2012-05-15 | Integrated Device Technology Inc. | Programmable duty cycle distortion generation circuit |
KR102344545B1 (ko) * | 2015-09-03 | 2021-12-28 | 삼성전자 주식회사 | 영상처리장치 및 그 제어방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0850156A (ja) * | 1994-08-05 | 1996-02-20 | Anritsu Corp | ジッタ耐力測定装置 |
JP2004525546A (ja) * | 2000-12-29 | 2004-08-19 | テラダイン・インコーポレーテッド | シリアル・デバイスのループバック検査の改良 |
JP2004340940A (ja) * | 2003-04-04 | 2004-12-02 | Agilent Technol Inc | パラメータ化された信号調節 |
JP2005030868A (ja) * | 2003-07-10 | 2005-02-03 | Anritsu Corp | ジッタ耐力測定装置 |
JP2005181325A (ja) * | 2003-12-16 | 2005-07-07 | Advantest Corp | 試験装置、及び試験方法 |
JP2006220660A (ja) * | 2005-02-11 | 2006-08-24 | Advantest Corp | 試験装置、及び試験方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7136773B2 (en) * | 2003-12-16 | 2006-11-14 | Advantest Corporation | Testing apparatus and testing method |
US20060227918A1 (en) * | 2005-04-11 | 2006-10-12 | Intel Corporation | Specification and testing method for a serial bus device clock recovery circuit |
US8045605B2 (en) * | 2006-12-25 | 2011-10-25 | Advantest Corporation | Jitter amplifier circuit, signal generation circuit, semiconductor chip, and test apparatus |
-
2007
- 2007-08-07 US US11/834,688 patent/US8090009B2/en not_active Expired - Fee Related
-
2008
- 2008-08-06 JP JP2008203582A patent/JP2009042230A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0850156A (ja) * | 1994-08-05 | 1996-02-20 | Anritsu Corp | ジッタ耐力測定装置 |
JP2004525546A (ja) * | 2000-12-29 | 2004-08-19 | テラダイン・インコーポレーテッド | シリアル・デバイスのループバック検査の改良 |
JP2004340940A (ja) * | 2003-04-04 | 2004-12-02 | Agilent Technol Inc | パラメータ化された信号調節 |
JP2005030868A (ja) * | 2003-07-10 | 2005-02-03 | Anritsu Corp | ジッタ耐力測定装置 |
JP2005181325A (ja) * | 2003-12-16 | 2005-07-07 | Advantest Corp | 試験装置、及び試験方法 |
JP2006220660A (ja) * | 2005-02-11 | 2006-08-24 | Advantest Corp | 試験装置、及び試験方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102621379A (zh) * | 2011-01-28 | 2012-08-01 | 株式会社爱德万测试 | 测定装置 |
JP2016133407A (ja) * | 2015-01-20 | 2016-07-25 | 三菱電機株式会社 | ジッタ分離装置 |
Also Published As
Publication number | Publication date |
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US8090009B2 (en) | 2012-01-03 |
US20090041101A1 (en) | 2009-02-12 |
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