JP2004525546A - シリアル・デバイスのループバック検査の改良 - Google Patents
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Abstract
Description
【0001】
本発明は、一般的には電子回路用自動検査機器に関し、更に特定すれば、シリアル通信ポートを含む電子デバイスの自動検査に関する。
【背景技術】
【0002】
電子デバイスが複雑化するに連れて、異なるデバイス間に接続を形成するために必要なリード本数が増大する。その結果、回路基板のレイアウトおよび設計は増々複雑となる。シリアル通信ポートは、この複雑化に対して部分的な解決策を提供する。何故なら、これらは、パラレル・デバイスよりも遥かに少ないラインを用いて、デバイスが通信することを可能にするからである。シリアル・ポートは、2本のラインのみ、データ送信用に1本そしてデータ受信用に1本を通じて通信する。これらのラインは、シングル・エンド(即ち、接地を基準とする1つの信号)でも、差動(即ち、いずれも接地ではない2つの相補信号)でも可能である。パラレル・ポートに匹敵するレートでデータを転送するには、シリアル・ポートはパラレル・ポートよりも遥かに高い速度で動作することになる。最近のシリアル・ポートは7ギガヘルツ(GHz)までのデータ・レートで動作する。
【0003】
シリアル・ポートでは、自動検査機器(「ATE:automatic test equipment」)に対して特別な要求がある。例えば、シリアル・ポートは一般にデータの送信および受信を同時に行うことができる。シリアル・ポートを完全に検査するためには、テスタ自体がデータを同時に送信および受信できなければならない。また、シリアル・ポートは異なるレートでデータを送信および受信することができる。これは、テスタが異なるレートで動作しなければならないことを意味する。恐らく最も重要なことは、シリアル・ポートは極端に高い速度で動作する傾向があることであり、従来のテスタにおいてピン(pin)エレクトロニクスが動作するよりも遥かに速い。
【0004】
大まかに言えば、シリアル・ポートを検査する技術は3つのカテゴリ、即ち、完全機能的ディジタル検査、アルゴリズム検査、およびループバック検査に分けられる。完全機能的ディジタル検査は、複雑なパターンを用いた計器を使用して、シリアルの刺激を発生し、シリアルの応答を監視する。これらの計器は、通例では、高速で動作し、十分高速で殆どのシリアル・ポートを検査することができ、信号のタイミングおよびそれらの振幅に対して大量の制御を行う。これらは柔軟性があり有効であるが、完全機能的ディジタル計器は、コストがかかり、長い開発時間を必要とすることが多い。完全機能的ディジタル検査計器の例には、Gazelle(商標)およびSuper Speed Serial Pin(商標)が含まれ、双方共MA、BostonのTeradyne, Inc.から市販されている。
【0005】
アルゴリズム検査は、完全機能的ディジタル検査よりも安価な場合が多い。アルゴリズム検査では、多数の所定のアルゴリズムのいずれかに応じてシリアル・ビット・ストリームを発生し、シリアル応答を監視して、これらが、シリアルの刺激に対して予期した応答と一致することを確認する。刺激は、多種多様のアルゴリズム・パターン、例えば、擬似ランダム・パターン、マーチ・パターン(複数の「0」の領域に「1」をウォーキング)、交互ビット・パターン、およびその他多くのパターンに従って配列することができる。アルゴリズム検査は完全機能的検査よりも安価であるが、その分完璧さに欠ける。例えば、アルゴリズム検査は、一般には、シリアル・ポートに送信するエッジの配置を個々に制御することはできない。限られたパターン集合を用いるので、アルゴリズム検査は個々のデバイスに固有な回路を検査することもできない。
【0006】
ループバック検査は、最も単純で、恐らく最も普及しているシリアル・ポート検査方法である。ループバック検査では、シリアル・ポートの送信ライン(TX:transmit line)をそれ自体の受信ライン(RX:receive line)に戻して接続する。次いで、既知のパターンのシリアル・データをデバイスに送信させる。一旦データを送信したなら、テスタはデバイスの低速ピンを監視する。これらのピンは、TXおよびRXラインの正しい動作に応じた状態を有し、検査が合格か不合格かを判定する。
【0007】
ループバック検査は、非常に便利である。シリアル・ポート用検査備品は、送信ラインを受信ラインに接続するワイヤだけがあれば良い。テスタは、シリアル・データの送信も、シリアル・データの受信も行わない。しかしながら、この便利さはスループットを犠牲にして得られることが認められた。シリアル・ポートは、データを送信するのと同じレートでデータを受信するので、ループバック検査はシリアル・ポートの送信ラインが受信ラインとは異なる速度で動作できることを別個に検査しない。したがって、テスタは、デバイスの同期回路において内部欠陥を検出し損なう可能性がある。また、テスタはシリアル・ビット・ストリームを直接生成するのではないので、テスタは不完全な入力信号に対するシリアル・ポートの耐性を検査することができない。これらは、振幅エラー、歪み、およびタイミング・ジッタを有する入力信号を含む。また、テスタは、シリアル・ポートの出力信号を直接検査して、これらが正しい振幅およびタイミング特性を有することを保証することもできない。
【0008】
更に、ループバック検査の便利さは、シリアル・ポートの低コストを達成するために、大いに期待することができる。しかしながら、ループバック検査の柔軟性を高め、検査可能範囲を拡大しつつ、そのコストを著しく上昇させない方法が求められている。
【発明の開示】
【発明が解決しようとする課題】
【0009】
以上の背景を念頭に入れ、本発明の目的は、シリアル・ポートを完全にしかも比較的低コストで検査することである。
【課題を解決するための手段】
【0010】
前述の目的、ならびにその他の目的および利点を達成するために、シリアル・ポートの検査に改良ループバック技法を採用する。この技法は、受信機および送信機を含み、各々、入力および出力を有する。受信機は、その入力において、シリアル・ポートのTXラインから検査信号を受け取る。送信機は、その出力から、シリアル・ポートのRXラインに検査信号を供給する。受信機の出力を送信機の入力に結合し、ループバック接続を確立する。
【0011】
一態様によれば、受信機の入力をパラメータ測定回路に結合し、シリアル・ポートのTXラインの定常状態特性を評価する。また、送信機の出力をパラメータ測定回路に結合し、シリアル・ポートのRXラインの定常状態特性を評価することもできる。
【0012】
別の態様によれば、受信機の出力を時間測定回路に結合し、シリアル・ポートのTXラインにおいて発生する検査信号のタイミング特性を測定する。
更に別の態様によれば、受信機の出力と送信機の入力との間に時間歪み回路を介挿し、検査信号に所定のタイミング歪みを与えてから、これをシリアル・ポートのRXラインに供給する。
【0013】
更に別の態様によれば、受信機の出力と送信機の入力との間にセレクタを介挿し、受信機の出力と直接入力との間で選択を行う。直接入力は、受信機が受け取る検査信号とは異なる所定のシリアル・ビット・ストリームを供給する。
【0014】
本発明の更に別の目的、利点、および新規な特徴は、以下の説明および図面を考察することによって明らかになるであろう。
【発明を実施するための最良の形態】
【0015】
従来のテスタのアーキテクチャ
図1は、本発明を使用可能な自動検査システム、即ち、「テスタ」の従来のアーキテクチャ100を非常に簡略化した図である。ホスト・コンピュータ110が、種々の電子ハードウエアを用いて、被検査デバイス(「DUT:device under test」)142を検査するプログラムを実行する。このハードウエアは、一般に、ディジタル計器124、アナログ計器126、および電源128を含む。
【0016】
電子ハードウエアは、複数のライン130およびそれぞれの接点140を介してDUT142に接続されている。接点140は、一般には、テスタから延出したばね荷重ピン(spring-loaded pin)から成る。ピンは、シングル・エンド型または同軸型のいずれかとすることができる。DUTは、デバイス・インターフェース・ボード、即ち、「DIB」上に配置されている。DIBは、一般に、パターン状に配列された導電性パッドを含む。これらは、テスタから延出するばね荷重ピンのパターンと一致する。ピンは、パッドと接触し、テスタおよびDUT142間に接続を形成する。
【0017】
ディジタル計器124は、例えば、クロック発生器、シリアル検査計器、およびパラレル検査計器を含むのが通例である。アナログ計器126は、例えば、回路ノードのDC特性を測定する1つ以上のパラメトリック測定ユニットと、回路ノードのタイミング特性を測定する1つ以上のタイマ/カウンタとを含むのが通例である。また、DUT142を検査するために波形を発生し分析する、種々のその他の計器を含む場合もある。制御バス120を通じて、ホスト・コンピュータ110は電子ハードウエアと通信するとともに、これらを制御して、検査プログラム内の命令に応じてDUT142を検査する。
トポロジおよび動作
図2は、シリアル・ポートの改良ループバック検査を実行する、本発明による計装(計測)装置(instrumentation)200を示す。計測装置200は、ディジタル計器として実装することが好ましく、その他のディジタル計器124と共にテスタ100内に収容されている。
【0018】
図2に示すように、計測装置200は受信機(受信部)258を含む。受信機258は、接点240を介して、DUT242のTXラインに結合するように構成されている。
また、計測装置200は送信機(送信部)272も含む。送信機272は、別の接点240を介して、DUT242のRXラインに結合するように構成されている。以下で更に詳しく説明するが、受信機258の出力は、送信機272の入力に結合され、DUT242のループバック検査が行えるようになっている。
【0019】
好適な実施形態では、受信機258は、DUT242からの差動信号を受け取るように構成された差動増幅器260を含む。差動増幅器は、TXラインからの差動入力を、シングル・エンド信号に変換する。比較器(コンパレータ)262および264が、シングル・エンド信号をプログラム可能なスレッショルド(閾値)電圧VOD-HおよびVOD-Lとそれぞれ比較し、シングル・エンド信号がこれらのスレッショルドを超過するか否か判定を行う。抵抗254および256(通例では50オーム)が、差動増幅器260の入力をそれぞれの終端電圧VTERM-HおよびVTERM-Lに終端する。終端電圧は、プログラム可能とすることが好ましい。
【0020】
差動増幅器260と比較器262および264との組み合わせにより、差動比較器、即ち、TXにおいて1つ以上の所定のスレッショルドと交差する差動入力電圧に応答してスイッチする比較器が得られる。2つの比較器262および264を設けることによって、計測装置200は、差動入力信号(TXにおける)が2つのスレッショルドのいずれかと交差したときにはいつでも、エッジを生成することができる。この特徴は、例えば、デバイスの立ち上がり時間および立ち下がり時間仕様を検証する際に用いることができる。通常、従来のループバック検査を用いた場合、これは不可能である。また、これは、デバイスの出力レベルが仕様を満たしていることを検証する際にも用いることができる。これも、従来のループバック検査を用いた場合には通常不可能である。あるいは、比較器を1つだけ用いることもできるが、対応して機能性は低下する。
【0021】
更に別の代替案では、比較器をもう1組設け、TXラインからの信号のコモン(共通)モード成分を検査し、これがDUTの仕様を満たすことを保証することもできる。これらの比較器は、故意に入力した共通モード信号を検出する際にも用いることができる。この共通モード信号は多くの場合「速度通知」信号(speed signaling signal)として知られている。加えて、更に別の1組の比較器を設け、TXラインからの各側の差動信号を個々に検査し、各側が別個にDUTの仕様を満たすことを保証することもできる。
【0022】
好適な実施形態では、送信機272は、高および低電圧レベル間で変化する相補出力信号を供給する差動ドライバである。これらの高および低レベルは、それぞれ、VID-HおよびVID-Lで示されており、異なる電圧レベルの入力信号に対するRXラインの許容限度を検査するためにプログラム可能となっている。抵抗274および276は、送信機272が発生する信号を終端する。
【0023】
従来のループバック検査は、シリアル・ポートのTXラインにおけるジッタを測定できないという欠点があった。この欠点を克服するために、差動比較器の出力を、タイマ/カウンタ266のような時間測定回路に結合する。タイマ/カウンタ266は、TXラインのジッタを測定することができる。また、これはその周波数およびその他の特性も独立して測定することができる。
【0024】
差動比較器の出力は、時間歪み回路268にも結合されている。指定された係数に応答して、時間歪み回路268はTXラインからの信号に選択的にタイミング歪みを導入し、次いでこの信号をRXラインに還流する。あるモードでは、時間歪み回路268は、RXラインにジッタを導入する効果がある。ジッタをRXラインに付加し、デバイスの応答(即ち、TXラインによって供給されるデータを適正に受け取るか否か)を監視することによって、RXラインのジッタに対する許容度を独立して検査することができる。
【0025】
好適な実施形態によれば、時間歪み回路268は、セレクタ、スルー・レート制限回路、および高速比較器から成る。セレクタは、比較器262および264の一方の出力を選択し、スルー・レート制限回路に入力し、スルー・レート制限回路は、選択した入力におけるエッジを傾斜(ランプ:ramp)に変換する。このランプは、高速比較器の第1入力に供給され、スレッショルド信号が第2入力に供給される。ジッタを導入するには、指定量の電圧ノイズをスレッショルド信号上に重畳する。比較器は、電圧ノイズをタイミング・ノイズ、即ち、ジッタに変換する。
【0026】
別の種類の時間歪みも可能である。例えば、スレッショルド電圧のDC値を変化させることによって、選択した比較器の出力からの入力信号の位相をシフトすることができる。周期的波形を重畳することによって、入力信号の位相を変調することができる。安定したスレッショルド電圧を供給することによって、入力信号は、実質的に歪みを受けずに、通過する。
【0027】
また、計測装置200はセレクタ270も含む。セレクタ270は、ホスト・コンピュータ110の制御の下で動作する。これは、その出力に、時間歪み回路268の出力または直接入力290からの信号のいずれかを通過させる。セレクタが時間歪み回路268の出力を通過させた場合、ループバック構成が確立する。しかしながら、直接入力290からの信号を通過させると、ループバック接続が崩れ、送信機272は直接入力信号で駆動されることになる。
【0028】
直接入力290は、DUT242のTXラインによって生成されるビット・ストリームとは異なる、シリアル・ビット・ストリームを搬送する。直接入力290は、TXラインによって伝送されるデータとは異なるデータを含み、TXラインとは異なるビット・レートで動作することもできる。好適な実施形態では、直接入力290は、1および0の単純なアルゴリズム・パターン、例えば、擬似ランダム・パターンまたは交互「1010」パターンを供給する。これらは、可変クロック・レートで発生することができる。異なる速度でTXラインによって発生されるデータとは異なるデータを供給することによって、直接入力290はループバック検査の有効範囲における重大なギャップを埋める。即ち、シリアル・ポートのRXラインをTXラインとは別個に検査することを可能にする。
【0029】
また、図2の計測装置200は、パラメトリック測定ユニット(PMU)282のような、パラメトリック測定回路も含む。PMU282は、DUT242のTXおよびRXラインに結合され、これらのラインのパラメトリック(パラメータ)検査を行う。当業者には知られているように、PMUは、電圧を印加し、電流を印加し、電圧を測定し、電流を測定する回路を含む。これらは、漏れ電流、インピーダンス、出力電流、およびコンプライアンス電圧(compliance voltage)というような、デバイスの定常状態特性を検査する際に用いられる。PMUを設けることにより、これらの機能を計測装置200内に組み込み、検査能力が更に高まることになる。
【0030】
好ましくは、計測装置200は、リレー250、252、278、および280のようなスイッチを含む。パラメータ検査を実行する際、これらのリレーを開放し、PMUはTXおよびRXラインを駆動する。計測装置200はDUT242からは切断されているので、計測装置200の負荷効果(loading effect)が解消する。
【0031】
シリアル検査を実施する際、リレー250、252、278、および280を閉鎖する。好適な実施形態では、インダクタ282、284、286、および288を介して、PMU282をRXおよびTXラインに結合する。インダクタは、PMUを接続および切断するために別個のスイッチを設ける必要性を回避する。インダクタは、高速シリアル・ビット・ストリームに対しては開放回路のように振る舞い、DCパラメータ信号に対しては短絡回路のように振る舞う。
【0032】
PMU282およびこれに付随するインダクタを除いて、計測装置200は、高速信号経路と接続された高速電子デバイスで構成することが好ましい。回路を実装するには、1つ以上の特定用途集積回路(ASIC)を、高速ディスクリート・コンポーネントと共に、またはこれらの組み合わせと共に用いるとよい。この計測装置は、既に検査計器を含むATEシステムにおいて使用することを目的としているので、資源(リソース)が検査システム内のいずれかの場所に既に設けられているのであれば、計測装置200内に重複させる必要はない。例えば、Teradyne, Inc.が製造するテスタは、一般に、別個のタイマ/カウンタおよび別個のPMUを含む。また、これらはクロック発生器やその他のパラレル・ディジタル計器も含み、直接入力290に信号源を形成するために用いることができる。これらの計器は、計測装置200と共に用いることができ、そうすれば、計測装置200内にこれらを重複させることによって生ずるコストを回避することができる。
検査方法
図3は、計測装置200を用いてシリアル・ポート上で行うことができる検査手順を示すフローチャートである。図に示すように、種々の検査を実施することができ、その実行順序は重要ではない。
【0033】
ステップ310において、ホスト・コンピュータ110は計測装置200にDCパラメータ測定をするように命令する。このステップは、リレー250、252、278、および280を開放し、インダクタ282、284、286、および288を介してTXおよびRXラインを検査し、計測装置200の残りの部分を切断することを必要とする。パラメトリック検査の終了時(または、少なくともシリアル検査の開始前に)、リレー250、252、278、および280を閉鎖する。
【0034】
ステップ312において、ホスト・コンピュータ110はDUT242を刺激してシリアル・データを送信させる。その結果、DUT242は、そのTXライン上にシリアル・ビット・ストリームを発生する。シリアル・ビット・ストリームは、差動増幅器260に伝搬し、次いで比較器262および264まで伝搬する。ステップ314において、タイマ/カウンタ266は、比較器262および264が生成した信号を測定する。先に示したように、測定は、ジッタ、周波数、またはTXライン上の信号のその他の特性を含むことができる。
【0035】
ステップ316において、ホスト・コンピュータ110は、タイマ/カウンタ266の測定結果を読み取り、測定した特性が指定した制限範囲内にあるか否か判定する。
タイマ/カウンタ266によってTXラインの特性を測定する代わりに、またはこれに加えて、改良ループバック検査を実行することができる。ステップ318において、比較器262または264の一方からの信号を時間歪み回路268に供給する。指定した係数にしたがって、信号を予測可能に歪ませ、送信機272を介してRXラインにフィードバックする。ステップ324において、ホスト・コンピュータ110はDUT242をポーリング(poll)し、RXライン上で受け取ったシリアル・ビット・ストリームが、TXライン上を伝送するシリアル・ビット・ストリームと一致するか否か確認する。応答に応じて、検査は合格または不合格となる。
【0036】
加えて、比較器262および264のスレッショルド・レベルを、TXラインに対するDUTの指定振幅限度にプログラムすることができる。以前と同様にDUTを監視する。有効な信号のみがRXラインに伝搬し、DUTがTXラインに対するその指定振幅を満たす場合にのみ、DUTは合格する。同様に、送信機272の出力レベルを、RXラインに対するDUTの指定振幅限度にプログラムすることもできる。DUTを監視し、DUTがRXラインに対するその指定振幅を満たす場合にのみ、DUTは合格する。DUT242に刺激を与える代わりに、またはこれに加えて、直接入力290を介して別個の刺激を与えることもできる。ステップ320において、ホスト・コンピュータ110はセレクタ270を制御してループバック信号を遮断し、代わりに直接入力290からの信号を通過させる。アルゴリズム・パターンを発生する。ステップ322において、アルゴリズム・パターンをDUTのRXラインに印加する。ステップ324において、ホスト・コンピュータ110はDUT242をポーリングし、DUTが適正なデータを受け取ったことを検証する。
【0037】
前述の改良ループバック技法は、安価でしかも柔軟性がある。タイマ/カウンタおよびPMUのような資源は、既に殆どの検査システムに含まれているので、それらの機能は、改良ループバック計測装置によって、追加コストが殆どまたは全くかからずに、組み込むことができる。シリアル・ポートのTXおよびRXラインを独立して検査し、振幅誤差やジッタを調べることができる。直接入力290を用いると、アルゴリズム・パターンを印加して、TXラインとは異なるデータで、異なる周波数でRXラインを検査し、RXおよびTXラインの真に独立した検査を実施することができる。
代替案
以上一実施形態について説明したが、多くの代替実施形態や様々な変形も可能である。
【0038】
前述のように、タイマ/カウンタおよびPMUは、外部計器である。しかしながら、これらを内部に設けることもできる。いくらかコストが増大するが、タイマ/カウンタおよびPMUを計測装置200内部に統合し、自己完結性を高めた計器を設けることができる。
【0039】
改良ループバック計測装置200は、テスタの1つ以上の計器内部に収容するものとして先に説明した。しかしながら、その場所を変更することもできる。あるいは、DUTに隣接するデバイス・インターフェース・ボード上に計測装置を配置することもでき、またはこれらの場所の間で分割することもできる。更に別の代替案によれば、計測装置200を単体計器内に設けることもでき、この計器が別個のバス、例えば、IEEE−488バスまたはVXIバスを通じてホスト・コンピュータ110と通信する。
【0040】
単一の改良ループバック回路200について説明した。代わりに、多数の回路200を共に含ませ、多数のシリアル・ポートを検査することもできる。異なる回路間でタイマ/カウンタおよびPMUを切り換えることができ、あるいは多数のタイマ/カウンタおよびPMUを設けることもできる。
【0041】
前述の計測装置200は、広範囲にわたる検査に対応する。例えば、差動比較器の出力は、データ捕捉計器(図示せず)またはパラレル・ディジタル計器に結合することもできる。これらの計器は、別の検査のために、差動比較器からの信号を処理して、例えば、DUT242が発生するシリアル・ビット・ストリームにエンコードされているデータを抽出することができる。次いで、抽出したデータは、例えば、直接入力を介して次の検査を実施するためにDUTを初期化するために用いることができる。
【0042】
前述のように、PMU282は、インダクタを介して、TXおよびRXラインに接続されている。高周波シリアル・ビット・ストリームを適切に遮断するのであれば、リレーやその他のスイッチも使用可能である。
【0043】
前述の例では、差動受信機および差動送信機を用いて、被検査デバイスの差動RXおよびTXラインと通信した。しかしながら、これは必須ではない。シングル・エンドのシリアル・ポートを検査する場合には、シングル・エンド受信機およびシングル・エンド送信機を用いることができる。あるいは、受信機の1つの入力を一定電圧に保持し、送信機の1つの出力を開放したままとすれば、前述の差動受信機および送信機を用いることもできる。
【0044】
これらの代替案および態様の各々、ならびにその他の代替案および態様も本発明者によって想起されたのであり、本発明の範囲に該当するものである。したがって、前述の説明は一例に過ぎず、本発明は特許請求の範囲の精神およびその範囲によってのみ限定されることは、理解されるであろう。
【図面の簡単な説明】
【0045】
【図1】図1は、従来技術による従来のテスタ・アーキテクチャを示す図。
【図2】図2は、本発明にしたがってシリアル通信ポートを検査する改良ループバック・デバイスを示す図。
【図3】図3は、図2に示すデバイスを用いてシリアル通信ポートを検査する際のフローチャートを示す。
Claims (20)
- 自動検査システムにおいてシリアル・ポートを検査する回路であって、
入力および出力を有し、シリアル・ポートのTXラインから検査信号を受け取る受信機と、
入力および出力を有し、検査信号を前記シリアル・ポートのRXラインに送信する送信機であって、当該送信機の入力が前記受信機の出力に結合され、ループバック接続を確立する、送信機と、
前記受信機の入力に結合され、前記シリアル・ポートのTXラインの定常状態特性を評価するパラメトリック測定回路と、
を備えた回路。 - 請求項1記載の回路において、前記パラメトリック測定回路を更に前記送信機の出力に結合し、前記シリアル・ポートのRXラインの定常状態特性を評価する、回路。
- 請求項1記載の回路であって、更に、前記受信機の出力に結合され、前記受信機が受け取る検査信号のタイミング特性を測定する時間測定回路を備えている、回路。
- 請求項1記載の回路であって、更に、前記受信機の出力と前記送信機の入力との間に介挿され、所定のタイミング歪みを、前記シリアル・ポートのRXラインに供給される前記検査信号に導入する、時間歪み回路を備えている、回路。
- 請求項1記載の回路であって、更に、前記受信機の出力と前記送信機の入力との間に介挿され、前記受信機の出力および直接入力間で選択を行うセレクタを備え、前記直接入力は、前記受信機が受け取る前記検査信号とは異なる、所定のシリアル・ビット・ストリームを供給する、回路。
- 請求項1記載の回路において、前記受信機が、第1および第2のプログラム可能なスレッショルドを有する差動比較器を備えている、回路。
- 請求項1記載の回路において、前記送信機が、第1および第2のプログラム可能なレベルを有する差動ドライバを備えている、回路。
- 自動検査システムにおいてシリアル・ポートを検査する回路であって、
入力および出力を有し、シリアル・ポートのTXラインから検査信号を受け取る受信機と、
入力および出力を有し、検査信号を前記シリアル・ポートのRXラインに送信する送信機であって、当該送信機の入力を前記受信機の出力に結合し、ループバック接続を確立する、送信機と、
前記受信機の出力と前記送信機の入力との間に介挿され、所定のタイミング歪みを、前記シリアル・ポートのRXラインに供給される前記検査信号に導入する、時間歪み回路と、
を備えた回路。 - 請求項8記載の回路であって、更に、前記受信機の出力に結合され、前記受信機が受け取る検査信号のタイミング特性を測定する時間測定回路を備えている、回路。
- 自動検査システムにおいてシリアル・ポートを検査する回路であって、
入力および出力を有し、シリアル・ポートのTXラインから検査信号を受け取る受信機と、
入力および出力を有し、検査信号を前記シリアル・ポートのRXラインに送信する送信機であって、当該送信機の入力を前記受信機の出力に結合し、ループバック接続を確立する、送信機と、
を備え、前記受信機が少なくとも1つのプログラム可能な入力スレッショルドを有し、前記送信機が少なくとも1つのプログラム可能な出力レベルを有する、回路。 - 請求項10記載の回路において、前記受信機が差動比較器を備え、前記送信機が差動ドライバを備えている、回路。
- 自動検査システムにおいて被検査デバイスのシリアル・ポートを検査する方法であって、
(A)前記シリアル・ポートのTXラインおよびRXラインの少なくとも1つの定常状態特性を評価するステップと、
(B)シリアル・ビット・ストリームを発生するように前記被検査デバイスを構成するステップと、
(C)前記被検査デバイスのシリアル・ポートのTXラインから、前記シリアル・ビット・ストリームを受け取るステップと、
(D)前記受け取ったシリアル・ビット・ストリームおよび直接入力の一方を、前記被検査デバイスのシリアル・ポートのRXラインに送信するステップと、
(E)前記被検査デバイスを監視し、前記被検査デバイスが受け取ったシリアル・ビット・ストリームが、予期したシリアル・ビット・ストリームと一致するか否か判定するステップと、
を含む方法。 - 請求項12記載の方法において、更に、ステップDにおいて前記検査信号を前記被検査デバイスに送信する前に、ステップCにおいて受け取った前記検査信号に、所定のタイミング歪みを導入するステップを含む、方法。
- 請求項13記載の方法において、前記所定のタイミング歪みがジッタを含む、方法。
- 請求項12記載の方法において、更に、ステップBにおいて受け取った前記検査信号の少なくとも1つのタイミング特性を、時間測定回路を用いて測定するステップを含む、方法。
- 請求項12記載の方法において、ステップCにおいて、少なくとも1つの入力スレッショルドを有する比較器によって、前記シリアル・ビット・ストリームを受け取り、前記方法は、更に、前記少なくとも1つのスレッショルドをプログラムし、前記被検査デバイスが有効な出力レベルを生成するか否か検査するステップを含む、方法。
- 請求項12記載の方法において、前記送信するステップDは、前記送信信号のレベルをプログラムし、前記被検査デバイスが、前記プログラムしたレベルの入力に応答するか否か判定することを含む、方法。
- 請求項12記載の方法において、前記直接入力は、ステップCにおいて受け取った前記シリアル・ビット・ストリームとは異なるアルゴリズム入力から成る、方法。
- 請求項18記載の方法において、前記アルゴリズム入力は、1および0の擬似ランダム・シーケンス、ならびに1および0の交互シーケンスの少なくとも1つから成る、方法。
- 請求項12記載の方法において、前記直接入力は、前記TXラインのシリアル・ビット・ストリームの周波数とは異なる周波数を有するシリアル・ビット・ストリームを搬送する、方法。
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