JP2006220660A - 試験装置、及び試験方法 - Google Patents

Abstract

【課題】簡易な構成で、被試験デバイスのジッタ耐力を試験するループバック試験を精度よく行う。
【解決手段】被試験デバイスを載置するパフォーマンスボードと、被試験デバイスを試験する試験信号を生成し、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する本体部と、本体部とパフォーマンスボードとの間に設けられ、本体部と被試験デバイスとの間で信号の授受を行うピンエレクトロニクスと、ピンエレクトロニクスを介さずに出力信号を受け取り、受け取った出力信号に確定ジッタを印加したループ信号を、ピンエレクトロニクスを介さずに、被試験デバイスの入力ピンに入力する確定ジッタ印加部と、被試験デバイスの入力ピンに、ピンエレクトロニクスが出力する試験信号、又は確定ジッタ印加部が出力するループ信号のいずれを供給するかを切り換えるスイッチ部とを備える試験装置を提供する。
【選択図】図１

Description

本発明は、被試験デバイスの良否を判定する試験装置及び試験方法に関する。特に、シリアル通信デバイス、シリアルＩ／Ｏデバイス等の試験をループバック構成で行う試験装置及び試験方法に関する。

従来、いわゆるＡＴＥ（Automatic Test Equipment）システムを用いたループバック試験方法が提案されている。ループバック試験とは、被試験デバイスの出力信号にジッタを印加し、被試験デバイスの入力ピンに帰還入力する試験である。

例えば、M.Shimanouchiは、図１７に示す構成を用いたループバック試験方法を提案している（例えば非特許文献１参照）。この方法では、テスタ本体４１０と被試験デバイス２００とを接続するためのピンエレクトロニクス４２０を介して、ループバック試験を行う。ピンエレクトロニクス４２０は、ドライバ４２２、コンパレータ４２４、及び選択回路４２６を有する複数のピンカードを有しており、当該方法は、４つのピンカードを用いてループバック試験を行う。

４つのピンカードは、被試験デバイス２００の入力端子Ｒｘ、出力端子Ｔｘ、及び確定ジッタ印加部４３０の入力端子、出力端子に接続される。確定ジッタ印加部４３０は、データ依存ジッタ（確定ジッタ）印加用のケーブル等を有し、受け取った信号に確定ジッタを印加する回路である。

被試験デバイス２００の出力端子Ｔｘに接続されたピンカードのコンパレータ４２４−４は、被試験デバイス２００の出力端子Ｔｘからの出力信号を受け取る。そして、確定ジッタ印加部４３０の入力端子に接続されたピンカードの選択回路４２６−３は、コンパレータ４２４−４が出力する出力信号を選択し、対応するドライバ４２２−３に供給する。

ドライバ４２２−３は、受け取った出力信号を確定ジッタ印加部４３０に供給し、確定ジッタ印加部４３０は、当該出力信号に確定ジッタを印加する。確定ジッタが印加された出力信号は、コンパレータ４２４−２、選択回路４２６−１、及びドライバ４２２−１を介して、被試験デバイス２００の入力端子Ｒｘに帰還入力される。このような構成により、ループバック試験を行っている。また、B.Laquaiらは、受動フィルタ技術に基づくループバック試験方法を提案している（非特許文献２）。

M.Shimanouchi著、「New Paradigm for Signal Paths in ATE Electronics are Needed for Serialcom Device Testing」、ITC Proceedings、pp.903-912、2002 米国特許出願公開第２００２／０１７４１５９Ａ１号明細書

しかし、図１７に示した構成による試験方法は、被試験デバイス２００の出力信号を、ピンエレクトロニクス４２０のドライバ４２２、コンパレータ４２４等を介して、被試験デバイス２００に帰還入力している。このため、帰還信号が通過する回路部品数が大きくなり、高い伝送レートをもつ被試験デバイス２００については、精度よく試験を行うことができない。

また、回路部品の配置面積が制限されたパフォーマンスボードに、確定ジッタ印加用のケーブル等を設ける必要があるため、数十から数百の並列に配置された信号経路を有するマルチレーンデバイスを試験することが困難である。また、１レーン毎に、４つのピンカードを使用するため、マルチレーンの被試験デバイス２００のループバック試験を行う場合に、非常に多くのピンカードを必要とするという問題も生じる。

また、B.Laquaiの方法は、二次フィルタを用いて確定ジッタを発生する。しかし、二次フィルタを用いた場合、信号のタイミングが遅延するだけでなく、二次フィルタの応答特性における減衰項により、信号の振幅も劣化してしまう。このため、このような方法で確定ジッタを印加し、ループバック試験を行うと、被試験デバイスのジッタ耐力を過小評価してしまう。

このため本発明は、上記の課題を解決し、高速且つマルチレーンのシリアルインターフェースを有する被試験デバイスのジッタ試験を、低コストで行うことのできる試験装置及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスを載置するパフォーマンスボードと、被試験デバイスを試験する試験信号を生成し、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する本体部と、本体部とパフォーマンスボードとの間に設けられ、本体部と被試験デバイスとの間で信号の授受を行うピンエレクトロニクスと、ピンエレクトロニクスを介さずに出力信号を受け取り、受け取った出力信号に確定ジッタを印加したループ信号を、ピンエレクトロニクスを介さずに、被試験デバイスの入力ピンに入力する確定ジッタ印加部と、被試験デバイスの入力ピンに、ピンエレクトロニクスが出力する試験信号、又は確定ジッタ印加部が出力するループ信号のいずれを供給するかを切り換えるスイッチ部とを備える試験装置を提供する。

ピンエレクトロニクスは、試験信号を被試験デバイスの入力ピンに出力するドライバと、被試験デバイスの出力ピンから出力信号を受け取るコンパレータとを有し、確定ジッタ印加部は、コンパレータを介さずに、出力ピンから出力信号を受け取り、ドライバを介さずに、入力ピンにループ信号を入力してよい。

ピンエレクトロニクスは、被試験デバイスの入力ピンに対応して設けられ、本体部が生成した試験信号を被試験デバイスの入力ピンに供給する第１のピンカードと、被試験デバイスの出力ピンに対応して設けられ、被試験デバイスが出力する出力信号を受け取る第２のピンカードとを有し、スイッチ部は、入力ピンに対応して設けられ、入力ピンを、第１のピンカード又は確定ジッタ印加部のいずれに接続するかを切り換える第１のスイッチと、出力ピンに対応して設けられ、出力ピンを、第２のピンカード又は確定ジッタ印加部のいずれに接続するかを切り換える第２のスイッチとを更に備えてよい。

スイッチ部及び確定ジッタ印加部は、パフォーマンスボードと、ピンエレクトロニクスとの間に設けられたスイッチ基板に設けられてよい。確定ジッタ印加部は、出力信号を通過させることにより確定ジッタを印加するケーブルを有してよい。

確定ジッタ印加部は、出力信号を通過させることにより確定ジッタを印加する一次フィルタを有してよい。確定ジッタ印加部は、確定ジッタを印加したループ信号の振幅劣化成分を除去し、入力ピンに供給するリミッティングアンプを更に有してよい。

試験装置は、被試験デバイスが出力する出力信号のパターンを制御することにより、確定ジッタ印加部が出力信号に印加する確定ジッタの量を制御するジッタ量制御部を更に備えてよい。

試験装置は、出力信号が通過するケーブルの長さを制御することにより、確定ジッタ印加部が出力信号に印加する確定ジッタの量を制御するジッタ量制御部を更に備えてよい。試験装置は、一次フィルタの応答特性を制御することにより、確定ジッタ印加部が前記出力信号に印加する確定ジッタの量を制御するジッタ量制御部を更に備えてよい。

試験装置は、被試験デバイスのロジック試験を行う場合に、第１のスイッチに入力ピンと第１のピンカードとを接続させ、第２のスイッチに出力ピンと第２のピンカードとを接続させ、被試験デバイスのループバック試験（ジッタ試験）を行う場合に、第１のスイッチに入力ピンと確定ジッタ印加部とを接続させ、第２のスイッチに出力ピンと確定ジッタ印加部とを接続させるスイッチ制御部を更に備えてよい。

スイッチ制御部は、第１のピンカードを介して第１のスイッチを制御し、第２のピンカードを介して第２のスイッチを制御してよい。本体部は、ジッタ試験を行う場合に、被試験デバイスに所定のパターンの出力信号を出力させるための制御信号を被試験デバイスに供給してよい。

ジッタ試験を行う場合に、ループ信号及び出力信号の少なくともいずれかにおけるジッタを測定するジッタ測定部を更に備えてよい。ジッタ測定部は、出力信号のパターンに基づいて、確定ジッタ印加部以外の信号伝送経路において印加されるジッタを算出し、測定したジッタ値を補正してよい。

本体部は、試験信号にサイン波ジッタを印加する手段を有してよい。サイン波ジッタを印加する手段は、異なる複数の周波数成分を有するサイン波ジッタを、試験信号に印加してよい。

本発明の第２の形態においては、被試験デバイスを載置するパフォーマンスボードと、被試験デバイスを試験する試験信号を生成し、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定する本体部と、本体部とパフォーマンスボードとの間に設けられ、本体部と被試験デバイスとの間で信号の授受を行うピンエレクトロニクスと、ピンエレクトロニクスと被試験デバイスとを接続するか否かを切り換えるスイッチ部とを備える試験装置を用いて、被試験デバイスのジッタ試験を行う試験方法であって、スイッチ部に、ピンエレクトロニクスと被試験デバイスとの接続を開放させるスイッチ制御段階と、ピンエレクトロニクスを介さずに出力信号を受け取り、受け取った出力信号に確定ジッタを印加したループ信号を、ピンエレクトロニクスを介さずに、被試験デバイスの入力ピンに入力する確定ジッタ印加段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路や、通信用デバイス等の被試験デバイス２００の試験装置であり、パフォーマンスボード３６、本体部１０、ピンエレクトロニクス１２、確定ジッタ印加部２４、スイッチ部２０、スイッチ制御部２８、及びジッタ測定部２６を備える。また、試験装置１００は、被試験デバイス２００のロジック試験及びループバック試験（ジッタ試験）を行うことができる装置である。

本体部１０は、例えば被試験デバイス２００のロジック試験を行うための試験信号を生成し、被試験デバイス２００が出力する出力信号に基づいて、被試験デバイス２００の良否を判定する。ピンエレクトロニクス１２は、本体部１０とパフォーマンスボード３６との間に設けられ、本体部１０と被試験デバイス２００との間で信号の授受を行う。

本体部１０及びピンエレクトロニクス１２は、従来のいわゆるＡＴＥシステムに用いられている構成であってよく、主に被試験デバイス２００のロジック試験を行うために稼働する。例えば本体部１０は、試験パターンを生成するパターン発生部、試験パターンに基づいて試験信号を生成する波形成形部、試験信号の位相を規定するタイミング発生部、及び被試験デバイス２００の出力信号に基づいて、被試験デバイス２００の良否を判定する判定部を備えてよい。

ピンエレクトロニクス１２は、複数のピンカード（１４−１、１４−２、・・・、以下１４と総称する）を有する。それぞれのピンカード１４は、ドライバ１６及びコンパレータ１８を有し、被試験デバイス２００の対応する入出力ピンに接続される。本例においては、第１のピンカード１４−１が、被試験デバイス２００の入力ピンＲｘに対応し、第２のピンカード１４−２が、被試験デバイス２００の出力ピンＴｘに対応する。

スイッチ部２０は、ピンエレクトロニクス１２と被試験デバイス２００の入出力ピンとの間に設けられ、それぞれのピンカード１４と、被試験デバイス２００の入出力ピンとを接続するか否かを切り換える。本例においてスイッチ部２０は、第１のピンカード１４−１に対応する第１のスイッチ２２−１、及び第２のピンカード１４−２に対応する第２のスイッチ２２−２を有する。スイッチ部２０及び確定ジッタ印加部２４は、例えばパフォーマンスボード３６とピンエレクトロニクス１２との間に設けられたスイッチ基板に設けられていてよい。

被試験デバイス２００のロジック試験を行う場合、スイッチ部２０は、ピンエレクトロニクス１２と被試験デバイス２００の入出力ピンとを接続する。そして本体部１０は、試験信号を、ピンエレクトロニクス１２を介して被試験デバイス２００に供給し、被試験デバイス２００が出力する出力信号を、ピンエレクトロニクス１２を介して受け取り、被試験デバイス２００の良否を判定する。

確定ジッタ印加部２４は、被試験デバイス２００の出力信号に確定ジッタを印加したループ信号を、被試験デバイス２００の入力ピンＲｘに帰還入力する。確定ジッタ印加部２４は、ピンエレクトロニクス１２を介さずに被試験デバイス２００の出力信号を受け取れ、且つピンエレクトロニクスを介さずに、ループ信号を被試験デバイス２００の入力ピンに入力できる位置に設けられる。

本例において確定ジッタ印加部２４は、第１のスイッチ２２−１と第２のスイッチ２２−２との間に設けられ、第１のスイッチ２２−１を介して被試験デバイス２００の入力ピンＲｘに接続され、第２のスイッチ２２−２を介して被試験デバイス２００の出力ピンＴｘに接続される。

つまり、第１のスイッチ２２−１は、被試験デバイス２００の入力ピンＲｘに、第１のピンカード１４−１が出力する試験信号、又は確定ジッタ印加部２４が出力するループ信号のいずれを供給するかを切り換える。また第２のスイッチ２２−２は、被試験デバイス２００の出力ピンＴｘが出力する出力信号を、第２のピンカード１４−２、又は確定ジッタ印加部２４のいずれに供給するかを切り換える。

被試験デバイス２００のループバック試験を行う場合、第１のスイッチ２２−１は、被試験デバイス２００の入力ピンＲｘを確定ジッタ印加部２４の出力端子に接続し、第２のスイッチ２２−２は、被試験デバイス２００の出力ピンＴｘを確定ジッタ印加部２４の入力端子に接続する。

当該スイッチの制御は、スイッチ制御部２８が、本体部１０からの指示に基づいて行ってよく、本体部１０が、それぞれのスイッチ２２に対応するピンカード１４を介して行ってもよい。

また、ループバック試験を行う場合、本体部１０は、所定のパターンを有する出力信号を、確定ジッタ印加部２４が接続される出力ピンＴｘから出力するための制御信号を、被試験デバイス２００に供給する。本体部１０は、当該制御信号を、確定ジッタ印加部２４が接続されていない被試験デバイス２００のピンに対応するピンカード１４を介して、被試験デバイス２００に供給してよい。

また、ジッタ測定部２６は、スイッチ３４を介して、被試験デバイス２００の出力ピンＴｘに接続され、被試験デバイス２００が出力する出力信号を分岐して受け取る。ジッタ測定部２６は、例えば、出力信号のビット誤りを検出してよく、また受け取った出力信号におけるジッタ値を算出してもよい。また、ジッタ測定部２６は、確定ジッタ印加部２４の出力端に接続され、確定ジッタ印加部２４が出力するループ信号を受け取り、当該ループ信号のジッタを測定してもよい。

例えば、確定ジッタ印加部２４が印加するジッタ量を変化させて、出力信号にビット誤りが生じる確定ジッタ量や、出力信号におけるジッタ値が規定値以上となる確定ジッタ量を検出することにより、被試験デバイス２００のジッタ耐力を容易に測定することができる。

また、確定ジッタ印加部２４に、被試験デバイス２００の良否判定の基準となる確定ジッタを印加させたときの、出力信号のビット誤りを検出してもよい。この場合には、一つの確定ジッタ量のみについてビット誤り検出を行えばよいため、極めて短時間に試験を行うことができる。

このような構成及び制御により、従来のいわゆるＡＴＥを用いて、被試験デバイス２００のループバック試験を行うことができる。また、本例における試験装置１００によれば、ピンエレクトロニクス１２のコンパレータ１８を介さずに、出力ピンＴｘから出力信号を受け取り、ドライバ１６を介さずに、入力ピンＲｘにループ信号を入力することができる。このため、被試験デバイス２００が高い伝送レートで動作する場合であっても、精度よくループバック試験を行うことができる。また、確定ジッタ印加部２４をスイッチ基板に設けることができるため、パフォーマンスボード３６において他の部品を配置する面積を確保することができる。

図２は、確定ジッタ印加部２４の構成の一例を示す図である。本例における確定ジッタ印加部２４は、ケーブル３８及びリミッティングアンプ４０を有する。ケーブル３８は、被試験デバイス２００の出力信号を通過させることにより、出力信号に確定ジッタを印加する。印加される確定ジッタの量は、ケーブル３８の長さや特性によって定めることができる。

例えば、長いケーブル３８を用いた場合、ケーブル３８における伝送特性はより劣化する。このため、出力信号の振幅が減衰し信号エッジがなまることにより発生する信号エッジの遅延は、ケーブル３８の長さによって変化する。また、信号エッジの遅延は、出力信号のデータパターンに依存して変化するため、データパターンとケーブル３８の長さを制御することにより、所望の量の確定ジッタを、出力信号に印加することができる。

試験装置１００は、出力信号が通過するケーブル３８の長さを制御することにより、確定ジッタ印加部２４が出力信号に印加する確定ジッタの量を制御するジッタ量制御部を更に備えてよい。ジッタ量制御部は、図９において後述する。

図３は、０．７ｍ、又は１０ｍの同軸ケーブルを通過した場合の、ＰＢＲＳ（疑似ランダムビット列）信号の波形の一例を示す。図３に示すように、ケーブルの長さにより、ＰＢＲＳ信号の振幅が変化する。

また、従来の試験方法においては、確定ジッタ印加手段として、出力信号を通過させる二次フィルタを用いている。二次フィルタを用いた場合、前述したように、信号の振幅が劣化し、振幅変化に極値（extreme value）が生じてしまう。しかし、確定ジッタ印加手段としてケーブルを用いた場合、図３に示すように、信号の振幅劣化は滑らかになり、当該振幅変化の極値を低減することができる。

また、一般に被試験デバイス２００に用いる信号は、最小のアイ開口度が規定されている。例えば、PCI Expressの接続規格では、被試験デバイス２００の出力信号が、図４（ａ）に示すアイ開口度を満たす信号であるとき、被試験デバイス２００の入力信号は、図４（ｂ）に示すアイ開口度を持つ信号であることが要求される。

しかし、当該規定を満たすように、ケーブル等を用いて確定ジッタを印加すると、例えば、図５に示すように垂直軸におけるアイ開口度を確保できない場合がある。これは、確定ジッタを印加したときに生じる振幅劣化に起因する。これに対し、本例における確定ジッタ印加部２４は、ケーブル３８を通過させ、確定ジッタを印加したループ信号の振幅変動成分を除去し、入力ピンＲｘに供給するリミッティングアンプ４０を有している。

リミッティングアンプ４０は、例えば受け取ったループ信号を増幅し、所定の振幅値以上の成分を除去する回路である。このような構成により、図６に示すように、規定アイ開口を満たすループ信号を、被試験デバイス２００に供給することができる。また、リミッティングアンプ４０が設けられる位置は、確定ジッタ印加部２４の内部に限定されない。リミッティングアンプ４０は、確定ジッタ印加部２４の出力端子から、被試験デバイス２００の入力ピンＲｘまでの経路の任意の場所に設けられてよい。

また、リミッティングアンプ４０は、前述した所定の振幅値を制御し、出力する信号の振幅を制御できることが好ましい。これにより、様々なアイ開口度を有する信号を出力することができ、様々な規定により要求されるアイ開口に対応することができる。

図７は、確定ジッタ印加部２４の構成の他の例を示す。本例における確定ジッタ印加部２４は、一次フィルタ４２及びリミッティングアンプ４０を有する。リミッティングアンプ４０の機能は、図２に示したリミッティングアンプ４０と同一である。

一次フィルタ４２は、出力信号を通過させることにより確定ジッタを印加する。一次フィルタ４２は、出力信号を通過させる抵抗と、抵抗の出力端と接地電位との間に設けられたコンデンサとにより構成されるフィルタであり、図８に示すように、通過させる信号の振幅を滑らかに劣化させる。このため、信号のパターンに応じて信号波形を劣化させ、確定ジッタを印加することができ、且つ二次フィルタを用いた場合に生じる、振幅変化に生じる極値の問題を低減することができる。

図９は、試験装置１００の構成の他の例を示す。本例における試験装置１００は、図１において説明した試験装置１００の構成に加え、ジッタ量制御部４４を更に備える。ジッタ量制御部４４は、確定ジッタ印加部２４が出力信号に印加する確定ジッタの量を制御する。

例えば、ジッタ量制御部４４は、被試験デバイスが出力する出力信号のパターンを制御することにより、確定ジッタ印加部２４が出力信号に印加する確定ジッタの量を制御する。この場合、ジッタ量制御部４４は、被試験デバイス２００に、印加するべきジッタの量に応じたパターンを有する出力信号を出力させる。当該パターンは、本体部１０が生成し、被試験デバイス２００に供給してもよい。確定ジッタ印加部２４が出力信号に印加する確定ジッタの量は、通過する出力信号のパターンに応じて変化するため、このような制御により、確定ジッタの量を制御することができる。

図１０（ａ）は、確定ジッタ印加部２４を通過する出力信号の遅延が最大となるようなデータパターンを有する出力信号の波形を示す。本例においては、確定ジッタ印加手段として、０．７ｍ又は１０ｍの同軸ケーブルを用いた場合について示す。図１０（ａ）に示すように、Ｈ論理を示すビットが十分に連続している場合（time４〜９）、出力信号の振幅レベルは、１００％レベルまで到達する。このような場合に、データパターンがＨ論理からＬ論理に変化すると、出力信号の波形が、Ｌ論理に対応する振幅レベルとクロスするまでに必要な時間が最大となる。このため、ケーブル３８を通過させた場合に印加される確定ジッタの量も最大となる。

図１０（ｂ）は、確定ジッタ印加部２４を通過する出力信号の遅延が最小となるようなデータパターンを有する出力信号の波形を示す。図１０（ｂ）に示すように、Ｌ論理を示すビットが十分に連続している場合、出力信号の振幅レベルは０％レベルを示す。このような場合に、データパターンがＬ論理からＨ論理に変化し、且つＨ論理を示すビットが連続しない場合、出力信号の振幅レベルが１００％のレベルに達するのに十分な時間が与えられず、出力信号の振幅レベルは１００％レベルより小さいものとなる。そして、最小連長のＨ論理のデータに続いて、Ｌ論理のデータが与えられると、出力信号の波形が、Ｌ論理に対応する振幅レベルとクロスするまでに必要な時間は最小となる。このため、ケーブル３８を通過させた場合に印加される確定ジッタの量も最小となる。

このように、ジッタ量制御部４４が、出力信号のパターンを制御することにより、所望の量の確定ジッタを印加することができる。出力信号のパターンと、確定ジッタの量との関係は、予め測定することが好ましい。

図１１は、ケーブル３８を通過させた場合に生じる確定ジッタの量と、出力信号のパターンとの関係の一例を示す。図１１（ａ）は、出力信号の立ち上がりエッジにおいて生じる確定ジッタの量を示し、図１１（ｂ）は、出力信号の立ち下がりエッジにおいて生じる確定ジッタの量を示す。また、本例においては、５ｍ又は１０ｍの同軸ケーブルをケーブル３８として用いた場合について示す。

図１２は、一次フィルタ４２を通過させた場合に生じる確定ジッタの量と、出力信号のパターンとの関係の一例を示す。図１２（ａ）は、出力信号の立ち上がりエッジにおいて生じる確定ジッタの量を示し、図１２（ｂ）は、出力信号の立ち下がりエッジにおいて生じる確定ジッタの量を示す。

図１１及び図１２に示すように、出力信号のパターンを制御することにより、所望の量の確定ジッタを、出力信号に印加することができる。また、ジッタ量制御部４４は、出力信号が通過するケーブル３８の長さを制御することにより、確定ジッタ印加部２４が出力信号に印加する確定ジッタの量を制御してもよい。

図１１に示すように、出力信号が通過するケーブル３８の長さによって、出力信号に印加する確定ジッタの量は変化する。例えば、確定ジッタ印加部２４は、長さの異なる複数のケーブルと、出力信号をいずれのケーブルに通過させるかを選択する選択部とを有し、ジッタ量制御部４４は、当該選択部にいずれのケーブルを選択させるかを制御してよい。

また、ジッタ量制御部４４は、一次フィルタ４２の応答特性を制御することにより、確定ジッタ印加部２４が出力信号に印加する確定ジッタの量を制御してもよい。一次フィルタ４２の応答特性を制御することにより、出力信号の振幅劣化が変化するため、当該応答特性を制御することにより、確定ジッタの量を制御することができる。例えばジッタ量制御部４４は、一次フィルタ４２における可変抵抗の抵抗値や、可変容量の容量値を制御することにより、確定ジッタの量を制御してよい。

また、被試験デバイス２００が出力する出力信号は、確定ジッタ印加部２４の他に、図１又は図９に示すように、伝送経路３０−１、３０−２や、被試験デバイス２００を載置するソケット、コネクタ等を伝送する。これらの伝送経路等も有限の伝送帯域幅を有するため、出力信号がこれらの伝送経路等を通過した場合、ケーブル３８等で確定ジッタを印加するのと同様に、出力信号にジッタが印加される。

ジッタ測定部２６は、確定ジッタ印加部２４が印加した確定ジッタの量を、これらの他の伝送経路等において印加されるジッタ量を用いて補正することにより、被試験デバイス２００の入力ピンＲｘに供給されるループ信号における確定ジッタの量を算出することが好ましい。例えば、確定ジッタ印加部２４が印加する確定ジッタの量に、これらの他の伝送経路等において印加されるジッタ量を加算することにより、実際に被試験デバイス２００に供給されるループ信号における確定ジッタの量を算出する。これらの他の伝送経路等において印加されるジッタ量は、予め算出されることが好ましい。

このような補正を行うことにより、実際に被試験デバイス２００に入力されるループ信号における確定ジッタを精度よく算出することができ、被試験デバイス２００のジッタ耐力を精度よく測定することができる。

また同様に、ジッタ測定部２６は、被試験デバイス２００の出力ピンＴｘから測定点までの伝送経路等で出力信号に印加されるジッタ量を、測定したジッタ量から減算することにより、被試験デバイス２００の出力信号における確定ジッタの量を算出してもよい。

例えば、これらの他の伝送経路等において印加されるジッタ量は、ジッタ測定部２６が予め算出する。この場合、ジッタ測定部２６には、これらの他の伝送経路等の周波数領域における伝達特性と、被試験デバイス２００が出力する出力信号の波形が予め与えられる。当該伝達特性は、例えばネットワークアナライザ等により、予め測定することが好ましい。当該伝達特性は、伝送経路のそれぞれの部品が実装された状態で、伝送経路全体として測定することが好ましい。また、それぞれの部品毎に伝達特性を測定してもよい。ジッタ測定部２６は、当該出力信号が、当該他の伝送経路等を通過した場合の波形を、与えられる出力信号の波形と、伝送経路等の伝達特性に基づいて算出する。

図１３は、被試験デバイス２００が出力する出力信号の波形の一例を示す図である。図１３に示すように、当該波形は、劣化のない方形波を示す。ジッタ測定部２６は、当該波形をフーリエ変換して得られたスペクトルと、伝送経路等の伝達特性とを、周波数領域において複素数でかけあわせ、これらの伝送経路等を通過した信号のスペクトルを算出する。

等価的に、出力信号をフーリエ変換して得られたパワースペクトルに、伝送経路等における振幅減衰特性を乗算し、伝送経路等を通過した信号のパワースペクトルをもとめ、出力信号をフーリエ変換して得られた位相スペクトルに、伝送経路等における位相特性を加算し、伝送経路等を通過した信号の位相スペクトルをもとめることにより、伝送経路等を通過した信号のスペクトルを算出する。

図１４（ａ）は、伝送経路等の振幅減衰特性の一例を示し、図１４（ｂ）は、伝送経路等の位相特性を示す。前述したように、ジッタ測定部２６は、これらの伝達特性と、出力信号のスペクトルとをかけあわせることにより算出したスペクトルをフーリエ逆変換し、これらの伝送経路等を通過した信号の波形を算出する。そして、これらの伝送経路等を通過する前後の信号波形を比較し、これらの伝送経路等により印加されるジッタ量を算出する。

図１５は、伝送経路等により印加されるジッタを、ジッタ測定部２６が算出した値（Calculated)と、実際に測定した値（Measured）との比較を示す。図１５に示すように、前述した方法により算出したジッタ値は、実際に測定したジッタ値に対し、実効値で約２％、ピークツゥピーク値で約０．６％の誤差で一致した。

以上説明した試験装置１００によれば、ケーブル３８や一次フィルタ４２のみを用いて、被試験デバイス２００のループバック試験を行うことができ、試験装置１００のコストを低減することができる。また、ループバック試験を、ピンエレクトロニクス１２を介さずに行うことができるため、ドライバ１６やコンパレータ１８等における信号劣化の影響を除去し、精度のよい測定を行うことができる。

また、ドライバ１６等における信号の反射を考慮せずに、試験を行うことができる。また、リミッティングアンプ４０を用いることにより、出力信号に確定ジッタを印加した場合に生じる振幅劣化成分を除去し、被試験デバイス２００のタイミング試験を精度よく行うことができる。また、空間的に余裕のある場所に確定ジッタ印加部２４を設けることができるため、マルチレーンのシリアルインターフェースを有する被試験デバイス２００の試験を簡易な構成で実現することができる。

図１６は、試験装置１００を用いて被試験デバイス２００のループバック試験を行う試験方法の一例を示すフローチャートである。ループバック試験を行う場合、まず被試験デバイス２００の入出力ピンと、ピンエレクトロニクス１２とを切り離す（スイッチ制御段階Ｓ３００）。そして、ピンエレクトロニクス１２の外部で、被試験デバイス２００の入出力ピンを結ぶループ経路を生成する（Ｓ３０２）。Ｓ３００とＳ３０２とは、スイッチ部２０を制御することにより、同時に行われる。また、当該ループ経路は、確定ジッタ印加部２４を含む経路である。

そして、被試験デバイス２００に所定のパターンの出力信号を出力させる（Ｓ３０４）。Ｓ３０４においては、出力信号に印加するべき確定ジッタの量に応じて、当該出力信号のパターンを決定する。そして、確定ジッタ印加部２４により、ループ経路において、被試験デバイス２００の出力信号に確定ジッタを印加し、被試験デバイス２００の入力ピンに帰還入力する（確定ジッタ印加段階Ｓ３０６）。

そして、被試験デバイス２００の良否判定を行う（Ｓ３０８）。例えば出力信号のジッタを測定することにより、被試験デバイス２００のジッタ耐力を測定する。Ｓ３０８における測定は、Ｓ３０６において印加する確定ジッタの量を変化させて行ってよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

例えば、本体部１０は、被試験デバイス２００のロジック試験を行う場合に、試験信号にジッタを印加する手段を有していてよい。例えば本体部１０は、試験信号にサイン波ジッタやランダムジッタを印加する手段を有してよい。また、サイン波ジッタ等を印加する手段は、異なる複数の周波数成分を有するサイン波ジッタを、試験信号に印加してよい。

また、本体部１０は、被試験デバイスのループバック試験（ジッタ試験）を行う場合に、被試験デバイス２００に所定のパターンの出力信号を出力させていたが、被試験デバイス２００の入力ピンＲｘに、所定のパターンの試験信号を供給してもよい。この場合において、本体部１０は、サイン波ジッタ等を印加した試験信号を出力してよい。

本体部１０から試験信号を出力してループバック試験（ジッタ試験）を行う場合、第２のピンカード１４−２から、第２のスイッチ２２−２を介して、試験信号を確定ジッタ印加部２４に供給する。そして、確定ジッタ印加部２４は、当該試験信号に確定ジッタを印加し、被試験デバイス２００の入力ピンに供給する。このような制御により、被試験デバイス２００に入力する試験信号に、確定ジッタに加え、サイン波ジッタやランダムジッタを印加して試験を行うことができる。

この場合、第２のスイッチ２２−２は、第２のピンカード１４−２と、確定ジッタ印加部２４とを接続するか否かを切り換える機能を更に有し、第２のピンカード１４−２と、確定ジッタ印加部２４の入力端とを接続する。

このような試験は、Ｔ１１試験標準（"Fibre Channel-Methodologies for Jitter and Signal Quality Specification-MJSQ",National Committee for Information Technology Standardization(NCITS)T11.2/Project1316-DT,Rev6.0,2002）で規定される通信デバイスの試験に有用である。当該規格は、ジッタ耐力の試験に、サイン波ジッタ、確定ジッタ、ランダムジッタを用いることを規定している。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、簡易な構成で、被試験デバイスのジッタ耐力を試験するループバック試験を精度よく行うことができる。また、マルチレーンのシリアルインターフェースを有する被試験デバイスの試験を簡易な構成で実現することができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 確定ジッタ印加部２４の構成の一例を示す図である。 ０．７ｍ、又は１０ｍの同軸ケーブルを通過した場合の、ＰＢＲＳ（疑似乱数ビット列）信号の波形の一例を示す図である。 （ａ）は、被試験デバイス２００の出力信号が満たすべきアイ開口度を示す図である。（ｂ）は、被試験デバイス２００の入力信号が満たすべきアイ開口度を示す図である。 入力信号と、規定アイ開口との関係を示す図である。 振幅劣化成分を除去した入力信号と、規定アイ開口との関係を示す図である。 確定ジッタ印加部２４の構成の他の例を示す図である。 一次フィルタを通過した信号の波形の一例を示す図である。 試験装置１００の構成の他の例を示す。 （ａ）は、確定ジッタ印加部２４を通過する出力信号の遅延が最大となるようなデータパターンを有する出力信号の波形を示す図である。（ｂ）は、確定ジッタ印加部２４を通過する出力信号の遅延が最小となるようなデータパターンを有する出力信号の波形を示す図である。 ケーブル３８を通過させた場合に生じる確定ジッタの量と、出力信号のパターンとの関係の一例を示す図である。図１１（ａ）は、出力信号の立ち上がりエッジにおいて生じる確定ジッタの量を示し、図１１（ｂ）は、出力信号の立ち下がりエッジにおいて生じる確定ジッタの量を示す。 一次フィルタ４２を通過させた場合に生じる確定ジッタの量と、出力信号のパターンとの関係の一例を示す。図１２（ａ）は、出力信号の立ち上がりエッジにおいて生じる確定ジッタの量を示し、図１２（ｂ）は、出力信号の立ち下がりエッジにおいて生じる確定ジッタの量を示す。 被試験デバイス２００が出力する出力信号の波形の一例を示す図である。 伝送経路等の振幅減衰特性の一例を示す図である。（ｂ）は、伝送経路等の位相特性を示す図である。 伝送経路等により印加されるジッタを、ジッタ測定部２６が算出した値（Calculated)と、実際に測定した値（Measured）との比較を示す。 試験装置１００を用いて被試験デバイス２００のループバック試験を行う試験方法の一例を示すフローチャートである。 従来のループバック試験方法を説明する図である。

符号の説明

１０・・・本体部、１２・・・ピンエレクトロニクス、１４・・・ピンカード、１６・・・ドライバ、１８・・・コンパレータ、２０・・・スイッチ部、２２・・・スイッチ、２４・・・確定ジッタ印加部、２６・・・ジッタ測定部、２８・・・スイッチ制御部、３０・・・伝送経路、３４・・・スイッチ、３６・・・パフォーマンスボード、３８・・・ケーブル、４０・・・リミッティングアンプ、４２・・・一次フィルタ、４４・・・ジッタ量制御部、１００・・・試験装置、２００・・・被試験デバイス、４１０・・・テスタ本体、４２０・・・ピンエレクトロニクス、４２２・・・ドライバ、４２４・・・コンパレータ、４２６・・・選択回路、４３０・・・確定ジッタ印加部

Claims (18)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスを載置するパフォーマンスボードと、
   前記被試験デバイスを試験する試験信号を生成し、前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する本体部と、
   前記本体部と前記パフォーマンスボードとの間に設けられ、前記本体部と前記被試験デバイスとの間で信号の授受を行うピンエレクトロニクスと、
   前記ピンエレクトロニクスを介さずに前記出力信号を受け取り、受け取った前記出力信号に確定ジッタを印加したループ信号を、前記ピンエレクトロニクスを介さずに、前記被試験デバイスの入力ピンに入力する確定ジッタ印加部と、
   前記被試験デバイスの前記入力ピンに、前記ピンエレクトロニクスが出力する前記試験信号、又は前記確定ジッタ印加部が出力する前記ループ信号のいずれを供給するかを切り換えるスイッチ部と
   を備える試験装置。
2. 前記ピンエレクトロニクスは、前記試験信号を前記被試験デバイスの入力ピンに出力するドライバと、前記被試験デバイスの出力ピンから前記出力信号を受け取るコンパレータとを有し、
   前記確定ジッタ印加部は、前記コンパレータを介さずに、前記出力ピンから前記出力信号を受け取り、前記ドライバを介さずに、前記入力ピンに前記ループ信号を入力する
   請求項１に記載の試験装置。
3. 前記ピンエレクトロニクスは、
   前記被試験デバイスの入力ピンに対応して設けられ、前記本体部が生成した前記試験信号を前記被試験デバイスの入力ピンに供給する第１のピンカードと、
   前記被試験デバイスの出力ピンに対応して設けられ、前記被試験デバイスが出力する前記出力信号を受け取る第２のピンカードと
   を有し、
   前記スイッチ部は、
   前記入力ピンに対応して設けられ、前記入力ピンを、前記第１のピンカード又は前記確定ジッタ印加部のいずれに接続するかを切り換える第１のスイッチと、
   前記出力ピンに対応して設けられ、前記出力ピンを、前記第２のピンカード又は前記確定ジッタ印加部のいずれに接続するかを切り換える第２のスイッチと
   を更に備える
   請求項１に記載の試験装置。
4. 前記スイッチ部及び前記確定ジッタ印加部は、前記パフォーマンスボードと、前記ピンエレクトロニクスとの間に設けられたスイッチ基板に設けられる
   請求項３に記載の試験装置。
5. 前記確定ジッタ印加部は、前記出力信号を通過させることにより前記確定ジッタを印加するケーブルを有する請求項３に記載の試験装置。
6. 前記確定ジッタ印加部は、前記出力信号を通過させることにより前記確定ジッタを印加する一次フィルタを有する請求項３に記載の試験装置。
7. 前記確定ジッタ印加部は、前記確定ジッタを印加した前記ループ信号の振幅劣化成分を除去し、前記入力ピンに供給するリミッティングアンプを更に有する請求項５又は６に記載の試験装置。
8. 前記被試験デバイスが出力する前記出力信号のパターンを制御することにより、前記確定ジッタ印加部が前記出力信号に印加する前記確定ジッタの量を制御するジッタ量制御部を更に備える請求項３に記載の試験装置。
9. 前記出力信号が通過する前記ケーブルの長さを制御することにより、前記確定ジッタ印加部が前記出力信号に印加する前記確定ジッタの量を制御するジッタ量制御部を更に備える請求項５に記載の試験装置。
10. 前記一次フィルタの応答特性を制御することにより、前記確定ジッタ印加部が前記出力信号に印加する前記確定ジッタの量を制御するジッタ量制御部を更に備える請求項６に記載の試験装置。
11. 前記被試験デバイスのロジック試験を行う場合に、前記第１のスイッチに前記入力ピンと前記第１のピンカードとを接続させ、前記第２のスイッチに前記出力ピンと前記第２のピンカードとを接続させ、
    前記被試験デバイスのジッタ試験を行う場合に、前記第１のスイッチに前記入力ピンと前記確定ジッタ印加部とを接続させ、前記第２のスイッチに前記出力ピンと前記確定ジッタ印加部とを接続させる
    スイッチ制御部を更に備える請求項３に記載の試験装置。
12. 前記スイッチ制御部は、前記第１のピンカードを介して前記第１のスイッチを制御し、前記第２のピンカードを介して前記第２のスイッチを制御する
    請求項１１に記載の試験装置。
13. 前記本体部は、前記ジッタ試験を行う場合に、前記被試験デバイスに所定のパターンの前記出力信号を出力させるための制御信号を前記被試験デバイスに供給する請求項１１に記載の試験装置。
14. 前記ジッタ試験を行う場合に、前記ループ信号及び前記出力信号の少なくともいずれかにおけるジッタを測定するジッタ測定部を更に備える請求項１１に記載の試験装置。
15. 前記ジッタ測定部は、前記出力信号のパターンに基づいて、前記確定ジッタ印加部以外の信号伝送経路において印加されるジッタを算出し、測定したジッタ値を補正する請求項１４に記載の試験装置。
16. 前記本体部は、前記試験信号にサイン波ジッタを印加する手段を有する請求項１に記載の試験装置。
17. 前記サイン波ジッタを印加する手段は、異なる複数の周波数成分を有する前記サイン波ジッタを、前記試験信号に印加する請求項１６に記載の試験装置。
18. 被試験デバイスを載置するパフォーマンスボードと、前記被試験デバイスを試験する試験信号を生成し、前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する本体部と、前記本体部と前記パフォーマンスボードとの間に設けられ、前記本体部と前記被試験デバイスとの間で信号の授受を行うピンエレクトロニクスと、前記ピンエレクトロニクスと前記被試験デバイスとを接続するか否かを切り換えるスイッチ部とを備える試験装置を用いて、前記被試験デバイスのジッタ試験を行う試験方法であって、
    前記スイッチ部に、前記ピンエレクトロニクスと前記被試験デバイスとの接続を開放させるスイッチ制御段階と、
    前記ピンエレクトロニクスを介さずに前記出力信号を受け取り、受け取った前記出力信号に確定ジッタを印加したループ信号を、前記ピンエレクトロニクスを介さずに、前記被試験デバイスの入力ピンに入力する確定ジッタ印加段階と
    を備える試験方法。
    

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