JP4861717B2 - 試験装置、及び試験方法 - Google Patents
試験装置、及び試験方法 Download PDFInfo
- Publication number
- JP4861717B2 JP4861717B2 JP2006035588A JP2006035588A JP4861717B2 JP 4861717 B2 JP4861717 B2 JP 4861717B2 JP 2006035588 A JP2006035588 A JP 2006035588A JP 2006035588 A JP2006035588 A JP 2006035588A JP 4861717 B2 JP4861717 B2 JP 4861717B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- device under
- under test
- pin
- deterministic jitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31716—Testing of input or output with loop-back
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
Description
M.Shimanouchi著、「New Paradigm for Signal Paths in ATE Electronics are Needed for Serialcom Device Testing」、ITC Proceedings、pp.903-912、2002
Claims (14)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスのロジック試験を行うための試験信号を生成し、前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する本体部と、
前記被試験デバイスのループバック試験を行う場合に前記被試験デバイスの出力ピンに接続され、前記被試験デバイスが出力する出力信号を受け取り、受け取った前記出力信号に確定ジッタを印加したループ信号を、前記被試験デバイスの入力ピンに入力する確定ジッタ印加部と、
前記被試験デバイスを載置するパフォーマンスボードと、
前記本体部と前記パフォーマンスボードとの間に設けられ、前記本体部と前記被試験デバイスとの間で信号の授受を行うピンエレクトロニクスと
を備え、
前記確定ジッタ印加部は、前記ピンエレクトロニクスを介さずに前記出力信号を受け取り、受け取った前記出力信号に確定ジッタを印加したループ信号を、前記ピンエレクトロニクスを介さずに、前記被試験デバイスの入力ピンに入力し、
前記本体部は、前記ループバック試験を行う場合に、前記確定ジッタ印加部が前記出力信号に印加するべき前記確定ジッタの量に応じたパターンを前記被試験デバイスに供給し、前記確定ジッタの量を制御する試験装置。 - 前記確定ジッタ印加部は、前記出力信号を通過させることにより前記確定ジッタを印加するケーブルを有する
請求項1に記載の試験装置。 - 前記確定ジッタ印加部は、前記出力信号を通過させることにより前記確定ジッタを印加する一次フィルタを有する
請求項1に記載の試験装置。 - 前記確定ジッタ印加部の出力端子から、前記被試験デバイスの入力ピンまでの経路に設けられ、前記確定ジッタを印加した前記ループ信号の振幅劣化成分を除去し、前記入力ピンに供給するリミッティングアンプを更に備える
請求項1から3のいずれか一項に記載の試験装置。 - 前記被試験デバイスの前記入力ピンに、前記ピンエレクトロニクスが出力する前記試験信号、又は前記確定ジッタ印加部が出力する前記ループ信号のいずれを供給するかを切り換えるスイッチ部を更に備える
請求項4に記載の試験装置。 - 前記ピンエレクトロニクスは、
前記被試験デバイスの入力ピンに対応して設けられ、前記本体部が生成した前記試験信号を前記被試験デバイスの入力ピンに供給する第1のピンカードと、
前記被試験デバイスの出力ピンに対応して設けられ、前記被試験デバイスが出力する前記出力信号を受け取る第2のピンカードと
を有し、
前記スイッチ部は、
前記入力ピンに対応して設けられ、前記入力ピンを、前記第1のピンカード又は前記確定ジッタ印加部のいずれに接続するかを切り換える第1のスイッチと、
前記出力ピンに対応して設けられ、前記出力ピンを、前記第2のピンカード又は前記確定ジッタ印加部のいずれに接続するかを切り換える第2のスイッチと
を更に備える
請求項5に記載の試験装置。 - 前記被試験デバイスのロジック試験を行う場合に、前記第1のスイッチに前記入力ピンと前記第1のピンカードとを接続させ、前記第2のスイッチに前記出力ピンと前記第2のピンカードとを接続させ、
前記被試験デバイスのループバック試験を行う場合に、前記第1のスイッチに前記入力ピンと前記確定ジッタ印加部とを接続させ、前記第2のスイッチに前記出力ピンと前記確定ジッタ印加部とを接続させるスイッチ制御部を更に備える
請求項6に記載の試験装置。 - 前記スイッチ制御部は、前記第1のピンカードを介して前記第1のスイッチを制御し、前記第2のピンカードを介して前記第2のスイッチを制御する
請求項7に記載の試験装置。 - 前記確定ジッタ印加部は、前記パフォーマンスボードと、前記ピンエレクトロニクスとの間に設けられたスイッチ基板に設けられる
請求項1及び5から8のいずれか一項に記載の試験装置。 - 前記ピンエレクトロニクスは、前記試験信号を前記被試験デバイスの入力ピンに出力するドライバと、前記被試験デバイスの出力ピンから前記出力信号を受け取るコンパレータとを有し、
前記確定ジッタ印加部は、前記コンパレータを介さずに、前記出力ピンから前記出力信号を受け取り、前記ドライバを介さずに、前記入力ピンに前記ループ信号を入力する
請求項1及び5から9のいずれか一項に記載の試験装置。 - 前記ループバック試験を行う場合に、前記ループ信号及び前記出力信号の少なくともいずれかにおけるジッタを測定するジッタ測定部を更に備える
請求項1から10のいずれか一項に記載の試験装置。 - 前記ジッタ測定部は、前記出力信号のパターンに基づいて、前記確定ジッタ印加部以外の信号伝送経路において印加されるジッタを算出し、測定したジッタ値を補正する
請求項11に記載の試験装置。 - 被試験デバイスのロジック試験を行うための試験信号を生成し、前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する本体部と、前記被試験デバイスのループバック試験を行う場合に前記被試験デバイスの出力ピンに接続され、前記被試験デバイスが出力する出力信号を受け取り、受け取った前記出力信号に確定ジッタを印加したループ信号を、前記被試験デバイスの入力ピンに入力する確定ジッタ印加部と、前記被試験デバイスを載置するパフォーマンスボードと、前記本体部と前記パフォーマンスボードとの間に設けられ、前記本体部と前記被試験デバイスとの間で信号の授受を行うピンエレクトロニクスとを備える試験装置を用いて被試験デバイスを試験する試験方法であって、
前記ループバック試験を行う場合に、前記ピンエレクトロニクスを介さずに前記出力信号を前記確定ジッタ印加部に入力させ、前記出力信号に確定ジッタを印加したループ信号を、前記ピンエレクトロニクスを介さずに、前記被試験デバイスの入力ピンに入力し、前記確定ジッタ印加部が前記出力信号に印加するべき前記確定ジッタの量に応じたパターンを、前記本体部から前記被試験デバイスに供給し、前記確定ジッタの量を制御する試験方法。 - 前記確定ジッタを印加した前記ループ信号の振幅劣化成分を除去して、前記入力ピンに供給する
請求項13に記載の試験方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/056,330 US7313496B2 (en) | 2005-02-11 | 2005-02-11 | Test apparatus and test method for testing a device under test |
US11/056,330 | 2005-02-11 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006220660A JP2006220660A (ja) | 2006-08-24 |
JP2006220660A5 JP2006220660A5 (ja) | 2009-02-12 |
JP4861717B2 true JP4861717B2 (ja) | 2012-01-25 |
Family
ID=36776383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006035588A Expired - Fee Related JP4861717B2 (ja) | 2005-02-11 | 2006-02-13 | 試験装置、及び試験方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7313496B2 (ja) |
JP (1) | JP4861717B2 (ja) |
DE (1) | DE102006006048B4 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7496137B2 (en) * | 2005-05-25 | 2009-02-24 | Advantest Corporation | Apparatus for measuring jitter and method of measuring jitter |
US7277805B2 (en) * | 2006-01-06 | 2007-10-02 | International Business Machines Corporation | Jitter measurements for repetitive clock signals |
JP5025638B2 (ja) * | 2006-04-19 | 2012-09-12 | 株式会社アドバンテスト | 信号出力装置、試験装置、およびプログラム |
US7936809B2 (en) * | 2006-07-11 | 2011-05-03 | Altera Corporation | Economical, scalable transceiver jitter test |
JP2008116420A (ja) * | 2006-11-08 | 2008-05-22 | Yokogawa Electric Corp | 試験用モジュール |
JPWO2008133238A1 (ja) * | 2007-04-24 | 2010-07-29 | 株式会社アドバンテスト | 試験装置および試験方法 |
US7991046B2 (en) * | 2007-05-18 | 2011-08-02 | Teradyne, Inc. | Calibrating jitter |
US7797121B2 (en) * | 2007-06-07 | 2010-09-14 | Advantest Corporation | Test apparatus, and device for calibration |
US8090009B2 (en) * | 2007-08-07 | 2012-01-03 | Advantest Corporation | Test apparatus |
US20090138761A1 (en) * | 2007-11-28 | 2009-05-28 | Jose Moreira | System and method for electronic testing of devices |
KR100960118B1 (ko) * | 2007-12-17 | 2010-05-27 | 한국전자통신연구원 | 클럭 지터 발생 장치 및 이를 포함하는 시험 장치 |
JP5228481B2 (ja) | 2007-12-28 | 2013-07-03 | 富士通株式会社 | 半導体装置に対する同時動作信号ノイズに基づいてジッタを見積る方法、その見積りに使用する同時動作信号ノイズ量対ジッタ量相関関係を算出する方法、それらを実現するプログラム、及び半導体装置及びそれが搭載されたプリント回路基板の設計方法 |
JP5012663B2 (ja) * | 2008-05-27 | 2012-08-29 | 富士通株式会社 | 回路シミュレーション装置、回路シミュレーションプログラム、回路シミュレーション方法 |
US8466700B2 (en) * | 2009-03-18 | 2013-06-18 | Infineon Technologies Ag | System that measures characteristics of output signal |
JP5735755B2 (ja) | 2010-05-17 | 2015-06-17 | 株式会社アドバンテスト | 試験装置及び試験方法 |
US20120194206A1 (en) * | 2011-01-28 | 2012-08-02 | Advantest Corporation | Measuring Apparatus |
JP5394435B2 (ja) * | 2011-05-13 | 2014-01-22 | 株式会社アドバンテスト | 製造方法、スイッチ装置、伝送路切り替え装置、および試験装置 |
US9667358B2 (en) | 2011-06-28 | 2017-05-30 | Keysight Technologies, Inc. | Impairment compensation |
US9602225B2 (en) | 2011-06-28 | 2017-03-21 | Keysight Technologies, Inc. | Impairment compensation |
JP5394451B2 (ja) * | 2011-07-26 | 2014-01-22 | 株式会社アドバンテスト | アクチュエータの製造方法、スイッチ装置、伝送路切替装置、および試験装置 |
US20150084660A1 (en) * | 2013-09-25 | 2015-03-26 | Tektronix, Inc. | Time-domain reflectometer de-embed probe |
TWI512309B (zh) * | 2013-12-27 | 2015-12-11 | Chroma Ate Inc | 自動測試設備及其控制方法 |
JP2015169524A (ja) | 2014-03-06 | 2015-09-28 | 株式会社アドバンテスト | 試験装置、キャリブレーションデバイス、キャリブレーション方法、および試験方法 |
US9577818B2 (en) * | 2015-02-04 | 2017-02-21 | Teradyne, Inc. | High speed data transfer using calibrated, single-clock source synchronous serializer-deserializer protocol |
US9929856B1 (en) * | 2016-11-07 | 2018-03-27 | Dell Products, Lp | System and method for jitter negation in a high speed serial interface |
US11940483B2 (en) | 2019-01-31 | 2024-03-26 | Tektronix, Inc. | Systems, methods and devices for high-speed input/output margin testing |
WO2020160477A1 (en) | 2019-01-31 | 2020-08-06 | Tektronix, Inc. | Systems, methods and devices for high-speed input/output margin testing |
US20210302469A1 (en) * | 2020-03-31 | 2021-09-30 | Advantest Corporation | Universal Test Interface Systems and Methods |
US11334459B2 (en) * | 2020-08-18 | 2022-05-17 | Advantest Corporation | Flexible test systems and methods |
JP2023550645A (ja) | 2020-11-24 | 2023-12-04 | テクトロニクス・インコーポレイテッド | 高速入力/出力マージン試験のためのシステム、方法及び装置 |
WO2022111804A1 (en) | 2020-11-25 | 2022-06-02 | Advantest Corporation | An automated test equipment comprising a device under test loopback and an automated test system with an automated test equipment comprising a device under test loopback |
CN112946526B (zh) * | 2021-01-13 | 2022-12-09 | 桂林电子科技大学 | 电子器件断点检测方法、装置和电子设备 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3176318B2 (ja) * | 1997-06-19 | 2001-06-18 | 日本電気アイシーマイコンシステム株式会社 | Ic試験装置および方法 |
US6173427B1 (en) * | 1997-06-20 | 2001-01-09 | Nec Corporation | Immunity evaluation method and apparatus for electronic circuit device and LSI tester |
US6100815A (en) * | 1997-12-24 | 2000-08-08 | Electro Scientific Industries, Inc. | Compound switching matrix for probing and interconnecting devices under test to measurement equipment |
JP2001111408A (ja) * | 1999-10-08 | 2001-04-20 | Hitachi Ltd | 高速信号伝送配線実装構造 |
EP1162739B1 (en) * | 2001-04-03 | 2003-03-05 | Agilent Technologies, Inc. (a Delaware corporation) | Filter injecting data dependent jitter and level noise |
US20030156545A1 (en) * | 2002-02-15 | 2003-08-21 | Masashi Shimanouchi | Signal paths providing multiple test configurations |
WO2003073280A1 (en) * | 2002-02-26 | 2003-09-04 | Advantest Corporation | Measuring apparatus and measuring method |
JP3790741B2 (ja) * | 2002-12-17 | 2006-06-28 | アンリツ株式会社 | ジッタ測定装置およびジッタ測定方法 |
EP1464970A1 (en) | 2003-04-04 | 2004-10-06 | Agilent Technologies Inc | Loop-back testing with delay elements |
JP3886941B2 (ja) * | 2003-07-10 | 2007-02-28 | アンリツ株式会社 | ジッタ耐力測定装置 |
JP5170939B2 (ja) * | 2003-12-16 | 2013-03-27 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
US20050172181A1 (en) * | 2004-01-16 | 2005-08-04 | Mellanox Technologies Ltd. | System and method for production testing of high speed communications receivers |
-
2005
- 2005-02-11 US US11/056,330 patent/US7313496B2/en active Active
-
2006
- 2006-02-09 DE DE102006006048A patent/DE102006006048B4/de not_active Expired - Fee Related
- 2006-02-13 JP JP2006035588A patent/JP4861717B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE102006006048A1 (de) | 2006-08-24 |
US7313496B2 (en) | 2007-12-25 |
DE102006006048B4 (de) | 2008-05-15 |
JP2006220660A (ja) | 2006-08-24 |
US20060184332A1 (en) | 2006-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4861717B2 (ja) | 試験装置、及び試験方法 | |
US11946970B2 (en) | Systems, methods and devices for high-speed input/output margin testing | |
EP1283423B1 (en) | Timing calibration and timing calibration verification of electronic circuit testers | |
US9910123B2 (en) | Calibration module for a tester and tester | |
US6714021B2 (en) | Integrated time domain reflectometry (TDR) tester | |
KR102603932B1 (ko) | 자동화된 테스트 장비 교정용 mem 중계기 어셈블리 | |
US7203460B2 (en) | Automated test of receiver sensitivity and receiver jitter tolerance of an integrated circuit | |
CN109766232B (zh) | 一种PCIe压力眼图测试校准方法 | |
US11927627B2 (en) | Systems, methods, and devices for high-speed input/output margin testing | |
US11940483B2 (en) | Systems, methods and devices for high-speed input/output margin testing | |
CN102749604A (zh) | 测试设备自动校准仪、校准系统及校准方法 | |
US20110128027A1 (en) | Wafer unit for testing and test system | |
JP2006317452A (ja) | トポロジー独立較正システム | |
JP4728403B2 (ja) | カリブレーション回路 | |
US20020099513A1 (en) | Systems and methods for testing multi-gigahertz digital systems and components | |
JP2023547606A (ja) | 伝導性信号試験における高周波(rf)信号プローブ不整合に起因したパワー損失について補償するシステム及び方法 | |
JP2022076479A (ja) | 高速入出力マージン試験のためのシステム、方法及び装置 | |
CN113900006A (zh) | 一种芯片故障测试装置、系统及方法 | |
US20030156545A1 (en) | Signal paths providing multiple test configurations | |
CN111381104A (zh) | 一种传输通道阻抗的测量方法和装置 | |
US11630146B1 (en) | Test arrangement for adjusting a setup of testing a device under test, a method of operating the test arrangement, and a non-transitory computer-readable recording medium | |
Spinner et al. | Parallel Mixed Signal Testing as an Embedded Instrument | |
Decrock et al. | DesignCon 2016 | |
Hockett | PAM4, PCIE, JITTER LIMITS MOVE THE NEEDLE IN HIGH-SPEED DIGITAL. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081217 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110607 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110622 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110909 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111107 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |