JP4582053B2 - パルス幅変調回路及びそれを用いたスイッチングアンプ - Google Patents

Description

本願発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプ（例えばオーディオアンプ）に関するものである。

従来、スイッチングアンプでは、例えば入力信号としてのオーディオ信号をパルス幅変調してその変調信号を出力するパルス幅変調回路が用いられているものが提案されている。このスイッチングアンプでは、パルス幅変調回路から出力される変調信号に基づいて所定の電源電圧がスイッチングされ、スイッチングされた出力信号が例えばローパスフィルタを通して負荷（例えばスピーカ）に出力される。

図２１は、従来のスイッチングアンプの一例を示す構成図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路５１（内部構成は例えば特許文献１参照）と、スイッチング回路５２と、ローパスフィルタ回路５３とを備えている。このスイッチングアンプによれば、オーディオ信号発生源ＡＵから出力されたオーディオ信号ｅ_Sは、パルス幅変調回路５１においてその振幅がパルス幅変調され、変調された変調信号ＯＵＴ１，ＯＵＴ２がスイッチング回路５２に出力される。スイッチング回路５２では、変調信号ＯＵＴ１，ＯＵＴ２に基づいて正負の電源電圧＋Ｖ_D，−Ｖ_Dが交互にスイッチングされ、スイッチングされた出力は、ローパスフィルタ回路５３によって高周波成分が除去されて出力信号Ｖ₀として図示しない負荷に供給される。

特開２００４−３２００９７号公報

図２２は、図２１に示すパルス幅変調回路５１の内部構成を示す回路図である。

パルス幅変調回路５１は、非安定マルチバイブレータを用いた積分型パルス幅変調回路であり、例えば入力信号としてのオーディオ信号をパルス幅変調（ＰＷＭ）して２つの変調信号ＯＵＴ１，ＯＵＴ２を生成、出力するものである。２つの変調信号ＯＵＴ１，ＯＵＴ２は、それらのレベルが交互に異なるように変化するものであり、例えば変調信号ＯＵＴ１がハイレベルのとき、変調信号ＯＵＴ２はローレベルとなる。

パルス幅変調回路５１は、図２２に示すように、バイアス電流源５４と、バイアス電流源５４に接続された変調回路５５と、変調回路５５に接続されたパルス発生回路５６とによって構成されている。バイアス電流源５４に所定の電源電圧Ｖ_Aが供給されると、バイアス電流源５４に流れるバイアス電流２Ｉｂは、入力端５５ａを介して変調回路５５に流れる。

変調回路５５は、いわゆる差動増幅回路によって構成され、一端同士が入力端５５ａに接続された抵抗Ｒ５１，Ｒ５２と、それぞれの他端に接続されたトランジスタＱ５１，Ｑ５２とからなる。変調回路５５は、２つの入力端子ｅ１，ｅ２間の差電圧で示されるオーディオ信号ｅ_S（＝ｅ１−ｅ２）に応じてトランジスタＱ５１，Ｑ５２をそれぞれ流れる第１及び第２電流Ｉ１，Ｉ２の電流分配比を変化させるものである。すなわち、オーディオ信号ｅ１，ｅ２がトランジスタＱ５１，Ｑ５２によって、それぞれ第１及び第２電流Ｉ１，Ｉ２に変換される。

ここで、オーディオ信号ｅ_Sに対するバイアス電流Ｉｂの変換コンダクタンスをＧ₀とすると、変換コンダクタンスＧ₀は、Ｇ₀＝１／（Ｒ５１＋Ｒ５２）で表され、第１電流Ｉ１は、Ｉ１＝Ｉｂ−Ｇ₀・ｅ_Sで、第２電流Ｉ２は、Ｉ２＝Ｉｂ＋Ｇ₀・ｅ_Sでそれぞれ表すことができる。

パルス発生回路５６は、パルス幅変調信号の被変調信号（キャリア）であるパルス信号を生成する回路であり、充電用コンデンサＣ５１，Ｃ５２、第１ないし第４インバータ回路ＩＮＶ５１〜ＩＮＶ５４、及び第１及び第２ダイオードＤ５１，Ｄ５２からなる。パルス発生回路５６は、変調回路５５から供給される第１及び第２電流Ｉ１，Ｉ２に基づいて、充電用コンデンサＣ５１，Ｃ５２に電荷を蓄積させて充電し、充電用コンデンサＣ５１，Ｃ５２の充電時間に対応した時間幅を有する変調信号ＯＵＴ１，ＯＵＴ２を出力するものである。

なお、第１及び第２ダイオードＤ５１，Ｄ５２の各カソード側には、所定の電源電圧Ｖ_Bが供給され、第１ないし第４インバータ回路ＩＮＶ５１〜ＩＮＶ５４には、所定の電源電圧Ｖ_B，Ｖ_C（例えばＶ_C＝Ｖ_B−５Ｖ）が供給されている（図２２では、各インバータ回路ＩＮＶ５１〜ＩＮＶ５４への電源供給形態が一部のみ記載されている。）。

ここで、充電用コンデンサＣ５１，Ｃ５２の容量を同一（＝Ｃ）とし、第１及び第２電流Ｉ１，Ｉ２がそれぞれ充電用コンデンサＣ５１，Ｃ５２を所定の閾値電圧Ｖｔｈ（第１ないし第４インバータ回路ＩＮＶ５１〜ＩＮＶ５４のハイレベル又はローレベルを決定する電圧）まで充電する時間をＴ１，Ｔ２とすると、Ｉ１・Ｔ１＝Ｃ・Ｖｔｈ、Ｉ２・Ｔ２＝Ｃ・Ｖｔｈといった関係がそれぞれ成立する。これらから、充電時間Ｔ１，Ｔ２は、それぞれＴ１＝Ｃ・Ｖｔｈ／Ｉ１、Ｔ２＝Ｃ・Ｖｔｈ／Ｉ２となる。

スイッチング回路５２は、図２１に示すように、パルス発生回路５６から出力される変調信号ＯＵＴ１，ＯＵＴ２に基づいて、交互にオン、オフ動作するスイッチＳＷ−ａ，ＳＷ−ｂを有している。スイッチＳＷ−ａ，ＳＷ−ｂは、充電用コンデンサＣ５１，Ｃ５２の充電時間Ｔ１，Ｔ２において、それぞれオン動作するようになっている。

図２３は、変調信号ＯＵＴ１，ＯＵＴ２の出力波形、及び図２１の点ＰにおけるスイッチＳＷ−ａ，ＳＷ−ｂによるスイッチング後の出力波形を示す図であるが、スイッチＳＷ−ａのオン時間Ｔ１には、正の電源電圧＋Ｖ_Dが出力され、スイッチＳＷ２のオン時間Ｔ２には、負の電源電圧−Ｖ_Dが出力される。

ここで、このスイッチングアンプの変調度ｍは、充電用コンデンサＣ５１，Ｃ５２の充電時間Ｔ１，Ｔ２を用いて、変調度ｍ＝（Ｔ１−Ｔ２）／（Ｔ１＋Ｔ２）で表すことができる。この式に、上述した、充電時間Ｔ１＝Ｃ・Ｖｔｈ／Ｉ１，Ｔ２＝Ｃ・Ｖｔｈ／Ｉ２、第１電流Ｉ１＝Ｉｂ−Ｇ₀・ｅ_S，第２電流Ｉ２＝Ｉｂ＋Ｇ₀・ｅ_Sをそれぞれ代入すると、変調度ｍは、ｍ＝Ｇ₀・ｅ_S／Ｉｂで表すことができる。すなわち、変調度ｍは、オーディオ信号ｅ_Sに比例することがわかり、これによって、オーディオ信号ｅ_Sに応じたパルス幅変調が実現されることがわかる。

一方、充電用コンデンサＣ５１，Ｃ５２の充電時間Ｔ１，Ｔ２を加算した１周期Ｔは、Ｔ＝Ｔ１＋Ｔ２であるので、Ｔ＝Ｃ・Ｖｔｈ・[（Ｉ１＋Ｉ２）／（Ｉ１・Ｉ２）]となり、この式に、第１電流Ｉ１＝Ｉｂ−Ｇ₀・ｅ_S，第２電流Ｉ２＝Ｉｂ＋Ｇ₀・ｅ_Sを代入して、さらに変調度ｍ＝Ｇ₀・ｅ_S／Ｉｂを考慮すると、周期Ｔは、Ｔ＝２Ｃ・Ｖｔｈ／[Ｉｂ・（１−ｍ²）]で表すことができる。

この式により、周期Ｔ（＝Ｔ１＋Ｔ２）は、変調度ｍに依存し、すなわちオーディオ信号ｅ_Sの振幅に依存し、オーディオ信号ｅ_Sの振幅によって変動することがわかる。例えばオーディオ信号ｅ_Sの振幅がないときは（無信号のとき）、変調度ｍ＝０であるので、周期Ｔは最小となる。一方、オーディオ信号ｅ_Sの振幅（オーディオ信号ｅ_Sの絶対値）が大きくなると、振幅が大きくなればなるほど、すなわち変調度ｍが増加すればするほど、この増加に応じて周期Ｔが長くなる。

この場合、パルス幅変調信号の被変調信号（キャリア）の周波数ｆ（以下、「キャリア周波数」という。）は、周期Ｔの逆数であるｆ＝１／（Ｔ１＋Ｔ２）で表されるので、キャリア周波数ｆは、ｆ＝Ｉｂ・（１−ｍ²）／（２Ｃ・Ｖｔｈ）となる。したがって、オーディオ信号ｅ_Sの無信号時（ｍ＝０）には、コイルＬ及びコンデンサＣによるＬＣ回路からなるローパスフィルタ回路５３によって、キャリア成分が十分減衰されることになる。

ところが、オーディオ信号ｅ_Sの振幅が大きくなると、すなわち変調度ｍが増大すると、キャリア周波数ｆの値は低下することになる。オーディオ信号ｅ_Sの振幅が大きくなってキャリア周波数ｆの値が低下し、例えばキャリア周波数ｆがローパスフィルタ回路５３の遮断周波数（例えば６０ｋＨｚ）に近づくと、キャリア成分の一部がローパスフィルタ回路５３を通過し、このキャリア成分の漏洩分が増加し、この漏洩分が負荷（図略）であるスピーカからノイズとなって出力されることになるといった問題点が生じる。

また、キャリア周波数ｆの値が低下して、上記ローパスフィルタ回路５３の直列共振周波数に近づくと、例えばスイッチング回路５３に適用されているスイッチＳＷ−ａ，ＳＷ−ｂがスイッチング用出力トランジスタによって構成されている場合、このスイッチング用出力トランジスタに過大な電流が流れ、これを破壊するといったおそれがある。

このように、従来のパルス幅変調回路５１では、パルス幅変調信号の被変調信号（キャリア）は、パルス幅変調回路５１の内部において生成されて発振されるものであり、例えば外部発振器等によって被変調信号を制御することや被変調信号の同期を行うことはできないようになっている。

さらに、従来のパルス幅変調回路５１が複数のチャンネルを有するマルチチャンネルのスイッチングアンプに適用される場合、上記キャリア周波数ｆは、バイアス電流Ｉｂ、第１及び第２コンデンサＣ５１，Ｃ５２の容量、第１ないし第４インバータ回路ＩＮＶ５１〜ＩＮＶ５４の閾値電圧Ｖｔｈに依存するので、これらの値にばらつきがあると、チャンネル間同士でキャリア周波数ｆが微妙に異なることが生じ、被変調信号（キャリア）間におけるビート成分が音声周波数に混在し、ビート音がノイズとなって出力されるといったことが生じる。そのため、負荷（スピーカ）からは、音量が微妙に変化した音声が外部へ出力されることになるといった問題点があった。

本願発明は、上記した事情のもとで考え出されたものであって、キャリア周波数をほぼ一定にした新規な構成のパルス変調回路及びそれを適用したスイッチングアンプを提供することを、その課題とする。

上記の課題を解決するため、本願発明では、次の技術的手段を講じている。

本願発明の第１の側面によって提供されるパルス幅変調回路は、所定のクロック信号の半周期である第１期間において、入力信号に基づく電流に基づいて第１積分回路を充電させ、前記第１期間とは半周期ずれた前記第１期間に続く第２期間において、一定のバイアス電流に基づく一定の放電量で蓄積電荷を放電させて前記第１積分回路における電圧を所定の基準電圧まで変化させるとともに、前記入力信号に基づく電流に基づく一定の放電量で蓄積電荷を放電させて前記第１積分回路とは異なる第２積分回路を充電させ、前記第２期間に続く半周期の第３期間において、前記バイアス電流に基づいて前記第２積分回路における電圧を前記基準電圧まで変化させる積分制御回路と、前記第２期間が開始されてから前記第１積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第１検出回路と、前記第３期間が開始されてから前記第２積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第２検出回路と、前記第１検出回路及び第２検出回路から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成回路と、を備えることを特徴としている（請求項１）。このパルス幅変調回路において、前記積分制御回路は、前記入力信号に基づく電圧を電流に変換する電圧電流変換回路と、前記一定のバイアス電流を生成するバイアス電流生成回路と、前記電圧電流変換回路によって変換された電流と前記バイアス電流生成回路によって生成された一定のバイアス電流とを加算する加算回路と、前記加算回路の出力を前記第１積分回路に供給する状態と、前記加算回路の出力を前記第２積分回路に供給する状態とを、前記クロック信号に基づいて切り換える切換回路と、をさらに備えるとよい（請求項２）。

請求項１または２に記載のパルス幅変調回路によれば、クロック信号の半周期である第１期間においては、入力信号（例えばオーディオ信号）に基づく電流に基づいて第１積分回路（例えば第１積分用コンデンサ）が充電される。続く第２期間においては、一定のバイアス電流に基づく一定の放電量で蓄積電荷を放電させて第１積分回路における電圧が所定の基準電圧まで変化される。一方、この第２期間においては、入力信号に基づく電流に基づいて第２積分回路（例えば第２積分用コンデンサ）が充電される。続く第３期間においては、一定のバイアス電流に基づく一定の放電量で蓄積電荷を放電させて第２積分回路における電圧が所定の基準電圧まで変化される。

第２期間においては、この第２期間が開始されてから第１積分回路における電圧が所定の基準電圧に到達するまでの時間が検出され、第３期間においては、この第３期間が開始されてから第２積分回路における電圧が所定の基準電圧に到達するまでの時間が検出される。これら検出された時間は、クロック信号の半周期ごとに交互に繰り返し出力され、これらの時間に基づいて当該時間のパルス幅を有するパルス信号が生成される。

第２期間が開始されてから第１積分回路における電圧が所定の基準電圧に到達するまでの時間は、第１期間において入力信号に基づく電流に基づいて第１積分回路で充電された充電量に依存し、この充電量に応じて変化する。また、第３期間が開始されてから第２積分回路における電圧が所定の基準電圧に到達するまでの時間は、第１期間において入力信号に基づく電流に基づいて第１積分回路で充電された充電量に依存し、この充電量に応じて変化する。したがって、入力信号に応じたパルス幅を生成することができ、周期がほぼ一定の所定のクロック信号を用いているので、キャリア周波数がほぼ一定のパルス幅変調を行うことができる。

本願発明の第２の側面によって提供されるパルス幅変調回路は、所定のクロック信号の半周期である第１期間において、入力信号に基づく電流に基づいて第１積分回路を充電させ、前記第１期間とは半周期ずれた前記第１期間に続く第２期間において、一定のバイアス電流に基づく一定の充電量で蓄積電荷を充電させて前記第１積分回路における電圧を所定の基準電圧まで変化させるとともに、前記入力信号に基づく電流に基づいて前記第１積分回路とは異なる第２積分回路を充電させ、前記第２期間に続く半周期の第３期間において、前記バイアス電流に基づく一定の充電量で蓄積電荷を充電させて前記第２積分回路における電圧を前記基準電圧まで変化させる積分制御回路と、前記第２期間が開始されてから前記第１積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第１検出回路と、前記第３期間が開始されてから前記第２積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第２検出回路と、前記第１検出回路及び第２検出回路から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成回路と、を備えることを特徴としている（請求項３）。

請求項３に記載のパルス幅変調回路において、前記積分制御回路は、前記一定のバイアス電流を生成する第１バイアス生成回路と、前記バイアス電流とは異なる他の一定のバイアス電流を生成する第２バイアス生成回路と、前記入力信号に基づく電圧を電流に変換する電圧電流変換回路と、前記電圧電流変換回路によって変換された電流を第１バイアス生成回路によって生成されたバイアス電流に加算して前記第１積分回路に供給する状態と、前記電圧電流変換回路によって変換された電流を前記第２バイアス生成回路によって生成されたバイアス電流に加算して前記第２積分回路に供給する状態とを、前記クロック信号に基づいて切り換える切換回路と、を備えるとよい（請求項４）。

請求項３に記載のパルス幅変調回路によれば、クロック信号の半周期である第１期間においては、入力信号に基づく電流に基づいて第１積分回路が充電され、続く第２期間においては、一定のバイアス電流に基づく一定の充電量で蓄積電荷を充電させて第１積分回路における電圧が所定の基準電圧まで変化される。一方、この第２期間においては、入力信号に基づく電流に基づいて第２積分回路が充電され、続く第３期間においては、一定のバイアス電流に基づく一定の充電量で蓄積電荷を充電させて第２積分回路における電圧が所定の基準電圧まで変化される。

請求項３に記載のパルス幅変調回路でも請求項１に記載のパルス幅変調回路と同様に、クロック信号の半周期ごとに第１積分回路における電圧が所定の基準電圧に到達するまでの時間と第２積分回路における電圧が所定の基準電圧に到達するまでの時間とが交互に繰り返し検出され、各検出時間のパルス幅を有するパルス信号が生成される。従って、請求項３に記載のパルス幅変調回路でもキャリア周波数がほぼ一定のパルス幅変調を行うことができる。

請求項１ないし４のいずれかに記載のパルス幅変調回路において、前記第１検出回路は、前記第２期間において前記第１積分回路における電圧と、前記基準電圧とを比較する第１比較回路を備え、前記第２検出回路は、前記第３期間において前記第２積分回路における電圧と、前記基準電圧とを比較する第２比較回路を備え、前記パルス幅信号生成回路は、前記第１比較回路の出力と、前記第２比較回路の出力とに基づいて前記パルス信号を生成するとよい（請求項５）。

請求項５に記載のパルス幅変調回路において、前記第１比較回路の出力に基づいて前記第１積分回路を瞬時に放電させる第１強制放電回路と、前記第２比較回路の出力に基づいて前記第２積分回路を瞬時に放電させる第２強制放電回路と、を備えるとよい（請求項６）。

請求項１ないし６のいずれかに記載のパルス幅変調回路において、前記クロック信号を発生させるクロック発生回路を備えるとよい（請求項７）。

請求項７に記載のパルス幅変調回路において、前記クロック発生回路から発生されるクロック信号の、反転時における遅延時間を抑制するためのデッドタイムを生成するデッドタイム生成回路をさらに備えるとよい（請求項８）。

本願発明の第３の側面によって提供されるスイッチングアンプは、請求項１ないし請求項８のいずれかに記載のパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えたことを特徴としている（請求項９）。

この構成によれば、このスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路を備えているので、第１の側面によって提供されるパルス幅変調回路と同様の作用効果を奏する。

本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。

＜第１実施形態＞
図１は、本願発明の第１実施形態に係るパルス幅変調（ＰＷＭ）回路が適用されるスイッチングアンプを示す構成図である。図２は、図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路１と、スイッチング回路２と、ローパスフィルタ回路３と、正負の電源電圧＋Ｅ_B，−Ｅ_Bを供給する第１電源４及び第２電源５とを備えている。ローパスフィルタ回路３の出力には、負荷ＲＬとしてのスピーカ（図略）が接続されている。

パルス幅変調回路１は、オーディオ信号発生源ＡＵから出力された入力信号としてのオーディオ信号ｅ_Sをパルス幅変調して変調信号ＰＷＭ−ＯＵＴを生成、出力するものである。パルス幅変調回路１から出力された変調信号ＰＷＭ−ＯＵＴは、スイッチング回路２に入力される。

スイッチング回路２では、変調された変調信号ＰＷＭ−ＯＵＴに基づいて、第１電源４及び第２電源５から供給される正負の電源電圧＋Ｅ_B，−Ｅ_Bが交互にスイッチングされる。すなわち、スイッチング回路２は、パルス幅変調回路１から出力される変調信号ＰＷＭ−ＯＵＴの位相を反転させるインバータ２ａと、変調信号ＰＷＭ−ＯＵＴに基づいてオン、オフ動作するスイッチ素子ＳＷ−Ａと、インバータ２ａによって変調信号ＰＷＭ−ＯＵＴが反転された変調信号ＰＷＭ−ＯＵＴ′に基づいてオン、オフ動作するスイッチ素子ＳＷ−Ｂと、両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂの両端にそれぞれ接続された逆電流防止用ダイオードＤ−Ａ，Ｄ−Ｂとを備えている。

スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂは、変調信号ＰＷＭ−ＯＵＴと、反転された変調信号ＰＷＭ−ＯＵＴ′とによって交互にオン、オフ動作し、ローパスフィルタ回路３及び負荷ＲＬに対してスイッチングされた正負の電源電圧＋Ｅ_B，−Ｅ_Bを供給する。

ローパスフィルタ回路３は、コイルＬ₀及びコンデンサＣ₀によるＬＣ回路によって構成され、スイッチング回路２から出力される出力信号の高周波成分を除去して負荷ＲＬに供給する回路であり、例えば６０ｋＨｚのカットオフ周波数を有する。ローパスフィルタ回路３では、スイッチングされた正負の電源電圧＋Ｅ_B，−Ｅ_Bの高周波成分が除去され、その出力は、負荷ＲＬに供給されることにより音声として負荷ＲＬから出力される。

パルス幅変調回路１は、図２に示すように、オーディオ信号変換回路１１と、充電用バイアス電流源１２と、電流加算回路１３と、スイッチ回路１４と、クロック発生回路１５と、放電用バイアス電流源１６と、第１及び第２積分回路１７，１８と、第１及び第２比較回路１９，２０と、第１及び第２リセット回路２１，２２と、信号出力回路２３とによって構成されている。

オーディオ信号変換回路１１は、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅ_Sを電圧−電流変換するための回路である。ここで、オーディオ信号変換回路１１における変換コンダクタンスをＧとすると、下流の電流加算回路１３に流れ込む電流は、Ｇ・ｅ_Sで表すことができる。

充電用バイアス電流源１２は、所定の正の電源電圧＋Ｖａをバイアス電流Ｉｂに変換して下流の電流加算回路１３に供給する回路である。電流加算回路１３は、オーディオ信号変換回路１１によって変換された電流（Ｇ・ｅ_S）と、充電用バイアス電流源１２によって変換されたバイアス電流Ｉｂとを加算した和電流（Ｇ・ｅ_S＋Ｉｂ）を、下流のスイッチ回路１４に供給する回路である。

スイッチ回路１４は、第１ないし第４スイッチＳＷ１〜ＳＷ４を備えており、電流加算回路１３によって加算された和電流（Ｇ・ｅ_S＋Ｉｂ）を、クロック発生回路１５から出力される第１ないし第２クロック信号φ１，φ２（後述）によって切り替えて、後段の第１及び第２積分回路１７，１８に供給する回路である。

接続構成を説明すると、電流加算回路１３には、第１及び第２スイッチＳＷ１，ＳＷ２の各一端が接続され、第１スイッチＳＷ１の他端（図２のＡ点参照）は、第１積分回路１７に接続されており、これにより、第１積分回路１７の充電経路が形成される。第１スイッチＳＷ１の他端は、第３スイッチＳＷ３の一端にも接続され、第３スイッチＳＷ３の他端は、放電用バイアス電流源１６に接続されており、これにより、第１積分回路１７の放電経路が形成される。一方、第２スイッチＳＷ２の他端（図２のＢ点参照）は、第２積分回路１８に接続されており、これにより、第２積分回路１８の充電経路が形成される。第２スイッチＳＷ２の他端は、第４スイッチＳＷ４の一端にも接続され、第４スイッチＳＷ４の他端は、放電用バイアス電流源１６に接続されており、これにより、第２積分回路１８の放電経路が形成される。

クロック発生回路１５は、スイッチ回路１４の第１ないし第４スイッチＳＷ１〜ＳＷ４を切り替える切替信号（クロック信号）を第１ないし第４スイッチＳＷ１〜ＳＷ４にそれぞれ与えるものであり、図３に示すような、デューティ比がほぼ５０％の第１クロック信号φ１と、第１クロック信号φ１に対して逆位相の第２クロック信号φ２とを出力するものである。なお、クロック発生回路１５は、パルス幅変調回路１の外部に設けられ、外部クロック信号として第１クロック信号φ１及び第２クロック信号φ２をパルス幅変調回路１に与えるように構成されていてもよい。

スイッチ回路１４の第２及び第３スイッチＳＷ２，ＳＷ３は、ともに第１クロック信号φ１によってオン、オフ制御され、第１及び第４スイッチＳＷ１，ＳＷ４は、ともに第２クロック信号φ２によってオン、オフ制御される。そのため、第２及び第３スイッチＳＷ２，ＳＷ３と、第１及び第４スイッチＳＷ１，ＳＷ４とは、交互にオン、オフ動作される。

例えば、図３に示すように、第１クロック信号φ１がハイレベルで第２クロック信号φ２がローレベルであるときには（以下、「第１期間Ｔ１」という）、第２及び第３スイッチＳＷ２，ＳＷ３がオン動作し、第１及び第４スイッチＳＷ１，ＳＷ４がオフ動作する（図２のスイッチ回路４の状態参照）。この場合、電流加算回路１３からの和電流（Ｇ・ｅ_S＋Ｉｂ）は、第２スイッチＳＷ２を介して第２積分回路１８に流れ、これにより、第２積分回路１８が充電される。

一方、第１クロック信号φ１がローレベルで第２クロック信号φ２がハイレベルであるときには（以下、「第２期間Ｔ２」という）、第１及び第４スイッチＳＷ１，ＳＷ４がオン動作し、第２及び第３スイッチＳＷ２，ＳＷ３がオフ動作する。この場合、和電流（Ｇ・ｅ_S＋Ｉｂ）は、第１スイッチＳＷ１を介して第１積分回路１７に流れ、これにより、第１積分回路１７が充電される。

第１及び第２積分回路１７，１８は、第１積分用コンデンサＣ１及び第２積分用コンデンサＣ２によってそれぞれ構成されている。第１積分用コンデンサＣ１は、上述したように、第２期間Ｔ２において、第１スイッチＳＷ１がオン動作するとともに、第３スイッチＳＷ３がオフ動作することにより、電流加算回路１３からの和電流（Ｇ・ｅ_S＋Ｉｂ）によって充電される。第１積分用コンデンサＣ１は、次の半周期の期間（以下、「第３期間Ｔ３」という）において、第１スイッチＳＷ１がオフ動作するとともに、第３スイッチＳＷ３がオン動作することにより、充電された電荷が放電用バイアス電流源１６に流れることによって一定の放電量で放電される。

一方、第２積分用コンデンサＣ２は、第１期間Ｔ１（図３参照）において、第２スイッチＳＷ２がオン動作するとともに、第４スイッチＳＷ４がオフ動作することにより、電流加算回路１３から流れる和電流によって充電される。第２積分用コンデンサＣ２は、次の第２期間Ｔ２において、第２スイッチＳＷ２がオフ動作するとともに、第４スイッチＳＷ４がオン動作することにより、充電された電荷が放電用バイアス電流源１６に流れることによって一定の放電量で放電される。すなわち、第１及び第２積分用コンデンサＣ１，Ｃ２は、第１及び第２クロック信号φ１，φ２のレベルが維持される単位期間（例えば第１期間Ｔ１）ごとにおいて、交互に充電及び放電が行われる。

放電用バイアス電流源１６は、負の電源電圧−Ｖａに接続され、第１又は第２積分用コンデンサＣ１，Ｃ２が放電されるときに、充電用バイアス電流源１２において流れるバイアス電流Ｉｂと同じ大きさのバイアス電流Ｉｂを流すためのものである。

第１及び第２比較回路１９，２０は、第１及び第２積分回路１７，１８において蓄積される電圧と、所定の基準電圧Ｖｒｅｆとを比較することにより、その出力においてパルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅を規定するための回路である。また、第１及び第２比較回路１９，２０は、第１及び第２積分回路１７，１８の放電時に、第１及び第２積分回路１７，１８を強制的にリセットするための回路である。なお、第１及び第２比較回路１９，２０が例えばＣＭＯＳインバータ素子で構成される場合、基準電圧Ｖｒｅｆは、ＣＭＯＳインバータ素子のハイレベルとローレベルとで規定される閾値に相当し、通常、この閾値はそのＣＭＯＳインバータ素子の電源電圧の約１／２に設定される。例えば、ＣＭＯＳインバータ素子の電源電圧が約５Ｖであるとすると、基準電圧Ｖｒｅｆは、その半分の約２．５Ｖとなる。

第１及び第２比較回路１９，２０の正（＋）側入力端子には、基準電圧Ｖｒｅｆがそれぞれ入力され、負（−）側入力端子には、第１及び第２積分用コンデンサＣ１，Ｃ２の一端がそれぞれ接続されている。第１及び第２比較回路１９，２０は、例えばＣＭＯＳインバータ素子（図略）で構成することが可能であり、ＣＭＯＳインバータ素子で構成される場合には、ＣＭＯＳインバータ素子のハイレベル及びローレベルを規定する閾値が基準電圧Ｖｒｅｆとして設定される。

第１及び第２比較回路１９，２０の出力（図２のＣ点及びＤ点参照）は、通常ハイレベルであり、各負側入力端子における電圧（第１及び第２積分用コンデンサＣ１，Ｃ２による充電電圧）が基準電圧Ｖｒｅｆより高くなると、出力端子からローレベルの信号が出力される。

第１及び第２リセット回路２１，２２は、第１及び第２積分回路１７，１８がそれぞれ放電されている期間において、第１及び第２積分用コンデンサＣ１，Ｃ２における放電を強制的に終了させる（リセットする）ための回路である。第１リセット回路２１は、第１ＡＮＤ回路Ａ１及び第５スイッチＳＷ５からなり、第２リセット回路２２は、第２ＡＮＤ回路Ａ２及び第６スイッチＳＷ６からなる。

第１ＡＮＤ回路Ａ１は、その一方の入力端子が第１比較回路１９の出力端子に接続され、他方の入力端子がクロック発生回路１５に接続されて第１クロック信号φ１が入力される。第１ＡＮＤ回路Ａ１の出力端子（図２のＥ点参照）は、第５スイッチＳＷ５に接続され、第１ＡＮＤ回路Ａ１の出力は、第５スイッチＳＷ５のオン、オフ動作を制御する。

一方、第２ＡＮＤ回路Ａ２は、その一方の入力端子が第２比較回路２０の出力端子に接続され、他方の入力端子がクロック発生回路１５に接続されて第２クロック信号φ２が入力される。第２ＡＮＤ回路Ａ２の出力端子（図２のＦ点参照）は、第６スイッチＳＷ６に接続され、第２ＡＮＤ回路Ａ２の出力は、第６スイッチＳＷ６のオン、オフ動作を制御する。

図４は、第２クロック信号φ２の信号変化における、第１積分用コンデンサＣ１の一端（図２のＡ点参照）の電圧波形を示す図である。

図２のＡ点においては、第２クロック信号φ２がハイレベルのとき（第２期間Ｔ２参照）、第１スイッチＳＷ１がオン動作するとともに、第３スイッチ素子ＳＷ３がオフ動作するので、第１積分用コンデンサＣ１は充電される。この充電時における電圧波形（図２のＡ点の電圧）の傾きは、和電流（Ｇ・ｅ_S＋Ｉｂ）の大きさ、すなわちオーディオ信号ｅ_Sの正負の状態と、その振幅の大きさに依存する。

ここで、図４の符号Ｗ０の電圧波形は、オーディオ信号ｅ_Sが無信号のときの波形を示し、符号Ｗ１の電圧波形は、オーディオ信号ｅ_Sが正（０＜（Ｇ・ｅ_S）＜（Ｉｂ／２））であってその振幅が比較的大きいとき（すなわち変調率ｍが比較的高いとき）の波形を示し、符号Ｗ２の電圧波形は、オーディオ信号ｅ_Sが負（０＞（Ｇ・ｅ_S）＞（−Ｉｂ／２））であってその振幅が比較的大きいときの波形を示している。

同図によると、オーディオ信号ｅ_Sが正であってその振幅が比較的大きいときの電圧波形Ｗ１は、その傾きが、オーディオ信号ｅ_Sが無信号のときの電圧波形Ｗ０に比べて急であり、オーディオ信号ｅ_Sが負であってその振幅が比較的大きいときの電圧波形Ｗ２は、その傾きがオーディオ信号ｅ_Sが無信号のときの電圧波形Ｗ０に比べてなだらかになる。

第１積分用コンデンサＣ１における充電は、第２クロック信号φ２のレベルが反転するまで継続され、第２クロック信号φ２が反転してローレベルになると（第３期間Ｔ３参照）、第１スイッチＳＷ１がオフ動作するとともに、第３スイッチＳＷ３がオン動作するので、第１積分用コンデンサＣ１は放電される。

したがって、第１積分用コンデンサＣ１における充電は、第２クロック信号φ２のレベルが反転するときに最大となり、図４に示すように、例えばオーディオ信号ｅ_Sが無信号のとき、最大充電電圧はＶｍ０となる。また、オーディオ信号ｅ_Sが正であって振幅が比較的大きいとき、最大充電電圧はＶｍ１（＞Ｖｍ０）となる。また、オーディオ信号ｅ_Sが負であって振幅が比較的大きいとき、最大充電電圧はＶｍ２（＜Ｖｍ０）となる。なお、オーディオ信号ｅ_Sが無信号のときの最大充電電圧Ｖｍ０は、基準電圧Ｖｒｅｆの約２倍の値になるように、回路定数が設定されている。

一方、第３期間Ｔ３であって第１積分用コンデンサＣ１の放電時における電圧波形は、放電用バイアス電流源１６に流れるバイアス電流Ｉｂが常時一定であるので、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさにかかわらず、その傾きが一定となる。すなわち、図４に示すように、第１積分用コンデンサＣ１が放電されるときの電圧波形の傾きは、第１積分用コンデンサＣ１の充電時（第２期間Ｔ２）の電圧波形の傾きにかかわらず、一定となる。

第３期間Ｔ３においては、第１積分用コンデンサＣ１の放電が一定の電圧波形の傾きを有して継続され、第１積分用コンデンサＣ１のＡ点における電圧が第１比較回路１９の基準電圧Ｖｒｅｆを下回ると、第１リセット回路２１の第５スイッチＳＷ５がオン動作される。すなわち、第１比較回路１９は、第１積分用コンデンサＣ１の一端（図２のＡ点参照）における電圧が基準電圧Ｖｒｅｆを下回ると、ハイレベルを出力する。そのため、第１ＡＮＤ回路Ａ１は、第３期間Ｔ３においては第１クロック信号φ１がハイレベルであり、かつ第１比較回路１９の出力がハイレベルになったとき、リセット信号を第５スイッチＳＷ５に出力し、このタイミングで第５スイッチＳＷ５をオン動作させる。

第５スイッチＳＷ５がオン動作すると、第１積分用コンデンサＣ１の一端における電圧が瞬時にグランド電位に供給され、第１積分用コンデンサＣ１に蓄積されていた電荷が強制的に放電され、第１積分用コンデンサＣ１における電圧がゼロになるようにリセットされる（図４のｔ_R参照）。このリセットされるタイミングは、オーディオ信号ｅ_Sの正負の状態と振幅の大きさとに依存する。

すなわち、第２期間Ｔ２において第１積分用コンデンサＣ１は充電されるのであるが、この充電における電荷量は、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさに依存する。そして、第３期間Ｔ３においては第１積分用コンデンサＣ１が放電されるが、この場合の放電量は一定とされるため、第１積分用コンデンサＣ１の放電が開始されてから（第３期間Ｔ３に移行してから）、第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔは、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさに依存することになる。

例えば、オーディオ信号ｅ_Sが正であって振幅の大きさが比較的大きいと、第１積分用コンデンサＣ１における電圧は最大充電電圧Ｖｍ１となり、この場合、第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間（図４のｔ₁参照）は、オーディオ信号ｅ_Sが無信号の場合のそれ（図４のｔ₀参照）と比べ長くなる。逆に、オーディオ信号ｅ_Sが負であって振幅の大きさが比較的大きいと、第１積分用コンデンサＣ１における電圧は最大充電電圧Ｖｍ２となり、この場合、第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間（図４のｔ₂参照）は、オーディオ信号ｅ_Sが無信号の場合のそれ（図４のｔ₀参照）と比べ短くなる。

つまり、第１積分用コンデンサＣ１の放電が開始されてから第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔは、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさに依存することになり、この時間ｔに基づいて、パルス幅変調信号のパルス幅を生成するようにすれば、周期が一定のクロック信号φ１，φ２に基づいてパルス幅を生成することができる。

ここで、第１及び第２積分用コンデンサＣ１，Ｃ２の容量を同一（＝Ｃ）とし、第１及び第２積分用コンデンサＣ１，Ｃ２の充電時間である期間をＴ（例えば第１期間Ｔ１に相当）とすると、最大充電電圧Ｖｍは、Ｖｍ＝［（Ｉｂ＋Ｇ・ｅ_S）・Ｔ］／Ｃで表される。

基準電圧ＶｒｅｆをＶｒｅｆ＝（Ｉｂ・Ｔ）／２Ｃが成立するように、回路定数を設定すれば、最大充電電圧Ｖｍは、Ｖｍ＝２Ｖｒｅｆ＋（Ｇ・ｅ_S・Ｔ）／Ｃとなり、この式を変形すると、Ｖｍ−Ｖｒｅｆ＝Ｖｒｅｆ＋（Ｇ・ｅ_S・Ｔ）／Ｃとなる。

第１積分用コンデンサＣ１（又は第２積分用コンデンサＣ２）の放電が開始されてから第１積分用コンデンサＣ１（又は第２積分用コンデンサＣ２）の電圧が基準電圧Ｖｒｅｆに至るまでの期間をｔとすると、ｔ＝［Ｃ・（Ｖｍ−Ｖｒｅｆ）］／Ｉｂであるので、ｔ＝（Ｃ・Ｖｒｅｆ）／Ｉ_B＋（Ｇ・ｅ_S・Ｔ）／Ｃ＝Ｔ／２＋（Ｇ・ｅ_S・Ｔ）／Ｃとなる。

そのため、ｔ／Ｔ＝１／２＋（Ｇ・ｅ_S・Ｔ）／Ｃとなり、変調度ｍは、ｍ＝２Ｇ・ｅ_S／Ｉｂで表されるため、ｔ／Ｔ＝（１＋ｍ）／２となる。

したがって、第１積分用コンデンサＣ１（又は第２積分用コンデンサＣ２）の放電が開始されてから第１積分用コンデンサＣ１（又は第２積分用コンデンサＣ２）の電圧が基準電圧Ｖｒｅｆに至るまでの期間ｔは、変調度ｍに比例するとともに、オーディオ信号ｅ_Sの振幅の大きさに比例することになる。

第２積分用コンデンサＣ２、第２比較回路２０、第２リセット回路２２の各動作は、図４を用いて説明した第１積分用コンデンサＣ１、第１比較回路１９、第２リセット回路２１の各動作と、クロック信号が半周期分ずれた期間において同様の動作を行う。例えば第１期間Ｔ１において第２積分用コンデンサＣ２は、オーディオ信号ｅ_Sに応じた充電が行われ、第２期間Ｔ２において第２クロック信号φ２がハイレベルであり、かつ第２比較回路２０の出力がハイレベルのとき、第２ＡＮＤ回路Ａ２は、リセット信号を第６スイッチＳＷ６に出力し、第６スイッチＳＷ６をオン動作させる。

第２比較回路２０では、第２積分用コンデンサＣ２における電圧が基準電圧Ｖｒｅｆを下回ると、ハイレベルが出力されるので、このタイミングで第６スイッチＳＷ６がオン動作する。第６スイッチＳＷ６がオン動作すると、第２積分用コンデンサＣ２における電圧が瞬時にグランド電位に供給され、第２積分用コンデンサＣ２に蓄積されていた電荷が強制的に放電され、リセットされる。

信号出力回路２３は、第１及び第２ＮＯＲ回路Ｎ１，Ｎ２と、ＯＲ回路Ｏ１とによって構成されている。第１ＮＯＲ回路Ｎ１は、その一方の入力端子が第１比較回路１９の出力端子に接続され（図２のＣ点参照）、他方の入力端子がクロック発生回路１５に接続されて第２クロック信号φ２が入力される。一方、第２ＮＯＲ回路Ｎ２は、その一方の入力端子が第２比較回路２０の出力端子に接続され（図２のＤ点参照）、他方の入力端子がクロック発生回路１５に接続されて第１クロック信号φ１が入力される。第２ＮＯＲ回路Ｎ２の出力端子は、ＯＲ回路Ｏ１の他方の入力端子に接続されている。

第１ＮＯＲ回路Ｎ１の出力端子（図２のＧ点参照）及び第２ＮＯＲ回路Ｎ２の出力端子（図２のＨ点参照）は、ＯＲ回路Ｏ１の各入力端子に接続され、ＯＲ回路Ｏ１の出力端子は、パルス幅変調信号ＰＷＭ−ＯＵＴとして後段のスイッチング回路２（図１参照）に接続される。

第１ＮＯＲ回路Ｎ１は、第２クロック信号φ２と、第１比較回路１９の出力との否定論理和を演算することにより、第１積分用コンデンサＣ１による放電が開始されてから、第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔにおいて、ハイレベルを出力する。第２ＮＯＲ回路Ｎ２は、第１クロック信号φ１と、第２比較回路２０の出力との否定論理和を演算することにより、第２積分用コンデンサＣ２による放電が開始されてから、第２積分用コンデンサＣ２の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔにおいて、ハイレベルを出力する。

ＯＲ回路Ｏ１は、第１及び第２ＮＯＲ回路Ｎ１，Ｎ２の各出力の論理和を演算し、第１及び第２ＮＯＲ回路Ｎ１，Ｎ２の各出力を一つのパルス幅変調信号ＰＷＭ−ＯＵＴにしてスイッチング回路２に出力するものである。

図５ないし図７は、上記パルス幅変調回路１における各信号のタイミングチャートを示す図である。図５は、オーディオ信号ｅ_Sが無信号の場合（Ｇ・ｅ_S＝０）を示しており、図６は、オーディオ信号ｅ_Sが正（０＜Ｇ・ｅ_S＜Ｉｂ／２）の場合を示しており、図７は、オーディオ信号ｅ_Sが負（０＞Ｇ・ｅ_S＞−Ｉｂ／２）の場合を示している。

図５における第１期間Ｔ１では、クロック発生回路１５からの第１クロック信号φ１がハイレベル（第２クロック信号φ２がローレベル）であり、これによって第２スイッチＳＷ２がオン動作（第４スイッチ素子ＳＷ４はオフ動作）する。そのため、第２積分回路１８の第２積分用コンデンサＣ２には、電流加算回路１３からの和電流（Ｇ・ｅ_S＋Ｉｂ）が供給され、第２積分用コンデンサＣ２は充電される（Ｂ点波形参照）。

第１期間Ｔ１においては、第２比較回路２０において第２積分用コンデンサＣ２が充電されたことによる電圧が基準電圧Ｖｒｅｆを上回り、第２比較回路２０の出力がハイレベルからローレベルになり（Ｄ点波形参照）、第２ＡＮＤ回路Ａ２の一方端子にそのローレベルの信号が入力されても、他方端子に入力される第２クロック信号φ２がローレベルを維持しているため、第２ＡＮＤ回路Ａ２からはリセット信号は出力されない。

また、第１期間Ｔ１において第１スイッチＳＷ１がオフ動作し、第３スイッチＳＷ３がオン動作することにより、第１積分回路１７の第１積分用コンデンサＣ１では、第１期間Ｔ１の半周期前の期間Ｔ０において充電された電荷が放電用バイアス電流源１６に流れ、一定の放電量で放電される（Ａ点波形参照）。

第１期間Ｔ１においては、第１比較回路１９において第１積分用コンデンサＣ１が充電されたことによる電圧が基準電圧Ｖｒｅｆを下回ると、第１比較回路１９の出力がローレベルからハイレベルになり（Ｃ点波形参照）、第１ＡＮＤ回路Ａ１の一方の入力端子に入力される。第１ＡＮＤ回路Ａ１の他方の入力端子には、第１クロック信号φ１のハイレベルが入力されているため、第１ＡＮＤ回路Ａ１の出力端子もローレベルからハイレベルになり（Ｅ点波形参照）、これがリセット信号として第５スイッチＳＷ５に出力される。

これにより、第５スイッチＳＷ５がオフ状態からオン状態になり、第１積分用コンデンサＣ１で放電されていた電荷は、第５スイッチＳＷ５を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。

第１ＮＯＲ回路Ｎ１には、第２クロック信号φ２と、第１比較回路１９の出力とが入力されるため、第１ＮＯＲ回路Ｎ１は、第１期間Ｔ１において第１積分回路１７が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する（Ｇ点波形参照）。また、第２ＮＯＲ回路Ｎ２には、第１クロック信号φ１と、第２比較回路２０の出力とが入力されるが、第２ＮＯＲ回路Ｎ２の出力は、ローレベルを維持する（Ｈ点波形参照）。したがって、ＯＲ回路Ｏ１の出力は、第１ＮＯＲ回路Ｎ１の出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。

次に、第２期間Ｔ２の期間では、クロック発生回路１５からの第１クロック信号φ１がハイレベルからローレベルとなり（第２クロック信号φ２はローレベルからハイレベルになる。）、これによって、第１スイッチＳＷ１がオン動作（第３スイッチ素子ＳＷ３はオフ動作）する。そのため、第１積分回路１７の第１積分用コンデンサＣ１には、電流加算回路１３からの和電流（Ｇ・ｅ_S＋Ｉｂ）が供給され、第１積分用コンデンサＣ１は充電される（Ａ点波形参照）。

また、第２期間においては、第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第２積分回路１８の第２積分用コンデンサＣ２では、第１期間Ｔ１において充電された電荷が放電用バイアス電流源１６に流れ、一定の放電量で放電される（Ｂ点波形参照）。

その後、第２比較回路２０において第２積分用コンデンサＣ２が充電されたことによる電圧が基準電圧Ｖｒｅｆを下回ると、第２比較回路２０の出力がローレベルからハイレベルになり（Ｄ点波形参照）、第２ＡＮＤ回路Ａ２に一方の入力端子に入力される。第２ＡＮＤ回路Ａ２の他方の入力端子には、第２クロック信号φ２のハイレベルが入力されているため、第２ＡＮＤ回路Ａ２の出力端子もローレベルからハイレベルになり（Ｆ点波形参照）、これがリセット信号として第６スイッチＳＷ６に出力される。

これにより、第６スイッチＳＷ６がオフ状態からオン状態になり、第２積分用コンデンサＣ２で放電されていた電荷は、第６スイッチＳＷ６を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。

第１ＮＯＲ回路Ｎ１には、第２クロック信号φ２と、第１比較回路１９の出力とが入力されるが、第１ＮＯＲ回路Ｎ１の出力は、ローレベルを維持する（Ｇ点波形参照）。一方、第２ＮＯＲ回路Ｎ２には、第１クロック信号φ１と、第２比較回路２０の出力とが入力されるため、第２ＮＯＲ回路Ｎ２は、第２期間Ｔ２において第２積分回路１８が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する（Ｈ点波形参照）。したがって、ＯＲ回路Ｏ１の出力は、第２ＮＯＲ回路Ｎ２の出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。

その後、第３期間Ｔ３では、第１及び第２クロック信号φ１，φ２がそれぞれ反転されるため、第２積分用コンデンサＣ２において充電が行われる一方、第１積分用コンデンサＣ１において放電が行われる。以降、半周期が経過するごとに、第１及び第２クロック信号φ１，φ２がそれぞれ反転され、第１及び第２積分用コンデンサＣ１，Ｃ２が交互に充電及び放電を繰り返す。

図６に示すように、オーディオ信号ｅ_Sが正の場合には、和電流（Ｇ・ｅ_S＋Ｉｂ）が大となり、第１又は第２積分用コンデンサＣ１，Ｃ２の一端（Ａ点又はＢ点）における電圧波形の傾きも、オーディオ信号ｅ_Sが無信号の場合に比べて急となる。そのため、第１又は第２クロック信号φ１，φ２のレベルが反転する時点での第１又は第２積分用コンデンサＣ１，Ｃ２の一端における充電電圧Ｖｍは比較的大きくなり、これらが放電されるとき、オーディオ信号ｅ_Sが無信号の場合に比べて、基準電圧Ｖｒｅｆを下回る時間、すなわち放電を開始してから強制的にリセットされるまでの時間ｔが長くなる。したがって、図６に示すタイミングでパルス幅変調信号ＰＷＭ−ＯＵＴが出力される。このように、オーディオ信号ｅ_Sの振幅に応じたパルス幅変調信号ＰＷＭ−ＯＵＴが出力されることになる。

また、図７に示すように、オーディオ信号ｅ_Sが負の場合には、和電流（Ｇ・ｅ_S＋Ｉｂ）が小となり、第１又は第２積分用コンデンサＣ１，Ｃ２の一端における電圧波形の傾きも、オーディオ信号ｅ_Sが無信号の場合に比べてなだらかとなる。そのため、第１又は第２クロック信号φ１，φ２のレベルが反転する時点での第１又は第２積分用コンデンサＣ１，Ｃ２の一端における充電電圧Ｖｍは比較的小さくなり、これらが放電されるとき、オーディオ信号ｅ_Sが無信号の場合に比べて、基準電圧Ｖｒｅｆを下回る時間、すなわち放電を開始してから強制的にリセットされるまでの時間ｔが短くなる。したがって、図７のパルス幅変調信号ＰＷＭ−ＯＵＴに示すタイミングでパルス幅変調信号ＰＷＭ−ＯＵＴが出力される。

従来の構成におけるパルス幅変調回路５１（図２２参照）では、オーディオ信号ｅ_Sの振幅が大きくなると、キャリア周波数ｆが低下し、キャリア周波数ｆのキャリア成分の漏洩分が増加しスピーカからノイズとなって出力されるといった問題点があったが、上記第１実施形態による構成のパルス幅変調回路１によれば、周期がほぼ一定の第１及び第２クロック信号φ１，φ２が用いられているため、キャリア周波数ｆをほぼ一定にすることができる。これら第１及び第２クロック信号φ１，φ２は、第１及び第２積分用コンデンサＣ１，Ｃ２による充放電時間を規定しているため、キャリア成分の漏洩分が増加するといったことを抑制することができるといった、新規な構成のパルス幅変調回路１を提供することができる。

また、キャリア周波数ｆが固定されているため、これがローパスフィルタ回路５３（図２１参照）の直列共振周波数に近づくことがなく、スイッチング回路５２に適用されているスイッチング用出力トランジスタに過大な電流が流れることもない。したがって、これを破壊するおそれを解消することができる。

さらに、このパルス幅変調回路１を複数のチャンネルを有するマルチチャンネルのスイッチングアンプに適用された場合でも、パルス幅変調回路１は第１及び第２クロック信号φ１，φ２に同期したパルス幅変調を行うことができるので、チャンネル間同士でキャリア周波数ｆが微妙に異なることがなくなり、被変調信号（キャリア）間におけるビート成分が音声周波数に混在するといったことを抑制することができる。

また、上記構成によれば、バイアス電流Ｉｂ、基準電圧Ｖｒｅｆ、第１及び第２積分用コンデンサＣ１，Ｃ２の充電容量が適正に設定されておれば、第１及び第２クロック信号φ１，φ２のデューティサイクルが理想的な５０％から多少ずれて発生しても、その影響がクロック１周期の間にキャンセルされるという作用効果を奏する。

なお、上記パルス幅変調回路１では、放電用バイアス電流源１６に流れるバイアス電流Ｉｂは、充電用バイアス電流源１２において流れるバイアス電流Ｉｂと同じ大きさであるとしたが、放電用バイアス電流源１６に流れるバイアス電流は、個別に設定可能であることがより好ましい。

例えば第１積分用コンデンサＣ１において放電が開始されるときの第１積分用コンデンサＣ１のコンデンサ電圧Ｖｃは、Ｖｃ＝［（Ｉｂ＋Ｇ・ｅ_S）・Ｔ］／Ｃで表されるので（Ｔは第１積分用コンデンサＣ１の充電期間又は放電期間）、第１積分用コンデンサＣ１の放電が開始されてから第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至るまでの期間をｔａ、放電用バイアス電流源１６に流れるバイアス電流をＩｃとすると、期間ｔａは、ｔａ＝［（Ｖｍ−Ｖｒｅｆ）・Ｃ］／Ｉｃで表される。

第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至ってから充電が開始されるまでの期間をｔｂとすれば、期間Ｔは、Ｔ＝ｔａ＋ｔｂで表されるので、このときの変調度ｍは、ｍ＝｜ｔａ−ｔｂ｜／Ｔ＝２Ｇ・ｅ_S／Ｉｃ＋２Ｉｂ／Ｉｃ−（２Ｃ・Ｖｒｅｆ）／（Ｉｃ・Ｔ）−１となる。一方、第１積分用コンデンサＣ１のコンデンサ電圧Ｖｃの許容される最大電圧をＶｍとすれば、変調度ｍを最大限に活用するためには、コンデンサ電圧ＶｃがＶｃ＝（Ｖｍ＋Ｖｒｅｆ）／２のときに、ｔａ＝Ｔ／２となる条件が必要である。

より詳細には、第１比較回路１９がＣＭＯＳインバータ素子で構成されている場合、通常、基準電圧Ｖｒｅｆは、電源電圧Ｖｃｃの１／２に設定されている（Ｖｒｅｆ＝Ｖｃｃ／２）。第１積分用コンデンサＣ１の充電期間中に、最低でも基準電圧Ｖｒｅｆまで充電を行わなければならないことから、変調度ｍを最大限に活用するためには、オーディオ信号ｅ_Sの無信号において第１積分用コンデンサＣ１の充電完了時のコンデンサ電圧Ｖｃは、Ｖｃ＝（Ｖｃｃ＋Ｖｒｅｆ）／２＝（３／２）Ｖｒｅｆである必要がある。

この場合、充電期間Ｔに上記コンデンサ電圧Ｖｃの値まで充電するバイアス電流Ｉｂの充電値は、Ｉｂ＝［（３／２）Ｖｒｅｆ・Ｃ］／Ｔであり、変調時に電源電圧Ｖｃｃまで充電された場合に、基準電圧Ｖｒｅｆの値に至るまで放電するバイアス電流Ｉｃは、Ｉｃ＝Ｖｒｅｆ・Ｃ／Ｔとなる。したがって、充電用バイアス電流源１２に流れるバイアス電流Ｉｂと、放電用バイアス電流源１６に流れるバイアス電流Ｉｃとの関係は、Ｉｂ＝（３／２）Ｉｃとなり、この式が満足する設定値に、充電用バイアス電流源１２に流れるバイアス電流Ｉｂと、放電用バイアス電流源１６に流れるバイアス電流Ｉｃとを設定すればよい。

また、上式が成立するように各回路の定数を設定すれば、変調度ｍは、ｍ＝２Ｇ・ｅ_S／Ｉｃとなり、オーディオ信号ｅ_Sに比例した変調を行うことができる。また、回路の部品誤差等の影響により充放電のバイアス電流値Ｉｂ，Ｉｃに差異が生じると、パルス幅変調信号ＰＷＭ−ＯＵＴにオフセットが生じることがあるが、充放電のバイアス電流値Ｉｂ，Ｉｃを個別に設定することで、上記オフセットを打ち消すことができる。

なお、Ｉｂ＝（３／２）Ｉｃの３／２は、ＣＭＯＳインバータ素子の電源電圧Ｖｃｃ及び基準電圧Ｖｒｅｆの各値を変化させることで、任意の値に設定することができる。換言すれば、適正な充放電のバイアス電流値Ｉｂ，Ｉｃをそれぞれ個別に設定することによって、多様な電源電圧Ｖｃｃ及び基準電圧Ｖｒｅｆの設定に対応することができる。

図８は、図２に示すパルス幅変調回路１の詳細な回路図である。

図８に示す回路図によると、オーディオ信号変換回路１１、充電用バイアス電流源１２、及び電流加算回路１３は、組み合わされて一つの回路として構成されている。クロック発生回路１５は、複数のインバータ、抵抗及びコンデンサからなるマルチバイブレータによって構成されている。また、充放電の電流方向を切り替えるスイッチ回路１４は、汎用の電子スイッチによって構成されている。第１及び第２比較回路１９，２０は、複数のＣＭＯＳインバータ素子から構成されている。

なお、図中、ダイオードＤ１〜Ｄ４は、ＣＭＯＳインバータ素子の電源電圧によって充電電流がバイアスされるのを防止するための逆電流防止用のダイオードである。図中、抵抗Ｒ１〜Ｒ４は、スイッチ回路１４としての電子スイッチの電源電圧（例えば１５Ｖ）と、第１及び第２比較回路１９，２０、第１及び第２リセット回路２１，２２及び信号出力回路２３の電源電圧（例えば５Ｖ）とを、レベル合わせするための減衰器として機能するものである。

また、第１及び第２リセット回路２１，２２の一部、並びに信号出力回路２３の論理回路は、図２に示す構成の論理回路とは厳密には異なっているが、正負の値を調整するためのものであり、実質的な動作は共通するものである。また、図８に示す回路は一例であって、本実施形態に係るパルス幅変調回路１はこれに限定されるものではない。

図９は、図８に示すクロック生成回路１５の他の変形例を示す図である。同図に示すクロック生成回路２４は、充電用バイアス電流源１２及び放電用バイアス電流源１６並びにスイッチ回路１４が付加されてなる複数のＣＭＯＳインバータ素子から構成されている。このように、図９に示す、充電用バイアス電流源１２、放電用バイアス電流源１６及びスイッチ回路１４を含んだクロック生成回路２４は、複数のＣＭＯＳインバータ素子によって構成されていてもよく、図９に示す回路を図８に示すパルス幅変調回路１に適用すれば、回路全体をＣＭＯＳインバータ素子を用いて構成することができる。なお、図９の一点鎖線で囲まれる部分の回路２５は、例えば５Ｖ系回路を１５Ｖ系回路に変換するためのレベルシフト回路を示している。

図１０は、オーディオ信号変換回路１１、充電用バイアス電流源１２、及び電流加算回路１３が組み合わされて一つの回路として構成された場合の変形例を示す図である。また、図１１は、放電用バイアス電流源１６の変形例を示す図である。なお、第１及び第２リセット回路２１，２２は、オープンドレインのＮＡＮＤゲートによって構成されていてもよい。

ところで、上記クロック発生回路１５では、図５ないし図７に示すように、第１クロック信号φ１と第２クロック信号φ２とを、例えばインバータ１５ａ（図８のクロック発生回路１５の最終段参照）によって互いに反転させて生成するようにしている。この場合、インバータ１５ａを用いると、第１及び第２クロック信号φ１，φ２間にインバータ１５ａの伝播遅延時間ＴＤによるタイミングのずれが生じる。

図１２は、伝播遅延時間ＴＤが生じる場合のタイミングチャートを示す図である。図１２（ａ），（ｂ）によると、第１クロック信号φ１がローレベルからハイレベルに反転するとき、第２クロック信号φ２は、通常、同じタイミングでハイレベルからローレベルに反転するが、第２クロック信号φ２となる第１クロック信号φ１がインバータ１５ａを通過するために、インバータ１５ａによる伝播遅延時間ＴＤ（図１２のＴＤ部参照）が生じ、この伝播遅延時間ＴＤにおいて、第１クロック信号φ１及び第２クロック信号φ２が同時にハイレベルになってしまうことが生じる。

第１及びクロック信号φ１，φ２が同時にハイレベルになる期間ＴＤが生じると、第１及び第２積分用コンデンサＣ１，Ｃ２において例えば同時に充電動作が行われることになり、第１及び第２積分用コンデンサＣ１，Ｃ２が適正なタイミングで交互に充放電動作を行うことが不可能となり、パルス幅変調信号ＰＷＭ−ＯＵＴの出力に誤差が生じることになる。

このような場合には、図１３に示すように、クロック発生回路１５の後段に、第１クロック信号φ１及び第２クロック信号φ２が同時にハイレベルになる期間ＴＤを生じなくさせるデッドタイムを生成するデッドタイム生成回路２６を設けるようにしてもよい。

具体的には、デッドタイム生成回路２６は、適切な論理ゲートで構成され、図１３に示すように、ＮＯＴ回路ＮＴ１と、ＥＸ−ＯＲ（排他的論理和）回路ＥＸ１と、第１及び第２ＮＯＲ回路ＮＲ１，ＮＲ２とからなる。接続構成を説明すると、第２クロック信号φ２の出力に、ＮＯＴ回路ＮＴ１が接続され、ＮＯＴ回路ＮＴ１の出力と第１クロック信号φ１の出力にＥＸ−ＯＲ回路ＥＸ１が接続され、このＥＸ−ＯＲ回路ＥＸ１の出力と第１クロック信号φ１の出力とに、第１ＮＯＲ回路ＮＲ１が接続されており、この第１ＮＯＲ回路ＮＲ１の出力が新たに第１クロック信号φ１′の出力としてパルス幅変調回路１に出力される。また、ＥＸ−ＯＲ回路ＥＸ１の出力とＮＯＴ回路ＮＴ１の出力とに、第２ＮＯＲ回路ＮＲ２が接続されており、この第２ＮＯＲ回路ＮＲ２の出力が新たに第２クロック信号φ２′の出力としてパルス幅変調回路１に出力される。

上記構成によれば、図１２（ｃ）〜（ｆ）のタイミングチャートに示すように、第２クロック信号φ２の出力がＮＯＴ回路ＮＴ１によって反転され、出力される（図１２，図１３のＫ点参照）。このとき、ＮＯＴ回路ＮＴ１によっても伝播遅延時間が生じる。ＮＯＴ回路ＮＴ１の出力は、ＥＸ−ＯＲ回路ＥＸ１によって第１クロック信号φ１との排他的論理和が演算され出力される（図１２，図１３のＬ点参照）。この場合、ＥＸ−ＯＲ回路ＥＸ１によっても伝播遅延時間が生じる。

ＥＸ−ＯＲ回路ＥＸ１の出力は、第１ＮＯＲ回路ＮＲ１によって第２クロック信号φ２との反転論理和が演算されて第１クロック信号φ１′となって出力される。この場合、第１ＮＯＲ回路ＮＲ１によっても伝播遅延時間が生じる。また、ＥＸ−ＯＲ回路ＥＸ１の出力は、第２ＮＯＲ回路ＮＲ２によってＮＯＴ回路ＮＴ１の出力との反転論理和が演算されて第２クロック信号φ２′となって出力される。この場合、第２ＮＯＲ回路ＮＲ２によっても伝播遅延時間が生じる。

これにより、第１クロック信号φ１′の出力と、第２クロック信号φ２′の出力とでは、図１２の（ｅ），（ｆ）に示す期間としてデッドタイムＤＤが生成され、両信号が同時にハイレベルになることを抑制することができる。なお、デッドタイム生成回路２６は、上記構成に限らず、種々の論理回路の構成を採用することができる。

＜第２実施形態＞
図１４は、本願発明の第２実施形態に係るパルス幅変調回路の構成を示すブロック回路図である。この第２実施形態のパルス幅変調回路３０は、第１クロック信号φ１（又は第２クロック信号φ２）の半周期ごとに第１及び第２積分用コンデンサＣ１，Ｃ２を充電及び放電させていた第１実施形態に対して、第１及び第２積分用コンデンサＣ１，Ｃ２が充電のみを行う点で第１実施形態と異なる。

このパルス幅変調回路３０は、第１及び第２充電用バイアス電流源３１，３２と、オーディオ信号変換回路３３と、クロック発生回路３４と、スイッチ回路３５と、インバータ回路３６と、第３及び第４積分回路３７，３８と、第３及び第４比較回路３９，４０と、第３及び第４リセット回路４１，４２と、第１及び第２ＲＳフリップフロップ回路４３，４４と、信号出力回路４５とによって構成されている。

第１及び第２充電用バイアス電流源３１，３２は、所定の電源電圧Ｖａをバイアス電流Ｉｂに変換して下流の第３及び第４積分回路３７，３８にそれぞれ供給するものである。第１及び第２充電用バイアス電流源３１，３２は、第１実施形態の構成とは異なり、スイッチ回路を介さずに直接的に第３及び第４積分回路３７，３８に接続されている。具体的には、第１充電用バイアス電流源３１の出力（図１４のＡ点参照）は、第３積分回路３７に接続されており、第２充電用バイアス電流源３２の出力（図１４のＢ点参照）は、第４積分回路３８に接続されている。したがって、第１及び第２充電用バイアス電流源３１，３２において生成されるバイアス電流Ｉｂは、常時第３及び第４積分回路３７，３８にそれぞれ供給される。

オーディオ信号変換回路３３は、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅ_Sを電圧−電流変換するための回路であり、この第２実施形態に係るオーディオ信号変換回路３３においても、このオーディオ信号変換回路３３から出力される電流は、Ｇ・ｅ_Sで表すことができる。

クロック発生回路３４は、第１実施形態に係るクロック発生回路１５と異なり、図１５に示す単一の第３クロック信号φ３を出力するものである。第３クロック信号φ３は、スイッチ回路３５を切り替えるためのものである。なお、クロック発生回路３４は、第３クロック信号φ３を出力するとともに、例えばインバータ回路３６と組み合わせた構成とすることにより、第３クロック信号φ３を反転させた逆位相のクロック信号（図略）を出力するものであってもよい。

スイッチ回路３５は、クロック発生回路３４からの第３クロック信号φ３によって切り替えられ、オーディオ信号変換回路３３からの電流（Ｇ・ｅ_S）が第３積分回路３７に供給される状態と、オーディオ信号変換回路３３からの電流（Ｇ・ｅ_S）が第４積分回路３８に供給される状態とを切り替えるものである。

例えば、第３クロック信号φ３がハイレベルのとき、スイッチ回路３５は、第３積分回路３７側に切り替わり（図１４におけるスイッチ回路３５の状態参照）、これにより、オーディオ信号変換回路３３からの電流（Ｇ・ｅ_S）は、第１充電用バイアス電流源３１からのバイアス電流Ｉｂと合成され、第３積分回路３７に供給される。このとき、第２充電用バイアス電流源３２からのバイアス電流Ｉｂは、第４積分回路３８に直接的に供給される。

一方、第３クロック信号φ３がローレベルになると、スイッチ回路３５は、第４積分回路３８側に切り替わり、これにより、オーディオ信号変換回路３３からの電流（Ｇ・ｅ_S）は、第２充電用バイアス電流源３２からのバイアス電流Ｉｂと合成され、第４積分回路３８に供給される。このとき、第１充電用バイアス電流源３１からのバイアス電流Ｉｂは、第３積分回路３７に直接的に供給される。

第３及び第４積分回路３７，３８は、第１実施形態に係る第１及び第２積分回路１７，１８と同様に積分用コンデンサによって構成され、第３積分用コンデンサＣ３及び第４積分用コンデンサＣ４をそれぞれ有している。第１実施形態に係る第１積分用コンデンサＣ１及び第２積分用コンデンサＣ２は、第１又は第２クロック信号φ１，φ２の半周期ごとに充電期間及び放電期間がそれぞれ設けられ、この充放電動作を半周期ごとに繰り返し行っていたが、この第２実施形態に係る第３積分用コンデンサＣ３及び第４積分用コンデンサＣ４は、後述するように、１周期において充電動作が継続して行われる。

第３及び第４比較回路３９，４０は、第１実施形態に係る第１及び第２比較回路１９，２０と、その構成及び機能は略同様であり、第３積分用コンデンサＣ３及び第４積分用コンデンサＣ４における電圧と、所定の基準電圧Ｖｒｅｆとを比較することにより、その出力においてパルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅を規定するための回路である。第３比較回路３９の出力（図１４のＣ点参照）は、第１ＲＳフリップフロップ回路４３のセット端子（Ｓ）に接続され、第４比較回路４０の出力（図１４のＤ点参照）は、第２ＲＳフリップフロップ回路４４のセット端子（Ｓ）に接続されている。

第３及び第４リセット回路４１，４２は、第３及び第４積分用コンデンサＣ３，Ｃ４がそれぞれ充電されている期間において、第３及び第４積分用コンデンサＣ３，Ｃ４における充電状態を強制的に終了させる（リセットする）ための回路である。第３リセット回路４１は、第３ＮＯＲ回路Ｎ３及び第７スイッチＳＷ７からなり、第４リセット回路４２は、第４ＮＯＲ回路Ｎ４及び第８スイッチＳＷ８からなる。

第３ＮＯＲ回路Ｎ３は、その一方の入力端子が第１ＲＳフリップフロップ回路４３のＱ（／）端子（図１４のＥ点参照）に接続され、他方の入力端子がクロック発生回路３４に接続されて第３クロック信号φ３が入力される。第３ＮＯＲ回路Ｎ３の出力端子（図１４のＩ点参照）は、第７スイッチＳＷ７に接続され、第３ＮＯＲ回路Ｎ３の出力は、第７スイッチＳＷ７のオン、オフ動作を制御する。

第４ＮＯＲ回路Ｎ４は、その一方の入力端子が第２ＲＳフリップフロップ回路４４のＱ（／）端子（図１４のＦ点参照）に接続され、インバータ回路３６によって第３クロック信号φ３が反転されたクロック信号が入力される。第４ＮＯＲ回路Ｎ４の出力端子（図１４のＪ点参照）は、第８スイッチＳＷ８に接続され、第４ＮＯＲ回路Ｎ４の出力は、第８スイッチＳＷ８のオン、オフ動作を制御する。

第１ＲＳフリップフロップ回路４３は、第１比較回路３９の出力を所定の期間保持するための回路である。第１ＲＳフリップフロップ回路４３は、第５及び第６ＮＯＲ回路Ｎ５，Ｎ６が組み合わされて構成され、第１ＲＳフリップフロップ回路４３内では、第５及び第６ＮＯＲ回路Ｎ５，Ｎ６の各出力端子が互いの一方の入力端子に接続されている。第５及び第６ＮＯＲ回路Ｎ５，Ｎ６の他方の入力端子は、それぞれ抵抗Ｒ５，Ｒ６を介してグランド端子に接続され、通常、ローレベルに維持されている。

第５ＮＯＲ回路Ｎ５の他方の入力端子は、ＲＳフリップフロップとしてセット信号（Ｓ）が入力される端子であり、第６ＮＯＲ回路Ｎ６の他方の入力端子は、ＲＳフリップフロップとしてリセット信号（Ｒ）が入力される端子である。また、第５ＮＯＲ回路Ｎ５の出力端子は、ＲＳフリップフロップのＱ（／）端子に相当し、第６ＮＯＲ回路Ｎ６の出力端子は、ＲＳフリップフロップのＱ端子に相当する。

第５ＮＯＲ回路Ｎ５の他方の入力端子は、第１比較回路３９の出力端子に接続されており、第６ＮＯＲ回路Ｎ６の他方の入力端子は、クロック発生回路３４に接続されて、第３クロック信号φ３が入力される。

第２ＲＳフリップフロップ回路４４は、第２比較回路４０の出力を所定の期間保持するための回路である。第２ＲＳフリップフロップ回路４４は、図１４に示すように、第７及び第８ＮＯＲ回路Ｎ７，Ｎ８によって構成され、第１ＲＳフリップフロップ回路４３と略同様の構成を有している。

信号出力回路４５は、第９ＮＯＲ回路Ｎ９によって構成され、第９ＮＯＲ回路Ｎ９の入力端子には、第１ＲＳフリップフロップ回路４３の第６ＮＯＲ回路Ｎ６の出力端子（Ｑ端子）及び第２ＲＳフリップフロップ回路４４の第８ＮＯＲ回路Ｎ８の出力端子（Ｑ端子）が接続されている。第９ＮＯＲ回路Ｎ９の出力端子からは、パルス幅変調信号ＰＷＭ−ＯＵＴが出力される。

図１５は、第３クロック信号φ３の信号変化における、第３積分用コンデンサＣ３の一端（図１４のＡ点参照）の電圧波形を示す図である。

図１４のＡ点においては、第３クロック信号φ３がハイレベルのとき（第１期間Ｔ１参照）、スイッチ回路３５が第３積分回路３７側に切り替わり、これにより、第３積分用コンデンサＣ３が充電される。すなわち、第１充電用バイアス電流源３１からのバイアス電流Ｉｂと、オーディオ信号変換回路３３からの電流（Ｇ・ｅ_S）とが合成され、第３積分用コンデンサＣ３には、合成された和電流（Ｉｂ＋Ｇ・ｅ_S）が流れ、第３充電用コンデンサＣ３において充電が行われる。

図１５の符号Ｗ０の電圧波形は、オーディオ信号ｅ_Sが無信号のときの波形を示し、符号Ｗ１の電圧波形は、オーディオ信号ｅ_Sが正（０＜（Ｇ・ｅ_S）＜（Ｉｂ／２））であってその振幅が比較的大きいとき（すなわち変調率ｍが比較的高いとき）の波形を示し、符号Ｗ２の電圧波形は、オーディオ信号ｅ_Sが負（０＞（Ｇ・ｅ_S）＞（−Ｉｂ／２））であってその振幅が比較的大きいときの波形を示している。

図１５によると、オーディオ信号ｅ_Sが正であってその振幅が比較的大きいときの電圧波形Ｗ１は、その傾きが、オーディオ信号ｅ_Sが無信号のときの電圧波形Ｗ０に比べて急であり、オーディオ信号ｅ_Sが負であってその振幅が比較的大きいときの電圧波形Ｗ２は、その傾きがオーディオ信号ｅ_Sが無信号のときの電圧波形Ｗ０に比べてなだらかになる。

第３充電用コンデンサＣ３における充電は、第３クロック信号φ３のレベルが反転するまで継続され、すなわち、第３積分用コンデンサＣ３における充電は、第３クロック信号φ３のレベルが反転するときに最大となる。例えば、図１５に示すように、オーディオ信号ｅ_Sが無信号のとき、最大充電電圧はＶｍ０となる。また、オーディオ信号ｅ_Sが正であって振幅が比較的大きいとき、最大充電電圧はＶｍ１（＞Ｖｍ０）となる。また、オーディオ信号ｅ_Sが負であって振幅が比較的大きいとき、最大充電電圧はＶｍ２（＜Ｖｍ０）となる。

第３クロック信号φ３が反転してローレベルになると（第２期間Ｔ２参照）、スイッチ回路３５が第４積分回路３８側に切り替わり、第４充放電コンデンサＣ４が充電される。この第２期間Ｔ２における第３積分用コンデンサＣ３には、スイッチ回路３５が第４積分回路３８側に切り替わっているため、オーディオ信号変換回路３３からの電流（Ｇ・ｅ_S）が流れず、第１充電用バイアス電流源３１からのバイアス電流Ｉｂのみが流れるため、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさにかかわらず、この第２期間Ｔ２における電圧波形（Ａ点波形）の傾きは、常時一定となる。

第２期間Ｔ２においては、第３積分用コンデンサＣ３の充電が一定の電圧波形の傾きを有して継続され、第３積分用コンデンサＣ３のＡ点における電圧が第３比較回路３９の基準電圧Ｖｒｅｆに達すると、第３リセット回路４１によって第７スイッチＳＷ７がオン動作する。

すなわち、第３積分用コンデンサＣ３のＡ点における電圧が基準電圧Ｖｒｅｆに達すると、第３比較回路３９の出力は、瞬間的にハイレベルになり、これが第１ＲＳフリップフロップ回路４３のセット端子（Ｓ）に入力される。これにより、第１ＲＳフリップフロップ回路４３のＱ（／）端子は、ローレベルになって、これが第３リセット回路４１の第３ＮＯＲ回路Ｎ３に入力される。第３ＮＯＲ回路Ｎ３では、第３クロック信号φ３のローレベルの信号（第２期間Ｔ２のため）が入力されているので、第３ＮＯＲ回路Ｎ３の出力は、ハイレベルとなり、これがリセット信号として、第７スイッチＳＷ７に出力され、第７スイッチＳＷ７がオン動作する。

第７スイッチＳＷ７がオン動作すると、第３積分用コンデンサＣ３の一端における電圧が瞬時にグランド電位に供給され、第３積分用コンデンサＣ３に蓄積されていた電荷が強制的に放電され、第３積分用コンデンサＣ３における電圧がゼロになるようにリセットされる（図１５のｔ_R参照）。このリセットされるタイミングは、オーディオ信号ｅ_Sの正負の状態と振幅の大きさとに依存する。

すなわち、第１期間Ｔ１において第３積分用コンデンサＣ３が充電されるが、この充電における電荷量は、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさに依存する。そして、第２期間Ｔ２において第３積分用コンデンサＣ３がバイアス電流Ｉｂによって充電されるが、この場合の充電量は一定とされるため、第３積分用コンデンサＣ３のバイアス電流Ｉｂのみによる充電が開始されてから（第２期間Ｔ２に移行してから）、第３積分用コンデンサＣ３の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔは、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさに依存することになる。

例えば、オーディオ信号ｅ_Sが正であって振幅の大きさが比較的大きいと、第３積分用コンデンサＣ３における電圧は最大充電電圧Ｖｍ１となり、この場合、第３積分用コンデンサＣ３の電圧が基準電圧Ｖｒｅｆに至るまでの時間（図１５のｔ₁参照）は、オーディオ信号ｅ_Sが無信号の場合のそれ（図１５のｔ₀参照）と比べ長くなる。逆に、オーディオ信号ｅ_Sが負であって振幅の大きさが比較的大きいと、第３積分用コンデンサＣ３における電圧は最大充電電圧Ｖｍ２となり、この場合、第３積分用コンデンサＣ３の電圧が基準電圧Ｖｒｅｆに至るまでの時間（図１５のｔ₂参照）は、オーディオ信号ｅ_Sが無信号の場合のそれ（図１５のｔ₀参照）と比べ短くなる。

つまり、第３積分用コンデンサＣ３のバイアス電流Ｉｂのみによる充電が開始されてから第３積分用コンデンサＣ３の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔは、オーディオ信号ｅ_Sの正負の状態及び振幅の大きさに依存することになり、この時間ｔに基づいて、パルス幅変調信号のパルス幅を生成するようにすれば、周期が一定の第３クロック信号φ３に基づいてパルス幅を生成することができる。

ここで、第３及び第４積分用コンデンサＣ３，Ｃ４の容量を同一（＝Ｃ）とし、第３及び第４積分用コンデンサＣ３，Ｃ４の充電時間である期間（例えば第１期間Ｔ１に相当）をＴとすると、最大充電電圧Ｖｍは、Ｖｍ＝［（Ｉｂ＋Ｇ・ｅ_S）・Ｔ］／Ｃで表される。

バイアス電流Ｉｂのみによる充電が開始されてから第３積分用コンデンサＣ３（又は第４積分用コンデンサＣ４）の電圧が基準電圧Ｖｒｅｆに至るまでの期間をｔとすると、基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝Ｖｍ＋（Ｉｂ・ｔ）／Ｃで表される。

ここで、両式を変形して、ｔについて求めると、ｔは、ｔ＝［Ｃ・（Ｖｒｅｆ）］／Ｉｂ−[（１＋（Ｇ・ｅ_S）／Ｉｂ）]・Ｔとなり、Ｔ−ｔ＝２Ｔ＋（Ｇ・ｅ_S）／Ｉｂ・Ｔ−（Ｃ・Ｖｒｅｆ）／Ｉｂとなる。

一方、変調度ｍは、ｍ＝[ｔ−（Ｔ−ｔ）]／Ｔで表されるので、ｍ＝［２Ｃ・（Ｖｒｅｆ）］／（Ｉｂ・Ｔ）−３−２（Ｇ・ｅ_S）／Ｉｂとなる。変調度ｍがオーディオ信号ｅ_Sに比例する条件は、［２Ｃ・（Ｖｒｅｆ）］／（Ｉｂ・Ｔ）＝３であり、すなわち、（Ｉｂ・Ｔ）／Ｃ＝２Ｖｒｅｆ／３を満足するようにバイアス電流Ｉｂ及び第３及び第４積分用コンデンサＣ３，Ｃ４の容量を選択するようにすれば、適切なパルス幅変調を実現することができる。

図１６ないし図１８は、上記パルス幅変調回路３０における各信号のタイミングチャートを示す図である。図１６は、オーディオ信号ｅ_Sが無信号の場合（Ｇ・ｅ_S＝０）を示しており、図１７は、オーディオ信号ｅ_Sが正の値の場合（０＜Ｇ・ｅ_S＜Ｉｂ／２）を示しており、図１８は、オーディオ信号ｅ_Sが負の場合（０＞Ｇ・ｅ_S＞−Ｉｂ／２）を示している。

図１６における第１期間Ｔ１では、クロック発生回路３４からの第３クロック信号φ３がハイレベルであり、これによってスイッチ回路３５が第３積分回路３７側に切り替えられる。そのため、第３積分回路３７の第３積分用コンデンサＣ３には、第１充電用バイアス電流源３１からのバイアス電流Ｉｂと、オーディオ信号変換回路３３からの電流（Ｇ・ｅ_S）とが合成された和電流（Ｉｂ＋Ｇ・ｅ_S）が供給され、第３積分用コンデンサＣ３は充電される（Ａ点波形参照）。

第１期間Ｔ１においては、スイッチ回路３５が第３積分回路３７側に切り替えられているため、第４積分回路３８の第４積分用コンデンサＣ４には、第２充電用バイアス電流源３２からのバイアス電流Ｉｂが供給され、第４積分用コンデンサＣ４はこのバイアス電流Ｉｂによって一定の充電量で充電される（Ｂ点波形参照）。

第１期間Ｔ１においては、第４比較回路４０において第４積分用コンデンサＣ４が充電されたことによる電圧が基準電圧Ｖｒｅｆに達すると、第４比較回路４０の出力が瞬間的にローレベルからハイレベルになる（Ｄ点波形参照）。第４比較回路４０の出力は、第２ＲＳフリップフロップ回路４４のセット端子（Ｓ）に入力されているため、第２ＲＳフリップフロップ回路４４のＱ（／）端子は、ハイレベルからローレベルにセットされる。

第２ＲＳフリップフロップ回路４４のＱ（／）端子は、第４リセット回路４２の第４ＮＯＲ回路Ｎ４の一方の入力端子に接続されており、第４ＮＯＲ回路Ｎ４の他方の入力端子は、インバータ回路３６によってローレベル（第３クロック信号φ３はハイレベル）が入力されているので、第４ＮＯＲ回路Ｎ４の出力は、ローレベルからハイレベルになり（Ｊ点波形参照）、このリセット信号が第８スイッチＳＷ８に出力される。

これにより、第８スイッチＳＷ８がオフ動作からオン動作になり、第４積分用コンデンサＣ４に蓄えられていた電荷は、第８スイッチＳＷ８を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。

第２ＲＳフリップフロップ回路４４のＱ端子の出力（Ｈ点波形参照）は、第９ＮＯＲ回路Ｎ９に入力され、パルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。

次いで、第２期間Ｔ２の期間では、クロック発生回路３４からの第３クロック信号φ３がハイレベルからローレベルとなり、これによってスイッチ回路３５が第４積分回路３８側に切り替えられる。そのため、第４積分回路３８の第４積分用コンデンサＣ４には、和電流（Ｉｂ＋Ｇ・ｅ_S）が供給され、第４積分用コンデンサＣ４はこれによって充電される（Ｂ点波形参照）。

第２期間Ｔ２においては、スイッチ回路３５が第４積分回路３８側に切り替えられているため、第３積分回路３７の第３積分用コンデンサＣ３には、第２充電用バイアス電流源３２からのバイアス電流Ｉｂのみが供給され、第３積分用コンデンサＣ３はこのバイアス電流Ｉｂによって一定の充電量で充電される（Ａ点波形参照）。

第２期間Ｔ２においては、第３比較回路３９において第３積分用コンデンサＣ３が充電されたことによる電圧が基準電圧Ｖｒｅｆに達すると、第３比較回路３９の出力が瞬間的にローレベルからハイレベルになる（Ｃ点波形参照）。第３比較回路３９の出力は、第１ＲＳフリップフロップ回路４３のセット端子（Ｓ）に入力されるため、第１ＲＳフリップフロップ回路４３のＱ（／）端子は、ハイレベルからローレベルにセットされる（Ｅ点波形参照）。

第１ＲＳフリップフロップ回路４３のＱ（／）端子は、第３リセット回路４１の第３ＮＯＲ回路Ｎ３の一方の入力端子に接続されており、第３ＮＯＲ回路Ｎ３の他方の入力端子は、クロック発生回路３４からの第３クロック信号φ３（第２期間Ｔ２ではローレベル）が入力されているので、第３ＮＯＲ回路Ｎ３の出力は、ローレベルからハイレベルになり（Ｉ点波形参照）、このリセット信号が第７スイッチＳＷ７に出力される。

これにより、第７スイッチＳＷ７がオフ動作からオン動作になり、第３積分用コンデンサＣ３に蓄えられていた電荷は、第７スイッチＳＷ７を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。

第１ＲＳフリップフロップ回路４３のＱ端子の出力（Ｇ点波形参照）は、第９ＮＯＲ回路Ｎ９に入力され、パルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。

その後、第３期間Ｔ３では、第３クロック信号φ３が反転されるため、第３積分用コンデンサＣ３においてオーディオ信号ｅ_Sの振幅に応じた充電が行われる一方、第４積分用コンデンサＣ４においてはバイアス電流Ｉｂに応じた充電が行われる。以降、半周期が経過するごとに、第３クロック信号φ３が反転され、第３及び第４積分用コンデンサＣ３，Ｃ４がオーディオ信号ｅ_Sの振幅に応じた充電及びバイアス電流Ｉｂに応じた充電が交互に繰り返される。

図１７に示すように、オーディオ信号ｅ_Sが正の場合には、和電流（Ｇ・ｅ_S＋Ｉｂ）の大きさが大となり、第３又は第４積分用コンデンサＣ３，Ｃ４の一端（Ａ点又はＢ点）における電圧波形の傾きも急となる。そのため、半周期の期間が変わる時点における第３又は第４積分用コンデンサＣ３，Ｃ４の充電電圧Ｖｍは比較的大きくなり、これらが次の半周期で充電されるとき、オーディオ信号ｅ_Sが無信号の場合に比べて、基準電圧Ｖｒｅｆに達する時間、すなわちバイアス電流Ｉｂの供給のみで充電が開始されてから強制的にリセットされるまでの時間ｔが短くなる。したがって、図１７に示すタイミングでパルス幅変調信号ＰＷＭ−ＯＵＴが出力される。このように、オーディオ信号ｅ_Sの振幅に応じたパルス幅変調信号ＰＷＭ−ＯＵＴが出力されることになる。

また、図１８に示すように、オーディオ信号ｅ_Sが負の場合には、和電流（Ｇ・ｅ_S＋Ｉｂ）の大きさが小となり、第３又は第４積分用コンデンサＣ３，Ｃ４の一端における電圧波形の傾きもなだらかとなる。そのため、半周期の期間が変わる時点における第３又は第４積分用コンデンサＣ３，Ｃ４の一端における充電電圧Ｖｍは比較的小さくなり、これらが次の半周期で充電されるとき、オーディオ信号ｅ_Sが無信号の場合に比べて、基準電圧Ｖｒｅｆに達する時間、すなわちバイアス電流Ｉｂの供給のみで充電が開始されてから強制的にリセットされるまでの時間ｔが長くなる。したがって、図７のパルス幅変調信号ＰＷＭ−ＯＵＴに示すタイミングでパルス幅変調信号ＰＷＭ−ＯＵＴが出力される。

この第２実施形態においても、周期がほぼ一定の第３クロック信号φ３が用いられるため、キャリア周波数ｆをほぼ一定にすることができ、キャリア成分の漏洩分が増加するといったことを抑制することができるほか、第１実施形態と同様の作用効果を奏する。

第１実施形態に係るパルス幅変調回路１では、第１及び第２比較回路１９，２０が汎用のＣＭＯＳインバータ素子で構成されると、第１及び第２比較回路１９，２０の基準電圧Ｖｒｅｆは、ＣＭＯＳインバータ素子の電源電圧が約５Ｖであるとすると、その半分の約２．５Ｖとなる。オーディオ信号ｅ_Sが無信号時のときに、第１又は第２積分用コンデンサＣ１，Ｃ２が単位期間（例えば第１期間Ｔ１）において充電される最大充電電圧Ｖｍは、基準電圧Ｖｒｅｆの２倍の値になるように回路定数が設定されている。そのため、例えば最大の振幅を有するオーディオ信号ｅ_Sが入力された場合には、最大充電電圧Ｖｍは、ＣＭＯＳインバータ素子の電源電圧をはるかに越えてしまう（例えば７．５Ｖ近傍まで上昇する）ことが生じる。また、場合によっては、最大充電電圧Ｖｍが高いと、これがＣＭＯＳインバータ素子のゲート酸化膜の耐圧を超えてしまう可能性があり、ＣＭＯＳインバータ素子が破壊するおそれがある。

しかしながら、この第２実施形態によれば、第３又は第４積分用コンデンサＣ３，Ｃ４の最大充電電圧Ｖｍが基準電圧Ｖｒｅｆを超えることはないので（図１５参照）、最大充電電圧ＶｍがＣＭＯＳインバータ素子の電源電圧を越えてしまうといったことを防止することができ、ＣＭＯＳインバータ素子が破壊するおそれを解消することができる。

また、第１実施形態に係るパルス幅変調回路１では、第１及び第２積分用コンデンサＣ１，Ｃ２の充放電動作における電流方向を切り替えるためのスイッチ回路１４は、通常、汎用の電子スイッチによって構成される場合が多いが、この電子スイッチに、第１及び第２積分用コンデンサＣ１，Ｃ２による最大の充電電圧Ｖｍが供給されることがあるので、電子スイッチには、第１及び第２積分用コンデンサＣ１，Ｃ２の最大の充電電圧Ｖｍよりも高い電源電圧が供給されている。

また、充電用バイアス電流源１１には、最大の充電電圧Ｖｍよりも十分高い電源電圧が供給されており、放電用バイアス電流源１６には、ＣＭＯＳインバータ素子の電源電圧の低電位電圧よりも低い電源電圧が供給されている。したがって、第１実施形態に係るパルス幅変調回路１では、各回路に対してそれらに応じた出力電圧値の異なる多数の電源電圧を必要とし、必要となる電源の種類が多くなるといったことがあった。

しかしながら、この第２実施形態に係るパルス幅変調回路３０では、最大充電電圧Ｖｍが基準電圧Ｖｒｅｆを超えることがないので、第１実施形態のスイッチ回路１４に相当するスイッチ回路３５や第１実施形態の充電用バイアス電流源１１に相当する第１及び第２充電用バイアス電流源３１，３２に対して最大充電電圧Ｖｍよりも高い電源電圧を供給する必要がない。また、ＣＭＯＳインバータ素子の電源電圧によって充電電流がバイアスされるのを防止するための逆電流防止用のダイオードＤ１〜Ｄ４（図８参照）も必要がなくなる。

また、第１実施形態に係るパルス幅変調回路１では、入力されるオーディオ信号ｅ_Sの基準レベルと、パルス幅変調出力の基準レベルとは異なっているので、信号のレベルシフトを行う回路（グランド電位を基準とした信号を充電用バイアス電流源１１の基準電位と同じに変換する回路、例えば図８に示すＲ１〜Ｒ４参照）も必要となる。

ところが、第２実施形態に係るパルス幅変調回路３０では、最大充電電圧Ｖｍが基準電圧Ｖｒｅｆを超えることはないので、上記レベルシフト回路は不要であり、また、各回路に供給する電源電圧値を共通化することができ、出力電圧値の異なる多数の電源電圧を必要とすることがない。例えば、後述する図１９に示すように、このパルス幅変調回路３０に必要な電源は、第１及び第２充電用バイアス電流源３１，３２、並びに電圧電流変換回路３３に供給される±１０Ｖ系電源と、第３及び第４比較回路３９，４０や第１及び第２ＲＳフリップフロップ４３，４４等の論理ゲートに供給される５Ｖ系電源との２種類でよい。したがって、部品コストの削減化に寄与することができる。

図１９は、図１４に示すパルス幅変調回路の詳細な回路図である。

図１９に示す回路図によると、第１及び第２充電用バイアス電流源３１，３２は、複数のＣＭＯＳインバータ素子が組み合わされて一つの回路として構成されている。クロック発生回路３４は、複数のインバータ、抵抗及びコンデンサからなるマルチバイブレータによって構成されている。スイッチ回路３５は、２つのスイッチ素子３５ａ，３５ｂからなり、スイッチ素子３５ａは、第３クロック信号φ３によってオン、オフ制御され、スイッチ素子３５ｂは、第３クロック信号φ３が反転された第４クロック信号φ４によってそれぞれオン、オフ制御される。

また、第３及び第４リセット回路４１，４２は、そのリセット信号が第１及び第２ＲＳフリップフロップ回路４３，４４のＱ端子の出力をそれぞれ用いており、図１４のＧ点及びＩ点の電圧波形、並びに図１４のＨ点及びｊ点の電圧波形は、同様となるため、第１及び第２ＲＳフリップフロップ回路４３，４４のＱ（／）端子の出力は用いられていない。

図２０は、図１４に示すパルス幅変調回路３０の変形例を示す図である。図１４及び図１９のパルス幅変調回路３０では、オーディオ発生源ＡＵ（図１参照）から出力されるオーディオ信号ｅ_Sが基準電位に対して正負の振幅を有しているため、電圧電流変換回路３３は、オーディオ信号ｅ_Sの正負の振幅を正負の電流に変換して出力するいわゆる両極性の信号電流を出力するものである。そのため、充電用バイアス電流源３１，３２によって第３及び第４積分回路３７，３８にバイアス電流Ｉｂが常時供給される構成となっている。

ここで、オーディオ発生源ＡＵが、例えば電流出力型ＤＡコンバータ（図略）のように、両極性の信号電流に固定のバイアス電流Ｉｂ１が付加されて出力するといった単極性の信号電流を出力するタイプである場合には、図２０に示すように、固定のバイアス電流Ｉｂ２を出力する充電用バイアス電流源４７を別途設け、単極性の信号電流と固定のバイアス電流Ｉｂ２とが切り換えられて第３及び第４積分回路３７，３８を充電するようにしてもよい。

具体的には、両極性の信号電流に固定のバイアス電流Ｉｂ１が付加されて出力するオーディオ信号変換回路４６の出力と、充電用バイアス電流源４７の出力とを第３クロック信号φ３に基づいて切り換える切換スイッチ４８が設けられる。例えば図１５に示した第１期間Ｔ１では、オーディオ信号変換回路４６の出力が第３積分回路３７側に、充電用バイアス電流源４７の出力が第４積分回路３８側にそれぞれ切り換えられ、第２期間Ｔ２では、オーディオ信号変換回路４６の出力が第４積分回路３８側に、充電用バイアス電流源４７の出力が第３積分回路３７側にそれぞれ切り換えられる。

これにより、第１期間Ｔ１では、第３積分回路３７は、固定のバイアス電流Ｉｂ１とオーディオ信号ｅ_Sとの和電流（Ｉｂ１＋ｅ_S）で充電される一方、第４積分回路３８は、固定のバイアス電流Ｉｂ２で充電される。また、第２期間Ｔ２では、第３積分回路３７は、固定のバイアス電流Ｉｂ２で充電される一方、第４積分回路３８は、固定のバイアス電流Ｉｂ１とオーディオ信号ｅ_Sとの和電流（Ｉｂ１＋ｅ_S）で充電される。そのため、図１４及び図１９のパルス幅変調回路３０と、ほぼ同様の動作を実現でき、適切なパルス幅変調信号ＰＷＭ−ＯＵＴを出力することができる。

なお、オーディオ信号変換回路４６では、単極性の信号電流を出力するために、固定のバイアス電流Ｉｂ１は、オーディオ信号ｅ_Sの絶対値より大きいことが必要である（Ｉｂ１≧｜ｅ_S｜）。また、バイアス電流Ｉｂ１とバイアス電流Ｉｂ２とは、同じ値に設定する必要はなく、オーディオ信号ｅ_Sの無信号時に、変調度ｍがゼロになるように、かつオーディオ信号ｅ_Sの最大信号時にｍ＜１が満足するように、Ｉｂ２≧Ｉｂ１であることが望ましい。

もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、第１及び第２実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。

本願発明の第１実施形態に係るパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。 第１及び第２クロック信号と第１ないし第４スイッチとの動作関係を示す図である。 第２クロック信号と図２のＡ点における電圧波形との関係を示す図である。 第１及び第２クロック信号と図２の各点における電圧波形との関係を示すタイミングチャートであり、オーディオ信号が無信号の場合を示す図である。 第１及び第２クロック信号と図２の各点における電圧波形との関係を示すタイミングチャートであり、オーディオ信号が正のときの場合を示す図である。 第１及び第２クロック信号と図２の各点における電圧波形との関係を示すタイミングチャートであり、オーディオ信号が負のときの場合を示す図である。 図２に示すパルス幅変調回路の詳細な回路図である。 図８に示すクロック生成回路の他の変形例を示す図である。 オーディオ信号変換回路、充電用バイアス電流源、及び電流加算回路の変形例を示す図である。 放電用バイアス電流源の変形例を示す図である。 第１及び第２クロック信号の変形例を示すタイミングチャートである。 デッドタイム生成回路を示す回路図である。 本願発明の第２実施形態に係るパルス幅変調回路を示すブロック回路図である。 第３クロック信号と図１４のＡ点における電圧波形との関係を示す図である。 第３クロック信号と図１４の各点における電圧波形との関係を示すタイミングチャートであり、オーディオ信号が無信号の場合を示す図である。 第３クロック信号と図１４の各点における電圧波形との関係を示すタイミングチャートであり、オーディオ信号が正のときの場合を示す図である。 第３クロック信号と図１４の各点における電圧波形との関係を示すタイミングチャートであり、オーディオ信号が負のときの場合を示す図である。 図１４に示すパルス幅変調回路の詳細な回路図である。 図１４に示すパルス幅変調回路の変形例を示す図である。 従来のパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 従来のパルス幅変調回路を示す回路図である。 従来のパルス幅変調回路による変調信号の出力波形、及び図２１の点Ｐにおけるスイッチング後の出力波形を示す図である。

符号の説明

１ パルス幅変調回路
２ スイッチング回路
３ ローパスフィルタ回路
４ 第１電源
５ 第２電源
１１ オーディオ信号変換回路
１２ 充電用バイアス電流源
１３ 電流加算回路
１４ スイッチ回路
１５ クロック発生回路
１６ 放電用バイアス電流源
１７ 第１積分回路
１８ 第２積分回路
１９ 第１比較回路
２０ 第２比較回路
２１ 第１リセット回路
２２ 第２リセット回路
２３ 信号出力回路
３０ パルス幅変調回路
３１ 第１充電用バイアス電流源
３２ 第２充電用バイアス電流源
３３ オーディオ信号変換回路
３４ クロック発生回路
３５ スイッチ回路
３６ インバータ回路
３７ 第３積分回路
３８ 第４積分回路
３９ 第３比較回路
４０ 第４比較回路
４１ 第３リセット回路
４２ 第４リセット回路
４３ 第１ＲＳフリップフロップ回路
４４ 第２ＲＳフリップフロップ回路
４５ 信号出力回路
Ｃ１ 第１積分用コンデンサ
Ｃ２ 第２積分用コンデンサ
ＡＵ オーディオ発生源
ｅ_S オーディオ信号
Ｉｂ バイアス電流
Ｔ１ 第１期間
Ｔ２ 第２期間
Ｔ３ 第３期間
Ｖｒｅｆ 基準電圧
φ１ 第１クロック信号
φ２ 第２クロック信号
φ３ 第３クロック信号

Claims (9)

1. 所定のクロック信号の半周期である第１期間において、入力信号に基づく電流に基づいて第１積分回路を充電させ、前記第１期間とは半周期ずれた前記第１期間に続く第２期間において、一定のバイアス電流に基づく一定の放電量で蓄積電荷を放電させて前記第１積分回路における電圧を所定の基準電圧まで変化させるとともに、前記入力信号に基づく電流に基づいて前記第１積分回路とは異なる第２積分回路を充電させ、前記第２期間に続く半周期の第３期間において、前記バイアス電流に基づく一定の放電量で蓄積電荷を放電させて前記第２積分回路における電圧を前記基準電圧まで変化させる積分制御回路と、
   前記第２期間が開始されてから前記第１積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第１検出回路と、
   前記第３期間が開始されてから前記第２積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第２検出回路と、
   前記第１検出回路及び第２検出回路から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成回路と、
   を備えることを特徴とするパルス幅変調回路。
2. 前記積分制御回路は、
   前記入力信号に基づく電圧を電流に変換する電圧電流変換回路と、
   前記一定のバイアス電流を生成するバイアス電流生成回路と、
   前記電圧電流変換回路によって変換された電流と前記バイアス電流生成回路によって生成された一定のバイアス電流とを加算する加算回路と、
   前記加算回路の出力を前記第１積分回路に供給する状態と、前記加算回路の出力を前記第２積分回路に供給する状態とを、前記クロック信号に基づいて切り換える切換回路と、を備える、請求項１に記載のパルス幅変調回路。
3. 所定のクロック信号の半周期である第１期間において、入力信号に基づく電流に基づいて第１積分回路を充電させ、前記第１期間とは半周期ずれた前記第１期間に続く第２期間において、一定のバイアス電流に基づく一定の充電量で蓄積電荷を充電させて前記第１積分回路における電圧を所定の基準電圧まで変化させるとともに、前記入力信号に基づく電流に基づいて前記第１積分回路とは異なる第２積分回路を充電させ、前記第２期間に続く半周期の第３期間において、前記バイアス電流に基づく一定の充電量で蓄積電荷を充電させて前記第２積分回路における電圧を前記基準電圧まで変化させる積分制御回路と、
   前記第２期間が開始されてから前記第１積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第１検出回路と、
   前記第３期間が開始されてから前記第２積分回路における電圧が前記基準電圧に到達するまでの時間を検出する第２検出回路と、
   前記第１検出回路及び第２検出回路から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成回路と、
   を備えることを特徴とするパルス幅変調回路。
4. 前記積分制御回路は、
   前記一定のバイアス電流を生成する第１バイアス生成回路と、
   前記バイアス電流とは異なる他の一定のバイアス電流を生成する第２バイアス生成回路と、
   前記入力信号に基づく電圧を電流に変換する電圧電流変換回路と、
   前記電圧電流変換回路によって変換された電流を第１バイアス生成回路によって生成されたバイアス電流に加算して前記第１積分回路に供給する状態と、前記電圧電流変換回路によって変換された電流を前記第２バイアス生成回路によって生成されたバイアス電流に加算して前記第２積分回路に供給する状態とを、前記クロック信号に基づいて切り換える切換回路と、
   を備える、請求項３に記載のパルス幅変調回路。
5. 前記第１検出回路は、
   前記第２期間において前記第１積分回路における電圧と、前記基準電圧とを比較する第１比較回路を備え、
   前記第２検出回路は、
   前記第３期間において前記第２積分回路における電圧と、前記基準電圧とを比較する第２比較回路を備え、
   前記パルス幅信号生成回路は、
   前記第１比較回路の出力と、前記第２比較回路の出力とに基づいて前記パルス信号を生成する、請求項１ないし４のいずれかに記載のパルス幅変調回路。
6. 前記第１比較回路の出力に基づいて前記第１積分回路を瞬時に放電させる第１強制放電回路と、
   前記第２比較回路の出力に基づいて前記第２積分回路を瞬時に放電させる第２強制放電回路と、
   を備える、請求項５に記載のパルス幅変調回路。
7. 前記クロック信号を発生させるクロック発生回路を備える、請求項１ないし６のいずれかに記載のパルス幅変調回路。
8. 前記クロック発生回路から発生されるクロック信号の、反転時における遅延時間を抑制するためのデッドタイムを生成するデッドタイム生成回路をさらに備える、請求項７に記載のパルス幅変調回路。
9. 請求項１ないし請求項８のいずれかに記載のパルス幅変調回路と、
   所定の電源電圧を出力する電圧源と、
   前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、
   を備えたことを特徴とする、スイッチングアンプ。

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