JP4586836B2 - パルス幅変調回路及びそれを用いたスイッチングアンプ - Google Patents

Description

本願発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプ（例えばオーディオアンプ）に関するものである。

従来、スイッチングアンプでは、例えば入力信号としてのオーディオ信号をパルス幅変調し、その変調信号を出力するパルス幅変調回路（例えば特許文献１参照）が用いられているものが提案されている。このスイッチングアンプでは、パルス幅変調回路から出力される変調信号に基づいて所定の電源電圧がスイッチングされ、スイッチングされた出力信号が例えばローパスフィルタを通して負荷（例えばスピーカ）に出力される。

特開２００４−３２００９７号公報

図６は、従来のスイッチングアンプの一例を示す構成図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路５１と、スイッチング回路５２と、ローパスフィルタ回路５３とを備えている。このスイッチングアンプによれば、オーディオ信号発生源ＡＵから出力されたオーディオ信号ｅ_Sは、パルス幅変調回路５１においてその振幅がパルス幅変調され、変調された変調信号ＯＵＴ１と、変調信号ＯＵＴ１と逆位相の変調信号ＯＵＴ２とがスイッチング回路５２に出力される。

スイッチング回路５２では、変調信号ＯＵＴ１，ＯＵＴ２に基づいて正負の電源電圧＋Ｖ_D，−Ｖ_DがスイッチＳＷ−ａ，ＳＷ−ｂによって交互にスイッチングされる。スイッチングされた出力は、ローパスフィルタ回路５３によって高周波成分が除去されて出力信号Ｖ₀として図示しない負荷に供給される。

図７は、図６に示すパルス幅変調回路５１の概略構成を示す回路図である。図８は、図７に示すパルス幅変調回路５１の各信号の電圧波形を示すタイミングチャートである。パルス幅変調回路５１は、入力信号としての例えばオーディオ信号ｅ_Sをパルス幅変調して変調信号ＯＵＴ１，ＯＵＴ２を生成、出力するものである。このパルス幅変調回路５１では、オーディオ信号ｅ_Sに基づく電流によって２つの充電用コンデンサ（後述）を交互に充電し、一定の放電量で放電させたときの時間を検出することによりパルス幅を生成している。

パルス幅変調回路５１は、図７に示すように、クロック生成回路５４と、デッドタイム生成回路５５と、オーディオ信号電流源５６と、充電用バイアス電流源５７と、放電用バイアス電流源５８と、第１ないし第４スイッチＳＷ１〜ＳＷ４と、充電用コンデンサで構成される第１及び第２積分回路Ｃ１，Ｃ２と、第１及び第２比較回路５９，６０と、第１及び第２リセット回路６１，６２と、信号出力回路６３とによって構成されている。

このパルス幅変調回路５１では、図８（ａ），（ｂ）に示すように、第１期間Ｔ１においてクロック生成回路５４からの基準クロック信号ＭＣＬＫに基づいてデッドタイム生成回路５５で第１切換信号φ１が生成され、この第１切換信号φ１がハイレベルのとき第１スイッチＳＷ１がオン動作する。これにより、オーディオ信号電流源５６において電圧−電流変換されたオーディオ信号ｅ_Sと充電用バイアス電流源５７が発生する充電用バイアス電流Ｉｃとの和に相当する電流（Ｉｃ＋Δｉ）が、第１積分回路Ｃ１に供給される。第１積分回路Ｃ１は、第１スイッチＳＷ１がオフ動作するまでこの電流（Ｉｃ＋Δｉ）によって充電される（図８（ｄ）のア点波形参照）。

次いで、第２期間Ｔ２において第１切換信号φ１がローレベルになるとともに、デッドタイム生成回路５５で生成された第２切換信号φ２がハイレベルになると（図８（ｂ），（ｃ）参照）、第１スイッチＳＷ１がオフ動作するとともに第３スイッチＳＷ３がオン動作する。これによって、第１積分回路Ｃ１における電荷は放電用バイアス電流源５７に流れ、第１積分回路Ｃ１は一定の放電量で放電される（ア点波形参照）。

この場合、第１積分回路Ｃ１における充電電圧が第１比較回路５９の基準電圧Ｖｒｅｆに到達すると、第１比較回路５９の出力が反転され（図８（ｅ）のイ点波形参照）、第１リセット回路６１のＡＮＤ回路６１ａの出力もローレベルからハイレベルに反転される（図８（ｆ）のウ点波形参照）。その結果、第５スイッチＳＷ５がオン動作し、これにより、第１積分回路Ｃ１で放電されていた電荷が第５スイッチＳＷ５を通じて一気にグランド電位に放電される。

第１比較回路５９の出力は、信号出力回路６３のＮＯＲ回路６３ａを通じてパルス幅変調信号ＯＵＴ１，ＯＵＴ２の一部として出力される。すなわち、パルス幅変調信号ＯＵＴ１，ＯＵＴ２は、第１積分回路Ｃ１の放電が開始されてから第５スイッチＳＷ５がオン動作して第１積分回路Ｃ１が一気に放電されるまでの時間ｔを検出することにより取得される（図８（ｇ）のエ点波形参照）。

第２積分回路Ｃ２についても、半周期ずれて第１積分回路Ｃ１と同様の動作が行われるため、信号出力回路６３のＯＲ回路６３ｃで第１ＮＯＲ回路６３ａの出力と第２ＮＯＲ回路６３ｂの出力とが合成されてパルス幅変調信号ＯＵＴ１，ＯＵＴ２として出力される。なお、パルス幅変調信号ＯＵＴ２は、ＮＯＴ回路６３ｄによってパルス幅変調信号ＯＵＴ１の反転信号として出力される。

しかしながら、第１及び第２積分回路Ｃ１，Ｃ２における充電電圧は、通常、その波形の立ち上がりエッジがなだらかに変化する、いわゆる立ち上がりの遅い波形となっている。そのため、第１及び第２比較回路５９，６０の基準電圧Ｖｒｅｆ付近において、微小な電源リップルが発生したり、雑音分が増幅したりすると、それらが第１及び第２比較回路５９，６０の出力に現われ、パルス幅変調回路５１を発振させるおそれがある。そのため、パルス幅変調信号ＯＵＴ１，ＯＵＴ２にジッタが発生してノイズとして出力されたり、歪率が低下したりすることがある。

そこで、パルス幅変調回路５１では、第１及び第２比較回路５９，６０にヒステリシス特性を有するシュミット回路を採用することが提案されている。図９は、例えば比較回路にヒステリシス特性を有さないコンパレータが用いられた場合の入出力波形を示す図であり、図１０は、比較回路にヒステリシス特性を有するシュミット回路が用いられた場合の入出力波形を示す図である。

図９によると、ヒステリシス特性を有さないコンパレータの場合は、閾値電圧である基準電圧Ｖｒｅｆが一つのみ設定されているため、入力電圧が基準電圧Ｖｒｅｆを境に高低することにより、出力はハイレベル又はローレベルに変化する。一方、図１０によると、ヒステリシス特性を有するシュミット回路の場合は、閾値電圧として基準電圧Ｖｒｅｆより所定電圧Ｖ₁だけ高い第１閾値Ｖ_Hと、基準電圧Ｖｒｅｆより所定電圧Ｖ₂だけ低い第２閾値Ｖ_Lとが設定されているため、出力は、入力電圧が第１閾値Ｖ_Hを上回ったときハイレベルからローレベルに変化し、その後、入力電圧が第２閾値Ｖ_Lを下回ったときローレベルからハイレベルに変化する。

このように、第１及び第２比較回路５９，６０にヒステリシス特性を有するシュミット回路を採用することにより、微小な電源リップルや雑音分の増幅を抑制することができ、そのためパルス幅変調回路５１が発振されることが防止されるので、ノイズが出力されたり、歪率が低下したりすることを抑制することができる。

しかし、第１及び第２比較回路５９，６０にヒステリシス特性を有するシュミット回路を採用すると、オーディオ信号ｅ_Sの変調度が大きい場合には、適切なパルス幅変調信号ＯＵＴ１，ＯＵＴ２が出力されないといったさらなる問題点がある。

すなわち、図１１は、第１及び第２比較回路５９，６０にヒステリシス特性を有するシュミット回路を採用した場合のパルス幅変調回路の各波形を示すタイミングチャートであるが、オーディオ信号ｅ_Sの変調度が大きい場合、すなわち入力電圧のレベルが比較的小さい場合には、第１及び第２積分回路Ｃ１，Ｃ２が充電される期間において、入力電圧が第１閾値Ｖ_Hに到達しないことがある（ア点波形参照）。入力電圧が第１閾値Ｖ_Hに到達しないと、出力電圧（イ点波形参照）はハイレベルのままであり、そのため、ＡＮＤ回路６１ａの出力電圧及び第１ＮＯＲ回路６３ａの出力電圧（ウ点及びエ点波形参照）もローレベルのままとなる。したがって、適切なパルス幅変調信号ＯＵＴ１，ＯＵＴ２が出力されないといった問題点があった。

本願発明は、上記した事情のもとで考え出されたものであって、ヒステリシス特性を有する比較回路を用いた場合でも適切なパルス幅変調信号を出力することのできるパルス変調回路及びそれを適用したスイッチングアンプを提供することを、その課題とする。

上記の課題を解決するため、本願発明では、次の技術的手段を講じている。

本願発明の第１の側面によって提供されるパルス幅変調回路は、入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間において第１積分手段を充電させるとともに、前記入力信号に基づく電流に基づいて前記第１期間とは半周期ずれた前記第１期間に続く第２期間において前記第１積分手段とは異なる第２積分手段を充電させる充電制御手段と、一定のバイアス電流に基づいて前記第２期間において前記第１積分手段で蓄積された充電電圧を放電させるとともに、前記バイアス電流に基づいて前記第２期間とは半周期ずれた前記第２期間に続く第３期間において前記第２積分手段で蓄積された充電電圧を放電させる放電制御手段と、前記第１積分手段の充電電圧と所定の閾値電圧とを比較することにより、前記第２期間が開始されてからの前記第１積分手段の充電電圧変化時間を検出するヒステリシス特性を有する第１比較手段と、前記第２積分手段の充電電圧と所定の閾値電圧とを比較することにより、前記第３期間が開始されてからの前記第２積分手段の充電電圧変化時間を検出するヒステリシス特性を有する第２比較手段と、前記第１積分手段の充電電圧を所定期間、所定の電圧レベルまで強制的にレベルシフトする第１レベルシフト手段と、前記第２積分手段の充電電圧を所定期間、所定の電圧レベルまで強制的にレベルシフトする第２レベルシフト手段と、前記第１比較手段及び前記第２比較手段から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成手段と、を備えることを特徴としている（請求項１）。

この構成によれば、クロック信号の半周期である第１期間においては、入力信号（例えばオーディオ信号）に基づく電流に基づいて第１積分手段が充電される。続く第２期間においては、一定のバイアス電流に基づいて第１積分手段の充電電圧が放電される。一方、この第２期間においては、入力信号に基づく電流に基づいて第２積分手段が充電され、続く第３期間においては、一定のバイアス電流に基づいて第２積分手段の充電電圧が放電される。

第２期間においては、この第２期間が開始されてから第１積分手段の充電電圧が所定の閾値電圧に到達するまでの時間が検出され、第３期間においては、この第３期間が開始されてから第２積分手段の充電電圧が所定の閾値電圧に到達するまでの時間が検出される。これら検出された時間は、クロック信号の半周期ごとに交互に繰り返し出力され、これらの時間に基づいて当該時間のパルス幅を有するパルス信号が生成される。

そして、例えば第２期間においては第１積分手段の充電電圧が所定の電圧レベルまで強制的にレベルシフトされる。また、同様に、第３期間においては第２積分手段の充電電圧が所定の電圧レベルまで強制的にレベルシフトされる。このようにすれば、第１及び第２比較手段がヒステリシス特性を有する場合、入力信号の変調度が大きいとき、すなわち入力電圧のレベルが比較的小さいときにも、入力電圧が第１及び第２比較手段の閾値電圧を必ず上回ることができ、パルス幅変調信号となる第１及び第２積分手段の充放電動作による電圧変化時間を確実に検出することができる。したがって、適切なパルス幅変調信号を出力することができるパルス幅変調回路を提供することができる。

本願発明のパルス幅変調回路において、前記クロック信号を発生させるクロック発生手段と、前記クロック発生手段から発生される前記クロック信号の、反転時における遅延時間を抑制するためのデッドタイムを生成するデッドタイム生成手段と、をさらに備え、前記第１レベルシフト手段は、前記デッドタイム生成手段の出力に基づいて前記第１積分手段の充電電圧を所定期間レベルシフトするものであり、前記第２レベルシフト手段は、前記デッドタイム生成手段の出力に基づいて前記第２積分手段の充電電圧を所定期間レベルシフトするものであるとよい（請求項２）。

本願発明のパルス幅変調回路において、前記第１レベルシフト手段は、通常時に前記第１積分手段における電圧の前記第１比較手段への供給を許可する第１スイッチ素子と、前記第１スイッチ素子と排他的にオン、オフ動作され、前記第１比較手段に前記所定の電圧レベルの電圧を供給する第２スイッチ素子とによって構成されており、前記第２レベルシフト手段は、通常時に前記第２積分手段における電圧の前記第２検出手段への供給を許可する第３スイッチ素子と、前記第３スイッチ素子と排他的にオン、オフ動作され、前記第２検出手段に前記所定の電圧レベルの電圧を供給する第４スイッチ素子とによって構成されているとよい（請求項３）。

本願発明のパルス幅変調回路において、前記積分制御手段は、前記入力信号に基づく電圧を電流に変換する電圧電流変換手段を含み、前記電圧電流変換手段によって変換された電流に基づいて前記第１期間において前記第１積分手段を充電させるとともに、前記電圧電流変換手段によって変換された電流に基づいて前記第２期間において前記第２積分手段を充電させるとよい（請求項４）。

本願発明の第２の側面によって提供されるスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えたことを特徴としている（請求項５）。

この構成によれば、このスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路を備えているので、第１の側面によって提供されるパルス幅変調回路と同様の作用効果を奏する。

本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。

図１は、本願発明に係るパルス幅変調（ＰＷＭ）回路が適用されるスイッチングアンプを示す構成図である。図２は、図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路１と、スイッチング回路２と、ローパスフィルタ回路３と、正負の電源電圧＋Ｅ_B，−Ｅ_Bを供給する第１電源４及び第２電源５とを備えている。ローパスフィルタ回路３の出力には、負荷ＲＬとしてのスピーカ（図略）が接続されている。

パルス幅変調回路１は、オーディオ信号発生源ＡＵから出力された入力信号としてのオーディオ信号ｅ_Sをパルス幅変調して変調信号ＰＷＭｏｕｔを生成、出力するものである。パルス幅変調回路１から出力された変調信号ＰＷＭｏｕｔは、スイッチング回路２に入力される。

スイッチング回路２では、第１電源４及び第２電源５から正負の電源電圧＋Ｅ_B，−Ｅ_Bが供給され、変調された変調信号ＰＷＭｏｕｔに基づいて、電源電圧＋Ｅ_B，−Ｅ_Bが交互にスイッチングされる。すなわち、スイッチング回路２は、変調信号ＰＷＭｏｕｔに基づいてオン、オフ動作するスイッチ素子ＳＷ−Ａと、パルス幅変調回路１から出力される変調信号ＰＷＭｏｕｔの位相を反転させるインバータ２ａと、このインバータ２ａによって変調信号ＰＷＭｏｕｔが反転された変調信号ＰＷＭｏｕｔ’に基づいてオン、オフ動作するスイッチ素子ＳＷ−Ｂと、両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂの両端にそれぞれ接続された逆電流防止用ダイオードＤ−Ａ，Ｄ−Ｂとを備えている。

両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂは、変調信号ＰＷＭｏｕｔと、反転された変調信号ＰＷＭｏｕｔ’とによって交互にオン、オフ動作し、スイッチングされた正負の電源電圧＋Ｅ_B，−Ｅ_Bをローパスフィルタ回路３及び負荷ＲＬに対して供給する。

ローパスフィルタ回路３は、コイルＬ₀及びコンデンサＣ₀によるＬＣ回路によって構成されている。ローパスフィルタ回路３は、スイッチング回路２から出力される出力信号の高周波成分を除去して負荷ＲＬに供給する回路であり、例えば６０ｋＨｚのカットオフ周波数を有する。ローパスフィルタ回路３では、スイッチングされた正負の電源電圧＋Ｅ_B，−Ｅ_Bの高周波成分が除去され、その出力は、負荷ＲＬに供給されることにより音声として負荷ＲＬから出力される。

パルス幅変調回路１は、図２に示すように、クロック生成回路１１と、デッドタイム生成回路１２、制御信号生成回路１３、オーディオ信号電流源１４と、充電用バイアス電流源１５と、放電用バイアス電流源１６と、第１ないし第４スイッチＳＷ１〜ＳＷ４と、第１及び第２積分回路Ｃ１，Ｃ２と、第１及び第２レベルシフト回路１７，１８と、第１及び第２比較回路１９，２０と、第１及び第２リセット回路２１，２２と、信号出力回路２３とによって構成されている。

クロック生成回路１１は、基準クロック信号ＭＣＬＫを生成する回路である。基準クロック信号ＭＣＬＫは、図３（ａ）に示すように、デューティ比がほぼ５０％のクロック信号であり、第１ないし第４スイッチＳＷ１〜ＳＷ４を切り換えるための第１及び第２切換信号φ１，φ２の基準信号となるものである。クロック生成回路１１は、基準クロック信号ＭＣＬＫをデッドタイム生成回路１２に出力する。なお、クロック生成回路１１は、パルス幅変調回路１の外部に設けられ、外部クロック信号として基準クロック信号ＭＣＬＫをパルス幅変調回路１に対して与えるように構成されていてもよい。

デッドタイム生成回路１２は、クロック生成回路１１からの基準クロック信号ＭＣＬＫに基づいて、第１切換信号φ１と、この第１切換信号φ１に対して逆位相の関係を有する第２切換信号φ２とを生成する回路である。より詳細には、デッドタイム生成回路１２は、第１及び第２切換信号φ１，φ２の出力レベルが同時に一致しないように、第１及び第２切換信号φ１，φ２のレベル反転時を所定時間だけそれぞれ遅らせる回路である。

すなわち、第１切換信号φ１は、図３（ａ），（ｂ）に示すように、基準クロック信号ＭＣＬＫがローレベルからハイレベルに反転するときに所定期間Δｔだけ遅れてローレベルからハイレベルに反転する。なお、第１切換信号φ１は、その後基準クロック信号ＭＣＬＫがハイレベルからローレベルに反転するとき、同時にハイレベルからローレベルに反転する。一方、第２切換信号φ２は、図３（ａ），（ｃ）に示すように、基準クロック信号ＭＣＬＫがハイレベルからローレベルに反転するときに所定期間Δｔだけ遅れてローレベルからハイレベルに反転する。なお、第２切換信号φ２は、その後基準クロック信号ＭＣＬＫがローレベルからハイレベルに反転するとき、同時にハイレベルからローレベルに反転する。

第１切換信号φ１は、第１及び第４スイッチＳＷ１，ＳＷ４に出力されてそれらをオン動作させ、第２切換信号φ２は、第２及び第３スイッチＳＷ２，ＳＷ３に出力されてそれらをオン動作させるが、上記デッドタイム生成回路１２によって第１及び第２切換信号φ１，φ２の出力レベルが同時に一致しないように、レベル反転時を所定時間だけ遅らせることにより、第１及び第４スイッチＳＷ１，ＳＷ４と第２及び第３スイッチＳＷ２，ＳＷ３とが同時にオン動作することが防止される。そのため、第１及び第２積分回路Ｃ１，Ｃ２が同時に充電動作を行うことによりパルス幅変調信号ＰＷＭｏｕｔの出力に誤差が生じることを防止することができる。

なお、以下の説明では、その便宜のため、図３（ａ）に示すように、基準クロック信号ＭＣＬＫが最初にハイレベルになる期間を第１期間Ｔ１、続くローレベルの期間を第２期間Ｔ２、続くハイレベルの期間を第３期間Ｔ３とそれぞれいうことにする。

制御信号生成回路１３は、デッドタイム生成回路１２からの出力信号に基づいて制御信号φａ，φｂを生成する回路である。制御信号φａ，φｂは、後述する第１及び第２レベルシフト回路１７，１８の第５ないし第８スイッチＳＷ５〜ＳＷ８をオン、オフ動作させるための信号である。

より詳細には、制御信号φａは、図３（ｄ）に示すように、基準クロック信号ＭＣＬＫがローレベルからハイレベルに切り換わってから第１切換信号φ１が遅れてローレベルからハイレベルに切り換わるまでの所定期間Δｔにおいてハイレベルを保持するとともに、基準クロック信号ＭＣＬＫがハイレベルからローレレベルに切り換わってから第２切換信号φ２が遅れてローレベルからハイレベルに切り換わるまでの所定期間Δｔにおいてハイレベルを保持する信号である。制御信号φｂは、図３（ｅ）に示すように、制御信号φａに対し反転された信号である。

制御信号φａは、図２に示すように、第１レベルシフト回路１７の第５スイッチＳＷ５及び第２レベルシフト回路１８の第７スイッチＳＷ７に出力される。一方、制御信号φｂは、第１レベルシフト回路１７の第６スイッチＳＷ６及び第２レベルシフト回路１８の第８スイッチＳＷ８に出力される。

オーディオ信号電流源１４は、正の電源電圧［＋Ｖ］に接続され、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅ_Sを電圧−電流変換する回路である。ここで、オーディオ信号電流源１４における変換コンダクタンスをＧｍとすると、オーディオ信号ｅ_Sがオーディオ信号電流源１４で変換される電流Δｉは、Δｉ＝Ｇｍ・ｅ_Sで表すことができる。

充電用バイアス電流源１５は、正の電源電圧［＋Ｖ］に接続され、一定の充電用バイアス電流Ｉｃを発生させる回路であり、発生された充電用バイアス電流Ｉｃに基づいて第１及び第２積分回路Ｃ１，Ｃ２を充電するためのものである。

オーディオ信号電流源１４からの電流Δｉと充電用バイアス電流源１５からの充電用バイアス電流Ｉｃは、接続点ａで結合される。すなわち、第１及び第２積分回路Ｃ１，Ｃ２に供給される電流は、「Ｉｃ＋Δｉ」で表すことができる。この電流（Ｉｃ＋Δｉ）の大きさは、オーディオ信号ｅ_Sの正負の方向及び振幅の大きさに依存する。

上記接続点ａは、後述するように、第１及び第２スイッチＳＷ１，２を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、第１及び第２積分回路Ｃ１，Ｃ２は、第１及び第２スイッチＳＷ１，２がオン動作するタイミングで供給される電流（Ｉｃ＋Δｉ）に基づいてそれぞれ充電される。

放電用バイアス電流源１６は、負の電源電圧［−Ｖ］に接続され、第１又は第２積分回路Ｃ１，Ｃ２が放電されるときに、一定電流である放電用バイアス電流Ｉｄを流すためのものである。すなわち、放電用バイアス電流源１６は、後述するように、第３及び第４スイッチＳＷ３，４を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、第３及び第４スイッチＳＷ３，４がオン動作するタイミングで、第１及び第２積分回路Ｃ１，Ｃ２に蓄積された充電電圧を、放電用バイアス電流Ｉｄとして引き込むことにより、第１及び第２積分回路Ｃ１，Ｃ２を一定の放電量で放電させるものである。

第１及び第２スイッチＳＷ１，ＳＷ２は、第１及び第２積分回路Ｃ１，Ｃ２を充電させるためにオン動作されるものである。第１及び第２スイッチＳＷ１，ＳＷ２は、クロック生成回路１１から出力される第１及び第２切換信号φ１，φ２に基づいてオン、オフ動作される。すなわち、第１スイッチＳＷ１は、図３（ｂ）に示すように、第１切換信号φ１がハイレベルの状態でオン動作し、第１切換信号φ１がローレベルの状態でオフ動作する。また、第２スイッチＳＷ２は、図３（ｃ）に示すように、第２切換信号φ２がハイレベルの状態でオン動作し、第２切換信号φ２がローレベルの状態でオフ動作する。

第３及び第４スイッチＳＷ３，ＳＷ４は、放電用バイアス電流源１６によって供給される放電用バイアス電流Ｉｄを用いて第１及び第２積分回路Ｃ１，Ｃ２に蓄積された電荷を放電させるためにオン動作されるものである。第３及び第４スイッチＳＷ３，ＳＷ４も、第１及び第２スイッチＳＷ１，ＳＷ２と同様に、第１及び第２切換信号φ１，φ２に基づいてオン、オフ動作される。すなわち、第３スイッチＳＷ３は、第２切換信号φ２がハイレベルの状態でオン動作し、第２切換信号φ２がローレベルの状態でオフ動作する。また、第４スイッチＳＷ４は、第１切換信号φ１がハイレベルの状態でオン動作し、第１切換信号φ１がローレベルの状態でオフ動作する。

第１及び第２積分回路Ｃ１，Ｃ２は、それぞれ充電用コンデンサによって構成されており、所定の電荷を蓄えることにより充電し、電荷が放出されることにより放電する回路である。具体的には、第１積分回路Ｃ１は、第１期間Ｔ１において、第１スイッチＳＷ１がオン動作（このとき、第３スイッチＳＷ３はオフ動作）することにより、オーディオ信号電流源１４及び充電用バイアス電流源１５からの電流（Ｉｃ＋Δｉ）によって充電される。また、第１積分回路Ｃ１は、次の第２期間Ｔ２中において第３スイッチＳＷ３がオン動作（このとき、第１スイッチＳＷ１はオフ動作）することにより、第１積分回路Ｃ１で蓄積された電荷が放電用バイアス電流源１６に流れ、放電される。

一方、第２積分回路Ｃ２は、第１積分回路Ｃ１が放電される第２期間Ｔ２において、第２スイッチＳＷ２がオン動作（このとき、第４スイッチＳＷ４はオフ動作）することにより、オーディオ信号電流源１４及び充電用バイアス電流源１５からの電流（Ｉｃ＋Δｉ）によって充電される。また、第２積分回路Ｃ２は、次の第３期間Ｔ３中において第４スイッチＳＷ４がオン動作（このとき、第２スイッチＳＷ２はオフ動作）することにより、第２積分回路Ｃ２で蓄積された電荷が放電用バイアス電流源１６に流れ、放電される。

このように、第１及び第２積分回路Ｃ１，Ｃ２では、第１及び第２切換信号φ１，φ２のレベルが維持される単位期間（例えば図３に示す第１期間Ｔ１又は第２期間Ｔ２）ごとにおいて、交互に充電及び放電が行われる。

ここで、第１及び第２積分回路Ｃ１，Ｃ２の充放電に関する回路接続構成を説明すると、接続点ａには、第１及び第２スイッチＳＷ１，ＳＷ２の各一端が接続され、第１スイッチＳＷ１の他端は、第１積分回路Ｃ１の一端（図２のＡ点参照）に接続されており、これにより、第１積分回路Ｃ１の充電経路が形成される。なお、第１積分回路Ｃ１の他端はグランド電位に接続されている。第１積分回路Ｃ１の一端は、第３スイッチＳＷ３の一端にも接続され、第３スイッチＳＷ３の他端は、放電用バイアス電流源１６に接続されており、これにより、第１積分回路Ｃ１の放電経路が形成される。

一方、第２スイッチＳＷ２の他端は、第２積分回路Ｃ２の一端（図２のＡ’点参照）に接続されており、これにより、第２積分回路Ｃ２の充電経路が形成される。なお、第２積分回路Ｃ２の他端はグランド電位に接続されている。第２積分回路Ｃ２の一端は、第４スイッチＳＷ４の一端にも接続され、第４スイッチＳＷ４の他端は、放電用バイアス電流源１６に接続されており、これにより、第２積分回路Ｃ２の放電経路が形成される。

第１レベルシフト回路１７は、第１比較回路１９の充電電圧を所定期間だけ、所定電圧Ｖｍに強制的に電圧レベルをシフトするためのものである。ここで、「所定電圧Ｖｍ」は、ヒステリシス特性を有する第１比較回路１９の第１閾値Ｖ_H（図１０参照）より高いレベルの電圧を言う。

第１レベルシフト回路１７は、第５及び第６スイッチＳＷ５，ＳＷ６によって構成されている。第５スイッチＳＷ５は、制御信号φａによってオン、オフ動作され、詳細には制御信号φａがハイレベルのときオン動作し、ローレベルのときオフ動作する。一方、第６スイッチＳＷ６は、制御信号φｂによってオン、オフ動作し、詳細には制御信号φｂがハイレベルのときオン動作し、ローレベルのときオフ動作する。制御信号φａ，φｂは、図３（ｄ），（ｅ）に示すように、互いに反転する信号であるため、第５及び第６スイッチＳＷ５，ＳＷ６も、交互にオン、オフ動作される。

すなわち、第１比較回路１９には、通常、第６スイッチＳＷ６がオン動作することにより（このとき第５スイッチＳＷ５はオフ動作）、第１積分回路Ｃ１の充電電圧が入力される。そして、第５スイッチＳＷ５がオン動作することにより（このとき第６スイッチＳＷ６はオフ動作）、所定電圧Ｖｍが入力される。

また、第２レベルシフト回路１８は、第２比較回路２０の充電電圧を所定期間だけ、所定電圧Ｖｍに強制的に電圧レベルをシフトするためのものである。第２レベルシフト回路１８は、第７及び第８スイッチＳＷ７，ＳＷ８によって構成されている。第７及び第８スイッチＳＷ７，ＳＷ８は、第１レベルシフト回路１７の第５及び第６スイッチＳＷ５，ＳＷ６と同様に、制御信号φａ，φｂによってオン、オフ動作される。

すなわち、第２比較回路２０には、通常、第８スイッチＳＷ８がオン動作することにより（このとき第７スイッチＳＷ７はオフ動作）、第２積分回路Ｃ２の充電電圧が入力される。そして、第７スイッチＳＷ７がオン動作することにより（このとき第８スイッチＳＷ８はオフ動作）、所定電圧Ｖｍが入力される。

第１及び第２比較回路１９，２０は、第１及び第２積分回路Ｃ１，Ｃ２において蓄積される電圧と、所定の第１閾値Ｖ_H及び第２閾値Ｖ_Lとを比較することにより、その出力においてパルス幅変調信号ＰＷＭｏｕｔのパルス幅を規定して出力するための回路である。特に、本実施形態に係る第１及び第２比較回路１９，２０は、ヒステリシス特性を有するシュミット回路によってそれぞれ構成されている。

第１及び第２比較回路１９，２０の正（＋）側入力端子には、基準電圧Ｖｒｅｆがそれぞれ入力されるが、第１及び第２比較回路１９，２０には、この基準電圧Ｖｒｅｆに基づいて、第１閾値Ｖ_Hとこの第１閾値Ｖ_Hより低い第２閾値Ｖ_Lとが設定されている。すなわち、第１及び第２比較回路１９，２０には、図１０に示したように、基準電圧Ｖｒｅｆに対して所定電圧Ｖ₁だけ高い第１閾値Ｖ_Hが設定されているとともに、基準電圧Ｖｒｅｆに対して所定電圧Ｖ₂だけ低い第２閾値Ｖ_Lが設定されている。なお、第１及び第２比較回路１９，２０の周辺には、上記第１閾値Ｖ_H及び第２閾値Ｖ_Lを設定するための複数の部品（例えば抵抗）がそれぞれ接続されているが、図２ではそれらが省略されている。

第１及び第２比較回路１９，２０の負（−）側入力端子には、第１及び第２積分回路Ｃ１，Ｃ２の一端がそれぞれ接続されており、第１及び第２比較回路１９，２０では、図１０に示したように、負（−）側入力端子に入力される電圧（以下、「入力電圧」という。）が例えば低い値から高い値に変化するとき、入力電圧が第２閾値Ｖ_Lを上回っても、出力電圧は変化せず、その後、入力電圧が第１閾値Ｖ_Hを上回ると、出力電圧は例えばハイレベルからローレベルに変化する。

また、入力電圧が例えば高い値から低い値に変化するとき、入力電圧が第１閾値Ｖ_Hを下回っても出力電圧は変化せず、その後、入力電圧が第２閾値Ｖ_Lを下回ると、出力電圧は例えばローレベルからハイレベルに変化する。

第１及び第２比較回路１９，２０が例えば通常のコンパレータの場合には、一つのみの閾値が設定されているため、入力電圧が閾値付近でばらつくことによりチャタリングが発生することがあるが、上記のように、第１及び第２比較回路１９，２０がシュミット回路によって構成されれば、シュミット回路はヒステリシス特性を有するため、上記チャタリングの発生を抑制する効果がある。

第１及び第２リセット回路２１，２２は、第１及び第２積分回路Ｃ１，Ｃ２がそれぞれ放電されている期間において、第１及び第２積分回路Ｃ１，Ｃ２における放電を強制的に終了させる（リセットする）ための回路である。第１リセット回路２１は、第１ＡＮＤ回路２１ａ及び第９スイッチＳＷ９からなり、第２リセット回路２２は、第２ＡＮＤ回路２２ａ及び第１０スイッチＳＷ１０からなる。

第１ＡＮＤ回路２１ａは、その一方の入力端子が第１比較回路１９の出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。第１ＡＮＤ回路２１ａの出力（図２のＤ点参照）は、第９スイッチＳＷ９に接続され、第１ＡＮＤ回路２１ａは、第１比較回路１９の出力と第２切換信号φ２との論理積を演算することにより、第９スイッチＳＷ９のオン、オフ動作を制御する。例えば第９スイッチＳＷ９がオン動作されると、第１積分回路Ｃ１に蓄積された充電電圧が第９スイッチＳＷ９を介してグランド端子に放電される。

一方、第２ＡＮＤ回路２２ａは、その一方の入力端子が第２比較回路２０の出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。第２ＡＮＤ回路２２ａの出力（図２のＤ’点参照）は、第１０スイッチＳＷ１０に接続され、第２ＡＮＤ回路２２ａは、第２比較回路２０の出力と第１切換信号φ１との論理積を演算することにより、第１０スイッチＳＷ１０のオン、オフ動作を制御する。例えば第１０スイッチＳＷ１０がオン動作されると、第２積分回路Ｃ２に蓄積された充電電圧が第１０スイッチＳＷ１０を介してグランド端子に放電される。

信号出力回路２３は、第１及び第２ＮＯＲ回路２３ａ，２３ｂと、ＯＲ回路２３ｃとによって構成されている。第１ＮＯＲ回路２３ａは、その一方の入力端子が第１比較回路１９の出力端子に接続され（図２のＣ点参照）、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。一方、第２ＮＯＲ回路２３ｂは、その一方の入力端子が第２比較回路２０の出力端子に接続され（図２のＣ’点参照）、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。

第１ＮＯＲ回路２３ａの出力端子（図２のＥ点参照）及び第２ＮＯＲ回路２３ｂの出力端子（図２のＥ’点参照）は、ＯＲ回路２３ｃの各入力端子に接続され、ＯＲ回路２３ｃの出力端子（図２のＦ点参照）は、パルス幅変調信号ＰＷＭｏｕｔとして後段のスイッチング回路２（図１参照）に接続される。

第１ＮＯＲ回路２３ａは、第１切換信号φ１と、第１比較回路１９の出力との否定論理和を演算することにより、第１積分回路Ｃ１の充電電圧が第１比較回路１９の第１閾値Ｖ_Hに到達してから第２閾値Ｖ_Lに至るまでの時間ｔ（図４参照）において、ハイレベルを出力する。第２ＮＯＲ回路２３ｂは、第２切換信号φ２と、第２比較回路２０の出力との否定論理和を演算することにより、第２積分回路Ｃ２の充電電圧が第２比較回路２０の第１閾値Ｖ_Hに到達してから第２閾値Ｖ_Lに至るまでの時間ｔ（図５参照）において、ハイレベルを出力する。

ＯＲ回路２３ｃは、第１及び第２ＮＯＲ回路２３ａ，２３ｂの各出力の論理和を演算し、第１及び第２ＮＯＲ回路２３ａ，２３ｂの各出力を一つのパルス幅変調信号ＰＷＭｏｕｔにしてスイッチング回路２に出力するものである。

図４及び図５は、上記パルス幅変調回路１における各信号のタイミングチャートを示す図であり、図４は、主として第１積分回路Ｃ１における充放電動作に関する各信号を示し、図５は、主として第２積分回路Ｃ２における充放電動作に関する各信号を示す。図４及び図５は、オーディオ信号ｅ_Sが無信号の場合（Ｇ・ｅ_S＝０）を示している。

図４における第１期間Ｔ１の開始直後では、制御信号生成回路１３から出力される制御信号φａがローレベルからハイレベルに変化することによって（図４（ｃ）参照）、第５スイッチＳＷ５がオン動作する。このとき、制御信号φｂがローレベルからハイレベルに変化することによって、第６スイッチＳＷ６がオフ動作する。

これら第５及び第６スイッチのオン、オフ動作によって、第１比較回路１９の負（−）側入力端子には、所定電圧Ｖｍが入力される。このとき、第１比較回路１９の出力（図４（ｆ）のＣ点波形参照）は、所定電圧Ｖｍの信号が入力される期間Δｔにおいてローレベルになり、第１ＮＯＲ回路２３ａの各入力が、同時にローレベルになるで、その出力はハイレベルとなる（図４（ｈ）のＥ点波形参照）。

上記期間Δｔが終了すると、制御信号φａがローレベルとなるので、第６スイッチＳＷ６がオン動作するとともに、第５スイッチＳＷ５がオフ動作する。この第１期間Ｔ１では、クロック発生回路１１からの第１切換信号φ１がハイレベル（第２切換信号φ２がローレベル）であり（図４（ａ）参照）、これによって第１スイッチＳＷ１がオン動作（第３スイッチＳＷ３はオフ動作）する。この場合、第６スイッチＳＷ６はオン動作しているので、第１積分回路Ｃ１は、オーディオ信号電流源１４及び充電用バイアス電流源１５からの電流（Ｉｃ＋Δｉ）が供給され、第１積分回路Ｃ１は充電される（図４（ｄ）のＡ点波形参照）とともに、第１比較回路１９の負（−）側入力端子に入力される。

第１積分回路Ｃ１が充電されているときのＡ点波形に示す傾きは、オーディオ信号電流源１４及び充電用バイアス電流源１５からの電流（Ｉｃ＋Δｉ）の大きさに比例する。すなわち、電流（Ｉｃ＋Δｉ）が大きいとＡ点波形に示す傾きは急になり、電流（Ｉｃ＋Δｉ）が小さいとＡ点波形に示す傾きは緩やかになる。

また、第１リセット回路２１の第１ＡＮＤ回路２１ａには、第１比較回路１９の出力が入力されるが、第２切換信号φ２がローレベルを維持しているので、第１ＡＮＤ回路２１ａの出力は、ローレベルに維持される（図４（ｇ）のＤ点波形参照）。

第１積分回路Ｃ１における充電動作は、第１切換信号φ１のレベルが反転するまで継続され、第１切換信号φ１が反転してローレベルになると（第２期間Ｔ２参照）、第１スイッチＳＷ１がオフ動作し、第１積分回路Ｃ１における充電動作が終了する。

第１期間Ｔ１から第２期間Ｔ２に移行すると、制御信号φａがローレベルからハイレベルに変化し、第５スイッチＳＷ５がオン動作する。これにより、第１比較回路１９には、ハイレベルＶｍが入力される（図４（ｅ）のＢ点波形参照）。したがって、第１比較回路１９においては、入力電圧が第１閾値Ｖ_Hを上回っていない場合であったとしても、第５スイッチＳＷ５がオン動作することによる所定電圧Ｖｍが強制的に入力されるので、その出力がハイレベルからローレベルに変化する（図４（ｆ）のＣ点波形参照）。

その後、第２期間Ｔ２では、第２切換信号φ２がローレベルからハイレベルになる。これにより、第３スイッチＳＷ３がオン動作する。この第３スイッチＳＷ３のオン動作により、第１積分回路Ｃ１で第１期間Ｔ１において充電された電荷が第３スイッチＳＷ３を通じて放電用バイアス電流源１６に流れる。この場合、放電用バイアス電流Ｉｄが一定であるので、第１積分回路Ｃ１は一定の放電量で放電される（Ａ点波形参照）。

また、第２期間Ｔ２においては、制御信号φａがローレベルになると、第５スイッチＳＷ５がオフ動作し、第６スイッチＳＷ６がオフ動作する。これにより、第１積分回路Ｃ１の充電電圧は、第１比較回路１９に入力される。そして、第１比較回路１９で第１積分回路Ｃ１の充電電圧が第２閾値Ｖ_Lを下回ると、第１比較回路１９の出力がローレベルからハイレベルになる（Ｃ点波形参照）。これにより、第１ＡＮＤ回路２１ａの出力は、ローレベルからハイレベルになる（Ｄ点波形参照）。この信号は、リセット信号として第９スイッチＳＷ９に出力される。

すなわち、第９スイッチＳＷ９がオフ状態からオン状態になり、第１積分回路Ｃ１から放電用バイアス電流源１６に放電されていた電荷は、第９スイッチＳＷ９を通じてグランド端子に流れ、強制的にかつ一気に放電が行われる。

信号出力回路２３の第１ＮＯＲ回路２３ａには、第１切換信号φ１と第１比較回路１９の出力とが入力されるため、第１ＮＯＲ回路２３ａは、第２期間Ｔ２において第１積分回路１７が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する（図４（ｈ）のＥ点波形参照）。

次に、図５を参照して第２積分回路Ｃ２における充放電動作を説明すると、第２積分回路Ｃ２では、第１積分回路Ｃ１における充放電動作と比べ、単位期間（半周期）だけ充放電動作がずれている点で異なる。

すなわち、第１積分回路Ｃ１では第１期間Ｔ１において充電が開始され、第２期間Ｔ２において放電が行われるが、第２積分回路Ｃ２では第１期間Ｔ１において放電が行われる。すなわち、第２積分回路Ｃ２では、第１期間Ｔ１において第２切換信号φ２がローレベルであるので、第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第１期間Ｔ１の半周期前の期間Ｔ０において充電された電荷が放電用バイアス電流源１６に流れ、一定の放電量で放電される（図５（ｄ）のＡ’点波形参照）。

第２積分回路Ｃ２では、第２期間Ｔ２において第２スイッチＳＷ２がオン動作することにより、電流電圧変換回路１２からの電流（Ｉｃ＋Δｉ）が第２スイッチＳＷ２を介して供給されて充電される。

そして、第２期間Ｔ２から第３期間Ｔ３に移行したとき、制御信号φａがハイレベルとなるので、第７スイッチＳＷ７がオン動作し、所定電圧Ｖｍが第２比較回路２０に入力される。したがって、第２比較回路２０においては、入力電圧が第１閾値Ｖ_Hを上回っていない場合であったとしても、第７スイッチＳＷ７がオン動作することによる所定電圧Ｖｍが強制的に入力されるので、その出力がハイレベルからローレベルに変化する（Ｃ’点波形参照）。

次いで、第３期間Ｔ３において第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第２積分回路Ｃ２が放電され、第２積分回路Ｃ２の充電電圧が第２閾値Ｖ_Lを下回ると、リセット信号によって第１０スイッチＳＷ１０がオン動作して、第２積分回路Ｃ２の充電電圧が一気に放電される。

また、信号出力回路２３の第２ＮＯＲ回路２３ｂには、第１切換信号φ１と第２比較回路２０の出力とが入力されるが、第２ＮＯＲ回路２３ｂの出力は、ローレベルを維持する（図５（ｈ）のＥ’点波形参照）。したがって、ＯＲ回路２１ｃの出力（図４（ｉ）のＦ点波形参照）は、第１ＮＯＲ回路２３ａの出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭｏｕｔとして出力される。

このように、本実施形態では、第１及び第２比較回路１９，２０にヒステリシス特性を有するシュミット回路が採用されており、第１及び第２積分回路Ｃ１，Ｃ２が充電されたが、第１及び第２比較回路１９，２０の入力電圧が第１閾値Ｖ_Hを上回らないことがあっても、制御信号φａがハイレベルの所定期間に第５及び第６スイッチＳＷ５，ＳＷ６がオン動作して所定電圧Ｖｍを第１及び第２比較回路１９，２０に入力するので、第１及び第２比較回路１９，２０の出力は、必ずレベルが反転される。したがって、第１及び第２比較回路１９，２０にヒステリシス特性を有するシュミット回路が採用されたときでも、適切なパルス幅変調信号ＰＷＭｏｕｔを出力することができるパルス幅変調回路１を提供することができる。

なお、上記実施形態では、制御信号φａ，φｂはデッドタイム生成回路１２からの出力信号に基づいて制御信号生成回路１３によって生成されたが、これに限らず、例えば他の制御信号生成回路が採用されてもよい。

もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、第１及び第２実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。

本願発明に係るパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。 各信号の電圧波形を示すタイミングチャートである。 各信号の電圧波形を示すタイミングチャートであり、主に第１積分回路における充放電動作を示す図である。 各信号の電圧波形を示すタイミングチャートであり、主に第２積分回路における充放電動作を示す図である。 従来のパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 従来のパルス幅変調回路を示す回路図である。 従来のパルス幅変調回路における各信号の電圧波形を示すタイミングチャートである。 ヒステリシス特性を有さない比較回路の入出力信号を説明するための図である。 ヒステリシス特性を有する比較回路の入出力信号を説明するための図である。 従来のパルス幅変調回路における各信号の電圧波形を示すタイミングチャートである。

符号の説明

１ パルス幅変調回路
２ スイッチング回路
３ ローパスフィルタ回路
４ 第１電源
５ 第２電源
１１ クロック生成回路
１２ デッドタイム生成回路
１３ 制御信号生成回路
１４ オーディオ信号電流源
１５ 充電用バイアス電流源
１６ 放電用バイアス電流源
１７ 第１レベルシフト回路
１８ 第２レベルシフト回路
１９ 第１比較回路
２０ 第２比較回路
２１ 第１リセット回路
２２ 第２リセット回路
２３ 信号出力回路
Ｃ１ 第１積分回路
Ｃ２ 第２積分回路
ｅ_S オーディオ信号
Ｉｃ 充電用バイアス電流
Ｉｄ 放電用バイアス電流
ＳＷ１〜ＳＷ１０ 第１ないし第１０スイッチ
Ｔ１ 第１期間
Ｔ２ 第２期間
Ｔ３ 第３期間
φ１ 第１切換信号
φ２ 第２切換信号
φａ，φｂ 制御信号

Claims (5)

1. 入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間において第１積分手段を充電させるとともに、前記入力信号に基づく電流に基づいて前記第１期間とは半周期ずれた前記第１期間に続く第２期間において前記第１積分手段とは異なる第２積分手段を充電させる充電制御手段と、
   一定のバイアス電流に基づいて前記第２期間において前記第１積分手段で蓄積された充電電圧を放電させるとともに、前記バイアス電流に基づいて前記第２期間とは半周期ずれた前記第２期間に続く第３期間において前記第２積分手段で蓄積された充電電圧を放電させる放電制御手段と、
   前記第１積分手段の充電電圧と所定の閾値電圧とを比較することにより、前記第２期間が開始されてからの前記第１積分手段の充電電圧変化時間を検出するヒステリシス特性を有する第１比較手段と、
   前記第２積分手段の充電電圧と所定の閾値電圧とを比較することにより、前記第３期間が開始されてからの前記第２積分手段の充電電圧変化時間を検出するヒステリシス特性を有する第２比較手段と、
   前記第１積分手段の充電電圧を所定期間、所定の電圧レベルまで強制的にレベルシフトする第１レベルシフト手段と、
   前記第２積分手段の充電電圧を所定期間、所定の電圧レベルまで強制的にレベルシフトする第２レベルシフト手段と、
   前記第１比較手段及び前記第２比較手段から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成手段と、
   を備えることを特徴とするパルス幅変調回路。
2. 前記クロック信号を発生させるクロック発生手段と、
   前記クロック発生手段から発生される前記クロック信号の、反転時における遅延時間を抑制するためのデッドタイムを生成するデッドタイム生成手段と、をさらに備え、
   前記第１レベルシフト手段は、
   前記デッドタイム生成手段の出力に基づいて前記第１積分手段の充電電圧を所定期間レベルシフトするものであり、
   前記第２レベルシフト手段は、
   前記デッドタイム生成手段の出力に基づいて前記第２積分手段の充電電圧を所定期間レベルシフトするものである、請求項１に記載のパルス幅変調回路。
3. 前記第１レベルシフト手段は、
   通常時に前記第１積分手段の充電電圧の前記第１比較手段への供給を許可する第１スイッチ素子と、前記第１スイッチ素子と排他的にオン、オフ動作され、前記第１比較手段に前記所定の電圧レベルの電圧を供給する第２スイッチ素子とによって構成されており、
   前記第２レベルシフト手段は、
   通常時に前記第２積分手段の充電電圧の前記第２検出手段への供給を許可する第３スイッチ素子と、前記第３スイッチ素子と排他的にオン、オフ動作され、前記第２検出手段に前記所定の電圧レベルの電圧を供給する第４スイッチ素子とによって構成されている、請求項１又は２に記載のパルス幅変調回路。
4. 前記積分制御手段は、
   前記入力信号に基づく電圧を電流に変換する電圧電流変換手段を含み、
   前記電圧電流変換手段によって変換された電流に基づいて前記第１期間において前記第１積分手段を充電させるとともに、前記電圧電流変換手段によって変換された電流に基づいて前記第２期間において前記第２積分手段を充電させる、請求項１ないし３のいずれかに記載のパルス幅変調回路。
5. 請求項１ないし請求項４のいずれかに記載のパルス幅変調回路と、
   所定の電源電圧を出力する電圧源と、
   前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、
   を備えたことを特徴とする、スイッチングアンプ。

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