JP2023090083A

JP2023090083A - 半導体装置

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Publication number: JP2023090083A
Application number: JP2021204843A
Authority: JP
Inventors: 康之遠藤; Yasuyuki Endo
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2021-12-17
Filing date: 2021-12-17
Publication date: 2023-06-29

Abstract

【課題】高出力化、高効率化及びＥＭＩノイズを抑制しつつ、コストを低減できる半導体装置を提供する。
【解決手段】半導体装置は、第１の期間に容量素子の一端を第１の電位にして前記容量素子の他端から第１の電源電圧を出力し、第２の期間に前記容量素子の一端を前記第１の電位より高い第２の電位にして前記容量素子の他端から前記第１の電源電圧より高い第２の電源電圧を出力する電源回路と、パルス幅変調された信号を受け、前記第１の期間に前記第１の電源電圧を用いて前記信号に応じたスイッチング動作を行い、前記第２の期間に前記第２の電源電圧を用いて前記信号に応じたスイッチング動作を行う増幅回路とを有する。
【選択図】図１

Description

本明細書の実施形態は、半導体装置に関する。

オーディオアンプ等の半導体装置は、受けた信号に対してマルチレベルのＤ級増幅を行うことがある（例えば、特許文献１参照）。近年では、環境負荷を低減するべく、マルチレベルのＤ級増幅を行う半導体装置に対し、高出力化及び高効率化の要求がある。

米国特許出願公開第２０２０／０３０４０８０号明細書

半導体装置は、マルチレベルのＤ級増幅を行う場合、複数種類の電源電圧を用いる。その際、上記した高出力化の実現のため、半導体装置に昇圧電源回路を内蔵させる。例えば、半導体装置において、複数種類の電源電圧を生成するためにチャージポンプ型の電源回路を設けた場合、半導体装置を構成するために用いるパワートランジスタ数が増大し、半導体装置のコストが増大する可能性がある。また、チャージポンプ型の電源回路を設けた場合、Ｄ級増幅の出力段において、ハイレベル電圧が昇圧電源電位となり、ローレベル電圧がグランド電位となるため、スイッチングする電圧範囲が大きく輻射ノイズを放出するため輻射ノイズ対策も行う必要がある。

本発明の目的は、高出力化、高効率化及びＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）ノイズの抑制を行うとともにコストを低減できる半導体装置を提供することである。

上述した課題を解決し、目的を達成するために、本発明の１つの側面にかかる半導体装置は、第１の期間に容量素子の一端を第１の電位にして前記容量素子の他端から第１の電源電圧を出力し、第２の期間に前記容量素子の一端を前記第１の電位より高い第２の電位にして前記容量素子の他端から前記第１の電源電圧より高い第２の電源電圧を出力する電源回路と、パルス幅変調された信号を受け、前記第１の期間に前記第１の電源電圧を用いて前記信号に応じたスイッチング動作を行い、前記第２の期間に前記第２の電源電圧を用いて前記信号に応じたスイッチング動作を行う増幅回路とを有する。

本発明によれば、高出力化、高効率化及びノイズ対策を実現しつつ半導体装置のコストを低減できる。

第１の実施形態に係る半導体装置の構成を示す回路図。第１の実施形態に係る半導体装置の動作を示す波形図。第２の実施形態に係る半導体装置の構成を示す回路図。第２の実施形態に係る半導体装置の動作を示す波形図。第３の実施形態に係る半導体装置の構成を示す回路図。第３の実施形態に係る半導体装置の動作を示す波形図。第４の実施形態に係る半導体装置の構成を示す回路図。第４の実施形態に係る半導体装置の動作を示す波形図。チャージポンプ型電源回路を含む半導体装置の構成を示す回路図。

以下、図面を参照しながら、半導体装置の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作を行うものとして、重複する説明は適宜省略する。

（第１の実施形態）
第１の実施形態にかかる半導体装置は、例えばオーディオアンプであり、受けた信号に対してマルチレベルのＤ級増幅を行うが、そのための構成が高出力化、高効率化及びＥＭＩノイズ抑制を行いつつ低コストで実現されるように工夫される。例えば、半導体装置Ｘ１０１は、図１に示すように構成される。図１は、半導体装置Ｘ１０１の構成を示す回路図である。

半導体装置Ｘ１０１は、信号源Ｖ１０２及びスピーカＳＰの間に接続される。信号源Ｖ１０２と半導体装置Ｘ１０１との間には、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）変調回路Ｘ１０３が接続される。半導体装置Ｘ１０１とスピーカＳＰとの間には、フィルタＸ１０２が接続される。半導体装置Ｘ１０１には、電源Ｖ１０１が接続される。電源Ｖ１０１は、電源電圧Ｖ_ＤＤを発生させる。

信号源Ｖ１０２で発生したオーディオ信号は、ＰＷＭ変調回路Ｘ１０３でＰＷＭ変調（パルス幅変調）され、ＰＷＭ信号に変換される。半導体装置Ｘ１０１は、ＰＷＭ信号を受け、ＰＷＭ信号に応じてＤ級増幅動作を行い、増幅後の信号を出力する。半導体装置Ｘ１０１から出力された信号は、フィルタＸ１０２で平滑化されスピーカＳＰで音声に変換され出力される。

このとき、半導体装置Ｘ１０１は、電源Ｖ１０１の電圧を昇圧可能に構成されてもよい。ＰＷＭ変調回路Ｘ１０３は、オーディオ信号をＰＷＭ変調して複数のＰＷＭ信号に変換するように構成されてもよい。これにより、半導体装置Ｘ１０１で遷移レベル幅を１レベル等に抑制しながらマルチレベル（例えば、５レベル）のＤ級増幅動作を行うことができる。第１の実施形態では、遷移レベル幅が半導体装置Ｘ１０１に供給される電源Ｖ１０１の電圧となるように構成している。すなわち、１レベルとは電源Ｖ１０１の電圧幅に相当する。このため、Ｄ級増幅動作で得られるトータルの信号振幅を大きくしながら遷移レベル幅を抑制できるので、半導体装置Ｘ１０１（例えばオーディオアンプ）を高出力化しながらＥＭＩノイズを抑制できる。

半導体装置Ｘ１０１は、端子ＶＤＤ、端子ＰＷＭＰ１、端子ＰＷＭＮ１、端子ＰＷＭＰ０、端子ＰＷＭＮ０、端子ＯＵＴＰ、端子ＯＵＴＮ、処理回路Ｘ１１１、電源回路Ｘ１０５、処理回路Ｘ１１０、増幅回路Ｘ１０４を有する。

ラインＰＷＭＰ１は、端子ＰＷＭＰ１を介してＰＷＭ変調回路Ｘ１０３に接続される。ラインＰＷＭＮ１は、端子ＰＷＭＮ１を介してＰＷＭ変調回路Ｘ１０３に接続される。ラインＰＷＭＰ０は、端子ＰＷＭＰ０を介してＰＷＭ変調回路Ｘ１０３に接続される。ラインＰＷＭＮ０は、端子ＰＷＭＮ０を介してＰＷＭ変調回路Ｘ１０３に接続される。

増幅回路Ｘ１０４は、端子ＯＵＴＰを介してフィルタＸ１０２のＰ側の入力ノードに接続され、端子ＯＵＴＮを介してフィルタＸ１０２のＮ側の入力ノードに接続される。

処理回路Ｘ１１１は、ＰＷＭ変調回路Ｘ１０３で変換されたＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１を受けて処理する。処理回路Ｘ１１１は、ＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１に応じたゲート信号ＧＡＴＥＢＳを生成する。処理回路Ｘ１１１は、ＮＯＲゲートＸ１０９を含む。

ＮＯＲゲートＸ１０９は、第１の入力ノードがラインＰＷＭＰ１及び端子ＰＷＭＰ１を介してＰＷＭ変調回路Ｘ１０３に接続され、第２の入力ノードがラインＰＷＭＮ１及び端子ＰＷＭＮ１を介してＰＷＭ変調回路Ｘ１０３に接続され、出力ノードがラインＧＡＴＥＢＳを介して電源回路Ｘ１０５に接続される。ＮＯＲゲートＸ１０９は、ＰＷＭ信号ＰＷＭＰ１とＰＷＭ信号ＰＷＭＮ１との否定論理和を演算し、演算結果をゲート信号ＧＡＴＥＢＳとして電源回路Ｘ１０５へ供給する。

処理回路Ｘ１１１は、ゲート信号ＧＡＴＥＢＳを電源回路Ｘ１０５へ供給する。

電源回路Ｘ１０５は、電源電圧Ｖｓ１を電源Ｖ１０１から受け、ゲート信号ＧＡＴＥＢＳを処理回路Ｘ１１１から受ける。電源回路Ｘ１０５は、受けた電源電圧Ｖｓ１を出力可能であるとともに、電源電圧Ｖｓ１を昇圧し、昇圧後の電源電圧Ｖｓ２を出力可能である。

電源回路Ｘ１０５は、ブートストラップ型の電源回路で構成されてもよい。電源回路Ｘ１０５は、容量素子Ｃ１０１の一端の電位を切り替えることで、容量素子Ｃ１０１の他端から増幅回路Ｘ１０４へ向けて出力させる電源電圧を切り替え可能であってもよい。

例えば、電源回路Ｘ１０５は、ある期間ＴＰ１に、ゲート信号ＧＡＴＥＢＳに応じて、容量素子Ｃ１０１の一端を電位Ｖ_１にして容量素子Ｃ１０１の他端から電源電圧Ｖｓ１を出力する。電源回路Ｘ１０５は、別のある期間ＴＰ２に、ゲート信号ＧＡＴＥＢＳに応じて、容量素子Ｃ１０１の一端を電位Ｖ_２（＞Ｖ_１）にして容量素子Ｃ１０１の他端から電源電圧Ｖｓ２（＞Ｖｓ１）を出力する。例えば、電位Ｖ_１＝グランド電位であり、電位Ｖ_２＝Ｖ_ＤＤである。電源電圧Ｖｓ１＝Ｖ_ＤＤであり、電源電圧Ｖｓ２＝２×Ｖ_ＤＤである。

電源回路Ｘ１０５は、端子ＶＤＤを介して電源Ｖ１０１に接続される。電源回路Ｘ１０５は、端子ＣＦＬ、端子ＢＳ、容量素子Ｃ１０１、ドライバ（第１のドライバ）１０及びスイッチ４０を有する。

容量素子Ｃ１０１は、一端が端子ＣＦＬを介してドライバ１０に接続され、他端が端子ＢＳを介して増幅回路Ｘ１０４に接続される。

ドライバ１０は、入力ノード１１が処理回路Ｘ１１１に接続され、電源ノード１２が端子ＶＤＤを介して電源Ｖ１０１に接続され、基準ノード１３が基準電位（例えば、グランド電位）に接続され、出力ノード１４が端子ＣＦＬを介して容量素子Ｃ１０１の一端に接続される。容量素子Ｃ１０１の他端は、端子ＢＳを介して増幅回路Ｘ１０４の電源ノード
に接続される。

ドライバ１０は、パワートランジスタＭ１０１（第１のパワートランジスタ）及びパワートランジスタＭ１０２（第２のパワートランジスタ）を有する。パワートランジスタＭ１０１は、耐電流性が高められたＰＭＯＳトランジスタであってもよい。パワートランジスタＭ１０１は、ゲートが処理回路Ｘ１１１に接続され、ソースが端子ＶＤＤを介して電源Ｖ１０１に接続され、ドレインがパワートランジスタＭ１０２に接続されるとともに端子ＣＦＬを介して容量素子Ｃ１０１の一端に接続される。パワートランジスタＭ１０１は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。

パワートランジスタＭ１０２は、耐電流性が高められたＮＭＯＳトランジスタであってもよい。パワートランジスタＭ１０２は、ゲートが処理回路Ｘ１１１に接続され、ソースが基準電位（例えば、グランド電位）に接続され、ドレインがパワートランジスタＭ１０１に接続されるとともに端子ＣＦＬを介して容量素子Ｃ１０１の一端に接続される。パワートランジスタＭ１０２は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。

スイッチ４０は、一端４１が端子ＶＤＤを介して電源Ｖ１０１に接続され、他端４２が端子ＢＳを介して容量素子Ｃ１０１の他端に接続され、制御ノード４３が処理回路Ｘ１１１に接続される。

スイッチ４０は、インバータＸ１０６及びパワートランジスタＭ１０３（第３のパワートランジスタ）を有する。インバータＸ１０６は、入力ノードが処理回路Ｘ１１１に接続され、出力ノードがパワートランジスタＭ１０３に接続される。

パワートランジスタＭ１０３は、耐電流性が高められたＰＭＯＳトランジスタであってもよい。パワートランジスタＭ１０３は、ゲートがインバータＸ１０６に接続され、ソースが端子ＢＳを介して容量素子Ｃ１０１の他端に接続され、ドレインが端子ＶＤＤを介して電源Ｖ１０１に接続される。パワートランジスタＭ１０３は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。

上述したように、電源回路Ｘ１０５は、３つのパワートランジスタＭ１０１～Ｍ１０３を用いて構成される。

処理回路Ｘ１１０は、ＰＷＭ変調回路Ｘ１０３で変換されたＰＷＭ信号ＰＷＭＰ０，ＰＷＭＮ０を受け、ＰＷＭ信号ＰＷＭＰ０，ＰＷＭＮ０に応じたゲート信号ＧＡＴＥＰ，ＧＡＴＥＮを生成して増幅回路Ｘ１０４へ供給する。

処理回路Ｘ１１０は、インバータＸ１０７，Ｘ１０８を含む。インバータＸ１０７は、入力ノードがラインＰＷＭＰ０及び端子ＰＷＭＰ０を介してＰＷＭ変調回路Ｘ１０３に接続され、出力ノードが増幅回路Ｘ１０４に接続される。インバータＸ１０８は、入力ノードがラインＰＷＭＮ０及び端子ＰＷＭＮ０を介してＰＷＭ変調回路Ｘ１０３に接続され、出力ノードが増幅回路Ｘ１０４に接続される。

増幅回路Ｘ１０４は、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮを受ける。増幅回路Ｘ１０４は、電源回路Ｘ１０５から受ける電源電圧を用いて、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮに応じたスイッチング動作を行うことが可能である。

例えば、増幅回路Ｘ１０４は、上述した期間ＴＰ１に、電源電圧Ｖｓ１を用いて、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮに応じたスイッチング動作を行う。増幅回路Ｘ１０４は、上述した期間ＴＰ２に、電源電圧Ｖｓ２を用いて、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮに応じたスイッチング動作を行う。

増幅回路Ｘ１０４は、ドライバ（第２のドライバ）２０及びドライバ（第３のドライバ）３０を有する。増幅回路Ｘ１０４は、ＢＴＬ駆動回路を構成し、ドライバ２０がＰ側のドライバを構成し、ドライバ３０がＮ側のドライバを構成する。

ドライバ２０は、入力ノード２１が処理回路Ｘ１１０に接続され、電源ノード２２が電源回路Ｘ１０５及び端子ＢＳを介して容量素子Ｃ１０１の他端に接続され、基準ノード２３が基準電位（例えば、グランド電位）に接続され、出力ノード２４が端子ＯＵＴＰ（第１の出力端子）を介してフィルタＸ１０２に接続される。

ドライバ２０は、パワートランジスタＭ１０４（第４のパワートランジスタ）及びパワートランジスタＭ１０５（第５のパワートランジスタ）を有する。パワートランジスタＭ１０４は、耐電流性が高められたＰＭＯＳトランジスタであってもよい。パワートランジスタＭ１０４は、ゲートが処理回路Ｘ１１０に接続され、ソースが電源回路Ｘ１０５及び端子ＢＳを介して容量素子Ｃ１０１の他端に接続され、ドレインがパワートランジスタＭ１０５に接続されるとともに端子ＯＵＴＰを介してフィルタＸ１０２に接続される。パワートランジスタＭ１０４は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。

パワートランジスタＭ１０５は、耐電流性が高められたＮＭＯＳトランジスタであってもよい。パワートランジスタＭ１０５は、ゲートが処理回路Ｘ１１０に接続され、ソースが基準電位（例えば、グランド電位）に接続され、ドレインがパワートランジスタＭ１０４に接続されるとともに端子ＯＵＴＰを介してフィルタＸ１０２に接続される。パワートランジスタＭ１０５は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。

ドライバ３０は、入力ノード３１が処理回路Ｘ１１０に接続され、電源ノード３２が電源回路Ｘ１０５及び端子ＢＳを介して容量素子Ｃ１０１の他端に接続され、基準ノード３３が基準電位（例えば、グランド電位）に接続され、出力ノード３４が端子ＯＵＴＮ（第２の出力端子）を介してフィルタＸ１０２に接続される。

ドライバ３０は、パワートランジスタＭ１０６（第６のパワートランジスタ）及びパワートランジスタＭ１０７（第７のパワートランジスタ）を有する。パワートランジスタＭ１０６は、耐電流性が高められたＰＭＯＳトランジスタであってもよい。パワートランジスタＭ１０６は、ゲートが処理回路Ｘ１１０に接続され、ソースが電源回路Ｘ１０５及び端子ＢＳを介して容量素子Ｃ１０１の他端に接続され、ドレインがパワートランジスタＭ１０７に接続されるとともに端子ＯＵＴＮを介してフィルタＸ１０２に接続される。パワートランジスタＭ１０６は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。

パワートランジスタＭ１０７は、耐電流性が高められたＮＭＯＳトランジスタであってもよい。パワートランジスタＭ１０７は、ゲートが処理回路Ｘ１１０に接続され、ソースが基準電位（例えば、グランド電位）に接続され、ドレインがパワートランジスタＭ１０６に接続されるとともに端子ＯＵＴＮを介してフィルタＸ１０２に接続される。パワートランジスタＭ１０７は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。

増幅回路Ｘ１０４は、４つのパワートランジスタＭ１０４～Ｍ１０７を用いて構成される。すなわち、半導体装置Ｘ１０１は、７つのパワートランジスタＭ１０１～Ｍ１０７を用いて構成される。各パワートランジスタＭ１０１～Ｍ１０７は比較的回路面積が大きいが、半導体装置Ｘ１０１では、パワートランジスタ数が７つに抑制できている。

次に、半導体装置Ｘ１０１の動作について図２を用いて説明する。図２は、半導体装置Ｘ１０１の動作を示す波形図である。

期間ＴＰ１１において、ＰＷＭ信号ＰＷＭＰ１とＰＷＭ信号ＰＷＭＮ１とがともにＬレベルに維持されることに応じて、処理回路Ｘ１１１は、ゲート信号ＧＡＴＥＢＳをＨレベルに維持する。

電源回路Ｘ１０５において、パワートランジスタＭ１０１がオフ状態に維持されパワートランジスタＭ１０２がオン状態に維持されるので、容量素子Ｃ１０１の一端が端子ＣＦＬ経由でグランド電位（第１の電位）に設定される。また、パワートランジスタＭ１０３がオン状態に維持されるので、端子ＶＤＤで受けた電源電圧Ｖ_ＤＤが端子ＢＳ経由で容量素子Ｃ１０１の他端に印加され、容量素子Ｃ１０１に電圧Ｖ_ＤＤが充電される。それとともに、端子ＶＤＤで受けた電源電圧Ｖ_ＤＤ（第１の電源電圧）が増幅回路Ｘ１０４へ供給される。

一方、処理回路Ｘ１１０は、ＰＷＭ信号ＰＷＭＰ０，ＰＷＭＮ０をそれぞれ論理反転させて、ゲート信号ＧＡＴＥＰ（第１の信号），ＧＡＴＥＮ（第２の信号）を生成する。

増幅回路Ｘ１０４では、電源回路Ｘ１０５から電源電圧Ｖ_ＤＤが供給されることに応じて、ドライバ２０，３０は、それぞれ、Ｌレベルとしてグランド電位を用い、Ｈレベルとして電源電位Ｖ_ＤＤを用いる。これにより、ドライバ２０，３０は、それぞれ、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮを論理反転させて、グランド電位と電源電位Ｖ_ＤＤとの間で遷移する信号ＯＵＴＰ，ＯＵＴＮを生成する。

これに応じて、フィルタＸ１０２で生成される差分信号ＯＵＴＰ－ＯＵＴＮはグランド電位と電源電位Ｖ_ＤＤとの間で遷移する信号となる。

期間ＴＰ１２において、ＰＷＭ信号ＰＷＭＰ１がＨレベルに維持されることに応じて、処理回路Ｘ１１１は、ゲート信号ＧＡＴＥＢＳをＬレベルに維持する。

電源回路Ｘ１０５において、パワートランジスタＭ１０１がオン状態に維持されパワートランジスタＭ１０２がオフ状態に維持されるので、容量素子Ｃ１０１の一端が端子ＣＦＬ経由で電位Ｖ_ＤＤ（第２の電位）に設定される。また、パワートランジスタＭ１０３がオフ状態に維持される。容量素子Ｃ１０１が電圧Ｖ_ＤＤを保持するので、容量素子Ｃ１０１の他端が電位２Ｖ_ＤＤに設定される。すなわち、電源電圧２Ｖ_ＤＤ（第２の電源電圧）が増幅回路Ｘ１０４へ供給されるとともに、容量素子Ｃ１０１の電圧が放電される。

一方、ＰＷＭ信号ＰＷＭＰ０がＨレベルに維持されていることに応じて、処理回路Ｘ１１０は、ゲート信号ＧＡＴＥＰをＬレベルに維持する。ＰＷＭ信号ＰＷＭＮ０がＬレベルに維持されていることに応じて、処理回路Ｘ１１０は、ゲート信号ＧＡＴＥＰをＨレベルに維持する。

増幅回路Ｘ１０４では、電源回路Ｘ１０５から電源電圧２Ｖ_ＤＤが供給されることに応じて、ドライバ２０，３０は、それぞれ、Ｌレベルとしてグランド電位を用い、Ｈレベルとして電源電位２Ｖ_ＤＤを用いる。これにより、ドライバ２０，３０は、それぞれ、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮを論理反転させて、電位２Ｖ_ＤＤの信号ＯＵＴＰ、グランド電位の信号ＯＵＴＮを生成する。

これに応じて、フィルタＸ１０２で生成される差分信号ＯＵＴＰ－ＯＵＴＮは電位２Ｖ_ＤＤの信号となる。

期間ＴＰ１３において、ＰＷＭ信号ＰＷＭＰ１とＰＷＭ信号ＰＷＭＮ１とがともにＬレベルに維持されることに応じて、処理回路Ｘ１１１は、ゲート信号ＧＡＴＥＢＳをＨレベルに維持する。

電源回路Ｘ１０５において、パワートランジスタＭ１０１がオフ状態に維持されパワートランジスタＭ１０２がオン状態に維持されるので、容量素子Ｃ１０１の一端が端子ＣＦＬ経由でグランド電位に設定される。また、パワートランジスタＭ１０３がオン状態に維持されるので、端子ＶＤＤで受けた電源電圧Ｖ_ＤＤが端子ＢＳ経由で容量素子Ｃ１０１の他端に印加され、容量素子Ｃ１０１に電圧Ｖ_ＤＤが充電される。それとともに、端子ＶＤＤで受けた電源電圧Ｖ_ＤＤが増幅回路Ｘ１０４へ供給される。

一方、ＰＷＭ信号ＰＷＭＰ０がＨレベルに維持されていることに応じて、処理回路Ｘ１１０は、ゲート信号ＧＡＴＥＰをＬレベルに維持する。ＰＷＭ信号ＰＷＭＮ０がＬレベルに維持されていることに応じて、処理回路Ｘ１１０は、ゲート信号ＧＡＴＥＮをＨレベルに維持する。

増幅回路Ｘ１０４では、電源回路Ｘ１０５から電源電圧Ｖ_ＤＤが供給されることに応じて、ドライバ２０，３０は、それぞれ、Ｌレベルとしてグランド電位を用い、Ｈレベルとして電源電位Ｖ_ＤＤを用いる。これにより、ドライバ２０，３０は、それぞれ、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮを論理反転させて、電源電位Ｖ_ＤＤの信号ＯＵＴＰ、グランド電位の信号ＯＵＴＮを生成する。

これに応じて、フィルタＸ１０２で生成される差分信号ＯＵＴＰ－ＯＵＴＮは電位Ｖ_ＤＤの信号となる。

期間ＴＰ１１，ＴＰ１２，ＴＰ１３について見ると、差分信号ＯＵＴＰ－ＯＵＴＮは、グランド電位→電位Ｖ_ＤＤ→２Ｖ_ＤＤ→電位Ｖ_ＤＤと３レベルで変化する。期間ＴＰ１４において、期間ＴＰ１２と同様の動作が行われ、期間ＴＰ１５において、期間ＴＰ１３と同様の動作が行われ、期間ＴＰ１６において、期間ＴＰ１２と同様の動作が行われ、期間ＴＰ１７において、期間ＴＰ１１と同様の動作が行われる。すなわち、期間ＴＰ１１～ＴＰ１７において、差分信号ＯＵＴＰ－ＯＵＴＮは、グランド電位⇔「Ｖ_ＤＤ」⇔「２Ｖ_ＤＤ」と遷移幅を１レベルに保ちながら３レベル間で変化する。

期間ＴＰ２１～ＴＰ２７では、期間ＴＰ１１～ＴＰ１７と比べて、ＰＷＭ信号ＰＷＭＰ１の波形パターンとＰＷＭ信号ＰＷＭＮ１の波形パターンとが入れ替わっており、ＰＷＭ信号ＰＷＭＰ０の波形パターンとＰＷＭ信号ＰＷＭＮ０の波形パターンとが入れ替わっている。これに応じて、増幅回路Ｘ１０４におけるＰ側のドライバ２０の動作とＮ側のドライバ３０の動作とが入れ替わり、ドライバ２０の出力信号ＯＵＴＰの波形パターンとドライバ３０の出力信号ＯＵＴＮの波形パターンとが入れ替わっている。

これにより、期間ＴＰ２１～ＴＰ２７において、差分信号ＯＵＴＰ－ＯＵＴＮは、期間ＴＰ１１～ＴＰ１７と比べて、極性が反転した波形パターンとなる。すなわち、期間ＴＰ１１～ＴＰ１７において、差分信号ＯＵＴＰ－ＯＵＴＮは、グランド電位⇔「－Ｖ_ＤＤ」⇔「－２Ｖ_ＤＤ」と遷移幅を１レベルに保ちながら３レベル間で変化する。

これを１周期に相当する期間ＴＰ１１～ＴＰ２７について見ると、差分信号ＯＵＴＰ－ＯＵＴＮは、「２Ｖ_ＤＤ」⇔「Ｖ_ＤＤ」⇔グランド電位⇔「－Ｖ_ＤＤ」⇔「－２Ｖ_ＤＤ」と遷移幅を１レベルに保ちながら５レベル間で変化する。

すなわち、半導体装置Ｘ１０１で遷移レベル幅を１レベル等に抑制しながらマルチレベル（この場合、５レベル）のＤ級増幅動作を実現できていることが分かる。これに応じて、フィルタＸ１０２で平滑化される平滑化信号「ＯＵＴＰ－ＯＵＴＮＬＰＦ後」の波形パターンを正弦波に近いパターンにすることができ、平滑化信号に応じてスピーカＳＰから適正な音声が出力されるようにすることができる。

なお、容量素子Ｃ１０１の充電は、ゲート信号ＧＡＴＥＢＳがＨレベルであり、端子ＢＳが電位Ｖ_ＤＤである期間（第１の期間）に行われる。容量素子Ｃ１０１の放電は、ゲート信号ＧＡＴＥＢＳがＬレベルであり、端子ＢＳが電位２Ｖ_ＤＤである期間（第２の期間）に行われる。

ここで、仮に、電源回路Ｘ９０５がチャージポンプ型である場合、半導体装置Ｘ９０１は、図９に示すように構成される。図９は、チャージポンプ型電源回路Ｘ９０５を含む半導体装置Ｘ９０１の構成を示す回路図である。

半導体装置Ｘ９０１において、増幅回路Ｘ９０４が５レベルのＤ級増幅動作を行う場合、２種類の電源電圧が用いられる。２種類の電源電圧を生成するために、電源回路Ｘ９０５に電源Ｖ９０１及び２個の容量素子Ｃ９０１，Ｃ９０２が外部接続される。容量素子Ｃ９０１に電圧Ｖｓ１（例えば、Ｖ_ＤＤ）を充放電するために、電源Ｖ９０１と容量素子Ｃ９０１の一端との間にパワートランジスタＭ９０１及びパワートランジスタＭ９０２が接続される。容量素子Ｃ９０１の電圧を用いて容量素子Ｃ９０２に電圧Ｖｓ２（例えば、２Ｖ_ＤＤ）を充放電するために、容量素子Ｃ９０１と容量素子Ｃ９０２との間にパワートランジスタＭ９０３及びパワートランジスタＭ９０４が接続される。

すなわち、電源回路Ｘ９０５は、４つのパワートランジスタＭ９０１～Ｍ９０４を用いて構成される。

増幅回路Ｘ９０４では、Ｐ側について、ＰＷＭ信号ＰＷＭＰ１，ＰＷＭＰ０に応じて電圧Ｖｓ１を用いるために、電源Ｖ９０１及びパワートランジスタＭ９０４と端子ＯＵＴＰとの間にパワートランジスタＭ９０５及びパワートランジスタＭ９０７が接続される。ＰＷＭ信号ＰＷＭＰ１に応じて電圧Ｖｓ２を用いるために、容量素子Ｃ９０２と端子ＯＵＴＰとの間にパワートランジスタＭ９０６が接続される。ＰＷＭ信号ＰＷＭＰ０に応じてグランド電圧を用いるために、グランド電位と端子ＯＵＴＰとの間にパワートランジスタＭ９０８が接続される。

増幅回路Ｘ９０４では、Ｎ側について、ＰＷＭ信号ＰＷＭＮ１，ＰＷＭＮ０に応じて電圧Ｖｓ１を用いるために、電源Ｖ９０１及びパワートランジスタＭ９０４と端子ＯＵＴＮとの間にパワートランジスタＭ９０９及びパワートランジスタＭ９１１が接続される。ＰＷＭ信号ＰＷＭＮ１に応じて電圧Ｖｓ２を用いるために、容量素子Ｃ９０２と端子ＯＵＴＮとの間にパワートランジスタＭ９１０が接続される。ＰＷＭ信号ＰＷＭＮ０に応じてグランド電圧を用いるために、グランド電位と端子ＯＵＴＮとの間にパワートランジスタＭ９１２が接続される。

すなわち、増幅回路Ｘ９０４は、８つのパワートランジスタＭ９０５～Ｍ９１２を用いて構成される。このため、半導体装置Ｘ９０１は、１２個のパワートランジスタＭ９０１～Ｍ９１２を用いて構成されることになる。各パワートランジスタＭ９０１～Ｍ９１２は、要求される耐電流性に応じて、ゲート長に比べてゲート幅が大きく構成され、比較的回路面積が大きい。半導体装置Ｘ９０１におけるパワートランジスタ数が多いと、半導体装置Ｘ９０１の回路面積が増大し、半導体装置Ｘ９０１のコストが増大しやすい。

それに対して、第１の実施形態では、半導体装置Ｘ１０１において、電源回路Ｘ１０５がブートストラップ型である。これにより、１つの容量素子Ｃ１０１を２種類の電圧Ｖｓ１，Ｖｓ２の生成のための容量素子として兼用でき、容量素子Ｃ１０１に充放電するためのパワートランジスタ数を削減でき、増幅動作に用いる電源電圧を切り替えるためのパワートランジスタ数を削減できる。この結果、図９の構成に比べて、半導体装置Ｘ１０１の構成に用いるパワートランジスタ数を（例えば、１２個から７個へ）低減できる。したがって、半導体装置Ｘ１０１の回路面積を縮小でき、半導体装置Ｘ１０１のコストを低減できる。

また、第１の実施形態では、半導体装置Ｘ１０１において、１つの容量素子Ｃ１０１を２種類の電圧Ｖｓ１，Ｖｓ２の生成のための容量素子として兼用できるので、電源生成のための容量素子数を低減できる。したがって、半導体装置Ｘ１０１をＤ級増幅回路として動作させるためのコストを低減できる。

さらに、第１の実施形態の半導体装置Ｘ１０１においても、ＢＴＬ駆動構成であり、端子ＯＵＴＰ及び端子ＯＵＴＮの遷移幅は１レベルを保ちながらマルチレベル（５レベル）のＤ級増幅動作を行うため、高出力及び高効率のＤ級増幅を行いつつ輻射ノイズ（ＥＭＩノイズ）の抑制が可能となる。

（第２の実施形態）
次に、第２の実施形態にかかる半導体装置Ｘ１０１ａについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第２の実施形態では、半導体装置Ｘ１０１ａの構成として、ＰＷＭ変調回路Ｘ１０３ａから受けるＰＷＭ信号の論理が第１の実施形態に比べて反転される場合の構成が例示される。

半導体装置Ｘ１０１ａは、図３に示すように構成される。図３は、第２の実施形態にかかる半導体装置Ｘ１０１ａの構成を示す回路図である。

半導体装置Ｘ１０１ａは、処理回路１１１ａの構成が異なり、処理回路Ｘ１１０（図１参照）が省略される。

処理回路Ｘ１１１ａは、ＰＷＭ変調回路Ｘ１０３ａで変換されたＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａを受けて処理し、ＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａに応じたゲート信号ＧＡＴＥＢＳを生成する。ＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａは、図４に示すように、第１の実施形態のＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１（図２参照）と論理が反転しているが、ゲート信号ＧＡＴＥＢＳは、第１の実施形態と同様である。図４は、半導体装置Ｘ１０１ａの動作を示す波形図である。

処理回路Ｘ１１１ａは、ＮＯＲゲートＸ１０９（図１参照）に代えて、ＡＮＤゲートＸ３０１を含む。

ＡＮＤゲートＸ３０１は、第１の入力ノードがラインＰＷＭＰ１ａ及び端子ＰＷＭＰ１ａを介してＰＷＭ変調回路Ｘ１０３ａに接続され、第２の入力ノードがラインＰＷＭＮ１ａ及び端子ＰＷＭＮ１ａを介してＰＷＭ変調回路Ｘ１０３ａに接続され、出力ノードがラインＧＡＴＥＢＳを介して電源回路Ｘ１０５に接続される。ＡＮＤゲートＸ３０１は、ＰＷＭ信号ＰＷＭＰ１ａとＰＷＭ信号ＰＷＭＮ１ａとの論理積を演算し、演算結果をゲート信号ＧＡＴＥＢＳとして電源回路Ｘ１０５へ供給する。

ＰＷＭ信号ＰＷＭＰ０ａ，ＰＷＭＮ０ａは、図４に示すように、第１の実施形態のＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１（図２参照）と論理が反転しており、そのまま、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮとして使用可能である。これに伴い、インバータＸ１０７，Ｘ１０８（図１参照）が不要になり、処理回路Ｘ１１０が省略される。

図４に示すように、ＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａ，ＰＷＭＰ０ａ，ＰＷＭＮ０ａ以外の信号は、第１の実施形態と同様であり、半導体装置Ｘ１０１ａの動作は、実質的に第１の実施形態と同様である。

以上のように、第２の実施形態では、半導体装置Ｘ１０１ａにおいて、処理回路１１０が省略される。したがって、半導体装置Ｘ１０１ａの回路面積をさらに縮小でき、半導体装置Ｘ１０１ａのコストをさらに低減できる。

（第３の実施形態）
次に、第３の実施形態にかかる半導体装置Ｘ１０１ｂについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

第１の実施形態では、容量素子Ｃ１０１が充電される充電期間（第１の期間）は、ゲート信号ＧＡＴＥＢＳがＨレベルである期間になっている。容量素子Ｃ１０１が放電される放電期間（第２の期間）は、ゲート信号ＧＡＴＥＢＳがＬレベルである期間になっている。また、充電期間は、端子ＢＳが電位Ｖｓ１（例えば、Ｖ_ＤＤ）であり、電源回路Ｘ１０５から増幅回路Ｘ１０４へ電源電位Ｖｓ１が出力される期間である。放電期間は、端子ＢＳが電位Ｖｓ２（例えば、２Ｖ_ＤＤ）であり、電源回路Ｘ１０５から増幅回路Ｘ１０４へ電源電位Ｖｓ２（＞Ｖｓ１）が出力される期間である。

図２では、充電期間は、ＰＷＭ信号ＰＷＭＰ１がＬレベルであるＴＰ１１，ＴＰ１３，ＴＰ１５，ＴＰ１７に対応し、ＰＷＭ信号ＰＷＭＮ１がＬレベルであるＴＰ２１，ＴＰ２３，ＴＰ２５，ＴＰ２７に対応する。放電期間は、ＰＷＭ信号ＰＷＭＰ１がＨレベルであるＴＰ１２，ＴＰ１４，ＴＰ１６に対応し、ＰＷＭ信号ＰＷＭＮ１がＨレベルであるＴＰ２２，ＴＰ２４，ＴＰ２６に対応する。

充電期間と放電期間との合計に対する放電期間の割合をデューティ比と呼ぶことにする。ＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１は、ＰＷＭ変調回路Ｘ１０３でオーディオ信号の振幅絶対値に応じてＨレベルのパルス幅が変調される。このため、振幅絶対値が大きい位相に対応する期間ＴＰ１３～ＴＰ１６，ＴＰ２３～ＴＰ２６では、ＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１のＨレベルのパルス幅が比較的大きくなり、デューティ比が大きくなりやすい。例えば、期間ＴＰ１１～ＴＰ１６，ＴＰ２１～ＴＰ２６のデューティ比について、次の数式１～数式４が成り立つ。
ＴＰ１４／（ＴＰ１３＋ＴＰ１４）＞ＴＰ１２／（ＴＰ１１＋ＴＰ１２）・・・数式１
ＴＰ１６／（ＴＰ１５＋ＴＰ１６）＞ＴＰ１２／（ＴＰ１１＋ＴＰ１２）・・・数式２
ＴＰ２４／（ＴＰ２３＋ＴＰ２４）＞ＴＰ２２／（ＴＰ２１＋ＴＰ２２）・・・数式３
ＴＰ２６／（ＴＰ２５＋ＴＰ２６）＞ＴＰ２２／（ＴＰ２１＋ＴＰ２２）・・・数式４

すなわち、ＰＷＭ変換前のオーディオ信号の振幅絶対値が大きい位相に対応する期間近傍では、充電期間と放電期間との合計に対する放電期間の割合が大きくなりやすい。これにより、容量素子Ｃ１０１への充電が不十分になり、電源回路Ｘ１０５から増幅回路Ｘ１０４へ供給される電源電圧が低下すると、半導体装置Ｘ１０１の出力信号レベルが劣化する可能性がある。

そこで、第３の実施形態では、図５に示すように、半導体装置Ｘ１０１ｂ内に制限回路Ｘ１１２ｂを追加し、パルス源Ｖ３０３ｂを半導体装置Ｘ１０１ｂに追加接続する。

制限回路Ｘ１１２ｂは、処理回路Ｘ１１１と電源回路Ｘ１０５との間に接続され、端子ＭＡＸＤＵＴＹを介してパルス源Ｖ３０３ｂに接続される。制限回路Ｘ１１２ｂは、パルス源Ｖ３０３ｂからのパルスＭＡＸＤＵＴＹを用いて、充電期間と放電期間との合計に対する放電期間の割合であるデューティ比を制限するように、ゲート信号ＧＡＴＥＢＳを調整する。すなわち、制限回路Ｘ１１２ｂは、スイッチ４０のオン期間とオフ期間との合計に対するオフ期間の割合を制限するように、ゲート信号ＧＡＴＥＢＳを調整する。言い換えると、制限回路Ｘ１１２ｂは、パワートランジスタＭ１０３のオン期間とオフ期間との合計に対するオフ期間の割合を制限するように、ゲート信号ＧＡＴＥＢＳを調整する。これにより、容量素子Ｃ１０１の充電期間を確保でき、容量素子Ｃ１０１が十分に充電されるようにすることができる。

制限回路Ｘ１１２ｂは、ＯＲゲートＸ５１０ｂを含む。ＯＲゲートＸ５１０ｂは、第１の入力ノードがラインＭＡＸＤＵＴＹ及び端子ＭＡＸＤＵＴＹを介してパルス源Ｖ３０３ｂに接続され、第２の入力ノードがＮＯＲゲートＸ１０９の出力ノードに接続され、出力ノードがラインＧＡＴＥＢＳを介して電源回路Ｘ１０５に接続される。ＯＲゲートＸ５１０ｂは、パルス源Ｖ３０３ｂからのパルスＭＡＸＤＵＴＹを論理反転させた信号とＮＯＲゲートＸ１０９の出力信号との論理和を演算し、演算結果をゲート信号ＧＡＴＥＢＳとして電源回路Ｘ１０５へ供給する。

パルス源Ｖ３０３ｂは、図６に示すように、デューティ比の上限に対応するパルス幅ＰＷｍａｘのパルスＭＡＸＤＵＴＹを発生させＯＲゲートＸ５１０ｂへ供給する。図６は、半導体装置Ｘ１０１ｂの動作を示す波形図である。ＯＲゲートＸ５１０ｂは、パルスＭＡＸＤＵＴＹを論理反転させた信号とＮＯＲゲートＸ１０９の出力信号（図２のゲート信号ＧＡＴＥＢＳ）との論理和を演算し、演算結果をゲート信号ＧＡＴＥＢＳとして電源回路Ｘ１０５へ供給する。

制限回路Ｘ１１２ｂのＯＲゲートＸ５１０ｂは、図６に示すように、処理回路Ｘ１１１からのＬレベルのパルス幅がパルス幅ＰＷｍａｘ以下であれば、処理回路Ｘ１１１からの信号をそのまま通してゲート信号ＧＡＴＥＢＳとして電源回路Ｘ１０５へ供給する。制限回路Ｘ１１２ｂのＯＲゲートＸ５１０ｂは、処理回路Ｘ１１１からのＬレベルのパルス幅がパルス幅ＰＷｍａｘを超えれば、Ｌレベルのパルス幅をパルス幅ＰＷｍａｘに調整し、調整後の信号をゲート信号ＧＡＴＥＢＳとして電源回路Ｘ１０５へ供給する。

例えば、期間ＴＰ１４に処理回路Ｘ１１１からのＬレベルのパルス（図２のゲート信号ＧＡＴＥＢＳ）がパルス幅ＰＷｍａｘを超えるパルス幅で出力されるが、制限回路Ｘ１１２ｂでパルス幅をＰＷｍａｘに調整する。これにより、ゲート信号ＧＡＴＥＢＳのＬレベルの期間がＴＰ１４ｂ（＜ＴＰ１４）に短縮され、Ｈレベルの期間がＴＰ１３ｂ（＞ＴＰ１３），ＴＰ１５ｂ（＞ＴＰ１５）にそれぞれ延長される。

同様に、期間ＴＰ２４に処理回路Ｘ１１１からのＬレベルのパルス（図２のゲート信号ＧＡＴＥＢＳ）がパルス幅ＰＷｍａｘを超えるパルス幅で出力されるが、制限回路Ｘ１１２ｂでパルス幅をＰＷｍａｘに調整する。これにより、ゲート信号ＧＡＴＥＢＳのＬレベルの期間がＴＰ２４ｂ（＜ＴＰ２４）に短縮され、Ｈレベルの期間がＴＰ２３ｂ（＞ＴＰ２３），ＴＰ２５ｂ（＞ＴＰ２５）にそれぞれ延長される。

期間ＴＰ１４ｂ～ＴＰ１６，ＴＰ２４ｂ～ＴＰ２６のデューティ比について、次の数式５～８に示すように、第１の実施形態より小さくすることができる。
ＴＰ１４ｂ／（ＴＰ１３ｂ＋ＴＰ１４ｂ）＜ＴＰ１４／（ＴＰ１３＋ＴＰ１４）・・・数式５
ＴＰ１６／（ＴＰ１５ｂ＋ＴＰ１６）＜ＴＰ１６／（ＴＰ１５＋ＴＰ１６）・・・数式６
ＴＰ２４ｂ／（ＴＰ２３ｂ＋ＴＰ２４ｂ）＜ＴＰ２４／（ＴＰ２３＋ＴＰ２４）・・・数式７
ＴＰ２６／（ＴＰ２５ｂ＋ＴＰ２６）＜ＴＰ２６／（ＴＰ２５＋ＴＰ２６）・・・数式８

すなわち、充電期間と放電期間との合計に対する放電期間の割合を小さくすることができる。これにより、容量素子Ｃ１０１への充電が十分になるように調整することができる。

以上のように、第３の実施形態では、半導体装置Ｘ１０１ｂにおいて、充電期間と放電期間との合計に対する放電期間の割合であるデューティ比を制限回路Ｘ１１２ｂで制限する。これにより、容量素子Ｃ１０１への充電が十分になるようにすることができ、電源回路Ｘ１０５から増幅回路Ｘ１０４へ供給される電源電圧の低下を抑制でき、半導体装置Ｘ１０１ｂの出力信号レベルの劣化を抑制できる。

（第４の実施形態）
次に、第４の実施形態にかかる半導体装置Ｘ１０１ｃについて説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。

第４の実施形態では、半導体装置Ｘ１０１ｃの構成として、ＰＷＭ変調回路Ｘ１０３ａから受けるＰＷＭ信号の論理が第３の実施形態に比べて反転される場合の構成が例示される。

半導体装置Ｘ１０１ｃは、図７に示すように構成される。図７は、第４の実施形態にかかる半導体装置Ｘ１０１ｃの構成を示す回路図である。

半導体装置Ｘ１０１ｃは、処理回路１１１ａの構成が異なり、処理回路Ｘ１１０（図５参照）が省略される。

処理回路Ｘ１１１ａは、ＰＷＭ変調回路Ｘ１０３ａで変換されたＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａを受けて処理し、ＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａに応じたゲート信号ＧＡＴＥＢＳを生成する。ＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａは、図８に示すように、第３の実施形態のＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１（図６参照）と論理が反転しているが、ゲート信号ＧＡＴＥＢＳは、第３の実施形態と同様である。図８は、半導体装置Ｘ１０１ｃの動作を示す波形図である。

処理回路Ｘ１１１ａは、ＮＯＲゲートＸ１０９（図５参照）に代えて、ＡＮＤゲートＸ３０１を含む。

ＰＷＭ信号ＰＷＭＰ０ａ，ＰＷＭＮ０ａは、図８に示すように、第３の実施形態のＰＷＭ信号ＰＷＭＰ１，ＰＷＭＮ１（図６参照）と論理が反転しており、そのまま、ゲート信号ＧＡＴＥＰ，ＧＡＴＥＮとして使用可能である。これに伴い、インバータＸ１０７，Ｘ１０８（図５参照）が不要になり、処理回路Ｘ１１０が省略される。

図８に示すように、ＰＷＭ信号ＰＷＭＰ１ａ，ＰＷＭＮ１ａ，ＰＷＭＰ０ａ，ＰＷＭＮ０ａ以外の信号は、第３の実施形態と同様であり、半導体装置Ｘ１０１ｃの動作は、実質的に第３の実施形態と同様である。

以上のように、第４の実施形態では、半導体装置Ｘ１０１ｃにおいて、処理回路１１０が省略される。したがって、半導体装置Ｘ１０１ｃの回路面積をさらに縮小でき、半導体装置Ｘ１０１ｃのコストをさらに低減できる。

以上、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，２０，３０ドライバ
４０スイッチ
Ｍ１０１～Ｍ１０７，Ｍ９０１～Ｍ９１２パワートランジスタ
Ｘ１０１，Ｘ１０１ａ，Ｘ１０１ｂ，Ｘ１０１ｃ，Ｘ９０１半導体装置
Ｘ１０４増幅回路
Ｘ１０５電源回路
Ｘ１１０，Ｘ１１１，Ｘ１１１ａ処理回路
Ｘ１１２ｂ制限回路

Claims

第１の期間に容量素子の一端を第１の電位にして前記容量素子の他端から第１の電源電圧を出力し、第２の期間に前記容量素子の一端を前記第１の電位より高い第２の電位にして前記容量素子の他端から前記第１の電源電圧より高い第２の電源電圧を出力する電源回路と、
パルス幅変調された信号を受け、前記第１の期間に前記第１の電源電圧を用いて前記信号に応じたスイッチング動作を行い、前記第２の期間に前記第２の電源電圧を用いて前記信号に応じたスイッチング動作を行う増幅回路と、
を備えた半導体装置。
前記電源回路は、
前記容量素子と、
入力ノードと電源電位に接続される電源ノードと基準電位に接続される基準ノードと前記容量素子の一端に接続される出力ノードとを有する第１のドライバと、
一端が前記電源電位に接続され他端が前記容量素子の他端に接続されるスイッチと、
を有し、
前記増幅回路は、
第１の信号を受ける入力ノードと前記容量素子の他端に接続される電源ノードと基準電位に接続される基準ノードと出力ノードとを有する第２のドライバと、
第２の信号を受ける入力ノードと前記容量素子の他端に接続される電源ノードと基準電位に接続される基準ノードと出力ノードとを有する第３のドライバと、
を有する
請求項１に記載の半導体装置。
前記第１のドライバは、
ソースが前記電源電位に接続され、ドレインが前記容量素子の一端に接続された第１のパワートランジスタと、
ソースが前記基準電位に接続され、ドレインが前記第１のパワートランジスタと前記容量素子の一端とに接続された第２のパワートランジスタと、
を有し、
前記スイッチは、
ソースが前記容量素子の他端に接続され、ドレインが前記電源電位に接続された第３のパワートランジスタと、
を含み、
前記第２のドライバは、
ソースが前記容量素子の他端に接続され、ドレインが第１の出力端子に接続された第４のパワートランジスタと、
ソースが前記基準電位に接続され、ドレインが前記第４のパワートランジスタと前記第１の出力端子とに接続された第５のパワートランジスタと、
を有し、
前記第３のドライバは、
ソースが前記容量素子の他端に接続され、ドレインが第２の出力端子に接続された第６のパワートランジスタと、
ソースが前記基準電位に接続され、ドレインが前記第６のパワートランジスタと前記第２の出力端子とに接続された第７のパワートランジスタと、
を有する
請求項２に記載の半導体装置。
前記電源回路が前記第１の電源電圧を出力する第１の期間と前記第２の電源電圧を出力する第２の期間との合計に対する前記第２の期間の割合を制限する制限回路をさらに備えた
請求項１に記載の半導体装置。
前記スイッチのオン期間とオフ期間との合計に対するオフ期間の割合を制限する制限回路をさらに備えた
請求項２に記載の半導体装置。
前記第３のパワートランジスタのオン期間とオフ期間との合計に対するオフ期間の割合を制限する制限回路をさらに備えた
請求項３に記載の半導体装置。