JP6682463B2

JP6682463B2 - Ｄ級アンプ

Info

Publication number: JP6682463B2
Application number: JP2017030043A
Authority: JP
Inventors: 貴文清野
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2017-02-21
Filing date: 2017-02-21
Publication date: 2020-04-15
Anticipated expiration: 2037-02-21
Also published as: JP2018137576A; US20180241363A1; CN108462472A; US10298188B2

Description

本発明の実施形態は、Ｄ級アンプに関する。

近年、車載用等のオーディオアンプとしては、ＰＷＭ変調器を採用したＤ級アンプが普及している。ＰＷＭ変調器は、音声信号を鋸波（片側エッジ）又は三角波（両側エッジ）のキャリアと比較することで、音声信号をパルス幅変調する。ＰＷＭ変調器は、パルス幅変調の結果として２値のスイッチング波形であるＰＷＭパルスを得る。Ｄ級アンプは、ＰＷＭ変調器からのＰＷＭパルスによって出力トランジスタ（スイッチングトランジスタ）を駆動することで、電力増幅を行う。電力増幅されたスイッチング出力をローパスフィルタを用いて復調してスピーカを駆動する。

ところで、オーディオアンプの性能を決める１つの要素として最大出力電力がある。機器の熱設計においては、この最大出力電力時の電力損失を考慮する必要がある。

しかしながら、最大出力電力を考慮して回路を設計すると、最大出力電力よりも十分に小さい電力しか消費されない通常使用時において、出力トランジスタの損失が増大して発熱の悪影響があるという問題があった。

特許第５２６６８３０号公報

実施形態は、電力損失を低減して熱特性を向上させることができるＤ級アンプを提供することを目的とする。

実施形態のＤ級アンプは、入力信号とキャリアとを比較する比較器を有し、前記入力信号に基づくＰＷＭパルスを出力するＰＷＭ変調器と、相補的に動作する２つの第１出力トランジスタによって構成され、前記２つの第１出力トランジスタ同士の接続点を出力端とする第１出力トランジスタ群と、相補的に動作する２つの第２出力トランジスタによって構成され、前記２つの第２出力トランジスタ同士の接続点が前記第１出力トランジスタ同士の接続点に接続される第２出力トランジスタ群と、前記ＰＷＭ変調器からの前記ＰＷＭパルスに基づいて、前記第１及び第２出力トランジスタ群の前記第１出力トランジスタ及び第２出力トランジスタを駆動可能なドライバ回路と、前記第１出力トランジスタ群及び前記第２出力トランジスタ群の少なくとも一方を動作させるための制御信号であって、前記入力信号のレベル又は前記出力端に現れる信号レベルが過変調状態に対応したレベルに到達しているか否かに基づく前記制御信号を発生する制御回路とを具備する。

本発明の第１の実施の形態に係るＤ級アンプを示す回路図。関連技術に係るＤ級アンプを示す回路図。図３は入力される音声信号及び三角波と正相のＰＷＭ出力ＰＷＭ＋及び逆相のＰＷＭ出力ＰＷＭ−との関係を示すグラフである。横軸に出力電力をとり縦軸に電力損失をとってトランジスタサイズと損失との関係を示すグラフ。横軸に出力電力をとり縦軸に効率をとってトランジスタサイズと効率との関係を示すグラフ。図１の制御回路２０の一例を示すブロック図。過変調状態における音声入力及びＰＷＭ出力ＰＷＭ＋，ＰＷＭ−と制御信号との関係を示す説明図。横軸に出力電力をとり縦軸に電力損失をとってトランジスタサイズと損失との関係について図４と同一の特性を示すグラフ。横軸に出力電力をとり縦軸に効率をとってトランジスタサイズと効率との関係について図５と同一の特性を示すグラフ。本発明の第２の実施の形態を示す回路図である。第２の実施の形態において採用される制御回路２０の具体的な構成の一例を示すブロック図。第２の実施の形態において採用される制御回路２０の他の具体的な構成例を示すブロック図。横軸に出力電力をとり縦軸に電力損失をとってトランジスタサイズと損失との関係を示すグラフ。横軸に出力電力をとり縦軸に効率をとってトランジスタサイズと効率との関係を示すグラフ。図１３の特性を示すと共に、本実施の形態の特性を太線にて示したグラフ。図１４の特性を示すと共に、本実施の形態の特性を太線にて示したグラフ。本発明の第３の実施の形態を示す回路図。

以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係るＤ級アンプを示す回路図である。また、図２は関連技術に係るＤ級アンプを示す回路図である。

本実施の形態はＤ級アンプの電力増幅に用いる出力トランジスタ（スイッチングトランジスタ）のトランジスタサイズを動的に変更可能にすることで、実使用時において入出力レベルに拘わらず損失を低減するものである。

先ず、図２乃至図５を参照して、Ｄ級アンプの入力レベル（出力レベル）に応じた出力トランジスタのトランジスタサイズと損失との関係について説明する。図３は入力される音声信号及び三角波と正相のＰＷＭ出力ＰＷＭ＋及び逆相のＰＷＭ出力ＰＷＭ−との関係を示すグラフである。図４は横軸に出力電力をとり縦軸に電力損失をとってトランジスタサイズと損失との関係を示すグラフであり、図５は横軸に出力電力をとり縦軸に効率をとってトランジスタサイズと効率との関係を示すグラフである。

図２のＤ級アンプは、反転回路１１、キャリア発生回路１２及び２つの比較器１３ｐ，１３ｎによって構成されるＰＷＭ変調器を有する。音声入力（INPUT+）は、反転回路１１及び比較器１３ｐの非反転（正相）入力端に与えられる。反転回路１１は音声入力を反転させて反転音声入力（INPUT-）を比較器１３ｎの非反転（正相）入力端に与える。キャリア発生回路１２は、所定周波数の三角波をキャリアとして発生する。キャリア発生回路１２からのキャリアは、比較器１３ｐ，１３ｎの反転（逆相）入力端に与えられる。

比較器１３ｐは非反転（正相）入力端に入力された音声入力と反転（逆相）入力端に入力されたキャリアとを比較して、比較結果である正相のＰＷＭパルスを出力する。また、比較器１３ｎは非反転（正相）入力端に入力された反転音声入力と反転（逆相）入力端に入力されたキャリアとを比較して、比較結果である逆相のＰＷＭパルスを出力する。これらの正相及び逆相のＰＷＭパルスは、音声入力に応じたデューティ比のパルスとなる。

比較器１３ｐからの正相のＰＷＭパルス及び比較器１３ｎからの逆相のＰＷＭパルスは、それぞれハイサイドとローサイドに分岐されて電力増幅される。比較器１３ｐからの正相のＰＷＭパルスはデッドタイム生成回路１４ｐに供給され、比較器１３ｎからの逆相のＰＷＭパルスはデッドタイム生成回路１４ｎに供給される。

デッドタイム生成回路１４ｐは、後述する出力トランジスタＭ３，Ｍ４が同時にオンとなって貫通電流が流れることを防止するために、正相のＰＷＭパルスにデッドタイムを設けて、ＯＵＴ＿Ｈ端子から正相のハイサイドＰＷＭパルスを出力し、ＯＵＴ＿Ｌ端子から正相のローサイドＰＷＭパルスを出力するようになっている。同様に、デッドタイム生成回路１４ｎは、後述する出力トランジスタＭ１，Ｍ２が同時にオンとなって貫通電流が流れることを防止するために、逆相のＰＷＭパルスにデッドタイムを設けて、ＯＵＴ＿Ｈ端子から逆相のハイサイドＰＷＭパルスを出力し、ＯＵＴ＿Ｌ端子から逆相のローサイドＰＷＭパルスを出力するようになっている。

デッドタイム生成回路１４ｐからのローサイドＰＷＭパルスは、ゲートドライバ１６ｐＬを介してトランジスタＭ３のゲートに供給される。また、デッドタイム生成回路１４ｎからのローサイドＰＷＭパルスは、ゲートドライバ１６ｎＬを介してトランジスタＭ１のゲートに供給される。

また、デッドタイム生成回路１４ｐからのハイサイドＰＷＭパルスは、レベルシフト回路１５ｐに供給される。レベルシフト回路１５ｐは、ハイサイドＰＷＭパルスを所定のレベルまでレベルシフトした後、ゲートドライバ１６ｐＨを介してトランジスタＭ４のゲートに供給する。また、デッドタイム生成回路１４ｎからのハイサイドＰＷＭパルスは、レベルシフト回路１５ｎに供給される。レベルシフト回路１５ｎは、ハイサイドＰＷＭパルスを所定のレベルまでレベルシフトした後、ゲートドライバ１６ｎＨを介してトランジスタＭ２のゲートに供給する。

電源と基準電位点との間には、出力トランジスタＭ４のドレイン・ソース路及び出力トランジスタＭ３のドレイン・ソース路が直列接続されている。また、電源と基準電位点との間には、出力トランジスタＭ２のドレイン・ソース路及び出力トランジスタＭ１のドレイン・ソース路が直列接続されている。トランジスタＭ１〜Ｍ４はそれぞれゲートドライバ１６ｎＬ，１６ｎＨ，１６ｐＬ，１６ｐＨによって駆動される。トランジスタＭ４のソースとトランジスタＭ３のドレインとの接続点には、正相のＰＷＭパルスが増幅された正相のＰＷＭ出力ＰＷＭ＋が現れ、トランジスタＭ２のソースとトランジスタＭ１のドレインとの接続点には、逆相のＰＷＭパルスが増幅された逆相のＰＷＭ出力ＰＷＭ−が現れる。

デッドタイム生成回路１４ｐ，１４ｎ以降のトランジスタＭ４〜Ｍ１迄の回路部分によって電力増幅部が構成され、ＰＷＭ変調器及び電力増幅部によって、Ｄ級アンプ部が構成される。トランジスタＭ４のソースとトランジスタＭ３のドレインとの接続点はＤ級アンプ部の正相出力端であり、トランジスタＭ２のソースとトランジスタＭ１のドレインとの接続点はＤ級アンプ部の逆相出力端である。なお、Ｄ級アンプ部はＩＣ化されることが多い。

図３に示すように、音声入力（INPUT+）のレベルがキャリアである三角波の先端に近い状態では音声出力レベルが高くなり、中心付近では音声出力レベルが低くなるＰＷＭ出力ＰＷＭ＋が正相出力端に現れる。また、反転音声入力（INPUT-）のレベルが三角波の先端に近い状態では音声出力レベルが高くなり、中心付近では音声出力レベルが低くなるＰＷＭ出力ＰＷＭ−が逆相出力端に現れる。

正相出力端はローパスフィルタを構成するコイルＬｐ及びコンデンサＣｐを介して基準電位点に接続される。また、逆相出力端はローパスフィルタを構成するコイルＬｎ及びコンデンサＣｎを介して基準電位点に接続される。これらのローパスフィルタにより、正相出力端に現れるＰＷＭ出力ＰＷＭ＋及び逆相出力端に現れるＰＷＭ出力ＰＷＭ−からキャリア成分が除去されて音声信号が復元される。

コイルＬｐとコンデンサＣｐとの接続点（Ｄ級アンプの正相出力端）とコイルＬｎとコンデンサＣｎとの接続点（Ｄ級アンプの逆相出力端）との間には、コンデンサＣｏｕｔが接続される。正相出力端と逆相出力端との間に負荷であるスピーカ１７が接続される。

正相のＰＷＭパルスが所定のレベル以上である場合には、トランジスタＭ４，Ｍ１がオンとなって、正相出力端からスピーカ１７を介して逆相出力端に電流が流れる。また、正相のＰＷＭパルスが所定のレベルよりも小さい場合には、トランジスタＭ２，Ｍ３がオンとなって、逆相出力端からスピーカ１７を介して正相出力端に電流が流れる。こうして、正相出力端に現れるＰＷＭ出力ＰＷＭ＋と逆相出力端に現れるＰＷＭ出力ＰＷＭ−とに基づく音声信号がコンデンサＣｏｕｔの両端に現れ、この音声信号によってスピーカ１７が駆動される。スピーカ１７は音声入力信号に基づく音声信号を出力する。

ところで、機器の熱設計では、出力トランジスタの損失を考慮する必要がある。即ち、出力トランジスタＭ１〜Ｍ４においては、オン抵抗に起因する損失（導通損失）と、寄生容量に起因する損失（ゲート駆動損失）とを考慮する必要がある。正相出力端及び逆相出力端に流れる出力電流をＩOUT_RMSとし、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のオン抵抗をＲDSとすると、導通損失ＰCONDは、下記（１）式によって示すことができる。
ＰCOND = ＩOUT_RMS²×ＲDS ・・・（１）
一方、トランジスタＭ１〜Ｍ４のゲート電荷容量をＱgとすると、ゲート駆動損失ＰGATEは、下記（２）式によって示すことができる。なお、ＶDRIVEはゲートドライバの駆動電圧であり、ＦSWは出力トランジスタのスイッチング周波数である。
ＰGATE = 2×Ｑg×ＶDRIVE×ＦSW ・・・（２）
トランジスタのオン抵抗は、トランジスタサイズ（ゲート幅）を大きくすることで低下させることができる。従って、上記（１）式の導通損失ＰCONDを低減させるためにはトランジスタＭ１〜Ｍ４のトランジスタサイズを大きくすればよい。しかしながら、トランジスタサイズを大きくすると、ゲート電荷容量Ｑgが大きくなって、上記（２）式のゲート駆動損失ＰGATEが増大するという二律背反の関係がある。

図４は実線によってトランジスタサイズが比較的小さい（Ｓｍａｌｌ）場合の電力損失の特性を示し、破線によってトランジスタサイズが比較的大きい（Ｌａｒｇｅ）場合の電力損失の特性を示している。出力電力が比較的小さい実使用域では、上記（２）式のゲート駆動損失ＰGATEの影響が大きいので、トランジスタサイズを小さくした方が電力損失を小さくすることができ、発熱対策として有効である。

しかしながら、出力電力が大きくなると、（１）式の導通損失ＰCONDは、電流の２乗に比例することから、トランジスタサイズが小さい程電力損失が大きくなる。回路設計時には、最大出力電力を考慮する必要があることから、トランジスタＭ１〜Ｍ４としては十分に大きなトランジスタサイズのものを採用して回路が構成される。即ち、図２の関連技術では、最大出力電力を考慮すると、実使用領域における損失を十分に低減することができず、発熱等の点から不利であるという問題がある。

図５は実線によってトランジスタサイズが比較的小さい（Ｓｍａｌｌ）場合の電力効率を示し、破線によってトランジスタサイズが比較的大きい（Ｌａｒｇｅ）場合の電力効率を示している。最大出力電力を考慮して、トランジスタサイズが大きいトランジスタＭ１〜Ｍ４を採用して回路を構成すると、出力電力が比較的小さい実使用領域では、ゲート駆動損失ＰGATEによる影響で、効率悪化を招いていることが分かる。

このように、出力トランジスタＭ１〜Ｍ４としては、最大出力電力時の導通損失を抑制するために比較的大きなトランジスタサイズで設計されていることから、実使用時に過大なサイズの出力素子を駆動し過剰なゲート駆動損失ＰGATEが生じていることになる。また、トランジスタＭ１〜Ｍ４のスイッチング周波数ＦSWが高くなると、上記（２）式に示した通り、ゲート駆動損失ＰGATEが増大することから、実使用領域における電力損失が一層増加する。特に、近年オーディオのハイレゾリューション化の要求から、サンプリング周波数が高くなり、出力トランジスタのスイッチング周波数も高くする傾向にあり、ゲート駆動損失ＰGATEの増大による効率悪化が一層顕著な問題となる。

そこで、本実施の形態においては、入出力レベルに拘わらず電力損失を抑制するために、入出力レベルが比較的小さい場合にはトランジスタサイズを比較的小さくし、入出力レベルが比較的大きい場合にはトランジスタサイズを比較的大きくするようにトランジスタサイズを動的に変化させることで、電力損失を低減し効率を向上させるようになっている。

図１において、図２の関連技術と同一の構成には同一符号を付してある。図１の例は、図２のブリッジ構成の各トランジスタＭ１〜Ｍ４をそれぞれ並列接続した２つの出力トランジスタＭ１Ａ，Ｍ１Ｂ〜Ｍ４Ａ，Ｍ４Ｂによって構成し、制御信号に基づいて、並列接続した２つのトランジスタＭ１Ａ，Ｍ１Ｂ〜Ｍ４Ａ，Ｍ４Ｂの一方を動作させるか両方を動作させるかを切換えるものである。

例えば、トランジスタＭ１〜Ｍ４のトランジスタサイズ（ゲート幅）が図４のＬａｒｇｅに対応するものであるものとすると、トランジスタＭ１Ａ〜Ｍ４Ａ（以下、これらを第１トランジスタ群ＭＡともいう）のトランジスタサイズ（ゲート幅）を図４のＳｍａｌｌに対応するものに設定する。また、トランジスタＭ１Ａ，Ｍ１Ｂのゲート幅の和、トランジスタＭ２Ａ，Ｍ２Ｂのゲート幅の和、トランジスタＭ３Ａ，Ｍ３Ｂのゲート幅の和及びトランジスタＭ４Ａ，Ｍ４Ｂのゲート幅の和がトランジスタＭ１〜Ｍ４のゲート幅にそれぞれ一致したトランジスタをトランジスタＭ１Ｂ〜Ｍ４Ｂ（以下、これらを第２トランジスタ群ＭＢともいう）として採用する。これにより、第１トランジスタ群ＭＡのみを動作させた場合には、図４のＳｍａｌｌに示す特性を得ることができ、第１トランジスタ群ＭＡ及び第２トランジスタ群ＭＢの全てを動作させた場合には図４のＬａｒｇｅに示す特性を得ることができる。

図１の反転回路１１、キャリア発生回路１２、比較器１３ｐ，１３ｎ、デッドタイム生成回路１４ｐ，１４ｎの構成は、それぞれ図２の反転回路１１、キャリア発生回路１２、比較器１３ｐ，１３ｎ、デッドタイム生成回路１４ｐ，１４ｎの構成と同様である。比較器１３ｐは、音声入力に基づく正相のＰＷＭパルスをデッドタイム生成回路１４ｐに出力し、比較器１３ｎは、音声入力に基づく逆相のＰＷＭパルスをデッドタイム生成回路１４ｎに出力する。

デッドタイム生成回路１４ｐは、正相のＰＷＭパルスにデッドタイムを設けて、ＯＵＴ＿Ｈ端子から正相のハイサイドＰＷＭパルスを出力し、ＯＵＴ＿Ｌ端子から正相のローサイドＰＷＭパルスを出力する。同様に、デッドタイム生成回路１４ｎは、逆相のＰＷＭパルスにデッドタイムを設けて、ＯＵＴ＿Ｈ端子から逆相のハイサイドＰＷＭパルスを出力し、ＯＵＴ＿Ｌ端子から逆相のローサイドＰＷＭパルスを出力するようになっている。

本実施の形態においては、デッドタイム生成回路１４ｐからのローサイドＰＷＭパルスは、ゲートドライバ１６ｐＬＡを介してトランジスタＭ３Ａのゲートに供給されると共に、セレクタ１９ｐＬのＩＮ２端子に供給される。また、デッドタイム生成回路１４ｎからのローサイドＰＷＭパルスは、ゲートドライバ１６ｎＬＡを介してトランジスタＭ１Ａのゲートに供給されると共に、セレクタ１９ｎＬのＩＮ２端子に供給される。

セレクタ１９ｐＬ，１９ｎＬのＩＮ１端子には、制御回路２０からの制御信号も供給されるようになっている。制御回路２０は、第１トランジスタ群ＭＡのみを動作させる動作モード（以下、スモールモードという）を設定するか又は第１及び第２トランジスタ群ＭＡ，ＭＢの全てを動作させる動作モード（以下、ラージモードという）を設定する。制御回路２０は、スモールモードを設定する場合には、例えばローレベル（以下、Ｌレベルという）の制御信号を出力し、ラージモードを設定する場合には、例えばハイレベル（以下、Ｈレベル）の制御信号を出力する。

セレクタ１９ｐＬ，１９ｎＬは、ＩＮ１端子にＨレベルの制御信号が入力された場合にのみ、ＩＮ２端子に入力されたＰＷＭパルスをＯＵＴ端子からゲートドライバ１６ｐＬＢ又は１６ｎＬＢにそれぞれ出力するようになっている。従って、ローサイドについては、制御信号がＬレベルの場合には、ゲートドライバ１６ｐＬＡ，１６ｎＬＡのみが動作し、制御信号がＨレベルの場合には、ゲートドライバ１６ｐＬＡ，１６ｐＬＢ，１６ｎＬＡ，１６ｎＬＢの全てが動作する。ゲートドライバ１６ｐＬＡ，１６ｐＬＢ，１６ｎＬＡ，１６ｎＬＢは、それぞれ入力されたＰＷＭパルスに基づく信号をトランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ１Ａ，Ｍ１Ｂのゲートに印加する。

こうして、ゲートドライバ１６ｐＬＡは、常時、正相のＰＷＭパルスに基づいてトランジスタＭ３Ａを駆動し、ゲートドライバ１６ｎＬＡは、常時、逆相のＰＷＭパルスに基づいてトランジスタＭ１Ａを駆動する。一方、ゲートドライバ１６ｐＬＢは、制御信号がＨレベルの場合にのみ、正相のＰＷＭパルスに基づいてトランジスタＭ３Ｂを駆動し、ゲートドライバ１６ｎＬＢは、制御信号がＨレベルの場合にのみ、逆相のＰＷＭパルスに基づいてトランジスタＭ１Ｂを駆動する。

ハイサイドについてもローサイドと同様に、制御信号に基づいて、ＰＷＭパルスを供給するゲートドライバ１６ｐＨＡ，１６ｐＨＢ，１６ｎＨＡ，１６ｎＨＢを制御する。ハイサイドについては、正相出力端の正相のＰＷＭ出力ＰＷＭ＋を基準にハイサイド側の各素子を駆動する必要があることから、ＰＷＭパルスだけでなく制御信号についても、レベルシフトを行う。

即ち、レベルシフト回路１８ｐは、ＩＮ＿Ａ端子に、デッドタイム生成回路１４ｐからの正相のハイサイドＰＷＭパルスが供給され、ＩＮ＿Ｂ端子に、制御回路２０からの制御信号が供給される。レベルシフト回路１８ｐは、正相のハイサイドＰＷＭパルスを所定のレベルまでレベルシフトした後、ＯＵＴ＿Ａ端子からゲートドライバ１６ｐＨＡを介してトランジスタＭ４Ａのゲートに供給すると共に、セレクタ１９ｐＨのＩＮ２端子に供給する。また、レベルシフト回路１８ｐは、制御信号を所定のレベルまでレベルシフトした後、ＯＵＴ＿Ｂ端子からセレクタ１９ｐＨのＩＮ１端子に供給する。

また、レベルシフト回路１８ｎは、ＩＮ＿Ａ端子に、デッドタイム生成回路１４ｎからの逆相のハイサイドＰＷＭパルスが供給され、ＩＮ＿Ｂ端子に、制御回路２０からの制御信号が供給される。レベルシフト回路１８ｎは、逆相のハイサイドＰＷＭパルスを所定のレベルまでレベルシフトした後、ＯＵＴ＿Ａ端子からゲートドライバ１６ｎＨＡを介してトランジスタＭ２Ａのゲートに供給すると共に、セレクタ１９ｎＨのＩＮ２端子に供給する。また、レベルシフト回路１８ｎは、制御信号を所定のレベルまでレベルシフトした後、ＯＵＴ＿Ｂ端子からセレクタ１９ｎＨのＩＮ１端子に供給する。

セレクタ１９ｐＨ，１９ｎＨは、ＩＮ１端子にＨレベルの制御信号が入力された場合にのみ、ＩＮ２端子に入力されたＰＷＭパルスをＯＵＴ端子からゲートドライバ１６ｐＨＢ又は１６ｎＨＢにそれぞれ出力するようになっている。従って、ハイサイドについては、制御信号がＬレベルの場合には、ゲートドライバ１６ｐＨＡ，１６ｎＨＡのみが動作し、制御信号がＨレベルの場合には、ゲートドライバ１６ｐＨＡ，１６ｐＨＢ，１６ｎＨＡ，１６ｎＨＢの全てが動作する。なお、レベルシフト回路１８ｐをセレクタ１９ｐＨの後段に配置してもよく、レベルシフト回路１８ｎをセレクタ１９ｎＨの後段に配置してもよい。

ゲートドライバ１６ｐＨＡ，１６ｐＨＢ，１６ｎＨＡ，１６ｎＨＢは、それぞれ入力されたＰＷＭパルスに基づく信号をトランジスタＭ４Ａ，Ｍ４Ｂ，Ｍ２Ａ，Ｍ２Ｂのゲートに印加する。こうして、ゲートドライバ１６ｐＨＡは、常時、正相のＰＷＭパルスに基づいてトランジスタＭ４Ａを駆動し、ゲートドライバ１６ｎＨＡは、常時、逆相のＰＷＭパルスに基づいてトランジスタＭ２Ａを駆動する。一方、ゲートドライバ１６ｐＨＢは、制御信号がＨレベルの場合にのみ、正相のＰＷＭパルスに基づいてトランジスタＭ４Ｂを駆動し、ゲートドライバ１６ｎＨＢは、制御信号がＨレベルの場合にのみ、逆相のＰＷＭパルスに基づいてトランジスタＭ２Ｂを駆動する。

電源と基準電位点との間には、直列接続されたトランジスタＭ４Ａのドレイン・ソース路及びトランジスタＭ３Ａのドレイン・ソース路と、直列接続されたトランジスタＭ４Ｂのドレイン・ソース路及びトランジスタＭ３Ｂのドレイン・ソース路とが並列接続されている。トランジスタＭ４ＡのソースとトランジスタＭ３Ａのドレインとの接続点と、トランジスタＭ４ＢのソースとトランジスタＭ３Ｂのドレインとの接続点とは相互に接続されている。

また、電源と基準電位点との間には、直列接続されたトランジスタＭ２Ａのドレイン・ソース路及びトランジスタＭ１Ａのドレイン・ソース路と、直列接続されたトランジスタＭ２Ｂのドレイン・ソース路及びトランジスタＭ１Ｂのドレイン・ソース路とが並列接続されている。トランジスタＭ２ＡのソースとトランジスタＭ１Ａのドレインとの接続点と、トランジスタＭ２ＢのソースとトランジスタＭ１Ｂのドレインとの接続点とは相互に接続されている。

デッドタイム生成回路１４ｐ，１４ｎ以降のトランジスタＭ１Ａ〜Ｍ４Ａ，Ｍ１Ｂ〜Ｍ４Ｂ迄の回路部分によって電力増幅部が構成され、ＰＷＭ変調器及び電力増幅部によって、Ｄ級アンプ部が構成される。トランジスタＭ４Ａ，Ｍ４ＢのソースとトランジスタＭ３Ａ，Ｍ３Ｂのドレインとの接続点はＤ級アンプ部の正相出力端であり、トランジスタＭ２Ａ，Ｍ２ＢのソースとトランジスタＭ１Ａ，Ｍ１Ｂのドレインとの接続点はＤ級アンプ部の逆相出力端である。

正相出力端と逆相出力端に接続されるローパスフィルタを構成するコイルＬｐ及びコンデンサＣｐ、コイルＬｎ及びコンデンサＣｎ、コンデンサＣｏｕｔ及びスピーカ１７の構成は図２と同様である。なお、Ｄ級アンプ部はＩＣ化されることが多く、この場合には、コイルＬｐ，Ｌｎ及びコンデンサＣｐ，Ｃｎ，Ｏｏｕｔは外付け部品として接続される。

制御回路２０は、例えば、音声出力を停止させるミュート状態か否かによって、スモールモードとラージモードとを切換えるための制御信号を発生することができる。また、制御回路２０は、例えば、音声入力、正相出力端に現れるＰＷＭ出力ＰＷＭ＋又は逆相出力端に現れるＰＷＭ出力ＰＷＭ−に基づいてスモールモードとラージモードとを切換えるための制御信号を発生することができる。制御回路２０は、例えば音声入力が与えられて、図示しないメモリに記憶された閾値と比較することで、音声入力のレベルが閾値よりも小さい場合には、スモールモードを設定し、大きい場合にはラージモードを設定するようになっていてもよい。また、制御回路２０は、正相又は逆相のＰＷＭ出力を図示しないメモリに記憶された閾値と比較することで、ＰＷＭ出力レベルが閾値よりも小さい場合には、スモールモードを設定し、大きい場合にはラージモードを設定するようになっていてもよい。例えば、音声入力又はＰＷＭ出力の閾値として実使用域の上限値を設定することで、制御回路２０は、実使用域ではスモールモードを設定し、閾値で定めた実使用域を超える出力レベルの範囲ではラージモードを設定するようになっていてもよい。

なお、制御回路２０は、理想的には、図４の実線の特性と破線の特性との交点の電力（以下、損失一致電力という）以下の出力電力の範囲ではスモールモードを設定し、損失一致電力を超える出力電力範囲ではラージモードを設定するように制御すればよい。設計時において図４の特性を求めることで、損失一致電力を把握することができ、この損失一致電力が得られる入力又は出力レベルについてもある程度推定することが可能であり、閾値として推定した値を設定するようにしてもよい。

図６は図１の制御回路２０の一例を示すブロック図である。実際の使用時において、損失一致電力に対応した入出力レベルを求めることができない場合もある。そこで、図６の例はスモールモードとラージモードとの切換えを後述するクリップ期間であるか否かによって行う例である。図６において、クリップ検出回路３１ｐ，３１ｎ及びオア回路３２によって、図１の制御回路２０が構成される。図６中のＤ級アンプ部３０は、図１のＤ級アンプ部から反転回路１１、スピーカ１７及び制御回路２０を除いた回路部分に相当する。また、図６では正相及び逆相出力端に接続されるローパスフィルタ及びコンデンサは図示を省略している。

クリップ検出回路３１ｐには、音声入力及びＤ級アンプ部３０の正相出力端に現れる信号が与えられる。また、クリップ検出回路３１ｎには、反転音声入力及びＤ級アンプ部３０の逆相出力端に現れる信号が与えられる。

図７は過変調状態における音声入力及びＰＷＭ出力ＰＷＭ＋，ＰＷＭ−と制御信号との関係を示す説明図である。実使用域では、図３に示すように、キャリアである三角波のレベルに対して音声入力のレベルが小さくなるように設計されている。これにより、比較器１３ｐ，１３ｎからのＰＷＭパルスは、デューティ比は変化しても周波数は一定となる。ところが、三角波のレベルに対して音声入力のレベルが大きくなる過変調状態になることがある。そうすると、ＰＷＭパルスは所定のハイレベル又はローレベルに固定され、出力トランジスタＭ１Ａ〜Ｍ４Ａ，Ｍ１Ｂ〜Ｍ４Ｂはスイッチングしない状態となる。この場合には、図７に示すように、ＰＷＭ出力ＰＷＭ＋，ＰＷＭ−は、電源又はグラウンドレベル（以下、これらをクリップレベルという）に固定されてしまう。

音声入力がｓｉｎ波形であるものとすると、過変調状態では、ＰＷＭ出力はクリップレベルに固定されるが、出力電力は出力波形が方形波となるまで増加する。図２における出力トランジスタＭ１〜Ｍ４として比較的小さいトランジスタサイズを用いた場合には、過変調状態では上記（２）式のゲート駆動損失ＰGATEに比べて上記（１）式の導通損失ＰCONDが大きく、図４に示すように、電力損失は、出力電力の増加と共に増加する。これに対し、出力トランジスタＭ１〜Ｍ４として比較的大きいトランジスタサイズを用いた場合には、過変調状態では、上記（１）式の導通損失ＰCONDに比べて上記（２）式のゲート駆動損失ＰGATEが大きくなる。過変調状態では、出力トランジスタＭ１〜Ｍ４がスイッチングしないので、電力損失は出力電力の増加と共に減少する。即ち、トランジスタサイズが大きい場合には、出力レベルがクリップレベルに固定されるタイミング以降は、電力損失はピーク値から減少する。

従って、過変調状態となってＰＷＭ出力がクリップレベルに固定される期間（以下、クリップ期間という）は、図４の破線に示す特性が極大となる電力以上の出力電力が得られる期間であり、出力トランジスタとしてトランジスタサイズをより大きくした方が損失を低減させることができる。

クリップ検出回路３１ｐ，３１ｎは、音声入力が過変調状態となる入力レベル以上である場合にのみクリップ期間であることを示すＨレベルのクリップ検出信号を出力するようになっている。また、クリップ検出回路３１ｐ，３１ｎは、ＰＷＭ出力がクリップしていること、即ち、スイッチングされていないことを検出した場合にのみクリップ期間であることを示すＨレベルのクリップ検出信号を出力するようになっていてもよい。クリップ検出回路３１ｐ，３１ｎからのクリップ検出信号はオア回路３２に与えられてオア演算され、制御信号として出力される。図７に示すように、オア回路３２は、過変調状態の場合にＨレベル、それ以外の場合にＬレベルとなるクリップ検出信号を制御信号として出力する。

なお、クリップ検出回路３１ｐ，３１ｎは、所定期間連続してクリップレベルを維持した場合に、Ｈレベルのクリップ検出信号を出力するようになっていてもよい。

次に、このように構成された実施の形態の動作について図８及び図９を参照して説明する。図８は横軸に出力電力をとり縦軸に電力損失をとってトランジスタサイズと損失との関係について図４と同一の特性を示すグラフであり、図９は横軸に出力電力をとり縦軸に効率をとってトランジスタサイズと効率との関係について図５と同一の特性を示すグラフである。

制御回路２０として図６のクリップ検出回路３１ｐ，３１ｎを採用した場合の例について説明する。いま、音声入力が過変調状態ではないものとする。この場合には、クリップ検出回路３１ｐ，３１ｎは、音声入力の入力レベルやＰＷＭ出力がクリップされていないこと等を検出して、Ｌレベルのクリップ検出信号を出力する。オア回路３２は、Ｌレベルのクリップ検出信号を制御信号として出力する。

音声入力は比較器１３ｐに与えると共に、反転回路１１によって反転された後比較器１３ｎに与えられる。比較器１３ｐ，１３ｎは、三角波キャリアと入力された音声信号との比較によって、それぞれ正相のＰＷＭパルスと逆相のＰＷＭパルスとを出力する。

デッドタイム生成回路１４ｐは、正相のＰＷＭパルスにデッドタイムを付加し、ローサイド及びハイサイドのＰＷＭパルスを出力する。また、デッドタイム生成回路１４ｎは、逆相のＰＷＭパルスにデッドタイムを付加し、ローサイド及びハイサイドのＰＷＭパルスを出力する。

デッドタイム生成回路１４ｐからの正相のローサイドＰＷＭパルスは、ゲートドライバ１６ｐＬＡ及びセレクタ１９ｐＬのＩＮ２端子に供給される。また、デッドタイム生成回路１４ｐからの正相のハイサイドＰＷＭパルスは、レベルシフト回路１８ｐによって所定のレベルにレベルシフトされた後、ゲートドライバ１６ｐＨＡ及びセレクタ１９ｐＨのＩＮ２端子に供給される。

デッドタイム生成回路１４ｎからの逆相のローサイドＰＷＭパルスは、ゲートドライバ１６ｎＬＡ及びセレクタ１９ｎＬのＩＮ２端子に供給される。また、デッドタイム生成回路１４ｎからの逆相のハイサイドＰＷＭパルスは、レベルシフト回路１８ｎによって所定のレベルにレベルシフトされた後、ゲートドライバ１６ｎＨＡ及びセレクタ１９ｎＨのＩＮ２端子に供給される。

過変調状態でない場合には、制御信号がＬレベルであるので、セレクタ１９ｐＨ，１９ｐＬ，１９ｎＨ，１９ｎＬは、いずれもＩＮ２端子の入力を出力しない。従って、この場合には、ゲートドライバ１６ｐＨＡ，１６ｐＬＡ，１６ｎＨＡ，１６ｎＬＡのみが動作して、トランジスタＭ４Ａを正相のハイサイドＰＷＭパルスで駆動し、トランジスタＭ３Ａを正相のローサイドＰＷＭパルスで駆動し、トランジスタＭ２Ａを逆相のハイサイドＰＷＭパルスで駆動し、トランジスタＭ１Ａを逆相のローサイドＰＷＭパルスで駆動する。これにより、正相出力端には、正相のＰＷＭパルスが増幅されてＰＷＭ出力ＰＷＭ＋が現れ、逆相出力端には、逆相のＰＷＭパルスが増幅されてＰＷＭ出力ＰＷＭ−が現れる。

正相のＰＷＭパルスが所定のレベル以上である場合には、トランジスタＭ４Ａ，Ｍ１Ａがオンとなって、正相出力端からスピーカ１７を介して逆相出力端に電流が流れる。また、正相のＰＷＭパルスが所定のレベルよりも小さい場合には、トランジスタＭ２Ａ，Ｍ３Ａがオンとなって、逆相出力端からスピーカ１７を介して正相出力端に電流が流れる。正相のＰＷＭ出力ＰＷＭ＋と逆相のＰＷＭ出力ＰＷＭ−からローパスフィルタによってキャリア成分が除去され、コンデンサＣｏｕｔの両端に現れる音声信号によってスピーカ１７が駆動される。スピーカ１７は音声入力信号に基づく音声信号を出力する。。

過変調状態でない場合には、第１トランジスタ群ＭＡのみが動作するので、トランジスタＭ１Ａ〜Ｍ４Ａを図４の実線に対応するトランジスタサイズで構成した場合には、図４の実線に示す特性が得られる。図８ではこの特性を太線にて示してある。

次に、音声入力のレベルが大きくなって、過変調状態になるものとする。そうすると、比較器１３ｐ，１３ｎからのＰＷＭパルスは所定レベルにクリップされ、その結果、第１トランジスタ群ＭＡのスイッチングが停止する。これにより、ＰＷＭ出力がクリップレベルとなるクリップ期間となる。

クリップ検出回路３１ｐ，３１ｎは、音声入力の入力レベルやＰＷＭ出力がクリップされている等を検出して、Ｈレベルのクリップ検出信号を出力する。オア回路３２は、Ｈレベルのクリップ検出信号を制御信号として出力する。そうすると、セレクタ１９ｐＨ，１９ｐＬ，１９ｎＨ，１９ｎＬは、それぞれＩＮ２端子の入力をＯＵＴ端子からゲートドライバ１６ｐＨＢ，１６ｐＬＢ，１６ｎＨＢ，１６ｎＬＢに出力する。従って、この場合には、ゲートドライバ１６ｐＨＡ，１６ｐＬＡ，１６ｎＨＡ，１６ｎＬＡだけでなく、ゲートドライバ１６ｐＨＢ，１６ｐＬＢ，１６ｎＨＢ，１６ｎＬＢも動作する。

即ち、この場合には、トランジスタＭ４Ａ，Ｍ４Ｂが正相のハイサイドＰＷＭパルスで駆動され、トランジスタＭ３Ａ，Ｍ３Ｂが正相のローサイドＰＷＭパルスで駆動され、トランジスタＭ２Ａ，Ｍ２Ｂが逆相のハイサイドＰＷＭパルスで駆動され、トランジスタＭ１Ａ，Ｍ１Ｂが逆相のローサイドＰＷＭパルスで駆動される。これにより、正相出力端には、ハイサイド用のトランジスタＭ４Ａ，Ｍ４Ｂ及びローサイド用のトランジスタＭ３Ａ，Ｍ３Ｂによって、正相のＰＷＭパルスが増幅されてＰＷＭ出力ＰＷＭ＋が現れる。また、逆相出力端には、ハイサイド用のトランジスタＭ２Ａ，Ｍ２Ｂ及びローサイド用のトランジスタＭ１Ａ，Ｍ１Ｂによって、逆相のＰＷＭパルスが増幅されてＰＷＭ出力ＰＷＭ−が現れる。

トランジスタＭ４Ａ，Ｍ４Ｂ〜トランジスタＭ１Ａ，Ｍ１Ｂは、それぞれ並列接続されて動作しており、トランジスタＭ４Ａ，Ｍ４Ｂのゲート幅の和のトランジスタ、トランジスタＭ３Ａ，Ｍ３Ｂのゲート幅の和のトランジスタ、トランジスタＭ２Ａ，Ｍ２Ｂのゲート幅の和のトランジスタ、トランジスタＭ１Ａ，Ｍ１Ｂのゲート幅の和のトランジスタによって、ＰＷＭ出力が得られていることと等価である。従って、トランジスタＭ４Ａ，Ｍ４Ｂ〜トランジスタＭ１Ａ，Ｍ１Ｂの組み合わせによるトランジスタを図４の破線に対応するトランジスタサイズで構成した場合には、クリップ期間には、図４の破線に示す特性が得られる。図８ではこの特性を太線にて示してある。

図８の太線に示すように、殆どの実使用領域及びクリップ期間において、本実施の形態におけるＤ級アンプは、比較的小さい損失で動作している。また、図９の太線に示すように、殆どの実使用領域及びクリップ期間において、本実施の形態におけるＤ級アンプは、比較的高い効率で動作している。

このように本実施の形態においては、出力電力が比較的低い実使用領域では、比較的小さいトランジスタサイズの出力トランジスタにより損失が小さい増幅が可能であると共に、過変調状態等のように出力電力が比較的高い領域では、比較的大きいトランジスタサイズの出力トランジスタにより損失の増加を抑制した増幅が可能である。即ち、本実施の形態においては、音声入力のレベルが実使用域から最大出力電圧に対応する使用域までの各領域において、出力トランジスタの導通損失及びゲート駆動損失を抑制して、低損失、高効率での駆動が可能である。これにより、出力トランジスタのスイッチング周波数が比較的高い場合でも、ゲート駆動損失の増大を抑制して、高効率での駆動が可能となる。

なお、上記実施の形態においては、各２つの第１トランジスタ群ＭＡ及び第２トランジスタ群ＭＢの一方をスモールモードにおいて駆動し、ラージモードにおいて両方を駆動することで、トランジスタサイズを切換えた。更に、第１トランジスタ群ＭＡの各トランジスタをスモールモード用のトランジスタサイズで構成し、第２トランジスタ群ＭＢの各トランジスタをラージモード用のトランジスタサイズで構成して、スモールモードとラージモードとでトランジスタ群を切換えて駆動するようにしてもよい。
（第２の実施の形態）
図１０は本発明の第２の実施の形態を示す回路図である。図１０においては図面の簡略化のために、図１の反転回路１１、キャリア発生回路１２及び２つの比較器１３ｐ，１３ｎをＰＷＭ変調器５０によって示し、ＰＷＭ変調器５０の後段については、正相側の構成のみを示している。なお、デッドタイム生成回路１４ｎ以降の逆相側の構成は、デッドタイム生成回路１４ｐ以降の正相側の構成と同様であり、図示及び説明を省略する。

第１の実施の形態においては、正相のハイサイド及びローサイド用、逆相のハイサイド及びローサイド用の４つの出力トランジスタを、それぞれ２つのトランジスタを並列に用いることでトランジスタサイズを２通りに変化させた場合と同様の特性を得た。これに対し、本実施の形態においては、正相のハイサイド及びローサイド用、逆相のハイサイド及びローサイド用の４つの出力トランジスタを、それぞれ３つのトランジスタを並列に用いることでトランジスタサイズを３通りに変化させた場合と同様の特性を得るものである。

電源と基準電位点との間には、直列接続されたトランジスタＭ４Ａのドレイン・ソース路及びトランジスタＭ３Ａのドレイン・ソース路と、直列接続されたトランジスタＭ４Ｂのドレイン・ソース路及びトランジスタＭ３Ｂのドレイン・ソース路と、直列接続されたトランジスタＭ４Ｃのドレイン・ソース路及びトランジスタＭ３Ｃのドレイン・ソース路とが並列接続されている。トランジスタＭ４ＡのソースとトランジスタＭ３Ａのドレインとの接続点と、トランジスタＭ４ＢのソースとトランジスタＭ３Ｂのドレインとの接続点と、トランジスタＭ４ＣのソースとトランジスタＭ３Ｃのドレインとの接続点とは相互に接続されている。この接続点がＤ級アンプ部の正相出力端となる。

なお、図１０では図示しないが、逆相側においても出力トランジスタＭ４Ａ〜Ｍ４Ｃ，Ｍ３Ａ〜Ｍ３Ｃと同一構成の出力トランジスタＭ２Ａ〜Ｍ２Ｃ，Ｍ１Ａ〜Ｍ１Ｃが設けられている。逆相側においては、トランジスタＭ２ＡのソースとトランジスタＭ１Ａのドレインとの接続点と、トランジスタＭ２ＢのソースとトランジスタＭ１Ｂのドレインとの接続点と、トランジスタＭ２ＣのソースとトランジスタＭ１Ｃのドレインとの接続点とは相互に接続されており、この接続点がＤ級アンプ部の逆相出力端となる。

デッドタイム生成回路１４ｐは、正相のＰＷＭパルスにデッドタイムを設けて、正相のハイサイドＰＷＭパルス及びローサイドＰＷＭパルスを出力する。デッドタイム生成回路１４ｐからのローサイドＰＷＭパルスは、ゲートドライバ４２ｐＬＡを介してトランジスタＭ３Ａのゲートに供給されると共に、セレクタ４１ｐＬのＩＮ２端子に供給される。セレクタ４１ｐＬのＩＮ１端子には、制御回路２０からの制御信号が供給されるようになっている。

また、デッドタイム生成回路１４ｐは、正相のＰＷＭパルスにデッドタイムを設けて、正相のハイサイドＰＷＭパルスをレベルシフト回路４０ｐのＩＮ＿Ａ端子に供給する。レベルシフト回路４０ｐのＩＮ＿Ｂ端子には、制御回路２０からの制御信号が供給される。

レベルシフト回路４０ｐは、正相のハイサイドＰＷＭパルスを所定のレベルまでレベルシフトした後、ＯＵＴ＿Ａ端子からゲートドライバ４２ｐＨＡを介してトランジスタＭ４Ａのゲートに供給すると共に、セレクタ４１ｐＨのＩＮ２端子に供給する。また、レベルシフト回路４０ｐは、制御信号を所定のレベルまでレベルシフトした後、ＯＵＴ＿Ｂ端子からセレクタ４１ｐＨのＩＮ１端子に供給する。

制御回路２０は、トランジスタＭ１Ａ〜Ｍ４Ａ（以下、第１トランジスタ群ＭＡという）のみを動作させる動作モード（以下、最小モードという）を設定するか、第１トランジスタ群ＭＡとトランジスタＭ１Ｂ〜Ｍ４Ｂ（以下、第２トランジスタ群ＭＢという）とを動作させる動作モード（以下、中間モードという）を設定するか、又は、第１トランジスタ群ＭＡ、第２トランジスタ群ＭＢ及びトランジスタＭ１Ｃ〜Ｍ４Ｃ（以下、第３トランジスタ群ＭＣという）を動作させる動作モード（以下、最大モードという）を設定する。制御回路２０は、最小モード、中間モード又は最大モードを設定するための制御信号を出力する。

セレクタ４１ｐＨ，４１ｐＬは、ＩＮ１端子に最小モードを指定する制御信号が入力された場合にはＯＵＴ１端子及びＯＵＴ２端子からＰＷＭパルスを出力せず、ＩＮ１端子に中間モードを指定する制御信号が入力された場合にはＩＮ２端子に入力されたＰＷＭパルスをＯＵＴ１端子から出力し、ＩＮ１端子に最大モードを指定する制御信号が入力された場合にはＩＮ２端子に入力されたＰＷＭパルスをＯＵＴ１端子及びＯＵＴ２端子から出力する。セレクタ４１ｐＨのＯＵＴ１端子からのＰＷＭパルスはゲートドライバ４２ｐＨＢに与えられ、ＯＵＴ２端子からのＰＷＭパルスはゲートドライバ４２ｐＨＣに与えられる。セレクタ４１ｐＬのＯＵＴ１端子からのＰＷＭパルスはゲートドライバ４２ｐＬＢに与えられ、ＯＵＴ２端子からのＰＷＭパルスはゲートドライバ４２ｐＬＣに与えられる。

従って、正相側については、制御信号が最小モードを指定する場合には、ゲートドライバ４２ｐＨＡ，４２ｐＬＡのみが動作し、制御信号が中間モードを指定する場合には、ゲートドライバ４２ｐＨＡ，４２ｐＨＢ，４２ｐＬＡ，４２ｐＬＢが動作し、制御信号が最大モードを指定する場合には、ゲートドライバ４２ｐＨＡ，４２ｐＨＢ，４２ｐＨＣ，４２ｐＬＡ，４２ｐＬＢ，４２ｐＬＣの全てが動作する。ゲートドライバ４２ｐＨＡ〜４２ｐＨＣ，４２ｐＬＡ〜４２ｐＬＣは、それぞれ入力されたＰＷＭパルスに基づく信号をトランジスタＭ４Ａ〜Ｍ４Ｃ，Ｍ３Ａ〜Ｍ３Ｃのゲートに印加する。

逆相側の構成は、正相側と同様である。

次に、このように構成された実施の形態の動作について図１１乃至図１４を参照して説明する。図１１は第２の実施の形態において採用される制御回路２０の具体的な構成の一例を示すブロック図である。なお、逆相側の動作については、正相側と同様であるので説明を省略する。
（無入力時に対応）
本実施の形態における制御回路２０は、最小モード、中間モード及び最大モードを指定するための例えば２ビットの制御信号を発生する。例えば、制御回路２０として、図６のクリップ検出回路３１ｐ，３１ｎを採用すると共に図１１に示すデジタルゼロ検出回路４６を採用するものとする。この場合には、中間モード及び最大モードが第１の実施の形態におけるスモールモード及びラージモードに対応し、最小モードが無入力時に対応する。

図１１において、デジタル音声信号は、デジタルアナログ変換器（ＤＡＣ）４５に入力される。ＤＡＣ４５は入力されたデジタル音声信号をアナログ信号に変換して、比較器１３ｐ及び反転回路１１（図１参照）に出力する。ＤＡＣ４５の出力はデジタルゼロ検出回路４６にも与えられる。デジタルゼロ検出回路４６は、ＤＡＣ４５の出力から無入力状態を検出する。例えば、デジタルゼロ検出回路４６は、ＤＡＣ４５の出力が所定期間連続的に０データである場合に無入力状態であるものと判定してゼロ入力検出信号を出力する。

図６のオア回路３２からのクリップ検出信号及びデジタルゼロ検出回路４６からのゼロ入力検出信号は、制御信号としてレベルシフト回路４０ｐ及びセレクタ４１ｐＨ，４１ｐＬに与えられる。なお、この場合には、無入力状態を示すゼロ入力検出信号によって最小モードが設定され、無入力状態でなく過変調状態でもない音声入力を示すクリップ検出信号によって中間モードが設定され、過変調状態の音声入力を示すクリップ検出信号によって最大モードが設定される。

この例では、第１トランジスタ群ＭＡ及び第２トランジスタ群ＭＢを動作させた場合に図４の実線の特性が得られ、第１トランジスタ群ＭＡ、第２トランジスタ群ＭＢ及び第３トランジスタ群ＭＣを動作させた場合に図４の破線の特性が得られるように、第１トランジスタ群ＭＡ、第２トランジスタ群ＭＢ及び第３トランジスタ群ＭＣの各トランジスタサイズ（ゲート幅）が設定されているものとする。

この例では、無入力状態でなければ、第１の実施の形態と同様の動作が行われる。即ち、クリップ期間を除く期間に対応する音声入力では、ゼロ入力検出信号及びクリップ検出信号によって、セレクタ４１ｐＨ，４１ｐＬは、入力されたＰＷＭパルスをＯＵＴ１端子からゲートドライバ４２ｐＨＢ，４２ｐＬＢにそれぞれ出力する。これにより、第１トランジスタ群ＭＡ及び第２トランジスタ群ＭＢが動作して、図４の実線の特性が得られる。

また、クリップ期間に対応する音声入力では、ゼロ入力検出信号及びクリップ検出信号によって、セレクタ４１ｐＨ，４１ｐＬは、入力されたＰＷＭパルスをＯＵＴ１端子からゲートドライバ４２ｐＨＢ，４２ｐＬＢにそれぞれ出力すると共に、入力されたＰＷＭパルスをＯＵＴ２端子からゲートドライバ４２ｐＨＣ，４２ｐＬＣにそれぞれ出力する。これにより、第１トランジスタ群ＭＡ、第２トランジスタ群ＭＢ及び第３トランジスタ群ＭＣが動作して、図４の破線の特性が得られる。

ここで、音声入力が入力されない無入力状態になるものとする。デジタルゼロ検出回路４６は、ＤＡＣ４５の出力から無入力状態を検出すると、無入力状態であることを示すゼロ入力検出信号を出力する。これにより、セレクタ４１ｐＨ，４１ｐＬは、入力されたＰＷＭパルスを出力しない。これにより、第１トランジスタ群ＭＡのみが動作する。従って、無入力時における損失を一層低減することが可能である。
（最適化した場合）
次に、制御信号を最適化した例について図１２乃至図１６を参照して説明する。図１２は第２の実施の形態において採用される制御回路２０の他の具体的な構成例を示すブロック図である。図１３は横軸に出力電力をとり縦軸に電力損失をとってトランジスタサイズと損失との関係を示すグラフであり、図１４は横軸に出力電力をとり縦軸に効率をとってトランジスタサイズと効率との関係を示すグラフである。図１３及び図１４は、実線によって図４の実線と同一の特性を示し、破線によって図４の破線と同一の特性を示し、一点鎖線によって図４の実線の特性が得られるトランジスタサイズよりも小さいトランジスタサイズの出力トランジスタを採用した場合の特性を示している。また、図１５及び図１６はそれぞれ図１３及び図１４の特性を示すと共に、本実施の形態の特性を太線にて示したグラフである。

本実施の形態においては、第１トランジスタ群ＭＡの各トランジスタサイズ（ゲート幅）は十分に小さく、第１トランジスタ群ＭＡのみを動作させた場合に図１３及び図１４の一点鎖線の特性が得られるものとする。また、第１トランジスタ群ＭＡ及び第２トランジスタ群ＭＢを動作させた場合には、図１３及び図１４の実線の特性が得られるものとし、第１トランジスタ群ＭＡ、第２トランジスタ群ＭＢ及び第３トランジスタ群ＭＣを動作させた場合には、図１３及び図１４の破線の特性が得られるものとする。なお、図１３の一点鎖線の特性と実線の特性との交点の電力を第１損失一致電力とし、図１３の実線の特性と破線の特性との交点の電力を第２損失一致電力とする。

制御回路２０として、図１２に示す閾値レベル判定回路４７を採用する。図１２において、アナログの音声入力は、閾値レベル判定回路４７に与えられる。閾値レベル判定回路４７は、第１及び第２損失一致電力に対応した入力レベルの第１閾値及び第２閾値を記憶する図示しないメモリを備えている。閾値レベル判定回路４７は、入力された音声入力と第１及び第２閾値とを比較して、音声入力レベルが第１閾値以下であるか、第１閾値よりも大きく第２閾値以下であるか、第２閾値を超えたかを示す２ビットの制御信号を出力する。

この制御信号がレベルシフト回路４０ｐ及びセレクタ４１ｐＨ，４１ｐＬに与えられる。なお、この場合には、第１損失一致電力に対応した第１閾値以下の音声入力を示す制御信号によって最小モードが設定され、第１損失一致電力に対応した第１閾値よりも大きく第２損失一致電力に対応した第２閾値以下の音声入力を示す制御信号によって中間モードが設定され、第２損失一致電力に対応した第２閾値を超える音声入力を示す制御信号によって最大モードが設定される。

いま、第１損失一致電力に対応した第１閾値以下の音声入力が入力されるものとする。この場合には、閾値レベル判定回路４７は、音声入力の入力レベルが第１閾値以下であることを検出して、最小モードを指定するための制御信号を出力する。この制御信号は、レベルシフト回路４０ｐ及びセレクタ４１ｐＨ，４１ｐＬに与えられる。セレクタ４１ｐＨ，４１ｐＬは、最小モードが指定されたので、ＩＮ２端子の入力を出力しない。従って、この場合には、ゲートドライバ４２ｐＨＡ，４２ｐＬＡのみが動作して、トランジスタＭ４Ａを正相のハイサイドＰＷＭパルスで駆動し、トランジスタＭ３Ａを正相のローサイドＰＷＭパルスで駆動し、図示を省略している逆相のトランジスタＭ２Ａを逆相のハイサイドＰＷＭパルスで駆動し、トランジスタＭ１Ａを逆相のローサイドＰＷＭパルスで駆動する。

従って、この場合には、第１トランジスタ群ＭＡのみが動作するので、図１３の一点鎖線に示す特性が得られる。図１５ではこの特性を太線にて示してある。

次に、音声入力のレベルが大きくなって、第１損失一致電力に対応した第１閾値よりも大きく第２損失一致電力に対応した第２閾値以下の音声入力が入力されるものとする。そうすると、閾値レベル判定回路４７は、音声入力の入力レベルが第１閾値を超え第２閾値以下であることを検出して、中間モードを指定するための制御信号を出力する。これにより、セレクタ４１ｐＨ，４１ｐＬは、ＩＮ２端子に入力されたＰＷＭパルスをゲートドライバ４２ｐＨＢ，４２ｐＬＢにそれぞれ出力する。従って、この場合には、ゲートドライバ４２ｐＨＡ，４２ｐＬＡだけでなく、ゲートドライバ４２ｐＨＢ，４２ｐＬＢも動作する。これにより、トランジスタＭ４Ａ，Ｍ４Ｂは正相のハイサイドＰＷＭパルスで駆動され、トランジスタＭ３Ａ，Ｍ３Ｂは正相のローサイドＰＷＭパルスで駆動され、図示を省略している逆相のトランジスタＭ２Ａ，Ｍ２Ｂは逆相のハイサイドＰＷＭパルスで駆動され、トランジスタＭ１Ａ，Ｍ１Ｂは逆相のローサイドＰＷＭパルスで駆動される。

従って、この場合には、第１トランジスタ群ＭＡ及び第２トランジスタ群ＭＢが動作するので、図１３の実線に示す特性が得られる。図１５ではこの特性を太線にて示してある。

次に、音声入力のレベルが更に大きくなって、第２損失一致電力に対応した第２閾値よりも大きい音声入力が入力されるものとする。そうすると、閾値レベル判定回路４７は、音声入力の入力レベルが第２閾値を超えたことを検出して、最大モードを指定するための制御信号を出力する。これにより、セレクタ４１ｐＨ，４１ｐＬは、ＩＮ２端子に入力されたＰＷＭパルスをゲートドライバ４２ｐＨＢ，４２ｐＬＢ，４２ｐＨＣ，４２ｐＬＣにそれぞれ出力する。従って、この場合には、全てのゲートドライバ４２ｐＨＡ，４２ｐＬＡ〜４２ｐＨＣ，４２ｐＬＣが動作する。これにより、トランジスタＭ４Ａ，Ｍ４Ｂ，Ｍ４Ｃは正相のハイサイドＰＷＭパルスで駆動され、トランジスタＭ３Ａ，Ｍ３Ｂ，Ｍ３Ｃは正相のローサイドＰＷＭパルスで駆動され、図示を省略している逆相のトランジスタＭ２Ａ，Ｍ２Ｂ，Ｍ２Ｃは逆相のハイサイドＰＷＭパルスで駆動され、トランジスタＭ１Ａ，Ｍ１Ｂ，Ｍ１Ｃは逆相のローサイドＰＷＭパルスで駆動される。

従って、この場合には、全てのトランジスタＭ１Ａ〜Ｍ４Ａ〜トランジスタＭ１Ｃ〜Ｍ４Ｃが動作するので、図１３の破線に示す特性が得られる。図１５ではこの特性を太線にて示してある。

図１５の太線に示すように、実使用領域及びクリップ期間を含む全期間において、本実施の形態におけるＤ級アンプは、比較的小さい損失で動作している。また、図１６の太線に示すように、実使用領域及びクリップ期間を含む全期間において、本実施の形態におけるＤ級アンプは、比較的高い効率で動作している。

このように本実施の形態においては、第１の実施の形態と同様の効果が得られると共に、出力トランジスタのトランジスタサイズを３通りに変化させることができるので、より確実に損失を抑制して高効率での駆動を可能にすることができる。
（第３の実施の形態）
図１７は本発明の第３の実施の形態を示す回路図である。図１７は図面の簡略化のために、図１０のデッドタイム生成回路１４ｐ、レベルシフト回路４０ｐ及びセレクタ４１ｐＨ，４１ｐＬと同様の構成をドライバ回路５２によって示したものである。セレクタ４１ｐＨ，４１ｐＬがＯＵＴ１，ＯＵＴ２端子からＰＷＭパルスを出力したのに対し、ドライバ回路５２は、ｍ系統の出力端子からＰＷＭパルスを出力可能である。

第２の実施の形態においては、各出力トランジスタを並列接続された３個のトランジスタによって構成し、駆動するトランジスタの並列接続数を制御することで、トランジスタのゲート幅を変更可能にした。これに対し、本実施の形態においては、各出力トランジスタを並列接続されたｍ個のトランジスタによって構成して、駆動するトランジスタの並列接続数を制御することで、トランジスタサイズを細かく制御して、確実な損失の抑制を可能にするものである。

電源と基準電位点との間には、出力トランジスタＭ４１のドレイン・ソース路及びトランジスタＭ３１のドレイン・ソース路が直列接続されている。出力トランジスタＭ４１のドレイン・ソース路には、（ｍ−１）個の出力トランジスタＭ４２〜Ｍ４ｍのドレイン・ソース路が並列接続されており、出力トランジスタＭ３１のドレイン・ソース路には、（ｍ−１）個の出力トランジスタＭ３２〜Ｍ３ｍのドレイン・ソース路が並列接続されている。トランジスタＭ４１〜Ｍ４ｍのソースとトランジスタＭ３１〜Ｍ３ｍのドレインとは共通接続されて、正相出力端を構成する。

電源と基準電位点との間には、出力トランジスタＭ２１のドレイン・ソース路及びトランジスタＭ１１のドレイン・ソース路が直列接続されている。出力トランジスタＭ２１のドレイン・ソース路には、（ｍ−１）個の出力トランジスタＭ２２〜Ｍ２ｍのドレイン・ソース路が並列接続されており、出力トランジスタＭ１１のドレイン・ソース路には、（ｍ−１）個の出力トランジスタＭ１２〜Ｍ１ｍのドレイン・ソース路が並列接続されている。トランジスタＭ２１〜Ｍ２ｍのソースとトランジスタＭ１１〜Ｍ１ｍのドレインとは共通接続されて、逆相出力端を構成する。

本実施の形態においては、トランジスタＭ４ｓ〜Ｍ１ｓ（ｓ＝１〜ｍ）によるトランジスタ群をトランジスタ群ＭＭｓというものとする。トランジスタ群ＭＭｓの各出力トランジスタのゲート幅を適宜設定し、駆動するトランジスタ群ＭＭｓを適宜変更することにより、トランジスタサイズを細かく制御することが可能である。

本実施の形態においては、図１０の制御回路２０に代えて、電流センス回路５４及び出力端子選択回路５１が採用される。電流センス回路５４は、正相出力端と逆相出力端に流れる電流を検出して、検出結果（出力電流情報）を出力端子選択回路５１に供給するようになっている。出力端子選択回路５１は、電流センス回路５４が検出した電流によって出力電力を算出し、図示しないメモリに記憶された第１〜第（ｍ−１）損失一致電力に対応した第１〜第（ｍ−１）閾値と比較することで、電力損失が最も小さくなるトランジスタサイズとなるように、トランジスタ群ＭＭ１〜トランジスタ群ＭＭｍの駆動をそれぞれ制御するためのｍ個の制御信号を発生するようになっている。出力端子選択回路５１は、ｍ個の制御信号をそれぞれＤｒｉｖｅ＿１〜Ｄｒｉｖｅ＿ｍ端子からドライバ回路５２に出力するようになっている。

ドライバ回路５２は、Ｄｒｉｖｅ＿１〜Ｄｒｉｖｅ＿ｍ端子から出力されたｍ個の制御信号に基づいて、それぞれゲートドライバ５３ｎＬ１，５３ｎＨ１，５３ｐＬ１，５３ｐＨ１〜ゲートドライバ５３ｎＬｍ，５３ｎＨｍ，５３ｐＬｍ，５３ｐＨｍを駆動する。ゲートドライバ５３ｎＬ１，５３ｎＨ１，５３ｐＬ１，５３ｐＨ１〜ゲートドライバ５３ｎＬｍ，５３ｎＨｍ，５３ｐＬｍ，５３ｐＨｍは、入力されたＰＷＭパルスをそれぞれトランジスタＭ１１，Ｍ２１，Ｍ３１，Ｍ４１〜ゲートドライバＭ１ｍ，Ｍ２ｍ，Ｍ３ｍ，Ｍ４ｍのゲートに与えて駆動する。

このように構成された実施の形態においては、電流センス回路５４は、正相出力端及び逆相出力端に流れる出力電流を検出する。出力端子選択回路５１は、この検出結果によって出力電力を算出する。上述したように、出力トランジスタのトランジスタサイズの相違によって、出力電力と電力損失との特性は変化する。その結果、トランジスタサイズが異なる２つの特性は、図４に示すように、損失が一致する損失一致電力で特性曲線が交差し、トランジスタサイズがｍ個に変化する場合には、図１３に示すように、隣接するトランジスタサイズ同士で損失が一致する（ｍ−１）個の損失一致電力を有する。

出力端子選択回路５１は、図示しないメモリに格納された第１乃至第（ｍ−１）損失一致電力に対応した第１〜第（ｍ−１）閾値と算出した出力電力とを比較することで、駆動するトランジスタ群を決定する制御信号を発生する。出力端子選択回路５１は、第２の実施の形態と同様に、電力損失が最も小さくなるように、制御信号を発生する。

ドライバ回路５２は、制御信号に基づいて、ゲートドライバ５３ｎＬ１，５３ｎＨ１，５３ｐＬ１，５３ｐＨ１〜ゲートドライバ５３ｎＬｍ，５３ｎＨｍ，５３ｐＬｍ，５３ｐＨｍを駆動して、入力されたＰＷＭパルスをトランジスタＭ１１，Ｍ２１，Ｍ３１，Ｍ４１〜ゲートドライバＭ１ｍ，Ｍ２ｍ，Ｍ３ｍ，Ｍ４ｍのゲートに与える。これにより、損失が最も小さくなるようにトランジスタ群ＭＭ１〜ＭＭｍが選択的に駆動される。

このように本実施の形態においては、第１及び第２の実施の形態と同様の効果が得られると共に、出力トランジスタのトランジスタサイズをきめ細かに制御することで、電力損失を細かく制御することができる。

なお、上記各実施の形態においては、複数のトランジスタ群のうち駆動するトランジスタ群を増加又は減少させることで損失特性を変更する例を示したが、複数のトランジスタ群のうち駆動するトランジスタ群を切換えて損失特性を変更するようにしてもよい。この場合には、例えば、３つのトランジスタ群により出力トランジスタを構成した場合には、全てのトランジスタ群を駆動しない状態を含めると、最大で８通りのトランジスタサイズの切換えが可能である。

また、上記各実施の形態においては、Ｄ級アンプを差動回路によって構成した例を示したが、シングルエンド型でも同様に構成することができることは明らかである。

また、上記各実施の形態においては、Ｄ級アンプのハイサイドのトランジスタをＮチャネル型で構成した例を示したが、Ｐチャネル型でも同様に構成することができることは明らかである。

なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１１…反転回路、１２…キャリア発生回路、１３ｐ，１３ｎ…比較器、１４ｐ，１４ｎ…デッドタイム生成回路、１８ｐ，１８ｎ…レベルシフト回路、１９ｐＨ，１９ｐＬ，１９ｎＨ，１９ｎＬ…セレクタ、１６ｐＨＢ，１６ｐＨＡ，１６ｐＬＢ，１６ｐＬＡ，１６ｎＨＢ，１６ｎＨＡ，１６ｎＬＢ，１６ｎＬＡ…ゲートドライバ、Ｍ４Ａ〜Ｍ１Ａ，Ｍ４Ｂ〜Ｍ１Ｂ…出力トランジスタ，Ｌｐ，Ｌｎ…コイル、Ｃｐ，Ｃｎ，Ｃｏｕｔ…コンデンサ、１７…スピーカ。

Claims

入力信号とキャリアとを比較する比較器を有し、前記入力信号に基づくＰＷＭパルスを出力するＰＷＭ変調器と、
相補的に動作する２つの第１出力トランジスタによって構成され、前記２つの第１出力トランジスタ同士の接続点を出力端とする第１出力トランジスタ群と、
相補的に動作する２つの第２出力トランジスタによって構成され、前記２つの第２出力トランジスタ同士の接続点が前記第１出力トランジスタ同士の接続点に接続される第２出力トランジスタ群と、
前記ＰＷＭ変調器からの前記ＰＷＭパルスに基づいて、前記第１及び第２出力トランジスタ群の前記第１出力トランジスタ及び第２出力トランジスタを駆動可能なドライバ回路と、
前記第１出力トランジスタ群及び前記第２出力トランジスタ群の少なくとも一方を動作させるための制御信号であって、前記入力信号のレベル又は前記出力端に現れる信号レベルが過変調状態に対応したレベルに到達しているか否かに基づく前記制御信号を発生する制御回路とを具備するＤ級アンプ。
入力信号とキャリアとを比較する比較器を有し、前記入力信号に基づくＰＷＭパルスを出力するＰＷＭ変調器と、
相補的に動作する２つの第１出力トランジスタによって構成され、前記２つの第１出力トランジスタ同士の接続点を出力端とする第１出力トランジスタ群と、
相補的に動作する２つの第２出力トランジスタによって構成され、前記２つの第２出力トランジスタ同士の接続点が前記第１出力トランジスタ同士の接続点に接続される第２出力トランジスタ群と、
前記ＰＷＭ変調器からの前記ＰＷＭパルスに基づいて、前記第１及び第２出力トランジスタ群の前記第１出力トランジスタ及び第２出力トランジスタを駆動可能なドライバ回路と、
前記第１出力トランジスタ群及び前記第２出力トランジスタ群の少なくとも一方を動作させるための制御信号であって、前記出力端に現れる信号のレベルが固定されているか否かに基づく前記制御信号を発生する制御回路とを具備するＤ級アンプ。
相補的に動作する２つの出力トランジスタを有する複数の出力トランジスタ群であって、各出力トランジスタ群の２つの出力トランジスタ同士の接続点が前記第１出力トランジスタ同士の接続点に接続される複数の出力トランジスタ群を具備し、
前記制御回路は、前記第１出力トランジスタ群、前記第２出力トランジスタ群及び前記複数の出力トランジスタ群のうちの少なくとも１つを動作させるための制御信号を発生する請求項１又は２に記載のＤ級アンプ。