JP4618017B2 - パルス幅変調増幅器のクリップ抑止回路 - Google Patents

Description

この発明は、主としてオーディオ信号の電力増幅に用いられるＰＷＭ（パルス幅変調）増幅器に係り、特に大入力時にＰＷＭ信号に生じるクリップを抑制する技術に関する。

従来、大入力時にＰＷＭ信号に生じるクリップによる再生波形の欠損を防止する技術として、クリップ状態において強制的にパルスを送り込んでクリップを解消するものがある（特許文献１参照）。

図３は、この種の従来のＤ級増幅器を示す概略ブロック図である。この図において、入力端３０１には、アナログ入力信号が入力される。ＰＷＭ回路３０２はこのアナログ入力信号をＰＷＭ信号に変調する。このＰＷＭ信号は、オア回路３０３を介してドライブ回路３０４に入力される。ドライブ回路３０４は直流阻止用コンデンサＣ３０１を介してスイッチング素子ＳＷ１に制御信号を出力する。またＰＷＭ信号は、アンド回路３０５を介してドライブ回路３０６に入力される。ドライブ回路３０６は直流阻止用コンデンサＣ３０２を介してスイッチング素子ＳＷ２に制御信号を出力する。スイッチング素子ＳＷ１，ＳＷ２の動作によりＰＷＭ信号はスイッチング増幅されてパルス−アナログ復調回路３０８に入力される。パルス−アナログ復調回路３０８は、ＰＷＭ信号をアナログ出力信号に復調して出力端３０９に出力する。

パルス間隔検出回路３１０は、パルス−アナログ復調回路３０８の入力端のＰＷＭ信号を常時監視している。パルス間隔検出回路３１０の出力はアンド回路３０５の入力端に送出されると共に、インバータ３０７を介してオア回路３０３の入力端に送出される。

ＰＷＭ信号にクリップが生じていないとき、パルス間隔検出回路３１０の出力はハイレベルを維持しており、オア回路３０３とアンド回路３０５は共にＰＷＭ信号をそのままドライブ回路３０４，３０６に出力している。

ＰＷＭ信号にクリップが生じてハイレベルまたはローレベルの状態が持続すると、パルス間隔検出回路３１０は所定のタイミングをもって出力をローレベルに切り替えてオア回路３０３とアンド回路３０５の出力を反転させる。これによりスイッチング素子ＳＷ１，ＳＷ２に入力されるＰＷＭ信号に強制的にパルスを送り込む。これによりスイッチング素子ＳＷ１，ＳＷ２への入力に交流成分が生じてそのスイッチング増幅動作を維持することができる。

また従来、大入力時にアナログ入力信号のレベルを半分に落とすことでクリップを回避する技術も提供されている（特許文献２参照）。この技術によれば、パルス幅変調増幅器は、入力信号の瞬時電圧値を電圧レベル検出回路で検出し、入力信号の瞬時電圧値が電源電圧の大きさになるとクリップ回避モードに切り替わり、パルス幅増幅器に前置された前置増幅回路の利得をたとえば１／２に落とすと共に、スイッチング増幅段の電源電圧を２倍に切り替えることし、クリップの発生を回避している。
実公平４−３８５６６号公報 特許第３１３０９１９号公報

ところでアナログ入力信号のレベルによっては、クリップ状態が持続するほどではないが、散発的にクリップが発生する状態になることがある（図４（Ｃ）（Ｄ）参照）。さらにこの場合、アナログ入力信号のノイズ特性向上のために２次積分要素を組み込んでいると、一つ置きにクリップが生じる状態で安定してしまう現象もみられる（図５（Ａ）（Ｂ）参照）。

特許文献２に記載される技術にあっては、クリップ回避モードへの切り替わりあるいは通常モードへの復帰の際に処理が不連続となって、出力波形に歪を生じさせる問題がある。またクリップ回避モードにおいてアナログ入力信号を定常時の１／２の電圧レベルで処理するため、ノイズ特性が劣化することも問題である。特に上記のように軽微なクリップしか生じていない状態において、これらの問題は顕著となる。

また同技術にあっては、電源装置に通常の２倍の電源電圧を供給できる電源回路を用意しなくてはならず、電源装置の大規模化を招く問題もある。しかもその２倍の電圧の電源回路はクリップ回避モードでのみ使用されるから電源利用効率が悪いという問題がある。

一方、特許文献１に記載される技術にあっては、ＰＷＭ信号に強制的にパルスを送り込むため、ＰＷＭ回路の後段から前段に帰還する閉ループに外乱を生じさせることとなる。
この外乱による出力波形の歪が、特に上記のように軽微なクリップ状態において問題となる可能性がある。

この発明は、このような事情に鑑みてなされたもので、その目的は、主としてオーディオ信号の電力増幅に用いられるＰＷＭ増幅器において、クリップを回避する処理に伴ってＰＷＭ処理に不連続を生じさせず、しかもＰＷＭ回路の後段から前段に帰還する閉ループへの影響も極力低減させることにより、出力波形の品質の劣化を回避することにある。さらに電源回路の大規模化・利用効率低下を招かずに済む技術を提供することにある。

上述した課題を解決するために、請求項１記載の発明は、入力信号を積分する積分手段を備え、積分後の入力信号をパルス幅変調したのちスイッチング増幅して出力信号を得るＰＷＭ増幅器において、パルス幅変調におけるクリップを検出するクリップ検出手段と、クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とする。

また請求項２記載の発明は、入力信号を積分する積分手段と積分後の入力信号をパルス幅変調しパルス幅変調信号を生成するパルス幅変調手段とを備え、パルス幅変調信号をスイッチング増幅して出力信号を得るＰＷＭ増幅器において、前記パルス幅変調信号のパルス幅を監視しこのパルス幅が閾値を超えた時にクリップ検出と判定するクリップ検出手段と、クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とする。

また請求項３記載の発明は、入力信号を積分する積分手段と、積分後の入力信号を搬送波と加算し、前記加算された信号を基準電位と比較してパルス幅変調しパルス幅変調信号を生成する変調手段と、パルス幅変調信号をスイッチング増幅するスイッチング増幅手段を備えたＰＷＭ増幅器において、前記搬送波に同期し且つ半分の周期で動作してパルス幅変調信号の反転を監視するパルス幅変調信号反転監視手段と、前記搬送波の１周期半にわたってパルス幅変調信号の反転がないときにクリップ検出と判定するクリップ検出手段と、クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とする。

以上説明したように、この発明によれば、入力信号を積分する積分手段の積分定数をクリップ検出時に定常時より低い次数の定数に切り替えることにより軽微なクリップを回避しているので、ＰＷＭ処理は特に不連続を生じることなく継続でき、ＰＷＭ回路の後段から前段に帰還する閉ループへの影響も僅少で済み、クリップ回避処理に伴って生じる出力波形の歪を効果的に抑えて品質を向上させることが可能となる。

また既存の積分手段の積分定数を切り替える構成をとるので、回路規模が大規模化せずに済む利点もある。

以下、図面を参照し、本発明の実施形態を説明する。
図１は、この発明の実施形態におけるＤ級増幅器の構成を示す概略ブロック図である。

この図において１０１は演算増幅器であり、非反転入力端はアナログ入力信号の入力端子に接続されている。Ｒ１は、演算増幅器１０１の出力端および反転入力端間に介挿される抵抗である。Ｃ１は、演算増幅器１０１の出力端および反転入力端間に介挿されるコンデンサである。

１０２は演算増幅器であり、非反転入力端は演算増幅器１０１の出力端に接続されている。Ｃ２，Ｃ３は直列に接続されて、演算増幅器１０２の出力端および反転入力端間に介挿されるコンデンサである。抵抗Ｒ３およびスイッチング素子ＳＷ３は直列に接続されて、コンデンサＣ２，Ｃ３の接続端および演算増幅器１０２の非反転入力端間に介挿されている。Ｒ２は、スイッチング素子ＳＷ３と並列に接続される抵抗である。これらにより積分器が構成されており、スイッチング素子ＳＷ３のオンオフにより積分定数が１次積分定数および２次積分定数に切り替わる。

１０３はＰＷＭ回路を構成する比較器である。この比較器１０３の反転入力端は、抵抗Ｒ４を介して演算増幅器１０２の出力端Ｎ１に接続されると共に、抵抗Ｒ１０を介して三角波生成回路１０４の出力端Ｎ２に接続されている。三角波生成回路１０４は、０Ｖを中心に所定の周期で直線的に増大・減少する三角波Ｎ２を生成する。比較器１０３の非反転入力端は接地されている。

ＳＷ１，ＳＷ２は、正電源電圧ＶＰＸおよび負電源電圧ＶＭＸが印加されてスイッチング増幅段を構成するスイッチング素子である。このスイッチング素子ＳＷ１，ＳＷ２は、図示しないドライバ回路を介して演算増幅器１０３の出力Ｎ３によりスイッチング動作を行う。

コイル１０５およびコンデンサＣ４は、ＬＰＦ（ローパスフィルタ）を構成し、スイッチング素子ＳＷ１，ＳＷ２から出力されたＰＷＭ信号を復調してアナログ出力信号を生成するものである。１０６はアナログ出力信号が出力される負荷である。

クリップ検出回路１０７は、比較器１０３の出力を参照してクリップ状態を検出し、検出結果に基づいてスイッチング素子ＳＷ３のオンオフ指示信号を出力するものである。

Ｒ８は、スイッチング素子ＳＷ１，ＳＷ２からなるスイッチング増幅段の出力端および演算増幅器１０２の反転入力端間に介挿された抵抗である。Ｒ９は、演算増幅器１０２の反転入力端および接地間に介挿された抵抗である。これらの抵抗Ｒ８，Ｒ９の比により、スイッチング増幅されたＰＷＭ信号の演算増幅器１０２への帰還量が決定される。

Ｒ５は、アナログ出力信号の出力端および演算増幅器１０１の反転入力端間に介挿される抵抗である。この抵抗Ｒ５の両端には、抵抗Ｒ６およびコンデンサＣ５の直列回路が介挿されている。Ｒ７は演算増幅器１０１の反転入力端および接地間に接続された抵抗である。抵抗Ｒ５，Ｒ７の抵抗値の比によって、アナログ出力信号の演算増幅器１０１への帰還量が決定される。

かかる構成において、ノイズや歪の改善を行うため、演算増幅器１０１がアナログ入力信号に前置増幅を行う。演算増幅器１０１は、帰還したアナログ出力信号レベルに基づくレベル補正を行う。演算増幅器１０２は、Ｃ２、Ｃ３およびＲ３とで積分器を構成している。ここで、スイッチング素子ＳＷ３は通常時オンしており、演算増幅器１０２における積分定数は２次積分定数になっている。

図２は、クリップ検出回路１０７の具体例を示す回路図である。２０１はクロックパルスＣＫの入力端である。このクロックパルスＣＫは、ＰＷＭ変調の搬送波として用いられる三角波Ｎ２の倍の周波数のものであり、インバータ２０２を介してＤ−フリップフロップ回路２０３〜２０５，２０８〜２１０に入力される。Ｄ−フリップフロップ回路２０３〜２０５、２０８〜２１０は、そのリセット端子がローアクティブとされている。また２０６はＰＷＭ信号Ｎ３の入力端である。ＰＷＭ信号Ｎ３はＤ−フリップフロップ回路２０８〜２１０のリセット端子へ接続されている。また、インバータ２０７を介してＤ−フリップフロップ回路２０３〜２０５のリセット端子に入力される。Ｄ−フリップフロップ回路２０３、２０８のＤ入力はハイレベルに固定されている。

Ｄ−フリップフロップ回路２０３〜２０５，２０８〜２１０はクロックパルスＣＫの立ち下がり検出時に動作するＤ−フリップフロップ回路であり、２０３〜２０５と２０８〜２１０がそれぞれ一種のシフトレジスタを構成している。最終段のＤ−フリップフロップ回路２０５と２１０の出力はＮＯＲ回路２１１の入力端に出力される。

クロックパルスＣＫの立ち下がり検出時においてＰＷＭ信号Ｎ３がハイレベルであるとき、Ｄ−フリップフロップ回路２０８が出力を「Ｌ」から「Ｈ」に反転する。この出力反転を受けて次のクロックパルスの立ち下がり検出時にＤ−フリップフロップ回路２０９が動作し、ＰＷＭ信号Ｎ３がハイレベルであるなら出力を「Ｌ」から「Ｈ」に反転する。この出力反転を受けて３つ目のクロックパルスの立ち下がり検出時にＤ−フリップフロップ回路２１０が同様に動作し、ＰＷＭ信号Ｎ３がハイレベルであるなら出力を「Ｌ」から「Ｈ」に反転する。もしＰＷＭ信号Ｎ３がローレベルであるなら各Ｄ−フリップフロップ回路は初期化されて出力が「Ｌ」に戻る。このようにして３クロック、すなわち三角波Ｎ２の１．５周期の間継続してＰＷＭ信号Ｎ３がハイレベルのとき、Ｄ−フリップフロップ回路２１０は出力を「Ｌ」から「Ｈ」に反転する。同様に、３クロック続けてＰＷＭ信号Ｎ３がローレベルのとき、Ｄ−フリップフロップ回路２０５は出力を「Ｌ」から「Ｈ」に反転する。

ＮＯＲ回路２１１は、Ｄ−フリップフロップ回路２０５または２１０から出力「Ｈ」を受けるとその出力信号ＣＬＩＰＮはローレベルとなる。これは、上述したように、比較器１０３から出力されるＰＷＭ信号Ｎ３が、三角波Ｎ２の１．５周期の間、連続してハイレベルまたはローレベルであること、つまりＰＷＭ信号Ｎ３がクリップ状態であることを示すものである。この出力が出力端２１２からスイッチング素子ＳＷ３（図１参照）に送出される。スイッチング素子ＳＷ３においてハイレベルがスイッチオン指示信号となり、ローレベルがスイッチオフ指示信号となる。

図４は軽微なクリップ状態を示す波形図である。また図５は一つ置きにクリップが発生する状態を示す波形図である。図４において、（Ａ）は非クリップ時における積分後のアナログ入力信号Ｎ１と三角波Ｎ２を示す。（Ｂ）は（Ａ）におけるＰＷＭ信号Ｎ３を示す。（Ｃ）はクリップ時における積分後のアナログ入力信号Ｎ１と三角波Ｎ２を示す。（Ｄ）は、（Ｃ）におけるＰＷＭ信号Ｎ３を示す。図５において、（Ａ）は一つ置きクリック状態におけるアナログ入力信号Ｎ１と三角波Ｎ２を示す。（Ｂ）は（Ａ）におけるＰＷＭ信号Ｎ３を示す。

アナログ入力信号は定常時、演算増幅器１０２（図１参照）により２次積分されて図４（Ａ）のＮ１のような波形となり、ノイズ特性の向上が図られている。アナログ入力信号のレベルがそれほど大きくない場合、図４（Ａ）（Ｂ）に示すように適正なＰＷＭ動作が行われるが、アナログ入力信号のレベルが大きくなって積分後のアナログ入力信号が三角波の最大値（あるいは最小値）に近い値になってくると、図４（Ｃ）（Ｄ）に示すようにクリップが散発し始める。さらに図５（Ａ）（Ｂ）に示すように、パルス一つ置きにクリップが生じる状態が持続してしまう現象もみられる。

図１に戻って説明すると、このような場合、１つ目のクリップ発生をクリップ検出回路１０７が検出し、スイッチオン指示信号をスイッチオフ指示信号に切り替える。これを受けてスイッチング素子ＳＷ３がオフとなり、コンデンサＣ２，Ｃ３の接続端は、抵抗Ｒ２，Ｒ３からなる直列抵抗回路を介して演算増幅器１０２の非反転入力端に接続されることとなる。抵抗Ｒ２は抵抗Ｒ３より十分大きな抵抗値のものであり、かかる接続状態において、演算増幅器１０２の積分定数は２次特性であったものが１次特性に近いものとなり、増幅後のアナログ入力信号Ｎ１の極大値（または極小値）が抑えられる。

この結果、図４（Ｃ）（Ｄ）に示すクリップの散発状態は解消され、特に図５に示す１つ置きにクリップが発生する状態を効果的に解消できる。またこのとき、アナログ入力信号は十分大きな電圧レベルであるため、１次特性に近い積分定数としたことによりノイズ特性が劣化することはない。また演算増幅器１０２における積分定数の次数が変わるだけなので、ＰＷＭ処理は特に不連続が生じることなく続行され、抵抗Ｒ８を介して構成される帰還ループや、抵抗Ｒ５，Ｒ６およびコンデンサＣ５を介して構成される帰還ループに対する影響もほとんどない。またスイッチング素子ＳＷ３がオフとなるとき、抵抗Ｒ３および演算増幅器１０２の非反転入力端間の抵抗が無限大になるのではなく抵抗Ｒ２の抵抗値になるから、スイッチング素子ＳＷ３の動作による影響も緩衝されて最小限で済む。

以上、この発明の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれることはいうまでもない。

たとえばクリップ検出回路は、増幅後のアナログ信号Ｎ１の瞬時電圧を整流回路により検出し、この瞬時電圧を三角波Ｎ２の最大値または最小値を示す基準電圧と比較し、前者が後者を上回った場合あるいは上回るには至らないが十分近接した場合にクリップ状態（あるいはクリップを生じるおそれがある前状態）を検出する形態をとることもできる。上記の基準値は、あらかじめ設定された固定値でも良いし、たとえば三角波の最大値または最小値が電源電圧ＶＰＸ，ＶＭＸに対応して変動する形態をとる場合、電源電圧ＶＰＸ，ＶＭＸの検出値を所定の比率で落とすなどして三角波の最大値または最小値に相当する値を導いて基準値として使用する形態をとることもできる。

この発明の実施形態におけるＤ級増幅器の構成を示す概略ブロック図。 クリップ検出回路１０７の具体例を示す回路図。 この種の従来のＤ級増幅器を示す概略ブロック図。 軽微なクリップ状態を示す波形図。 一つ置きにクリップが発生する状態を示す波形図。

符号の説明

１０２・・・演算増幅器、１０３・・・比較器、１０４・・・三角波生成回路、１０５・・・ＬＰＦを構成するコイル、１０６・・・負荷、１０７・・・クリップ検出回路、２０１・・・クロックパルスＣＫの入力端、２０３〜２０５，２０８〜２１０・・・Ｄ−フリップフロップ回路、２１１・・・ＮＯＲ回路、２１２・・・スイッチオン制御信号およびスイッチオフ制御信号の出力端、Ｃ２，Ｃ３・・・演算増幅器１０２の出力端および反転入力端間に介挿されるコンデンサ、Ｃ４・・・ＬＰＦを構成するコンデンサ、ＳＷ１，ＳＷ２・・・スイッチング増幅段を構成するスイッチング素子、ＳＷ３・・・積分定数を切り替えるスイッチング素子、Ｒ２・・・スイッチング素子ＳＷ３の両端に介挿される抵抗、Ｎ１・・・積分後のアナログ入力信号、Ｎ２・・・三角波、Ｎ３・・・ＰＷＭ信号

Claims (3)

1. 入力信号を積分する積分手段を備え、積分後の入力信号をパルス幅変調したのちスイッチング増幅して出力信号を得るパルス幅変調増幅器において、
   パルス幅変調におけるクリップを検出するクリップ検出手段と、
   クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とするパルス幅変調増幅器のクリップ抑止回路。
2. 入力信号を積分する積分手段と積分後の入力信号をパルス幅変調しパルス幅変調信号を生成するパルス幅変調手段とを備え、パルス幅変調信号をスイッチング増幅して出力信号を得るパルス幅変調増幅器において、
   前記パルス幅変調信号のパルス幅を監視しこのパルス幅が閾値を超えた時にクリップ検出と判定するクリップ検出手段と、
   クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とするパルス幅変調増幅器のクリップ抑止回路。
3. 入力信号を積分する積分手段と、積分後の入力信号を搬送波と加算し、前記加算された信号を基準電位と比較してパルス幅変調しパルス幅変調信号を生成する変調手段と、パルス幅変調信号をスイッチング増幅するスイッチング増幅手段を備えたＤ級増幅器において、
   前記搬送波に同期し且つ半分の周期で動作してパルス幅変調信号の反転を監視するパルス幅変調信号反転監視手段と、
   前記搬送波の１周期半にわたってパルス幅変調信号の反転がないときにクリップ検出と判定するクリップ検出手段と、
   クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とするパルス幅変調増幅器のクリップ抑止回路。

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