JP2006020177A

JP2006020177A - 三角波生成回路

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Publication number: JP2006020177A
Application number: JP2004197384A
Authority: JP
Inventors: Nobuaki Tsuji; 信昭辻
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-07-02
Filing date: 2004-07-02
Publication date: 2006-01-19
Anticipated expiration: 2024-07-02
Also published as: US7183818B2; JP4453463B2; US20060001461A1

Abstract

【課題】Ｄ級増幅器の三角波生成回路において、電源電圧の変動に対する増幅利得のロバスト性や三角波の品質を確保しつつ、ＰＬＬ回路を不要とする。
【解決手段】クロックパルスのＨレベル時にＦＥＴ２０５〜２０７に定電流Ｉ１が流れる。クロックパルスのＬレベル時にＦＥＴ２１２〜２１４に定電流Ｉ２が流れる。定電流Ｉ１，Ｉ２によりコンデンサＣ３が充電される。演算増幅器２１５およびコンデンサＣ３の積分動作により三角波が発生する。演算増幅器２１６のサーボ動作により三角波の位相ずれが抑制される。三角波の最大電圧値と最小電圧値は電源電圧ＶＰＸ，ＶＭＸと比例しているから電源電圧ＶＰＸ，ＶＭＸの変動にかかわらずＤ級増幅器の利得は一定となる。
【選択図】図２

Description

本発明は、主としてオーディオ信号の電力増幅に用いられるＤ級増幅器に係り、特にアナログオーディオ信号をパルス信号に変換する際に用いられる三角波を生成する技術に関する。

従来、安定化電源を用いずに電源回路規模の簡素化を図ったＤ級増幅器において、アナログオーディオ信号をパルス信号に変換する際に用いられる三角波を制御し、電源電圧の変動に追従して三角波の波高を変動することより、増幅利得の変動を抑止する技術がある（特許文献１参照）。

図４は、この種の従来の三角波生成回路を示す回路図である。この図において、符号２１は基準クロックパルスＣＫが入力される端子である。２２はディジタル位相比較回路であり、基準入力端ＩＮへ入力されるクロックパルスＣＫの位相と比較入力端ＲＥＦの信号ＮＦＢの位相を比較し、比較結果に従って出力端ＵＰまたは出力端ＤＷから”Ｈ”レベルの信号を出力する。２３はループフィルタであり、位相比較回路２２の出力をアナログ信号ＰＬＬＣに変換して出力する。２４はコンデンサ２５，２６および抵抗２７から構成され、ループフィルタ２３とでローパスフィルタを構成し、ループフィルタ２３の出力の高周波成分を除去する。

３０は演算増幅器であり、その非反転入力端へループフィルタ２３の出力ＰＬＬＣが入力され、反転入力端がＦＥＴ（電界効果トランジスタ）３２のソースに接続され、その出力端がＦＥＴ３２のゲートに接続されている。また、ＦＥＴ３２のソースは抵抗３１を介して接地され、ドレインは負荷回路３３を介して負電源（−５Ｖ）に接続されている。負荷回路３３はＦＥＴ３２の負荷となる回路であり、１個のＦＥＴによって構成されている。上記演算増幅器３０、ＦＥＴ３２および抵抗３１は、負荷回路３３を流れる電流を、ループフィルタ２３の出力ＰＬＬＣのレベルに応じて制御する回路である。

３４、３５は定電流回路であり、その電流値は負荷回路３３を流れる電流によって制御され、負荷回路３３と同一の電流が流れる。３６、３７はスイッチ素子であり、信号ＮＦＢによってオン／オフ制御される。すなわち、信号ＮＦＢが”Ｌ”レベルの時はスイッチ素子３６がオン、３７がオフとなり、”Ｈ”レベルの時はスイッチ素子３６がオフ、３７がオンとなる。３９は演算増幅器であり、その非反転入力端は接地され、反転入力端はスイッチ素子３６，３７の接続点に接続され、出力端が出力端子４６に接続されている。４０は演算増幅器３９の反転入力端および出力端間に介挿されたコンデンサである。そして、上記演算増幅器３９およびコンデンサ４０によって積分回路が構成されている。

４１は比較回路であり、その反転入力端に演算増幅器３９の出力が入力されている。非反転入力端には、電源電圧ＶＰＸを抵抗８１，８２によって分圧した電圧が入力されている。４２も比較回路であり、その反転入力端に演算増幅器３９の出力が入力され、非反転入力端には、比較回路４２の非反転入力端へ、電源電圧ＶＭＸを抵抗８３，８４によって分圧した電圧が入力されている。抵抗８１，８３の抵抗値は同一であり、また、抵抗８２，８４の抵抗値も同一である。

そして、比較回路４１出力がナンドゲート４４の一方の入力端へ入力され、比較回路４２の出力がインバータ４３を介してナンドゲート４５の一方の入力端へ入力されている。ナンドゲート４４、４５はＲＳ（セット／リセット）フリップフロップを構成しており、その出力が前述した信号ＮＦＢとしてスイッチ素子３６、３７および位相比較回路２２へ出力される。

上述した構成をもって、この三角波生成回路はＰＬＬ（フェイズロックドループ）構成をとる。そして比較回路４１，４２の各非反転入力端へは、数１、数２なる電圧が入力される。ここで、ＶＰＸ，ＶＭＸは電源電圧、ａは正の定数であり、数３に示されるようになる。なお、Ｒ８２〜Ｒ８４はそれぞれ抵抗８２〜８４の抵抗値である。

これにより、出力端子４６から出力される三角波の最大値ＶＰ、最小値ＶＭは各々上記電圧Ｖ１、Ｖ２となり、この結果、上記（１）式の利得Ｇは数４のようになる。すなわち利得Ｇは、電源電圧ＶＰＸ、ＶＭＸに影響されない値となって、電源電圧ＶＰＸ、ＶＭＸが変動しても利得Ｇが変動することはない。

また従来、ＰＬＬ回路を用いずに三角波を生成する回路も提供されている（特許文献２参照）。同文献記載の三角波生成回路では、電圧＋Ｖ，−Ｖの矩形波を交互に発生し、この矩形波を積分回路により積分して三角波を生成する。積分回路の出力端と入力端の間に積分器と反転増幅器を直装してなる閉ループを構成する。この積分器により三角波を積分してオフセット電圧を生成し、このオフセット電圧を反転増幅器により前記の積分回路の入力端に負帰還することにより、正負対象の三角波を得るものである。
特開２００４−７３２４号公報特開平１−３１８４２４号公報

しかしながら、特許文献１に記載される三角波生成回路にあっては、ＰＬＬ回路を用いているため、安定して位相固定を行えるように設計上留意しなければならず、その位相固定動作の安定性を高めようとすると、ループフィルタの回路構成が大規模化してしまう問題がある。またジッタが悪くなってＤ級増幅器の出力波形に歪を生じる問題がある。

一方、特許文献２に記載される三角波生成回路にあっては、ＰＬＬ回路を用いないから回路規模は簡素化できるが、オペアンプを２段直装してなる閉ループを用いるため、その安定動作を得るために設計上の困難性を伴う。また電源電圧ＶＰＸとＶＭＸの変動に追従できないため、安定化電源を用いないＤ級増幅器に適用すると利得が不安定になる問題がある。

本発明は、このような事情に鑑みてなされたもので、その目的は、主としてオーディオ信号の電力増幅に用いられるＤ級増幅器において、電源電圧の変動に対処して増幅利得のロバスト性を確保しつつ、ＰＬＬ回路を不要として三角波生成回路の回路規模を簡素化できる技術を提供することにある。

上述した課題を解決するために、請求項１記載の発明は、入力信号をパルス幅変調して得られるパルス幅変調出力をスイッチング増幅するスイッチング増幅段を備えたＤ級増幅器において、前記スイッチング増幅段の正電源電圧に比例した第１の定電流を出力する第１の定電流手段と、前記スイッチング増幅段の負電源電圧に比例した第２の定電流を出力する第２の定電流手段と、高インピーダンス素子をもって第１および第２の定電流を周期的かつ交互に選択する定電流選択手段と、選択された定電流により充電される容量を増幅器の入力端および出力端間に介挿してなり積分出力を三角波として出力する第１の積分手段と、第１の積分手段の出力を積分し三角波の位相補正指示として第１の積分手段の入力端に負帰還する第２の積分手段とを備えたことを特徴とする。

また、請求項２記載の発明は、請求項１記載の三角波生成回路において、前記第１および第２の定電流に比例した成分を生成し、生成した成分を重ね合わせて重畳成分を生成し、この重畳成分をオフセット指示として前記第１の積分手段の入力端に対し出力するオフセット指示手段を備えたことを特徴とする。

また請求項３記載の発明は、請求項２記載の三角波生成回路において、オフセット指示手段として、第１の定電流に比例した第３の定電流を生成する第３の定電流手段と、第２の定電流に比例した第４の定電流を生成する第４の定電流手段を備え、第３の定電流手段および第４の定電流手段を直列接続し、その接続端を前記第２の積分手段の入力端に接続したことを特徴とする。

また請求項４記載の三角波生成回路は、請求項１ないし請求項３記載の三角波生成回路について、前記第１および第２の定電流手段は、正電源電圧および負電源電圧が印加される抵抗回路と、この抵抗回路と同一の電流を発生するカレントミラー回路とからなり、前記定電流選択手段は、前記カレントミラー回路に配置され、外部から供給されるクロックパルスをゲート入力とする電界効果トランジスタからなることを特徴とする。

以上説明したように、請求項１記載の三角波生成回路によれば、スイッチング増幅段の正電源電圧および負電源電圧に比例した第１および第２の定電流を基に積分を行って三角波を生成するので、電源電圧に変動が生じた場合であっても、Ｄ級増幅器の利得Ｇを一定に維持することが可能である。また第１および第２の定電流は、高インピーダンス素子をもって選択されるので、その選択動作にあたってノイズが生じることがなく、適正な三角波が得られる。また第１および第２の定電流の選択動作に位相ずれが含まれていても、第２の積分手段の位相補正指示により三角波の位相ずれを抑制することが可能である。さらにかかる構成においてＰＬＬ回路は不要であるので、ＰＬＬ動作によるジッタが生じる懸念を回避し、しかも回路規模を簡素化できる利点がある。

また請求項２記載の三角波生成回路によれば、正電源電圧および負電源電圧にアンバランスが生じた場合であっても、アンバランス成分を検出して三角波のオフセットを調整することで、Ｄ級増幅器の利得Ｇを一定に維持することが可能となる。

また請求項３記載の三角波生成回路によれば、第１および第２の定電流に比例した第３および第４の定電流を生成する定電流手段を直列接続し、その接続端を前記第２の積分手段の入力端に接続する簡素な構成により、オフセット指示手段を実現できる。

また請求項４記載の三角波生成回路によれば、正電源電圧および負電源電圧が印加される抵抗回路と、この抵抗回路と同一の電流を発生するカレントミラー回路とから第１および第２の定電流手段を構築すると共に、カレントミラー回路に配置される電界効果トランジスタにクロックパルスをゲート入力として与える構成により定電流選択手段を構築することにより、簡素な回路構成で済む利点がある。

以下、図面を参照し、本発明の実施形態を説明する。
図１は、この発明の実施形態におけるＤ級増幅器の構成を示す概略ブロック図である。
この図において、符号１０１はアナログ信号入力端子、１０２は三角波生成回路、１０３は積分器である。この積分器１０３は、演算増幅器１２１および演算増幅器１２１の反転入力端および出力端間に介挿されたコンデンサ１２２から構成される。

１０４は積分器１０３の出力と三角波生成回路１０２の出力とを比較する電圧比較器、１０５はパルス増幅器、１０６、１０６’はパルス増幅器１０５の出力によってオン／オフ制御されるスイッチング素子、ＶＰＸ，ＶＭＸは＋および−電源である。また、１１０はスイッチング素子１０６、１０６’の接続点Ｑに得られるＰＷＭ信号を積分器１０３に帰還する抵抗であり、抵抗１１１とで帰還量が定まる。コンデンサ１１２は直流遮断用のコンデンサである。また、１０７はコイル１２４およびコンデンサ１２５から構成されるＬＰＦ（ローパスフィルタ）、１０８は負荷である。

同図に示すように、アナログ入力信号は積分器１０３を介して電圧比較器１０４へ供給され、この電圧比較器１０４において三角波生成回路１０１の出力Ｓ１と比較され、ここでＰＷＭ変調されたパルス信号に変換される。次いで、パルス増幅器１０５で増幅され、スイッチング素子１０６、１０６’によってスイッチング増幅される。そして、スイッチング増幅後の信号がＬＰＦ１０７によってアナログ信号に戻され、負荷１０８へ出力される。

図２は、この発明の第１の実施形態に係る三角波生成回路の具体的構成例を示す回路図である。同図において、符号ＮＧ，ＰＧは各々ＦＥＴのＮチャネルゲート、Ｐチャネルゲートを示している。Ｒ１，Ｒ２は直列に接続された抵抗、Ｃ１は両抵抗Ｒ１，Ｒ２の接続端と接地間に接続されるコンデンサであり、これらにより電源電圧ＶＭＸの実際の電圧値に比例した定電流Ｉ１を発生する。２０１は定電流Ｉ１の入力端であり、過電流入力時には過電流分を吸収するようになっている。

２０２〜２０７はＦＥＴ（電界効果トランジスタ）であり、ＦＥＴ２０２〜２０４とＦＥＴ２０５〜２０６はそれぞれ直列接続回路を構成する。ＦＥＴ２０２のゲートには−電源電圧が印加され、ＦＥＴ２０５のゲートにはクロックパルスが印加される。ＦＥＴ２０３のソースはＦＥＴ２０３，２０６のゲートに接続される。ＦＥＴ２０４，２０７のゲートは接地されている。ＦＥＴ２０４のソースは入力端２０１に接続されている。これにより、ＦＥＴ２０３〜２０４の直列接続回路とＦＥＴ２０５〜２０６の直列接続回路がカレントミラー回路を構成し、したがって両回路には同じ電流Ｉ１が流れる。

同様に、Ｒ３，Ｒ４は直列に接続された抵抗、Ｃ２は両抵抗Ｒ３，Ｒ４の接続端と接地間に接続されるコンデンサであり、これらにより電源電圧ＶＰＸに比例した定電流Ｉ２を発生する。２０８は電流Ｉ２の入力端であり、過電流入力時には過電流分を吸収するようになっている。

２０９〜２１４はＦＥＴであり、ＦＥＴ２０９〜２１１とＦＥＴ２１２〜２１４はそれぞれ直列接続回路をなし、上記と同様にＦＥＴ２０９〜２１１の直列接続回路とＦＥＴ２１２〜２１４の直列接続回路がカレントミラー回路を構成し、両回路には同じ電流Ｉ２が流れる。

２１５は演算増幅器であり、その反転入力端へ電流Ｉ１およびＩ２が印加され、非反転入力端は接地されている。コンデンサＣ３および抵抗Ｒ５は、演算増幅器２１５の反転入力端および出力端間にそれぞれ介挿されている。これらにより積分回路が構成されている。さらに演算増幅器２１５の出力端は、三角波出力端２１７に接続されている。

２１６は演算増幅器であり、その非反転入力端は抵抗Ｒ６を介して演算増幅器２１５の出力端に接続されている。Ｃ４は演算増幅器２１６の非反転入力端および接地間に介挿されるコンデンサ、Ｃ５は演算増幅器２１６の出力端および反転入力端間に介挿されるコンデンサ、Ｒ７は演算増幅器２１６の反転入力端および接地間に介挿される抵抗である。Ｒ８は演算増幅器２１６の出力端および演算増幅器２１５の反転入力端間に介挿される抵抗である。これらにより、演算増幅器２１５の出力を負帰還させるサーボ閉ループが構成されている。

次にこの三角波生成回路の動作を説明する。ＦＥＴ２０５，２１２のゲートに外部からクロックパルスＣＫが印加されており、クロックパルスＣＫのＬレベル時にＦＥＴ２０５〜２０７の直流接続回路に定電流Ｉ１が流れ、クロックパルスＣＫのＨレベル時にＦＥＴ２１２〜２１４の直流接続回路に定電流Ｉ２が流れる。これらの回路は高インピーダンスなＦＥＴで構成されているので、電流切替時にノイズを生じることがない。

ＦＥＴ２０５〜２０７の直列接続回路およびＦＥＴ２１２〜２１４の直列接続回路の定電流Ｉ１，Ｉ２によりコンデンサＣ３が充電され、演算増幅器２１５およびコンデンサＣ３の積分動作により三角波が発生する。クロックパルスのデューティ比のずれなどにより電流Ｉ１，Ｉ２の印加タイミングに位相ずれが生じる可能性があるが、演算増幅器２１６によるサーボ動作によりこの位相ずれを抑制している。三角波の立ち上がり傾斜は、抵抗Ｒ６，Ｒ７の抵抗値とコンデンサＣ４，Ｃ５の容量値を適宜設定することにより調整する。三角波の頂点の丸め度合いは、抵抗Ｒ８の抵抗値を適宜設定することにより調整する。頂点を丸める必要がない場合は、抵抗Ｒ８がなくても（ショートされていても）よい。三角波の立ち下り傾斜は、抵抗値Ｒ５の抵抗値とコンデンサＣ３の容量値を適宜設定することにより調整する。

このようにして得られた三角波の最大電圧値と最小電圧値はそれぞれ、電源電圧ＶＰＸ，ＶＭＸと比例関係にあるので、電源電圧ＶＰＸ，ＶＭＸに変動が生じた場合であっても、Ｄ級増幅器の利得Ｇは一定に維持される。

図３は、この発明の第２の実施形態に係る三角波生成回路の具体的構成例を示す回路図である。同図において、図２と同様の部分は同一の符号を付してその説明を省略する。３０１〜３０３はＦＥＴであり直列接続回路を構成する。ＦＥＴ３０１のゲートには−電源電圧が印加され、ＦＥＴ３０２，３０３のゲートはそれぞれＦＥＴ２０３，２０４のソースに接続されている。ＦＥＴ２０３のソースはＦＥＴ２０３，２０６のゲートに接続されている。ＦＥＴ３０１〜３０３の直列接続回路には、ＦＥＴ２０５〜２０７の直列接続回路の定電流Ｉ１に比例した定電流Ｉ１−１が流れる。

同様にＦＥＴ３０４〜３０６も直列接続回路を構成し、ＦＥＴ２１２〜２１４の直列接続回路の定電流Ｉ２に比例した定電流Ｉ２−１が流れる。
ＦＥＴ３０１〜３０３の直列接続回路とＦＥＴ３０４〜３０６の直列接続回路は直列に接続され、両回路の接続端は演算増幅器２１６の非反転入力端に接続されている。

この三角波生成回路の動作を説明する。電源電圧ＶＰＸ、ＶＭＸの絶対値が等しい場合、定電流Ｉ１−１と定電流Ｉ２−１は等しくなって演算増幅器２１６への電流成分は生じず、したがって図２に示す三角波生成回路と同様の動作をもって、三角波が生成される。

もし電源電圧ＶＰＸ、ＶＭＸがアンバランスとなって両者の絶対値に差が生じた場合、その差分に比例した差分が定電流Ｉ１−１と定電流Ｉ２−１の間に生じ、この差分が演算増幅器２１６の非反転入力端に印加される。これにより三角波のオフセットが補正され、三角波の最大電圧値および最小電圧値を電源電圧ＶＰＸ，ＶＭＸに正確に追従させることができる。

以上、この発明の第１および第２の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

この発明の実施形態におけるＤ級増幅器の構成を示す概略ブロック図。この発明の第１の実施形態に係る三角波生成回路の具体的構成例を示す回路図。この発明の第２の実施形態に係る三角波生成回路の具体的構成例を示す回路図。この種の従来の三角波生成回路を示す回路図。

符号の説明

１０１・・・アナログ信号入力端子、１０２・・・三角波生成回路、１０３・・・積分器、１０４・・・電圧比較器、１０５・・・パルス増幅器、１０６，１０６’ ・・・スイッチング素子、１０８・・・負荷、１１０，１１１・・・抵抗、１１２・・・コンデンサ、１２４・・・コイル、１２５・・・コンデンサ、１２１・・・演算増幅器、１２２・・・コンデンサ、２０１・・・定電流Ｉ１の入力端、２０２〜２０７，２０９〜２１４，３０１〜３０６・・・ＦＥＴ、２０８・・・電流Ｉ２の入力端、２１５，２１６・・・演算増幅器、２１７・・・三角波出力端、ＶＰＸ，ＶＭＸ・・・＋および−電源、Ｒ１〜Ｒ８・・・抵抗、Ｃ１〜Ｃ５・・・コンデンサ、Ｉ１・・・電源電圧ＶＭＸに比例した定電流、Ｉ２・・・電源電圧ＶＰＸに比例した定電流、Ｉ１−１・・・定電流Ｉ１に比例した定電流、Ｉ２−１・・・定電流Ｉ２に比例した定電流

Claims

入力信号をパルス幅変調して得られるパルス幅変調出力をスイッチング増幅するスイッチング増幅段を備えたＤ級増幅器において、
前記スイッチング増幅段の正電源電圧に比例した第１の定電流を出力する第１の定電流手段と、
前記スイッチング増幅段の負電源電圧に比例した第２の定電流を出力する第２の定電流手段と、
高インピーダンス素子をもって第１および第２の定電流を周期的かつ交互に選択する定電流選択手段と、
選択された定電流により充電される容量を増幅器の入力端および出力端間に介挿してなり積分出力を三角波として出力する第１の積分手段と、
第１の積分手段の出力を積分し三角波の位相補正指示として第１の積分手段の入力端に負帰還する第２の積分手段とを備えたことを特徴とする三角波生成回路。
前記第１および第２の定電流に比例した成分を生成し、生成した成分を重ね合わせて重畳成分を生成し、この重畳成分をオフセット指示として前記第１の積分手段の入力端に対し出力するオフセット指示手段を備えたことを特徴とする請求項１記載の三角波生成回路。
前記オフセット指示手段は、第１の定電流に比例した第３の定電流を生成する第３の定電流手段と、
第２の定電流に比例した第４の定電流を生成する第４の定電流手段とを備え、第３の定電流手段および第４の定電流手段を直列接続し、その接続端を前記第２の積分手段の入力端に接続したことを特徴とする請求項２記載の三角波生成回路。
前記第１および第２の定電流手段は、正電源電圧および負電源電圧が印加される抵抗回路と、この抵抗回路と同一の電流を発生するカレントミラー回路とからなり、前記定電流選択手段は、前記カレントミラー回路に配置され、外部から供給されるクロックパルスをゲート入力とする電界効果トランジスタからなることを特徴とする請求項１ないし請求項３記載の三角波生成回路。