JP3567747B2 - 電圧制御発振器及び周波数−電圧変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、積分容量に電流を供給して電荷を積分する積分器を使用してなる電圧制御発振器及び周波数−電圧変換器に関する。
【0002】
【従来の技術】
(従来の積分器の一例・・図12、図13)
図12は従来の積分器の一例を示す回路図である。図12中、1は積分容量、2は積分容量1に直流電流を供給する電流供給回路、3は積分スタート信号STを電流供給回路2に与えて電流供給回路を制御する制御回路である。
【0003】
図13は図12に示す従来の積分器の動作を示す波形図であり、図13(A)は制御回路3から出力される積分スタート信号ST、図13(B)は積分容量1の端子電圧Vcを示している。
【0004】
即ち、図12に示す従来の積分器においては、制御回路3から積分スタート信号STが出力されると、電流供給回路2は、積分容量1に直流電流を供給し、この結果、積分容量1の端子電圧Vcは、電流供給回路2から供給される電流の電流値Iに応じて時間と共に上昇する。
【0005】
なお、積分終了時における積分容量1の端子電圧Vceは、積分容量1の容量値をC、積分時間をTとすると、
Vce =(I/C)×T
となる。
【0006】
(従来の電圧制御発振器の一例・・図14、図15)
図14は従来の電圧制御発振器の一例を示す回路図である。図14中、Vinは入力電圧(制御電圧)、5は入力電圧Vinが入力される電圧−電流変換器、6は電圧−電流変換器5の出力電流値を決定する抵抗である。
【0007】
また、7、8は電圧−電流変換器5の出力電流により電流値が制御される電流制御電流源であり、抵抗6の抵抗値をRとすると、
I∝Vin/R
となるように構成されている。
【0008】
また、9は積分容量、10はコンパレータであり、コンパレータ10は、反転入力端子10Aに積分容量9の端子電圧Vcが入力され、非反転入力端子10Bに基準電圧VRH又は基準電圧VRL(<VRH)が入力され、出力端子に電圧制御発振器の発振信号(VCO出力)Soutを出力するものである。
【0009】
また、11は発振信号Soutによりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路11は、発振信号Sout=Hレベルの場合にはオン、発振信号Sout=Lレベルの場合にはオフとなるものである。
【0010】
また、12は発振信号Soutを反転するインバータ、13はインバータ12の出力によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路13は、インバータ12の出力=Hレベルの場合にはオン、インバータ12の出力=Lレベルの場合にはオフとなるものである。
【0011】
また、14は発振信号Soutによりオン、オフが制御される切換えスイッチ回路であり、入力端子14Aには基準電圧VRHが印加され、入力端子14Bには基準電圧VRLが印加され、出力端子14Cはコンパレータ10の非反転入力端子10Bに接続されている。
【0012】
この切換えスイッチ回路14は、発振信号Sout=Hレベルの場合には、入力端子14Aと出力端子14Cとが接続状態、発振信号Sout=Lレベルの場合には、入力端子14Bと出力端子14Cとが接続状態となるように構成されている。
【0013】
図15は図14に示す従来の電圧制御発振器の動作を示す波形図である。図15(A)は積分容量9の端子電圧Vc、図15(B)は発振信号Soutを示しており、二点鎖線16で囲む部分は、図15(A)の破線17で囲む部分の拡大図である。
【0014】
即ち、図14に示す従来の電圧制御発振器においては、例えば、発振信号Sout=Lレベルとなっている場合、切換えスイッチ回路14においては、入力端子14Bと出力端子14Cとが接続状態となり、基準電圧VRLがコンパレータ10の非反転入力端子10Bに入力されると共に、開閉スイッチ回路11=オフ、インバータ12の出力=Hレベル、開閉スイッチ回路13=オンの状態にある。
【0015】
この結果、積分容量9から電流制御電流源8側に入力電圧Vinの電圧値に応じた直流電流が流れ、積分容量9の端子電圧Vcは時間に比例して下降することになる。そして、積分容量9の端子電圧Vcが基準電圧VRLに達すると、発振信号Sout=Hレベルとなる。
【0016】
この結果、切換えスイッチ回路14では、入力端子14Aと出力端子14Cとが接続状態となり、コンパレータ10の非反転入力端子10Bには基準電圧VRHが入力されると共に、開閉スイッチ回路11=オン、インバータ12の出力=Lレベル、開閉スイッチ回路13=オフとなる。
【0017】
この結果、電流制御電流源7から積分容量9に入力電圧Vinの電圧値に応じた直流電流が供給され、積分容量9の端子電圧Vcは時間に比例して上昇することになる。そして、積分容量9の端子電圧Vcが基準電圧VRHを越えると、発振信号Sout=Lレベルとなる。
【0018】
この結果、切換えスイッチ回路14では、入力端子14Bと出力端子14Cとが接続状態となり、コンパレータ10の非反転入力端子10Bには基準電圧VRLが入力されると共に、開閉スイッチ回路11=オフ、インバータ12の出力=Hレベル、開閉スイッチ回路13=オンとなる。
【0019】
この結果、積分容量9から電流制御電流源8側に入力電圧Vinの電圧値に応じた直流電流が流れ、積分容量9の端子電圧Vcは時間に比例した下降を続けることになる。そして、積分容量9の端子電圧Vcが基準電圧VRLに達すると、発振信号Sout=Hレベルとなる。
【0020】
以下、同様の動作が繰り返され、入力電圧Vinの電圧値に応じた周波数の発振信号Soutが出力されることになる。なお、発振信号Soutの周期Tは、積分容量9の容量値をCとすると、
T∝(C/I)×(VRH−VRL)
となる。
【0021】
(従来の周波数−電圧変換器の一例・・図16、図17)
図16は従来の周波数−電圧変換器の一例を示す回路図である。図16中、Sinは入力信号、19は入力信号Sinを接地電圧0[V]でスライスして入力信号Sinと同一周波数の方形信号Spを出力するコンパレータであり、非反転入力端子19Aに入力信号Sinが入力され、反転入力端子19Bに接地電圧0[V]が供給されるように構成されている。
【0022】
また、20は方形信号Spの立ち上がりエッジを検出して方形信号Spの立ち上がりエッジに同期したエッジパルスPrを発生するエッジパルス発生回路、21はエッジパルスPrを遅延して遅延エッジパルスPrdを出力する遅延回路である。
【0023】
また、22は遅延回路21から出力される遅延エッジパルスPrdによりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路22は、遅延エッジパルスPrdが供給される時間にはオン、遅延エッジパルスPrdが供給されない時間にはオフとなるものである。
【0024】
また、23は積分容量、24は積分容量23に対して直流電流を供給する定電流源、25はエッジパルスPrをサンプリング信号として積分容量23の端子電圧Vc をサンプリングしてホールドするサンプルホールド回路である。
【0025】
図17は図16に示す従来の周波数−電圧変換器の動作を示す波形図であり、図17(A)は入力信号Sin、図17(B)は方形信号Sp、図17(C)はエッジパルスPr、図17(D)は遅延エッジパルスPrd、図17(E)は積分容量23の端子電圧Vc、図17(F)はサンプルホールド回路の出力電圧(周波数−電圧変換器の出力電圧)Vout を示している。
【0026】
即ち、図16に示す従来の周波数−電圧変換器においては、たとえば、図17(A)に示すような入力信号Sinが入力されると、コンパレータ19は、入力信号Sinを接地電圧0[V]でスライスし、図17(B)に示すように、入力信号Sinと同一周波数の方形信号Spを出力する。
【0027】
そして、エッジパルス発生回路20は、方形信号Spの立ち上がりエッジを検出し、図17(C)に示すように、方形信号Spの立ち上がりエッジに同期したエッジパルスPrを発生し、サンプルホールド回路25は、エッジパルスPrをサンプリング信号として積分容量23の端子電圧Vcをサンプリングしてホールドする。
【0028】
他方、遅延回路21は、エッジパルスPrを遅延して、図17(D)に示すように、遅延エッジパルスPrdを出力する。この結果、開閉スイッチ回路22は、オンとなり、定電流源24から出力される直流電流を接地側に流すと共に、積分容量23を放電し、積分容量23の端子電圧Vcを0[V]にリセットする。
【0029】
そして、開閉スイッチ回路22に対する遅延エッジパルスPrdの供給がなくなると、開閉スイッチ回路22はオフとなり、定電流源24から積分容量23に直流電流が供給され、積分動作が行われることになる。
【0030】
このような積分動作が入力信号Sinの各周期ごとに行われ、積分容量23の端子電圧Vcは、図17(E)に示すように変化し、サンプルホールド回路25の出力電圧Voutは、図17(F)に示すように、入力信号Sinの周期に比例した電圧となる。
【0031】
【発明が解決しようとする課題】
ここに、図12に示す従来の積分器を使用してなる図14に示す電圧制御発振器においては、I/Cを大きくし、積分容量9の端子電圧Vcが電源電圧を越えない範囲で、積分容量9の端子電圧Vcの変化率を大きくすることができれば、ジッタを低減化した高精度の発振信号Soutを得ることができる。
【0032】
しかし、図12に示す従来の積分器は、積分電圧が積分時間に比例する関係を使用しているため、I/Cを大きくすると、積分容量9の端子電圧Vcが電源電圧を越えてしまうことから、I/Cを大きくすることができず、図12に示す従来の積分器を、たとえば、電圧制御発振器に使用する場合には、ジッタを低減化した高精度の発振信号Soutを得ることができないという問題点があった。
【0033】
また、図12に示す従来の積分器を使用してなる図16に示す周波数−電圧変換器においては、I/Cを大きくし、積分容量23の端子電圧Vcが電源電圧を越えない範囲で、積分容量23の端子電圧Vcの変化率を大きくすることができれば、出力電圧Voutの電圧変化率を大きくし、S/N比の高い高精度の出力電圧Voutを得ることができる。
【0034】
しかし、図12に示す従来の積分器は、積分電圧が積分時間に比例する関係を使用しているため、I/Cを大きくすると、積分容量23の端子電圧Vcが電源電圧を越えてしまうことから、I/Cを大きくすることができず、図12に示す従来の積分器を、たとえば、周波数−電圧変換器に使用する場合には、S/N比の高い高精度の出力電圧を得ることができないという問題点があった。
【0035】
また、図14に示す従来の電圧制御発振器においては、例えば、基準電圧VRLに電圧ΔVのノイズが重畳された場合、積分容量9の放電期間は、図15の二点鎖線16で囲む部分に示すように、
ΔT=(C/I)×ΔV
だけばらつき、これが発振信号Soutのジッタの原因となってしまい、高精度の発振信号を得ることができないという問題点があった。基準電圧VRHにノイズが重畳された場合も同様である。
【0036】
また、図16に示す従来の周波数−電圧変換器においては、出力電圧Voutの電圧値は、入力信号Sinの周期に比例するため、入力信号Sinの周波数の変化率Δfが小さい場合、出力電圧Voutの電圧変化率ΔVも小さくなってしまい、このため、ノイズの影響を受けやすく、出力電圧VoutのS/N比が悪くなるという問題点があった。
【0037】
なお、出力電圧VoutのS/N比を上げるため、出力電圧Voutの振幅を大きくする方法があるが、このようにすると、出力電圧Voutの最大値が電源電圧の範囲を越えてしまうという問題点が発生してしまう。
【0038】
本発明は、かかる点に鑑み、ジッタを低減化した高精度の発振信号を得ることができるようにした電圧制御発振器と、出力電圧の最大値が電源電圧の範囲を越えることなく、出力電圧の電圧変化率を大きくし、S/N比の高い高精度の出力電圧を得ることができるようにした周波数−電圧変換器とを提供することを目的とする。
【0039】
【課題を解決するための手段】
本発明中、第1の発明は、電圧制御発振器の発明であり、積分容量と、入力電圧の電圧値に応じた電流値の電流で積分容量の充放電を行う第1の充放電回路と、充電時間中の一定時間、充電を停止し、放電時間中の一定時間、放電を停止するように第1の充放電回路を制御する充放電制御回路と、充電時間中は第1の論理レベル、放電時間中は第2の論理レベルとする発振信号を生成する発振信号生成回路とを備えているというものである。
【0040】
第1の発明においては、積分容量の充電時間中、実際に積分容量の充電を行っている時間は[(充電時間)−(充電時間中の一定時間)]となり、積分容量の放電時間中、実際に積分容量の放電を行っている時間は[(放電時間)−(放電時間中の一定時間)]となる。
【0041】
したがって、[(積分容量の容量値)/(充電電流)]の値及び[(積分容量の容量値)/(放電電流)]の値を小さくすることで、実際に積分容量の充電又は放電を行っている場合における積分容量の端子電圧の変化率を大きくすることができるので、ノイズ等により積分容量の端子電圧がばらついた場合であっても、充電時間及び放電時間のばらつきを小さくすることができる。
【0042】
本発明中、第2の発明は、第1の発明において、第1の充放電回路は、第1の開閉スイッチ回路と、第1の開閉スイッチ回路を介して積分容量を充放電する第2の充放電回路とを備え、充放電制御回路は、充電時間中の一定時間、及び、放電時間中の一定時間、第1の開閉スイッチ回路をオフ、その他の時間、第1の開閉スイッチ回路をオンとするものであるというものである。
【0043】
本発明中、第3の発明は、第2の発明において、第2の充放電回路は、電流入力端子を電源線に接続し、入力電圧の電圧値に応じた電流値の電流を流す第1の電流源と、一端を第1の電流源の電流出力端子に接続し、他端を第1の開閉スイッチ回路の一端に接続し、発振信号が第1の論理レベルにある場合にはオン、発振信号が第2の論理レベルにある場合にはオフとなる第2の開閉スイッチ回路と、一端を第1の開閉スイッチ回路の一端に接続し、発振信号が第1の論理レベルにある場合にはオフ、発振信号が第2の論理レベルにある場合にはオンとなる第3の開閉スイッチ回路と、電流入力端子を第3の開閉スイッチ回路の他端に接続し、電流出力端子を接地線に接続し、入力電圧の電圧値に応じた電流値の電流を流す第2の電流源とを備えているというものである。
【0044】
本発明中、第4の発明は、第3の発明において、入力電圧が入力される電圧−電流変換器を備え、第1、第2の電流源として、電圧−電流変換器の出力電流により電流値を制御される第1、第2の電流制御電流源を備えているというものである。
【0045】
本発明中、第5の発明は、第2、第3又は第4の発明において、充放電制御回路は、発振信号のエッジを検出して発振信号のエッジに同期したエッジパルスを発生するエッジパルス発生回路と、エッジパルスとクロックとで第1の開閉スイッチ回路のオン、オフを制御するスイッチ制御信号を出力するスイッチ制御回路とを備えているというものである。
【0046】
本発明中、第6の発明は、第5の発明において、スイッチ制御回路は、データ入力端子に第1の論理レベルが入力される第1のDフリップフロップ回路と、データ入力端子を前段のDフリップフロップ回路の正相出力端子に接続するように、第1のDフリップフロップ回路を初段として縦列接続された第2、第3・・・第nのDフリップフロップ回路と、データ入力端子を第nのDフリップフロップ回路の逆相出力端子に接続した第n+1のDフリップフロップ回路とを備え、第1〜第n+1のDフリップフロップ回路は、クロック入力端子にクロックが供給され、リセット端子にエッジパルスが供給されるように構成されているというものである。
【0047】
本発明中、第7の発明は、第3、第4、第5又は第6の発明において、発振信号生成回路は、一方の入力端子に積分容量の端子電圧が供給され、発振信号を生成するコンパレータと、発振信号が第1の論理レベルにある場合、第1の基準電圧をコンパレータの他方の入力端子に供給し、発振信号が第2の論理レベルにある場合、第2の基準電圧をコンパレータの他方の入力端子に供給する基準電圧供給回路とを備えて構成されているというものである。
【0048】
本発明中、第8の発明は、第7の発明において、基準電圧供給回路は、第1の入力端子に第1の基準電圧が供給され、第2の入力端子に第2の基準電圧が供給され、出力端子をコンパレータの他方の入力端子に接続し、発振信号が第1の論理レベルにある場合には、第1の入力端子と出力端子とを接続状態、第2の入力端子と出力端子とを非接続状態とし、発振信号が第2の論理レベルにある場合には、第1の入力端子と出力端子とを非接続状態、第2の入力端子と出力端子とを接続状態とする切換えスイッチ回路を備えて構成されているというものである。
【0049】
本発明中、第9の発明は、第8の発明において、第1の論理レベルがHレベル、第2の論理レベルがLレベルの場合、コンパレータの一方の入力端子は反転入力端子、コンパレータの他方の入力端子は非反転入力端子であり、第1の基準電圧は第2の基準電圧よりも高い電圧であるというものである。
【0050】
本発明中、第10の発明は、周波数−電圧変換器の発明であり、積分容量と、入力信号の一周期ごとに積分容量の端子電圧をリセットし、積分容量の充電を行う第1の充放電回路と、充電時間中の一定時間、充電を停止するように第1の充放電回路を制御する充電制御回路と、充電時間終了前に積分容量の端子電圧をサンプリングしてホールドするサンプルホールド回路とを備えているというものである。
【0051】
第10の発明においては、積分容量の充電時間中、実際に積分容量の充電を行っている時間は、[(充電時間)−(充電時間中の一定時間)]となるので、実際に積分容量の充電を行っている時間における積分容量の端子電圧の変化率を大きくすることができるので、出力電圧の電圧値を大きくすることなく、出力電圧の電圧変化率を大きくすることができる。
【0052】
本発明中、第11の発明は、第10の発明において、第1の充放電回路は、第1の開閉スイッチ回路と、第1の開閉スイッチ回路を介して入力信号の一周期ごとに積分容量の端子電圧をリセットし、積分容量の充電を行う第2の充放電回路とを備え、充電制御回路は、充電時間中の一定時間、第1の開閉スイッチ回路をオフ、その他の時間、第1の開閉スイッチ回路をオンとするものであるというものである。
【0053】
本発明中、第12の発明は、第11の発明において、第2の充放電回路は、電流入力端子を電源線に接続し、電流出力端子を第1の開閉スイッチ回路の一端に接続した定電流源と、一端を第1の開閉スイッチ回路の一端に接続し、他端を接地線に接続した第2の開閉スイッチ回路と、第2の開閉スイッチ回路のオン、オフを制御するスイッチ制御回路とを備えているというものである。
【0054】
本発明中、第13の発明は、第12の発明において、スイッチ制御回路は、入力信号を入力して同一周波数の方形信号を生成する方形信号生成回路と、方形信号の立ち上がりエッジ又は立ち下がりエッジを検出して方形信号の立ち上がりエッジ又は立ち下がりエッジに同期したエッジパルスを発生するエッジパルス発生回路と、エッジパルスを入力してエッジパルスを遅延してなる遅延エッジパルスを出力し、遅延エッジパルスで第2の開閉スイッチ回路のオン、オフを制御する遅延回路とを備えているというものである。
【0055】
本発明中、第14の発明は、第13の発明において、充電制御回路は、遅延エッジパルスと、クロックとを入力して第1の開閉スイッチ回路のオン、オフを制御するように構成されているというものである。
【0056】
本発明中、第15の発明は、第14の発明において、充電制御回路は、データ入力端子に第1の論理レベルが入力される第1のDフリップフロップ回路と、データ入力端子を前段のDフリップフロップ回路の正相出力端子に接続するように、第1のDフリップフロップ回路を初段として縦列接続された第2、第3・・・第nのDフリップフロップ回路と、データ入力端子を第nのDフリップフロップ回路の逆相出力端子に接続した第n+1のDフリップフロップ回路とを備え、第1〜第n+1のDフリップフロップ回路は、クロック入力端子にクロックが供給され、リセット端子に遅延エッジパルスが供給されるように構成されているというものである。
【0057】
本発明中、第16の発明は、第13、第14又は第15の発明において、サンプルホールド回路は、エッジパルスをサンプリング信号として積分容量の端子電圧をサンプリングするように構成されているというものである。
【0058】
【発明の実施の形態】
以下、図1〜図11を参照して、参考例の積分器、本発明の電圧制御発振器及び周波数−電圧変換器の一実施形態について説明する。
【0059】
(参考例の積分器・・図1、図2)
図1は参考例の積分器を示す回路図である。図1中、27は積分容量、28は積分容量27に直流電流を供給する電流供給回路、29は積分スタート信号STを電流供給回路28及び後述する一定時間パルス発生回路に出力する制御回路である。
【0060】
また、30はスイッチ制御回路をなす一定時間パルス発生回路であり、この一定時間パルス発生回路30は、制御回路29から積分スタート信号STが出力されると、積分時間中の一定時間、HレベルからなるパルスPxを発生する一定時間パルス発生回路である。
【0061】
また、31は一定時間パルス発生回路30から供給されるパルスPxによりオン、オフが制御される開閉スイッチ回路であり、パルスPxが供給されない時間はオン、パルスPxが供給されている時間はオフとなるものである。
【0062】
図2は参考例の積分器の動作を示す波形図であり、図2(A)は積分スタート信号ST、図2(B)は一定時間パルス発生回路30から出力されるパルスPx 、図2(C)は積分容量27の端子電圧Vcを示している。
【0063】
即ち、参考例の積分器においては、図2(A)に示すように、制御回路29から積分スタート信号STが出力されると、一定時間パルス発生回路30は、図2(B)に示すように、積分時間(T)中の一定時間(T0)、パルスPxを発生し、開閉スイッチ回路31は、パルスPxが供給されている時間(T0)以外の時間(T−T0)だけオン状態となる。
【0064】
この結果、制御回路29から積分スタート信号STが出力されると、電流供給回路28は、直流電流を出力するが、電流供給回路28から出力される直流電流は、開閉スイッチ回路31にパルスPxが供給されていない時間(T−T0)だけ積分容量27に供給されることになる。
【0065】
この結果、積分容量27の端子電圧Vcは、図2(C)に示すように、開閉スイッチ回路31にパルスPxが供給されていない時間(T−T0)だけ、電流供給回路28から出力される電流の電流値Iに応じて時間と共に上昇することになり、開閉スイッチ回路31にパルスPxが供給されている時間(T0)は、一定電圧値を維持することになる。
【0066】
したがって、積分終了時の積分容量27の端子電圧Vceは、積分容量27の容量値をCとすれば、
Vce =(I/C)×(T−T0)
となる。
【0067】
このように、参考例の積分器によれば、積分時間(T)中、実際に積分を行う時間は(T−T0)となるので、積分容量27の端子電圧Vcが電源電圧を越えない範囲で、I/Cを大きくし、積分容量27の端子電圧Vcの変化率を大きくすることができ、これを、たとえば、電圧制御発振器に使用する場合には、ジッタを低減化した高精度の発振信号を得ることができ、また、周波数−電圧変換器に使用する場合には、S/N比の高い高精度の出力電圧を得ることができる。
【0068】
(本発明の電圧制御発振器の一実施形態・・図3〜図7)
図3は本発明の電圧制御発振器の一実施形態を示す回路図である。図3中、Vinは入力電圧(制御電圧)、33は入力電圧Vinが入力される電圧−電流変換器、34は電圧−電流変換器33の出力電流値を決定する抵抗である。
【0069】
また、35、36は電圧−電流変換器33の出力電流により電流値が制御される電流制御電流源であり、抵抗34の抵抗値をRとすると、
I∝Vin/R
となるように構成されている。
【0070】
また、37は積分容量、38はコンパレータであり、このコンパレータ38は、反転入力端子38Aに積分容量37の端子電圧Vcが入力され、非反転入力端子38Bに基準電圧VRH又は基準電圧VRL(<VRH)が入力され、出力端子に発振信号(本発明の電圧制御発振器の一実施形態の出力)Soutを出力するものである。
【0071】
また、39は発振信号Sout によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路39は、発振信号Sout=Hレベルの場合にはオン、発振信号Sout=Lレベルの場合にはオフとなるものである。
【0072】
また、40は発振信号Soutを反転するインバータ、41はインバータ40の出力によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路41は、インバータ40の出力=Hレベルの場合にはオン、インバータ40の出力=Lレベルの場合にはオフとなるものである。
【0073】
また、42は発振信号Soutによりオン、オフが制御される切換えスイッチ回路であり、入力端子42Aには基準電圧VRHが印加され、入力端子42Bには基準電圧VRLが印加され、出力端子42Cはコンパレータ38の非反転入力端子38Bに接続されている。
【0074】
この切換えスイッチ回路42は、発振信号Sout=Hレベルの場合には、入力端子42Aと出力端子42Cとが接続状態、発振信号Sout=Lレベルの場合には、入力端子42Bと出力端子42Cとが接続状態となるように構成されている。
【0075】
また、43は発振信号Soutのエッジを検出してエッジパルスEPを発生するエッジパルス発生回路であり、44は遅延時間をtdとする遅延回路、45は発振信号Soutと遅延回路44の出力とを排他的OR処理する排他的OR回路である。
【0076】
また、46は一定時間パルス発生回路であり、クロック入力端子46AにクロックCLKが入力され、リセット端子46BにエッジパルスEPが入力されるように構成されており、エッジパルスEPが入力されると、一定時間だけHレベルからなるパルスPxを発生するものである。
【0077】
また、47は一定時間パルス発生回路46から出力されるパルスPxを反転するインバータ、48はインバータ47の出力によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路48は、インバータ47の出力=Hレベルの場合にはオン、インバータ47の出力=Lレベルの場合にはオフとなるものである。
【0078】
図4は一定時間パルス発生回路46の構成を示す回路図である。図4中、50〜54は縦列接続されたDフリップフロップ回路であり、Dフリップフロップ回路50の入力端子DはVCC電源線55に接続され、Dフリップフロップ回路51のデータ入力端子DはDフリップフロップ回路50の正相出力端子Qに接続されている。
【0079】
また、Dフリップフロップ回路52のデータ入力端子DはDフリップフロップ回路51の正相出力端子Qに接続され、Dフリップフロップ回路53のデータ入力端子DはDフリップフロップ回路52の正相出力端子Qに接続され、Dフリップフロップ回路54のデータ入力端子DはDフリップフロップ回路53の逆相入力端子/Qに接続されている。
【0080】
また、Dフリップフロップ回路50〜54は、それぞれ、クロック入力端子CにクロックCLKが入力され、リセット端子RにエッジパルスEPが入力されるように構成されている。
【0081】
図5は一定時間パルス発生回路46の動作を示す波形図であり、図5(A)はエッジパルスEP、図5(B)はクロックCLK、図5(C)はDフリップフロップ回路50の正相出力Q1、図5(D)はDフリップフロップ回路51の正相出力Q2、図5(E)はDフリップフロップ回路52の正相出力Q3、図5(F)はDフリップフロップ回路53の逆相出力Q4、図5(G)はDフリップフロップ回路54から出力されるパルスPx を示している。
【0082】
即ち、一定時間パルス発生回路46は、エッジパルスEPが供給された後のクロックCLKの最初の立ち上がりエッジから5番目の立ち上がりエッジまでの時間、パルスPxを出力するように構成されたものである。
【0083】
図6は本発明の電圧制御発振器の一実施形態の動作を示す波形図である。図6(A)は積分容量37の端子電圧Vc、図6(B)は発振信号Sout、図6(C)はエッジパルスEP、図6(D)はクロックCLK、図6(E)は一定時間パルス発生回路46から出力されるパルスPxを示している。
【0084】
即ち、本発明の電圧制御発振器の一実施形態では、たとえば、発振信号SoutがLレベル、かつ、パルスPx=Lレベルにあると、切換えスイッチ回路42では、入力端子42Bと出力端子42Cとが接続状態にあり、基準電圧VRLがコンパレータ38の非反転入力端子38Bに入力されると共に、開閉スイッチ回路39=オフ、インバータ40の出力=Hレベル、開閉スイッチ回路41=オンの状態とされている。
【0085】
この結果、積分容量37から電流制御電流源36側に入力電圧Vinの電圧値に応じた電流値の電流が流れ、積分容量37の端子電圧Vcは時間に比例して下降することになる。そして、積分容量37の端子電圧Vcが基準電圧VRLに下降すると、発振信号Sout=Hレベルとなると共に、エッジパルスEPが出力される。
【0086】
この結果、切換えスイッチ回路42では、入力端子42Aと出力端子42Cとが接続状態となり、コンパレータ38の非反転入力端子38Bに基準電圧VRHが入力されると共に、開閉スイッチ回路39=オン、インバータ40の出力=Lレベル、開閉スイッチ回路41=オフとなる。
【0087】
また、エッジパルスEPが出力された後、クロックCLKの最初の立ち上がりエッジが一定時間パルス発生回路46に入力されるまでの時間、パルスPxはLレベル、インバータ47の出力=Hレベル、開閉スイッチ回路48=オンとなる。
【0088】
この結果、電流制御電流源35から積分容量37に入力電圧Vinの電圧値に応じた電流値の電流が供給され、積分容量37の端子電圧Vcは時間に比例して上昇することになる。そして、エッジパルスEPが出力された後、クロックCLKの最初の立ち上がりエッジが一定時間パルス発生回路46に入力されると、パルスPxが出力され、インバータ47の出力=Lレベル、開閉スイッチ回路48=オフとなる。
【0089】
この結果、積分容量37の端子電圧Vcはそれまでに充電された電圧を維持することになる。そして、その後、一定時間パルス発生回路46にクロックCLKの5番目の立ち上がりエッジが入力されると、パルスPxは消滅し、インバータ47の出力=Hレベル、開閉スイッチ回路48=オンとなる。
【0090】
この結果、再び、電流制御電流源35から積分容量37に入力電圧Vinの電圧値に応じた電流値の電流が供給され、積分容量37の端子電圧Vcは時間に比例して上昇することになる。そして、積分容量37の端子電圧Vcが基準電圧VRHを越えると、発振信号Sout=Lレベルとなると共に、エッジパルスEPが出力される。
【0091】
この結果、切換えスイッチ回路42においては、入力端子42Bと出力端子42Cとが接続状態となり、コンパレータ38の非反転入力端子38Bに基準電圧VRLが入力されると共に、開閉スイッチ回路39=オフ、インバータ40の出力=Hレベル、開閉スイッチ回路41=オンとなる。
【0092】
この結果、積分容量37から電流制御電流源36側に入力電圧Vinの電圧値に応じた電流が流れ、積分容量37の端子電圧Vc は時間に比例して下降することになる。そして、エッジパルスEPが出力された後、クロックCLKの最初の立ち上がりエッジが一定時間パルス発生回路46に入力されると、パルスPxが出力され、インバータ47の出力=Lレベル、開閉スイッチ回路48=オフとなる。
【0093】
この結果、積分容量37の端子電圧Vcはそれまでに下降した電圧を維持することになる。そして、一定時間パルス発生回路46にクロックCLKの5番目の立ち上がりエッジが入力されると、パルスPxは消滅し、インバータ47の出力=Hレベル、開閉スイッチ回路48=オンとなる。
【0094】
この結果、再び、積分容量37から電流制御電流源36側に入力電圧Vinの電圧値に応じた電流が流れ、積分容量37の端子電圧Vc は時間に比例して下降することになる。そして、その後、積分容量37の端子電圧Vcが基準電圧VRLに下降すると、発振信号Sout=Hレベルとなると共に、エッジパルスEPが出力され、以下、同様の動作が繰り返される。
【0095】
このように、本発明の電圧制御発振器の一実施形態においては、積分容量37の充電時間をTc、積分容量37の放電時間をTd、パルスPx のパルス幅をTo とすると、積分容量37の充電時間中、実際に積分容量37の充電を行っている時間は(Tc −To)となり、積分容量37の放電時間中、実際に積分容量37の放電を行っている時間は(Td −To)となる。
【0096】
この結果、積分時間(T)中、実際に積分を行っている時間は(T−2To)となり、積分容量37の容量値をCとすると、
(T−2To )∝(RC/Vin)×(VRH−VRL)
となる。
【0097】
ここに、たとえば、基準電圧VRLに電圧ΔVのノイズが重畳された場合、放電時間TdのばらつきΔTは、ΔT=(C/I)×ΔVとなるので、C/Iの値を小さくすることで、実際に積分容量37の放電を行っている場合における積分容量37の端子電圧Vcの変化率を大きくすることができ、このようにすることで、基準電圧VRLにノイズが重畳された場合においても、積分容量37の充電時間のばらつきを小さくすることができる。
【0098】
図7は、基準電圧VRLに電圧ΔVのノイズが重畳された場合における積分容量37の放電時間に与える影響を本発明の電圧制御発振器の一実施形態の場合と、図14に示す従来の電圧制御発振器の場合とを比較して示す波形図である。
【0099】
図7中、Vc1は本発明の電圧制御発振器の一実施形態における積分容量37の端子電圧、Vc2は図14に示す従来の電圧制御発振器における積分容量9の端子電圧を示している。
【0100】
また、ΔT1は本発明の電圧制御発振器の一実施形態における積分容量37の放電時間のばらつき、ΔT2は図14に示す従来の電圧制御発振器における積分容量9の放電時間のばらつきを示している。
【0101】
このように、本発明の電圧制御発振器の一実施形態によれば、基準電圧VRLにノイズが重畳された場合であっても、積分容量37の放電時間のばらつきを小さくすることができる。なお、基準電圧VRHにノイズが重畳された場合においては、積分容量37の充電時間のばらつきを小さくすることができる。
【0102】
したがって、基準電圧VRH、VRLにノイズが重畳された場合であっても、発振信号Soutの周期に与える影響を小さくすることができ、ジッタを低減化した高精度の発振信号Soutを得ることができる。
【0103】
(本発明の周波数−電圧変換器の一実施形態・・図8〜図11)
図8は本発明の周波数−電圧変換器の一実施形態を示す回路図である。図8中、Sinは入力信号、57は入力信号Sinを接地電圧0[V]でスライスして入力信号Sinと同一周波数の方形信号Spを生成するコンパレータであり、非反転入力端子57Aに入力信号Sinが入力され、反転入力端子57Bに接地電圧0[V]が供給されるように構成されている。
【0104】
また、58は方形信号Spの立ち上がりエッジを検出して方形信号Spの立ち上がりエッジに同期したエッジパルスPrを発生するエッジパルス発生回路であり、59は方形信号Spを反転遅延するインバータ、60はエッジパルスPrとインバータ59の出力とをAND処理するAND回路である。
【0105】
また、61はエッジパルスPrを遅延して遅延エッジパルスPrdを出力する遅延回路、62は遅延エッジパルスPrdによりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路62は、遅延エッジパルスPrdが供給される時間にはオン、遅延エッジパルスPrdが供給されない時間にはオフとなるものである。
【0106】
また、63は積分容量、64は積分容量63に直流電流を供給する定電流源、65はエッジパルスPrをサンプリング信号として積分容量63の端子電圧Vc をサンプリングしてホールドし、本発明の周波数−電圧変換器の一実施形態の出力電圧Voutを出力するサンプルホールド回路である。
【0107】
また、66は一定時間パルス発生回路であり、この一定時間パルス発生回路66は、クロック入力端子66AにクロックCLKが入力され、リセット端子66Bに遅延エッジパルスPrdが入力されるように構成されており、遅延エッジパルスPrdが入力されると、一定時間だけパルスPxを発生するものである。
【0108】
また、67は開閉スイッチ回路であり、この開閉スイッチ回路67は、パルスPxが出力されている時間はオフ、パルスPxが出力されていない時間にはオンとなるものである。
【0109】
図9は一定時間パルス発生回路66の構成を示す回路図である。図9中、69〜71は縦列接続されたDフリップフロップ回路であり、Dフリップフロップ回路69のデータ入力端子DはVCC電源線72に接続されている。
【0110】
また、Dフリップフロップ回路70のデータ入力端子DはDフリップフロップ回路69の正相出力端子Qに接続され、Dフリップフロップ回路71のデータ入力端子DはDフリップフロップ回路70の逆相出力端子/Qに接続されている。
【0111】
また、Dフリップフロップ回路69〜71は、それぞれ、クロック入力端子CにクロックCLKが入力され、リセット端子Rに遅延エッジパルスPrdが入力されるように構成されている。
【0112】
図10は一定時間パルス発生回路66の動作を示す波形図であり、図10(A)は遅延エッジパルスPrd、図10(B)はクロックCLK、図10(C)はDフリップフロップ回路69の正相出力Q1、図10(D)はDフリップフロップ回路70の逆相出力Q2、図10(E)はDフリップフロップ回路71から出力されるパルスPxを示している。
【0113】
即ち、一定時間パルス発生回路66は、遅延エッジパルスPrdが供給された後のクロックCLKの最初の立ち上がりエッジから3番目のクロックの立ち上がりエッジまでの時間、パルスPxを出力するように構成されたものである。
【0114】
図11は本発明の周波数−電圧変換器の一実施形態の動作を示す波形図であり、図11(A)は入力信号Sin、図11(B)は方形信号Sp、図11(C)はエッジパルスPr、図11(D)は遅延エッジパルスPrd、図11(E)はクロックCLK、図11(F)は一定時間パルス発生回路66から出力されるパルスPx、図11(G)は積分容量63の端子電圧Vc、図11(H)はサンプルホールド回路65の出力電圧Voutを示している。
【0115】
即ち、本発明の周波数−電圧変換器の一実施形態においては、例えば、図11(A)に示すような入力信号Sinが入力されると、コンパレータ57は、入力信号Sinを接地電圧0[V]でスライスし、図11(B)に示すように、入力信号Sinと同一周波数の方形信号Spを出力する。
【0116】
そして、エッジパルス発生回路58は、方形信号Spの立ち上がりエッジを検出し、図11(C)に示すように、方形信号Spの立ち上がりエッジに同期したエッジパルスPrを出力し、サンプルホールド回路65は、エッジパルスPrをサンプリング信号として積分容量63の端子電圧Vcをサンプリングしてホールドする。
【0117】
他方、遅延回路61は、エッジパルスPrを遅延して、図11(D)に示すように、遅延エッジパルスPrdを出力する。この結果、開閉スイッチ回路62は、オンとなり、定電流源64から出力される直流電流を接地側に流すと共に、積分容量63を放電し、積分容量63の端子電圧Vcを0[V]にリセットする。
【0118】
そして、開閉スイッチ回路62に対するエッジパルスPrdの供給がなくなると、開閉スイッチ回路62は、オフとなるが、この時点では、パルスPxは出力されていないので、開閉スイッチ回路67はオン状態にあり、この結果、定電流源64から積分容量63に直流電流が供給され、積分容量63において積分動作が行われることになる。
【0119】
また、遅延回路61から遅延エッジパルスPrdが一定時間パルス発生回路66に供給された後、クロックCLKの最初の立ち上がりエッジが一定時間パルス発生回路66に入力されると、パルスPxが出力され、開閉スイッチ回路67=オフとなり、定電流源64から積分容量63に対する電流の供給が停止され、積分容量63の端子電圧Vcはそれまでに充電された電圧を維持されることになる。
【0120】
そして、その後、一定時間パルス発生回路66にクロックCLKの3番目の立ち上がりエッジが入力されると、パルスPxは消滅するので、開閉スイッチ回路67=オンとなる。この結果、再び、定電流源64から積分容量63に直流電流が供給され、積分容量63において積分動作が行われ、以下、同様の動作が繰り返される。
【0121】
このように、入力信号Sinの各周期ごとに積分動作が行われるので、積分容量63の端子電圧Vcは、図11(G)に示すように変化し、サンプルホールド回路65の出力電圧Voutは、図11(H)に示すように、入力信号Sinの周期に比例した電圧値となる。
【0122】
本発明の周波数−電圧変換器の一実施形態においては、積分容量63の充電時間中、実際に積分容量63の充電を行っている時間は、充電時間をTc 、パルスPxのパルス幅をToとすると、(Tc −To)となり、実際に積分容量63の充電を行っている時間における積分容量63の端子電圧Vcの変化率を大きくすることができる。
【0123】
したがって、本発明の周波数−電圧変換器の一実施形態によれば、出力電圧Voutの電圧値を大きくすることなく、出力電圧Voutの電圧変化率を大きくすることができるので、出力電圧Voutの最大値が電源電圧の範囲を越えることなく、S/N比の良い高精度の出力電圧Vout を得ることができる。
【0124】
なお、本発明の周波数−電圧変換器の一実施形態においては、方形信号Spの立ち上がりエッジを検出してなるエッジパルスPrを発生させるようにした場合について説明したが、この代わりに、方形信号Spの立ち下がりエッジを検出したエッジパルスを発生させるようにしても良い。
【0125】
【発明の効果】
本発明中、第1、第2、第3、第4、第5、第6、第7、第8又は第9の発明の電圧制御発振器によれば、積分容量の充電時間中、実際に積分容量の充電を行う時間は[(充電時間)−(充電時間中の一定時間)]となり、積分容量の放電時間中、実際に積分容量の放電を行う時間は[(放電時間)−(放電時間中の一定時間)]となるようにしたことにより、[(積分容量の容量値)/(充電電流)]の値及び[(積分容量の容量値)/(放電電流)]の値を小さくし、実際に積分容量の充電又は放電を行っている場合における積分容量の端子電圧の変化率を大きくすることができるので、ノイズ等により積分容量の端子電圧がばらついた場合であっても、充電時間及び放電時間のばらつきを小さくすることができ、この結果、ジッタを低減し、高精度の発振信号を得ることができる。
【0126】
本発明中、第10、第11、第12、第13、第14、第15又は第16の発明の周波数−電圧変換器によれば、積分容量の充電時間中、実際に積分容量の充電を行う時間は、[(充電時間)−(充電時間中の一定時間)]となるようにしたことにより、実際に積分容量の充電を行っている時間における積分容量の端子電圧の変化率を大きくすることができるので、出力電圧の電圧値を大きくすることなく、出力電圧の電圧変化率を大きくすることができ、この結果、出力電圧の最大値が電源電圧の範囲を越えることなく、S/N比の良い高精度の出力電圧を得ることができる。
【図面の簡単な説明】
【図1】参考例の積分器を示す回路図である。
【図2】参考例の積分器の動作を示す波形図である。
【図3】本発明の電圧制御発振器の一実施形態を示す回路図である。
【図4】本発明の電圧制御発振器の一実施形態が備える一定時間パルス発生回路の構成を示す回路図である。
【図5】本発明の電圧制御発振器の一実施形態が備える一定時間パルス発生回路の動作を示す波形図である。
【図6】本発明の電圧制御発振器の一実施形態の動作を示す波形図である。
【図7】基準電圧にノイズが重畳された場合における積分容量の放電時間に与える影響を本発明の電圧制御発振器の一実施形態の場合と、図14に示す従来の電圧制御発振器の場合とを比較して示す波形図である。
【図8】本発明の周波数−電圧変換器の一実施形態を示す回路図である。
【図9】本発明の周波数−電圧変換器の一実施形態が備える一定時間パルス発生回路の構成を示す回路図である。
【図10】本発明の周波数−電圧変換器の一実施形態が備える一定時間パルス発生回路の動作を示す波形図である。
【図11】本発明の周波数−電圧変換器の一実施形態の動作を示す波形図である。
【図12】従来の積分器の一例を示す回路図である。
【図13】図12に示す従来の積分器の動作を示す波形図である。
【図14】従来の電圧制御発振器の一例を示す回路図である。
【図15】図14に示す従来の電圧制御発振器の動作を示す波形図である。
【図16】従来の周波数−電圧変換器の一例を示す回路図である。
【図17】図16に示す従来の周波数−電圧変換器の動作を示す波形図である。
【符号の説明】
Vc 積分容量の端子電圧
Claims (16)
- 積分容量と、
入力電圧の電圧値に応じた電流値の電流で前記積分容量の充放電を行う第1の充放電回路と、
充電時間中の一定時間、充電を停止し、放電時間中の一定時間、放電を停止するように前記第1の充放電回路を制御する充放電制御回路と、
前記充電時間中は第1の論理レベル、前記放電時間中は第2の論理レベルとする発振信号を生成する発振信号生成回路とを備えていることを特徴とする電圧制御発振器。 - 前記第1の充放電回路は、第1の開閉スイッチ回路と、前記第1の開閉スイッチ回路を介して前記積分容量を充放電する第2の充放電回路とを備え、
前記充放電制御回路は、充電時間中の一定時間、及び、放電時間中の一定時間、前記第1の開閉スイッチ回路をオフ、その他の時間、前記第1の開閉スイッチ回路をオンとするものであることを特徴とする請求項1記載の電圧制御発振器。 - 前記第2の充放電回路は、電流入力端子を電源線に接続し、前記入力電圧の電圧値に応じた電流値の電流を流す第1の電流源と、
一端を前記第1の電流源の電流出力端子に接続し、他端を前記第1の開閉スイッチ回路の一端に接続し、前記発振信号が第1の論理レベルにある場合にはオン、前記発振信号が第2の論理レベルにある場合にはオフとなる第2の開閉スイッチ回路と、
一端を前記第1の開閉スイッチ回路の一端に接続し、前記発振信号が第1の論理レベルにある場合にはオフ、前記発振信号が第2の論理レベルにある場合にはオンとなる第3の開閉スイッチ回路と、
電流入力端子を前記第3の開閉スイッチ回路の他端に接続し、電流出力端子を接地線に接続し、前記入力電圧の電圧値に応じた電流値の電流を流す第2の電流源とを備えていることを特徴とする請求項2記載の電圧制御発振器。 - 前記入力電圧が入力される電圧−電流変換器を備え、
前記第1、第2の電流源として、前記電圧−電流変換器の出力電流により電流値を制御される第1、第2の電流制御電流源を備えていることを特徴とする請求項3記載の電圧制御発振器。 - 前記充放電制御回路は、前記発振信号のエッジを検出して前記発振信号のエッジに同期したエッジパルスを発生するエッジパルス発生回路と、
前記エッジパルスと、クロックとで前記第1の開閉スイッチ回路のオン、オフを制御するスイッチ制御信号を出力するスイッチ制御回路とを備えていることを特徴とする請求項2、3又は4記載の電圧制御発振器。 - 前記スイッチ制御回路は、データ入力端子に第1の論理レベルが入力される第1のDフリップフロップ回路と、
データ入力端子を前段のDフリップフロップ回路の正相出力端子に接続するように、前記第1のDフリップフロップ回路を初段として縦列接続された第2、第3・・・第nのDフリップフロップ回路と、
データ入力端子を前記第nのDフリップフロップ回路の逆相出力端子に接続した第n+1のDフリップフロップ回路とを備え、
前記第1〜第n+1のDフリップフロップ回路は、クロック入力端子に前記クロックが供給され、リセット端子に前記エッジパルスが供給されるように構成されていることを特徴とする請求項5記載の電圧制御発振器。 - 前記発振信号生成回路は、一方の入力端子に前記積分容量の端子電圧が供給され、前記発振信号を生成するコンパレータと、
前記発振信号が第1の論理レベルにある場合、第1の基準電圧を前記コンパレータの他方の入力端子に供給し、前記発振信号が第2の論理レベルにある場合、第2の基準電圧を前記コンパレータの他方の入力端子に供給する基準電圧供給回路とを備えて構成されていることを特徴とする請求項3、4、5又は6記載の電圧制御発振器。 - 前記基準電圧供給回路は、第1の入力端子に前記第1の基準電圧が供給され、前記第2の入力端子に第2の基準電圧が供給され、出力端子を前記コンパレータの他方の入力端子に接続し、前記発振信号が第1の論理レベルにある場合には、前記第1の入力端子と前記出力端子とを接続状態、前記第2の入力端子と前記出力端子とを非接続状態とし、前記発振信号が第2の論理レベルにある場合には、前記第1の入力端子と前記出力端子とを非接続状態、前記第2の入力端子と前記出力端子とを接続状態とする切換えスイッチ回路を備えて構成されていることを特徴とする請求項7記載の電圧制御発振器。
- 前記第1の論理レベルがHレベル、前記第2の論理レベルがLレベルの場合、前記コンパレータの一方の入力端子は反転入力端子、前記コンパレータの他方の入力端子は非反転入力端子であり、前記第1の基準電圧は前記第2の基準電圧よりも高い電圧であることを特徴とする請求項8記載の電圧制御発振器。
- 積分容量と、
入力信号の一周期ごとに前記積分容量の端子電圧をリセットし、前記積分容量の充電を行う第1の充放電回路と、
充電時間中の一定時間、充電を停止するように前記第1の充放電回路を制御する充電制御回路と、
充電時間終了前に前記積分容量の端子電圧をサンプリングしてホールドするサンプルホールド回路とを備えていることを特徴とする周波数−電圧変換器。 - 前記第1の充放電回路は、第1の開閉スイッチ回路と、前記第1の開閉スイッチ回路を介して前記入力信号の一周期ごとに前記積分容量の端子電圧をリセットし、前記積分容量の充電を行う第2の充放電回路とを備え、
前記充電制御回路は、充電時間中の一定時間、前記第1の開閉スイッチ回路をオフ、その他の時間、前記第1の開閉スイッチ回路をオンとするものであることを特徴とする請求項10記載の周波数−電圧変換器。 - 前記第2の充放電回路は、電流入力端子を電源線に接続し、電流出力端子を前記第1の開閉スイッチ回路の一端に接続した定電流源と、
一端を前記第1の開閉スイッチ回路の一端に接続し、他端を接地線に接続した第2の開閉スイッチ回路と、
前記第2の開閉スイッチ回路のオン、オフを制御するスイッチ制御回路とを備えていることを特徴とする請求項11記載の周波数−電圧変換器。 - 前記スイッチ制御回路は、前記入力信号を入力して同一周波数の方形信号を生成する方形信号生成回路と、
前記方形信号の立ち上がりエッジ又は立ち下がりエッジを検出して前記方形信号の立ち上がりエッジ又は立ち下がりエッジに同期したエッジパルスを発生するエッジパルス発生回路と、
前記エッジパルスを入力して前記エッジパルスを遅延してなる遅延エッジパルスを出力し、前記遅延エッジパルスで前記第2の開閉スイッチ回路のオン、オフを制御する遅延回路とを備えていることを特徴とする請求項12記載の周波数−電圧変換器。 - 前記充電制御回路は、前記遅延エッジパルスと、クロックとを入力して前記第1の開閉スイッチ回路のオン、オフを制御するように構成されていることを特徴とする請求項13記載の周波数−電圧変換器。
- 前記充電制御回路は、データ入力端子に第1の論理レベルが入力される第1のDフリップフロップ回路と、
データ入力端子を前段のDフリップフロップ回路の正相出力端子に接続するように、前記第1のDフリップフロップ回路を初段として縦列接続された第2、第3・・・第nのDフリップフロップ回路と、
データ入力端子を前記第nのDフリップフロップ回路の逆相出力端子に接続した第n+1のDフリップフロップ回路とを備え、
前記第1〜第n+1のDフリップフロップ回路は、クロック入力端子にクロックが供給され、リセット端子に前記遅延エッジパルスが供給されるように構成されていることを特徴とする請求項14記載の周波数−電圧変換器。 - 前記サンプルホールド回路は、前記エッジパルスをサンプリング信号として前記積分容量の端子電圧をサンプリングするように構成されていることを特徴とする請求項13、14又は15記載の周波数−電圧変換器。
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