TWI478174B - 降低電磁干擾的控制電路 - Google Patents

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Description

降低電磁干擾的控制電路
一種降低電磁干擾的電路，特別有關於一種降低電磁干擾的控制電路。
隨著數位科技的發達，數位系統為了能夠支援高密度及高速度的資訊傳輸，需要一可靠及精確的時脈產生器以產生高頻的時脈信號，作為資料信號傳輸速率的參考。典型系統計時時脈的產生與分配，係由一系列功能元件所組成，這一系列功能元件可為元件晶片組或獨立封裝高度整合元件等IC半導體晶片，而該等IC半導體晶片對於電磁干擾(Electromagnetic Interference,EMI)十分敏感。
由於時脈產生器所產生高頻時脈信號，經常對時脈產生器或數位系統內的IC半導體晶片，造成電磁干擾，影響數位系統的可靠度及性能。一般來說，可在電源輸入端加上電磁干擾除頻器或(EMI Filter)或壓制器(Snubber)，以有效處理信號高頻切換時所產生之電磁干擾的現象，但是這些額外的元件會增加電路的使用成本。
為了降低高頻時脈信號所產生能量，以避免電磁干擾，美國專利第US6249876號申請案利用邏輯輸出送出控制信號來決定數位類比轉換器(D/A Converter)的輸出電流並加總至震盪器中的電流，以產生可變的頻率。然而，通常震盪器的電流值為幾微安培(μA)，而數位類比轉換器所提供的電流則需要小到幾十奈安培(nA)。如此一來，此專利在電路實現上難達到精確的電流變化範圍，進而較難達到精確的頻率變化範圍。
另外，美國專利第US7289582號申請案，利用震盪器的輸入參考電壓連接到電壓控制單元，並藉由改變輸入參考電壓來改變震盪器的輸出時脈電壓，以降低電磁干擾。此做法以電阻串實現2n 個參考電壓，並用多個開關來完成電壓控制單元的輸出選擇電壓，如此在實現上較為複雜。
鑒於以上的問題，本發明在於提供一種降低電磁干擾的控制電路，藉由調變一回授調變信號的輸出時間從而改變一調變週期信號頻率，進而降低電磁干擾的現象。
本發明所揭露之一種降低電磁干擾的控制電路，包括一週期信號產生器以及調變控制器。週期信號產生器用以依據一回授調變信號，以調變週期信號產生器的一調變週期信號。調變控制器耦接週期信號產生器，接收調變週期信號，並依據多個控制信號，而提供多個不同的延遲時間來調變前述調變週期信號的頻率，以產生回授調變信號。
在一實施例中，前述調變控制器包括一控制信號產生器以及一延遲單元。控制信號產生器用以接收並依據回授調變信號，以產生控制信號。延遲單元耦接控制信號產生器，用以接收調變週期信號，並依據控制信號，而提供多個不同的延遲時間來調變前 述調變週期信號的頻率，以產生回授調變信號。
在一實施例中，前述延遲單元包括M個開關以及M-1個緩衝器。M個開關的第一端彼此耦接且接收調變週期信號，而第1個開關的第二端輸出回授調變信號，且M個開關依據n位元的控制信號而分別導通其第一端與第二端，n為大於1的正整數，M=2n。第i個緩衝器耦接至第i+1個開關的第二端，M-1個緩衝器的第二端彼此耦接第1個開關的第二端，i為正整數且0<i<M。其中，第i個緩衝器的延遲時間小於第i+1個緩衝器的延遲時間。
在一實施例中，前述延遲單元包括N個開關以及(N/2)個緩衝器。第1個開關的第一端接收調變週期信號，第N-1個開關的第二端輸出回授調變信號，第j個開關的第二端耦接第j+2個開關的第一端，第j個開關的第一端耦接第j+1個開關的第一端，且N個開關依據n位元的控制信號而導通其第一端與第二端，n為大於1的正整數，N=2 * n，j為奇數且0<j<N。第k個緩衝器的第一端耦接第(k*2)個開關的第二端，第k個緩衝器的第二端耦接第(k*2)-1個開關的第二端，k為正整數且0<k<N-1。其中，第k個緩衝器的延遲時間大於第k+1個緩衝器的延遲時間。
在一實施例中，前述控制信號產生器為一亂數產生器。
在一實施例中，前述控制信號產生器為一計數器。
在一實施例中，前述週期信號產生器包括切換單元、電容以及脈波產生器。切換單元的第一端接收輸入信號，切換單元的第二端耦接接地端，切換單元的控制端接收並依據回授調變信號，使切換單元的輸出端選擇性與切換單元的第一端或第二端形成一導電路徑。電容的第一端耦接切換單元的輸出端，並提供一電容電壓，電容的第二端耦接接地端。脈波產生器耦接電容的第一端，用以接收並比較電容電壓與至少一參考信號，以產生調變週期信號。
在一實施例中，前述切換單元包括一電流源以及一電晶體。電流源的第一端作為切換單元的第一端。電晶體的汲極端耦接電流源的第二端並作為切換單元的輸出端，電晶體的閘極端作為切換單元的控制端，電晶體的源極端作為切換單元的第二端。
在一實施例中，前述切換單元包括第一電流源、第一電晶體、第二電流源以及第二電晶體。第一電流源的第一端作為切換單元的第一端。第一電晶體的源極端耦接第一電流源的第二端，第一電晶體的閘極端作為切換單元的控制端，第一電晶體的汲極端作為切換單元的輸出端。第二電流源的第一端作為切換單元的第二端。第二電晶體的源極端耦接第二電流源的第二端，第二電晶體的汲極端耦接第一電晶體的汲極端，第二電晶體的閘極端耦接第一電晶體的閘極端。
在一實施例中，前述脈波產生器包括一比較器。比較器的第一端耦接電容的第一端以接收電容電壓，比較器的第二端接收參考信號，比較器的輸出端輸出調變週期信號。
在一實施例中，前述脈波產生器包括第一比較器、第二比較器與閂鎖器。第一比較器的第一端接收第一參考信號，第一比較器的第二端耦接電容的第一端以接收電容電壓，第一比較器的輸出端產生一第一比較結果。第二比較器的第一端接收一第二參考信號，第二比較器的第二端耦接電容的第一端以接收電容電壓，第二比較器的輸出端產生一第二比較結果。閂鎖器耦接第一比較器與第二比較器的輸出端，接收並閂鎖第一比較結果與第二比較結果，以產生調變週期信號。
本發明所揭露之降低電磁干擾的控制電路，藉由調變控制單元之延遲單元對週期信號產生器所產生之調變週期信號進行延遲，以調整回授調變信號的輸出時間，進而調整調變週期信號的頻率。如此一來，可有效地降低電磁干擾的現象。
有關本發明的特徵與實作，茲配合圖式作最佳實施例詳細說明如下。
請參考「第1圖」所示，其係為本發明之降低電磁干擾之控制電路的電路方塊圖。降低電磁干擾的控制電路100包括週期信號產生器110與調變控制器120。
週期信號產生器110用以依據回授調變信號VM，以調變週期信號產生器110的輸出信號成調變週期信號VCLK。調變控制器120耦接週期信號產生器110，接收調變週期信號VCLK，並依據多個控制信號，而提供多個不同的延遲時間來調變前述調變週期信號VCLK的頻率，以產生回授調變信號VM。在本實施例中，調變控制器120包括控制信號產生器130以及延遲單元140。
控制信號產生器130用以接收調變週期信號VCLK，以產生前述控制信號。延遲單元140耦接控制信號產生器130，用以接收調變週期信號VCLK，並依據前述的控制信號，而提供多個不同的延遲時間來調變前述調變週期信號VCLK的頻率，以產生回授調變信號VM。如此一來，本實施例之降低電磁干擾的控制電路100便可藉由延遲回授調變信號VM的輸出時間，進而調整調變週期信號VCLK的頻率，以有效地抑制電磁干擾的現象。
在本實施例中，控制信號產生器130可以是亂數產生器。也就是說，控制信號產生器130會依據調變週期信號VCLK，而以亂數的方式產生前述的控制信號。舉例來說，假設控制信號為CS1、CS2、CS3、CS4，則控制信號產生器130輸出控制信號的順序例如為CS2、CS1、CS4、CS3。在另一實施例中，控制信號產生器130可以是計數器。也就是說，控制信號產生器130會依據調變週期信號VCLK，而依序產生前述的控制信號。舉例來說，假設控制信號為CS1、CS2、CS3、CS4，則控制信號產生器130輸出控制信號的順序例如為CS1、CS2、CS3、CS4。
上述以大略說明了降低電磁干擾之控制電路100的元件與操作，以下將進一步說明詳細實施方式。
請參照「第2圖」所示，其係為本發明之降低電磁干擾之控制電路100的詳細電路圖。週期信號產生器110包括切換單元210、電容C以及脈波產生器220。切換單元210的第一端接收工作電壓VIN，切換單元210的第二端耦接接地端，切換單元210 的控制端接收並依據回授調變信號VM，使切換單元210的輸出端選擇性與切換單元210的第一端或第二端形成一導電路徑。電容C的第一端耦接切換單元210的輸出端，並提供一電容電壓VC，電容C的第二端耦接接地端。脈波產生器220耦接電容C的第一端，用以接收並比較電容電壓VC與至少一參考信號，以產生調變週期信號VCLK。
在本實施例中，當切換單元210將其輸出端與第一端形成導電路徑時，工作電壓VIN可經過切換單元210對電容C進行充電。當切換單元210將其輸出端與第二端形成導電路徑時，電容C可經由切換單元210耦接接地端以進行放電。
本實施例的切換單元210還包括電流源I1、I2及電晶體M1、M2。電流源I1的第一端作為切換單元210的第一端，用以接收工作電壓VIN，電流源I2的第一端作為切換單元210的第二端，用以耦接接地端。其中，電流源I1與I2為定電流源。
電晶體M1的源極端耦接電流源I1的第一端，電晶體M1的閘極端作為切換單元210的控制端，用以接收回授調變信號VM，電晶體M1的汲極端作為切換單元210的輸出端。電晶體M2的源極端耦接電流源I2的第二端，電晶體M2的汲極端耦接電晶體M1的汲極端，電晶體M2的閘極端耦接電晶體M1的閘極端。其中，電晶體M1可以是P型電晶體，電晶體M2可以是N型電晶體，但本發明不以此為限。
在本實施例中，脈波產生器220還包括比較器230、240以及 閂鎖器250。比較器230的第一端接收第一參考信號VH，比較器230的第二端耦接電容C的第一端以接收電容電壓VC，比較器230的輸出端產生第一比較結果。比較器240的第一端接收第二參考信號VL，比較器240的第二端耦接電容C的第一端以接收電容電壓VC，比較器240的輸出端產生第二比較結果。閂鎖器250耦接比較器230與240的輸出端，接收並閂鎖第一比較結果與第二比較結果，以產生調變週期信號VCLK。
延遲單元140包括M個開關以及M-1個緩衝器。M個開關的第一端彼此耦接且接收調變週期信號VCLK，而第1個開關的第二端輸出回授調變信號VM，且M個開關依據n位元的控制信號而分別導通其第一端與第二端，n為大於1的正整數，M=2n 。第i個緩衝器耦接至第i+1個開關的第二端，M-1個緩衝器的第二端彼此耦接第1個開關的第二端，i為正整數且0<i<M。其中，第i個緩衝器的延遲時間小於第i+1個緩衝器的延遲時間。
為了方便說明，假設n=2，M=22 =4，控制信號為2位元(bit)，例如為CS1(00)、CS2(01)、CS3(10)及CS4(11)，而開關為4個，例如為開關SW1~SW4，緩衝器為3個，例如為緩衝器251~253。
開關SW1(第1個開關)的第一端接收調變週期信號VCLK，開關SW1的第二端產生回授調變信號VM，開關SW1依據控制信號CS1而導通或斷開開關SW1的第一端與第二端。開關SW2(第2個開關)的第一端耦接開關SW1的第一端，並依據控制信 號CS2而導通或斷開開關SW2的第一端與第二端。開關SW3的第一端耦接開關SW1的第一端，並依據控制信號CS3而導通或斷開開關SW3的第一端與第二端。開關SW4的第一端耦接開關SW1的第一端，並依據控制信號CS4而導通或斷開開關SW4的第一端與第二端。
緩衝器251的第一端耦接開關SW2的第二端，緩衝器251的第二端耦接開關SW1的第二端。緩衝器252的第一端耦接開關SW3的第二端，緩衝器252的第二端耦接緩衝器251的第二端。緩衝器253的第一端耦接開關SW4的第二端，緩衝器253的第二端耦接緩衝器252的第二端。
在本實施例中，緩衝器的延遲時間由小至大依序為緩衝器251、252、253。舉例來說，緩衝器251的延遲時間例如為1T，緩衝器252的延遲時間例如為2T，緩衝器253的延遲時間例如為3T。
首先，當降低電磁干擾的控制電路100開始運作時，調變控制器120所產生的回授調變信號VM為低邏輯準位，並輸出至電晶體M1與M2的閘極端。此時，電晶體M1導通，而電晶體M2不導通，則工作電壓VIN透過電流源I1對電容C進行充電，使得電容電壓VC上升。接著，當電容電壓VC上升至第一參考信號VH時，脈波產生器220會產生高邏輯準位的調變週期信號VCLK，並輸出至延遲單元140。延遲單元140接收並延遲高邏輯準位的調變週期信號VCLK的頻率，以產生回授調變信號VM， 並將回授調變信號VM輸出至電晶體M1與M2的閘極端。
此時，電晶體M1不導通，而電晶體M2導通，使得電容C會透過電流源I2連接至接地端進行放電，則電容電壓VC開始下降。接著，當電容電壓VC下降至第二參考信號VL，脈波產生器220會產生低邏輯準位的調變週期信號VCLK，並輸出至延遲單元140。延遲單元140接收並延遲低邏輯準位的調變週期信號VCLK，以產生低邏輯準位的回授調變信號VM，並將回授調變信號VM輸出至電晶體M1與M2的閘極端。
在本實施例中，控制信號CS1、CS2、CS3與CS4可以依序的方式或以亂數的方式來調整其邏輯準位，使得延遲單元140可選擇路徑1(開關SW1)、路徑2(開關SW2與緩衝器251)、路徑3(開關SW3與緩衝器252)或路徑4(開關SW4與緩衝器253)，以提供多個不同的延遲時間來調變前述調變週期信號VCLK的頻率，進而產生回授調變信號VM。如此一來，本實施例可藉由調整調變週期信號VCLK的頻率，以降低電磁干擾的現象。
請參考「第3圖」所示，其係為本發明之電容電壓VC、調變週期信號VCLK與回授調變信號VM的波形圖。曲線S1(虛線)表示調變週期信號VCLK未經延遲之電容電壓VC的波形；曲線S2(實線)為表示調變週期信號VCLK經延遲之電容電壓VC的波形；曲線S3(虛線)表示調變週期信號VCLK的波形；曲線S4(實線)表示回授調變信號VM(即延遲後的調變週期信號VCLK)的波形；VH表示第一參考信號；VL表示第二參考信號；時間Td1 表示未經延遲之調變週期信號VCLK的轉態時間；時間Td2表示調變週期信號VCLK經延遲而產生回授調變信號VM的延遲時間。
從「第3圖」可以看出，當曲線S1(即電容電壓VC)上升至第一參考信號VH時，週期信號產生器110所產生的調變週期信號VCLK會由低邏輯準位轉態至高邏輯準位(曲線S3)。由於調變週期信號VCLK(高邏輯準位)未經延遲，因此調變週期信號VCLK會直接輸出至電晶體M1與M2的閘極端。此時，電晶體M1不導通，電晶體M2導通，使得曲線S1(即電容電壓VC)開始下降。
接著，當曲線S1下降至第二參考信號VL時，週期信號產生器110所產生的調變週期信號VCLK會由高邏輯準位轉態至低邏輯準位(曲線S3)。由於高邏輯準位的調變週期信號VCLK未經延遲，因此調變週期信號VCLK會直接輸出至電晶體M1與M2的閘極端。此時，電晶體M1導通，電晶體M2不導通，使得曲線S1(即電容電壓VC)開始下降。
另一方面，當曲線S2於時間Td1上升至第一參考信號VH時，週期信號產生器110所產生的調變週期信號VCLK會由低邏輯準位轉態至高邏輯準位。由於本實施例之調變週期信號VCLK會經由延遲單元140進行延遲，故回授調變信號VM會比調變週期信號VCLK晚一個延遲時間(即時間Td2)才會由低邏輯準位轉換成高邏輯準位(曲線S3)。因此，曲線S2(電容電壓VC)經過時間Td1仍會持續上升，直到回授調變信號VM由低邏輯準位 轉態至高邏輯準位才會開始下降。在本實施例中，時間Td2可依據延遲單元140中各緩衝器的延遲時間而改變。也就是說，緩衝器的延遲時間越長，則時間Td2越長；反之，緩衝器的延遲時間越短，則時間Td2越短。
上述「第2圖」以n=2的方式說明延遲單元140的內部元件及其連接關係與操作，以下在舉另一例來說明延遲單元140的實施態樣，請參考「第4圖」所示，其係為「第2圖」之延遲單元的另一實施範例。假設n=3，M=23 =8，控制信號為3位元(bit)，例如為CS1(000)、CS2(001)、CS3(010)及CS4(011)、CS5(100)、CS6(101)、CS7(011)及CS8(111)，而開關為8個，例如為開關SW1~SW8，緩衝器為7個，例如為緩衝器410~470。
開關SW1(第1個開關)的第一端接收調變週期信號VCLK，開關SW1的第二端產生回授調變信號VM，開關SW1依據控制信號CS1而導通或斷開開關SW1的第一端與第二端。開關SW2(第2個開關)的第一端耦接開關SW1的第一端，並依據控制信號CS2而導通或斷開開關SW2的第一端與第二端。開關SW3的第一端耦接開關SW1的第一端，並依據控制信號CS3而導通或斷開開關SW3的第一端與第二端。開關SW4的第一端耦接開關SW1的第一端，並依據控制信號CS4而導通或斷開開關SW4的第一端與第二端。
開關SW5的第一端耦接開關SW1的第一端，並依據控制信號CS5而導通或斷開開關SW5的第一端與第二端。開關SW6的 第一端耦接開關SW1的第一端，並依據控制信號CS6而導通或斷開開關SW6的第一端與第二端。開關SW7的第一端耦接開關SW1的第一端，並依據控制信號CS7而導通或斷開開關SW7的第一端與第二端。開關SW8的第一端耦接開關SW1的第一端，並依據控制信號CS8而導通或斷開開關SW8的第一端與第二端。
緩衝器410的第一端耦接開關SW2的第二端，緩衝器410的第二端耦接開關SW1的第二端。緩衝器420的第一端耦接開關SW3的第二端，緩衝器420的第二端耦接緩衝器410的第二端。緩衝器430的第一端耦接開關SW4的第二端，緩衝器430的第二端耦接緩衝器420的第二端。緩衝器440的第一端耦接開關SW5的第二端，緩衝器440的第二端耦接緩衝器430的第二端。緩衝器450的第一端耦接開關SW6的第二端，緩衝器450的第二端耦接緩衝器440的第二端。緩衝器460的第一端耦接開關SW7的第二端，緩衝器460的第二端耦接緩衝器450的第二端。緩衝器470的第一端耦接開關SW8的第二端，緩衝器470的第二端耦接緩衝器460的第二端。
其中，緩衝器的延遲時間由小至大依序為緩衝器410、420、430、440、450、460、470。舉例來說，緩衝器410的延遲時間例如為1T，緩衝器420的延遲時間例如為2T，緩衝器430的延遲時間例如為3T，緩衝器440的延遲時間例如為4T，緩衝器450的延遲時間例如為5T，緩衝器460的延遲時間例如為6T緩衝器470的延遲時間例如為7T。
在本實施例中，控制信號CS1~CS8可以依序的方式或以亂數的方式來調整其邏輯準位，使得延遲單元140可選擇路徑1(開關SW1)、路徑2(開關SW2與緩衝器410)、路徑3(開關SW3與緩衝器420)或路徑4(開關SW4與緩衝器430)、路徑5(開關SW5與緩衝器440)、路徑6(開關SW6與緩衝器450)、路徑7(開關SW7與緩衝器460)或路徑8(開關SW8與緩衝器470)，以提供多個不同的延遲時間來調變前述調變週期信號VCLK的頻率，進而產生回授調變信號VM。
由上述「第2圖」及「第4圖」之實施例的說明，所屬領域具有通常知識者應可推知延遲單元140的其他實施態樣，故在此不再贅述。
請參考「第5圖」所示，其係為本發明之降低電磁干擾之控制電路的另一詳細電路圖。本實施例中的週期信號產生器110之內部元件的連接關係以及控制信號產生器130的操作，可參照「第2圖」所示，故在此不再贅述。
在本實施例中，延遲單元140可包括N個開關以及N-2個緩衝器。第1個開關的第一端接收調變週期信號VCLK，第N-1個開關的第二端輸出回授調變信號VM，第j個開關的第二端耦接第j+2個開關的第一端，第j個開關的第一端耦接第j+1個開關的第一端，且N個開關依據n位元的控制信號而導通其第一端與第二端，n為大於1的正整數，N=2 * n，j為奇數且0<j<N。第k個緩衝器的第一端耦接第k*2個開關的第二端，第k個緩衝器的 第二端耦接第(k*2)-1個開關的第二端，k為大於0<k<N-1的正整數。其中，第k個緩衝器的延遲時間小於第k+1個緩衝器的延遲時間。
為了方便說明，假設n=2，N=2*2=4，控制信號為2位元(bit)，例如以控制信號CS1~CS6來實現，而開關為4個，例如為開關SW1~SW4，緩衝器為2個510~520。
開關SW1(第1個開關)的第一端接收調變週期信號VCLK，並依據控制信號CS1而導通或斷開開關SW1的第一端與第二端。開關SW3(第3個開關)的第一端耦接開關SW1的第二端，且開關SW3的第二端輸出回授調變信號VM，開關SW3依據控制信號CS3而導通或斷開開關SW3的第一端與第二端。開關SW2(第2個開關)的第一端耦接開關SW1的第一端，並依據控制信號CS2而導通或斷開開關SW2的第一端與第二端。開關SW4(第4個開關)的第一端耦接開關SW3的第一端，並依據控制信號CS4而導通或斷開開關SW4的第一端與第二端。
緩衝器510(第1個緩衝器)的第一端耦接開關SW2的第二端，緩衝器510的第二端耦接開關SW1的第二端。緩衝器520(第2個緩衝器)的第一端耦接開關SW4的第二端，緩衝器520的第二端耦接開關SW3的第二端。
其中，緩衝器的延遲時間由大至小依序為緩衝器510、520。舉例來說，緩衝器510的延遲時間例如為2T，緩衝器520的延遲時間例如為2T。控制信號CS1與CS2彼此互補，而控制信號CS3 與CS4彼此互補。也就是說，當控制信號CS1與CS3分別為高邏輯準位時，控制信號CS2與CS4分別為低邏輯準位。反之，當控制信號CS1與CS3分別為高邏輯準位時，控制信號CS2與CS4分別為低邏輯準位。藉由控制信號CS1~CS4的組合變可產生00、01、10、11之2位元的控制信號，以控制開關SW1~SW4的導通或斷開。
在本實施例中，控制信號CS1~CS4可以依序的方式或以亂數的方式來調整其邏輯準位，使得延遲單元140可選擇路徑1(開關SW1、SW3)、路徑2(開關SW1、SW4與緩衝器520)、路徑3(開關SW2、緩衝器510與開關SW3)或路徑4(開關SW2、緩衝器510、開關SW4與緩衝器520)，以提供多個不同的延遲時間來延遲調變週期信號VCLK，以調整回授調變信號VM的輸出時間，進而調整調變週期信號VCLK的頻率。如此一來，可有效降低電磁干擾的現象。
上述「第5圖」以n=2的方式說明延遲單元140的內部元件及其連接關係與操作，以下在舉另一例來說明延遲單元140的實施態樣，請參考「第6圖」所示，其係為「第5圖」之延遲單元的另一實施範例。假設n=3，N=2*3=6，控制信號為3位元(bit)，例如以控制信號CS1~CS6來實現，而開關為6個，例如為開關SW1~SW6，緩衝器為3個610~630。
開關SW1(第1個開關)的第一端接收調變週期信號VCLK，並依據控制信號CS1而導通或斷開開關SW1的第一端與第二端。 開關SW3(第3個開關)的第一端耦接開關SW1的第二端，開關SW3依據控制信號CS3而導通或斷開開關SW3的第一端與第二端。開關SW5(第5個開關)的第一端耦接開關SW3的第二端，開關SW5依據控制信號CS5而導通或斷開開關SW5的第一端與第二端。
開關SW2(第2個開關)的第一端耦接開關SW1的第一端，並依據控制信號CS2而導通或斷開開關SW2的第一端與第二端。開關SW4(第4個開關)的第一端耦接開關SW3的第一端，並依據控制信號CS4而導通或斷開開關SW4的第一端與第二端。開關SW6(第6個開關)的第一端耦接開關SW5的第一端，並依據控制信號CS6而導通或斷開開關SW6的第一端與第二端。
緩衝器610(第1個緩衝器)的第一端耦接開關SW2的第二端，緩衝器610的第二端耦接開關SW1的第二端。緩衝器620(第2個緩衝器)的第一端耦接開關SW4的第二端，緩衝器620的第二端耦接開關SW3的第二端。緩衝器630(第3個緩衝器)的第一端耦接開關SW6的第二端，緩衝器630的第二端耦接開關SW5的第二端。
其中，緩衝器的延遲時間由大至小依序為緩衝器610、620、630。舉例來說，緩衝器610的延遲時間例如為4T，緩衝器620的延遲時間例如為2T，緩衝器630的延遲時間例如為1T。控制信號CS1與CS2彼此互補，控制信號CS3與CS4彼此互補、控制信號CS5與CS6彼此互補。也就是說，當控制信號CS1、CS3與 CS5分別為高邏輯準位時，控制信號CS2、CS4與CS6分別為低邏輯準位。反之，當控制信號CS1、CS3與CS5分別為高邏輯準位時，控制信號CS2、CS4與CS6分別為低邏輯準位。藉由控制信號CS1~CS6的組合變可產生000、001、010、011、100、101、110、111之3位元的控制信號，以控制開關SW1~SW6的導通或斷開。
在本實施例中，控制信號CS1~CS6可以依序的方式或以亂數的方式來調整其邏輯準位，使得延遲單元140可選擇路徑1(開關SW1、SW3、SW5)、路徑2(開關SW1、SW3、SW6與緩衝器630)、路徑3(開關SW1、SW4、緩衝器620與開關SW5)或路徑4(開關SW1、SW4、緩衝器620、開關SW6與緩衝器630)、路徑5(開關SW2、緩衝器610、開關SW3、SW5)、路徑6(開關SW2、緩衝器610、開關SW3、SW6與緩衝器630)、路徑7(開關SW2、緩衝器610、開關SW4、緩衝器620與開關SW5)或路徑4(開關SW2、緩衝器610、開關SW4、緩衝器620、開關SW6與緩衝器630)，以提供多個不同的延遲時間來延遲調變週期信號VCLK，以調整回授調變信號VM的輸出時間，進而調整調變週期信號VCLK的頻率。
由上述「第5圖」及「第6圖」之實施例的說明，所屬領域具有通常知識者應可推知延遲單元140的其他實施態樣，故在此不再贅述。
請參考「第7圖」所示，其係為本發明之降低電磁干擾之控 制電路的又一詳細電路圖。本實施例中的調變控制器120之內部元件的連接關係及操作，可參照「第2圖」與「第5圖」所示，故在此不再贅述。
週期信號產生器110包括切換單元710、電容C以及脈波產生器720。切換單元710的第一端接收工作電壓VIN，切換單元710的第二端耦接接地端，切換單元710的控制端接收並依據回授調變信號VM，使切換單元710的輸出端選擇性與切換單元710的第一端或第二端形成一導電路徑。電容C的第一端耦接切換單元710的輸出端，並提供一電容電壓VC，電容C的第二端耦接接地端。脈波產生器720耦接電容C的第一端，用以接收並比較電容電壓VC與至少一參考信號，以產生調變週期信號VCLK。
在本實施例中，當切換單元710將其輸出端與第一端形成導電路徑時，工作電壓VIN可經過切換單元710對電容C進行充電。當切換單元710將其輸出端與第二端形成導電路徑時，電容C可經由切換單元710耦接接地端以進行放電。
而本實施例的切換單元710可包括電流源I3及電晶體M3。電流源I3的第一端作為切換單元710的第一端，用以接收工作電壓VIN。其中，電流源I3為定電流源。
電晶體M3的汲極端耦接電流源I3的第一端並作為切換單元710的輸出端，電晶體M3的閘極端作為切換單元710的控制端，用以接收回授調變信號VM，電晶體M3的源極端作為切換單元710的第二端，用以耦接接地端。其中，電晶體M3可以是N型 電晶體，但本發明不以此為限。
在本實施例中，脈波產生器720還包括比較器730。比較器730的第一端耦接電容C的第一端以接收電容電壓VC，比較器730的第二端接收參考信號VREF，比較器730的輸出端輸出調變週期信號VCLK。
本發明之實施例所提供之降低電磁干擾的控制電路，藉由調變控制單元之延遲單元對週期信號產生器所產生之調變週期信號進行延遲，以調整回授調變信號的輸出時間，進而調整調變週期信號的頻率。如此一來，可有效降低電磁干擾的現象。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100‧‧‧降低電磁干擾的控制電路
110‧‧‧週期信號產生器
120‧‧‧調變控制器
130‧‧‧控制信號產生器
140‧‧‧延遲單元
210、710‧‧‧切換單元
220、720‧‧‧脈波產生器
230、240、530、730‧‧‧比較器
250‧‧‧閂鎖器
251~253、410~470、510~520、610~630‧‧‧緩衝器
VIN‧‧‧工作電壓
VCLK‧‧‧調變週期信號
VM‧‧‧回授調變信號
I1、I2、I3‧‧‧電流源
M1、M2、M3‧‧‧電晶體
C‧‧‧電容
VC‧‧‧電容電壓
VREF‧‧‧參考信號
VH‧‧‧第一參考信號
VL‧‧‧第二參考信號
SW1~SW8‧‧‧開關
CS1~CS8‧‧‧控制信號
S1、S2、S3、S4‧‧‧曲線
第1圖係為本發明之降低電磁干擾的控制電路的方塊圖。
第2圖係為本發明之降低電磁干擾的控制電路的詳細電路方塊圖。
第3圖係為本發明之電容電壓、調變週期信號與回授調變信號的波形圖。
第4圖係為本發明之第2圖之延遲單元的另一實施範例。
第5圖係為本發明之降低電磁干擾之控制電路的另一詳細電路圖。
第6圖係為本發明之第2圖之延遲單元的另一實施範例。
第7圖係為本發明之降低電磁干擾之控制元件的又一詳細電路圖。
100．．．降低電磁干擾的控制電路
110．．．週期信號產生器
120．．．調變控制器
130．．．信號產生器
140．．．延遲單元
VCLK．．．調變週期信號
VM．．．回授調變信號

Claims (10)

  1. 一種降低電磁干擾的控制電路，包括：一週期信號產生器，用以依據一回授調變信號，以調變該週期信號產生器的一調變週期信號；以及一調變控制器，耦接該週期信號產生器，接收該調變週期信號，以產生多個控制訊號，並依據該些控制信號，而提供多個不同的延遲時間來調變該調變週期信號的頻率，以產生該回授調變信號；其中該調變控制器包括：一控制信號產生器，用以接收並依據該回授調變信號，以產生該些控制信號；以及一延遲單元，耦接該控制信號產生器，用以接收該調變週期信號，並依據該些控制信號，來選擇多個相異路徑的其中之一，從而調整該延遲單元中的延遲路徑，以提供多個不同的延遲時間來調變該調變週期信號的頻率，以產生該回授調變信號。
  2. 如申請專利範圍第1項所述之降低電磁干擾的控制電路，其中該延遲單元包括：M個開關，M個開關的第一端彼此耦接且接收該調變週期信號，而第1個開關的第二端輸出該回授調變信號，且M個開關依據n位元的該些控制信號而分別導通其第一端與第二端，n為大於1的正整數，M=2n ；以及M-1個緩衝器，第i個緩衝器耦接至第i+1個開關的第二 端，M-1個緩衝器的第二端彼此耦接第1個開關的第二端，i為正整數且0<i<M；其中，第i個緩衝器的延遲時間小於第i+1個緩衝器的延遲時間。
  3. 如申請專利範圍第2項所述之降低電磁干擾的控制電路，其中該延遲單元包括：N個開關，第1個開關的第一端接收該調變週期信號，第N-1個開關的第二端輸出該回授調變信號，第j個開關的第二端耦接第j+2個開關的第一端，第j個開關的第一端耦接第j+1個開關的第一端，且N個開關依據n位元的該些控制信號而導通其第一端與第二端，n為大於1的正整數，N=2 * n，j為奇數且0<j<N；以及(N/2)個緩衝器，第k個緩衝器的第一端耦接第(k*2)個開關的第二端，第k個緩衝器的第二端耦接第(k*2)-1個開關的第二端，k為正整數且0<k<N-1；其中，第k個緩衝器的延遲時間大於第k+1個緩衝器的延遲時間。
  4. 如申請專利範圍第2項所述之降低電磁干擾的控制電路，其中該控制信號產生器為一亂數產生器。
  5. 如申請專利範圍第2項所述之降低電磁干擾的控制電路，其中控制信號產生器為一計數器。
  6. 如申請專利範圍第1項所述之降低電磁干擾的控制電路，其中 該週期信號產生器包括：一切換單元，其第一端接收一工作電壓，其第二端耦接接地端，其控制端接收並依據該回授調變信號，使該切換單元的輸出端選擇性與該切換單元的第一端或第二端形成一導電路徑；一電容，其第一端耦接該切換單元的輸出端，並提供一電容電壓，其第二端耦接接地端；以及一脈波產生器，耦接該電容的第一端，用以接收並比較該電容電壓與至少一參考信號，以產生該調變週期信號。
  7. 如申請專利範圍第6項所述之降低電磁干擾的控制電路，其中該切換單元包括：一電流源，其第一端作為該切換單元的第一端；以及一電晶體，其汲極端耦接該電流源的第二端並作為該切換單元的輸出端，其閘極端作為該切換單元的控制端，其源極端作為該切換單元的第二端。
  8. 如申請專利範圍第6項所述之降低電磁干擾的控制電路，其中該切換單元包括：一第一電流源，其第一端作為該切換單元的第一端；一第一電晶體，其源極端耦接該第一電流源的第二端，其閘極端作為該切換單元的控制端，其汲極端作為該切換單元的輸出端；一第二電流源，其第一端作為該切換單元的第二端；以及 一第二電晶體，其源極端耦接該第二電流源的第二端，其汲極端耦接該第一電晶體的汲極端，其閘極端耦接該第一電晶體的閘極端。
  9. 如申請專利範圍第6項所述之降低電磁干擾的控制電路，其中該脈波產生器包括：一比較器，其第一端耦接該電容的第一端以接收該電容電壓，其第二端接收該參考信號，其輸出端輸出該調變週期信號。
  10. 如申請專利範圍第6項所述之降低電磁干擾的控制電路，其中該脈波產生器包括：一第一比較器，其第一端接收一第一參考信號，其第二端耦接該電容的第一端以接收該電容電壓，其輸出端產生一第一比較結果；一第二比較器，其第一端接收一第二參考信號，其第二端耦接該電容的第一端以接收該電容電壓，其輸出端產生一第二比較結果；以及一閂鎖器，耦接該第一比較器與該第二比較器的輸出端，接收並閂鎖該第一比較結果與該第二比較結果，以產生該調變週期信號。
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