KR102483436B1 - 버퍼 증폭기 - Google Patents

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Abstract

전압 경로 스위칭(DC Bias (Voltage) Switching)을 수행하도록 한 버퍼 증폭기를 제시한다. 제시된 버퍼 증폭기는 버퍼 증폭기는 제1 채널 및 제2 채널에 각각 대응하는 제1 증폭 블록 및 제2 증폭 블록, 제1 증폭 블록 및 제2 증폭 블록의 출력에 의해 각각 제어되는 제1 출력 버퍼부 및 제2 출력 버퍼부, 제1 증폭 블록 및 제2 증폭 블록과 제1 출력 버퍼부 및 제2 출력 버퍼부 간의 연결을 스위칭하는 스위치부를 포함하고, 스위치부는 제어 신호를 근거로 제1 증폭 블록 및 제2 증폭 블록 중 하나를 제1 출력 버퍼부와 연결하는 제1 스위치부 및 제어 신호를 근거로 제1 증폭 블록 및 제2 증폭 블록 중 하나를 제2 출력 버퍼부와 연결하는 제2 스위치부를 포함한다.

Description

버퍼 증폭기{BUFFER AMPLIFIER}
본 발명은 버퍼 증폭기에 관한 것으로, 더욱 상세하게는 액정 표시 장치에 실장되어 전력 소모를 최소화하는 디스플레이 드라이버 IC의 버퍼 증폭기를 포함하는 버퍼 증폭기에 관한 것이다.
액정 표시 장치는 로우(row) 및 칼럼(column)으로 이루어진 매트릭스 형태의 픽셀(Pixel, 화소)을 포함한다. 각 픽셀은 박막 트랜지스터 및 기판에 형성된 픽셀 전극을 포함한다.
디스플레이 드라이버 IC(Display Driver IC, 이하, DDI)는 액정 표시 장치를 구성하는 수많은 픽셀을 조정해 다양한 색을 구현토록 하는 디스플레이 구동 칩(IC)이다. DDI는 액정 표시 장치에서 문자, 영상, 이미지 등이 표시되도록 하기 위해서 데이터를 전기적 신호(High Voltage Level)로 제공한다. 즉, DDI는 디지털 신호인 데이터를 RGB 아날로그 값으로 전환하여 스마트폰, 태블릿 PC, TV용 디스플레이 패널 등의 액정 표시 장치로 전달해 영상을 구현한다.
DDI는 각각의 픽셀을 구동하기 위해 DDI의 출력단에 위치한 출력 버퍼(Output Buffer)를 포함한다. DDI의 출력단에는 수백개의 출력 버퍼가 존재하고, 각 출력 버퍼는 소정의 전력(Power)을 소모하기 때문에 전력 소모량이 증가하는 문제점이 있다.
또한, DDI는 출력 버퍼의 전력 소모량 증가로 인해 온도가 상승하며, 온도 상승으로 인해 수명이 단축되는 문제점이 있다.
디스플레이 업계에서는 DDI의 출력 버퍼로 인한 전력 소모를 줄이기 위한 다양한 연구가 활발히 진행되고 있으며, 대부분 하프 파워(Half Power) 출력 버퍼를 응용하고 있다.
도 1을 참조하면, 일반적으로 사용되는 하프 파워 출력 버퍼는 제1 버퍼(VH), 제2 버퍼(VL) 및 스위치부(10)를 포함한다.
제1 버퍼(VH)는 제1 입력 신호(IN1)를 입력받는다. 제1 버퍼(VH)는 제1 입력 신호(IN1)에 따라 제1 중간 전력(first half power)인 제1 출력(OUT1)을 출력한다. 제1 버퍼(VH)는 VDD2MH 내지 VDD2의 제1 출력(OUT1)을 출력한다. 제1 버퍼(VH)는 제2 버퍼(VL)와 다른 동작 영역을 갖는 증폭기(Amplifier)로 구성된다.
제2 버퍼(VL)는 제2 입력 신호(IN2)를 입력받는다. 제2 버퍼(VL)는 제2 입력 신호(IN2)에 따라 제2 중간 전력(second half power)인 제2 출력(OUT2)을 출력한다. 제2 버퍼(VL)는 VSS 내지 VDD2ML의 제2 출력(OUT2)을 출력한다. 제2 버퍼(VL)는 제1 버퍼(VH)와 다른 동작 영역을 갖는 증폭기로 구성된다.
스위치부(10)는 제1 스위치(SW1) 내지 제4 스위치(SW4)로 구성된다. 제1 스위치(SW1)는 제1 버퍼(VH)의 출력단과 연결되어 제1 출력(OUT1)을 출력한다. 제2 스위치(SW2)는 제1 버퍼(VH)의 출력단과 연결되어 제2 출력(OUT2)을 출력한다. 제3 스위치(SW3)는 제2 버퍼(VL)의 출력단과 연결되어 제1 출력(OUT1)을 출력한다. 제4 스위치(SW4)는 제2 버퍼(VL)의 출력단과 연결되어 제2 출력(OUT2)을 출력한다.
이를 통해, 하프 파워 출력 버퍼 구조는 VDD2와 VSS의 중간 정도 전위 레벨을 사용하여 패널(Panel)을 충전(Charging) 및 방전(Discharging)하는데 소모되는 전력(Power)을 절반으로 줄일 수 있다.
하지만, 하프 파워 출력 버퍼는 서로 다른 타입의 증폭기로 제1 버퍼 및 제2 버퍼를 구성하기 때문에 특정 출력에서 반전 극성 신호(이하, POL 신호)에 따른 오프셋(Offset) 편차가 매우 커지는 문제점이 있다.
또한, 하프 파워 출력 버퍼는 오프셋 편차가 커지기 때문에 추가적인 오프셋 제거(Offset Cancellation)를 수행하지 않으면 정상적인 수준의 DVrms(RMS 전압 편차)를 확보할 수 없는 문제점이 있다.
도 2를 참조하면, 상술한 하프 파워 출력 버퍼의 문제점을 해결하기 위해서, Himax사에서는 버퍼단(buffer stage) 및 중간 전력 출력단(Half Power Output Stage)을 포함하는 버퍼 구조(이하, Himax 버퍼 구조)를 개발하였다.
Himax 버퍼 구조에서 각 채널은 동일한 타입의 채널 버퍼(Channel Buffer)를 포함한다. Himax 버퍼 구조에서는 두 개의 채널이 하나의 중간 전력 출력단을 공유한다. Himax 버퍼 구조에서는 POL 신호에 따라 제1채널 및 제2채널의 채널 버퍼들에서 각각 제1출력(OUI1) 및 제2출력(OUT2)을 출력(도 3 참조)하거나, 제1채널 및 제2채널의 채널 버퍼들에서 각각 제2 출력(OUI2) 및 제1 출력(OUT1)을 출력(도 4 참조)한다.
Himax 버퍼 구조는 플로팅 전류원(Floating Current Source) 및 출력 드라이버(Output Driver)를 스위칭(Switching)하는 방식을 사용하기 때문에 전류 경로(Path, 즉, PMOS와 NMOS의 Drain to Drain Path Switching 구조)를 스위칭하게 된다.
따라서, 종래의 버퍼 증폭기는 스위칭 동작을 수행 하기 위해서 사이즈가 큰 스위치 트랜지스터(Switch Transistor)가 대략 8개 이상 필요하기 때문에 버퍼 증폭기의 사이즈가 증가하는 문제점이 있다.
또한, 종래의 버퍼 증폭기는 사이즈가 작을 경우 론(RON) 저항에 의한 IR 드롭(DROP) 현상이 발생하는 문제점이 있다.
또한, 종래의 버퍼 증폭기는 작은 사이즈로 인해 IR 드롭이 발생함에 따라 시스템적 오프셋(Systematic Offset)을 유발하는 문제점이 있다.
한국공개특허 제10-2016-0071008호(명칭: 반전력 버퍼 증폭기)
본 발명은 상술한 종래의 문제점을 해결하기 위해 제안된 것으로, 전류 경로 스위칭을 수행하는 종래 구조와 달리 전압 경로 스위칭(DC Bias (Voltage) Switching)을 수행하도록 한 버퍼 증폭기를 제공하는 것을 목적으로 한다.
또한, 본 발명은 전압 경로 스위칭을 통해 출력단(Output Stage)에서의 하프 파워(Half Power) 소모 구조를 갖는 버퍼 증폭기를 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)의 스위칭을 수행하는 종래기술과 달리 출력 드라이버에서만 스위칭을 수행하여 사이즈 증가, IR 드롭(Drop) 발생, 시스템적 오프셋(Systematic Offset) 등의 부작용(Side Effect) 발생을 방지하도록 한 버퍼 증폭기를 제공하는 것을 다른 목적으로 한다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 제1 실시 예에 따른 버퍼 증폭기는 제1 채널에 대응하는 제1 증폭 블록; 제2 채널에 대응하는 제2 증폭 블록; 상기 제1 증폭 블록의 출력에 의해 제어되는 제1 출력 버퍼부; 상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부; 및 상기 제1 증폭 블록 및 상기 제2 증폭 블록과 제1 출력 버퍼부 및 제2 출력 버퍼부 간의 연결을 스위칭하는 스위치부를 포함하고, 상기 스위치부는 제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제1 출력 버퍼부와 연결하는 제1 스위치부; 및 상기 제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제2 출력 버퍼부와 연결하는 제2 스위치부를 포함한다.
상기 제1 증폭 블록 및 상기 제2 증폭 블록 각각은, 제1 입력 신호 및 제2 입력 신호를 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부; 및 상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되는 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터들, 및 상기 제2 차동 전류가 제공되는 제2 노드에서 직렬 연결되는 제6 PMOS 트랜지스터 및 제7 PMOS 트랜지스터를 포함하는 제1 전류 미러, 상기 제3 차동전류가 제공되는 제3 노드에서 직렬 연결되는 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터, 및 상기 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결되는 제6 NMOS 트랜지스터 및 제7 NMOS 트랜지스터를 포함하는 제2 전류 미러, 및 상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 제3 바이어스부를 포함하는 증폭부를 포함한다.
상기 증폭부는 상기 스위치부의 스위칭 동작에 의해 상기 제1 출력 버퍼부 및 상기 제2 출력 버퍼부 중 하나와 연결된다.
상기 제3 바이어스부는, 상기 제1 전류 미러의 상기 제5 PMOS 트랜지스터와 상기 제2 전류 미러의 상기 제5 NMOS 트랜지스터 사이에 접속되는 제1 바이어스 회로; 및 상기 제1 전류 미러의 상기 제7 PMOS 트랜지스터와 상기 제2 전류 미러의 상기 제7 NMOS 트랜지스터 사이에 접속되는 제2 바이어스 회로를 포함한다.
상기 제1 전류 미러 및 제2 전류 미러는 캐스코드 전류 미러(cascode current mirror)이다.
상기 제1 바이어스 회로 및 제2 바이어스 회로 각각은 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며, 상기 N형 트랜지스터와 상기 P형 트랜지스터의 게이트들 각각에는 바이어스 전압이 제공된다.
상기 제어 신호는 반전 극성 신호이다.
상기 제1 출력 버퍼부 및 제2 출력 버퍼부 각각은 직렬 연결되는 N형 트랜지스터 및 P형 트랜지스터를 포함하며, 상기 제1 출력 버퍼부의 일단에는 제2 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 인가되고, 상기 제2 출력 버퍼부의 일단에는 제1 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 연결되며, 상기 제2 전원 전압은 상기 제3 전원 전압보다 크고, 상기 제1 전원 전압은 상기 제3 전원보다 작다.
상기 제1 출력 버퍼부 및 제2 출력 버퍼부 각각의 출력은 상기 제1 입력부 및 제2 입력부 중 대응하는 어느 하나에 피드백되어 제공된다.
상기 제1 스위치부는, 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제1 스위치; 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제2 스위치; 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제3 스위치; 및 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제4 스위치를 포한다.
상기 제2 스위치부는, 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제5 스위치; 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제6 스위치; 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제7 스위치; 및 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제8 스위치를 포함한다.
본 발명의 제2 실시 예에 따른 버퍼 증폭기는 제1 채널에 대응하는 제1 증폭 블록; 제2 채널에 대응하는 제2 증폭 블록; 상기 제1 증폭 블록의 출력에 의해 제어되는 제1 출력 버퍼부; 상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부; 및 상기 제1 증폭 블록 및 상기 제2 증폭 블록과 제1 출력 버퍼부 및 제2 출력 버퍼부 간의 연결을 스위칭하는 스위치부를 포함하고, 상기 제1 증폭 블록 및 상기 제2 증폭 블록 각각은, 제1 입력 신호를 차동 증폭하여 차동 전류를 발생하는 입력부; 및 상기 차동 전류를 근거로 제어 신호를 출력하는 증폭부를 포함하고, 상기 스위치부는 제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제1 출력 버퍼부와 연결하는 제1 스위치부; 및 상기 제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제2 출력 버퍼부와 연결하는 제2 스위치부를 포함한다.
상기 입력부는 제1 차동 증폭기를 포함하고, 상기 제1 차동 증폭기는 상기 증폭부의 제1 노드 및 제2 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 NMOS 트랜지스터; 상기 증폭부의 제1 노드 및 제2 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 NMOS 트랜지스터; 및 제1 전원 전압을 공급하는 제2 레일에 연결되고, 제1 네거티브 바이어스 전압에 응답하여 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제1 바이어스부를 포함한다.
상기 입력부는 제2 차동 증폭기를 더 포함하고, 상기 제2 차동 증폭기는 상기 증폭부의 제3 노드 및 제4 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 PMOS 트랜지스터; 상기 증폭부의 제3 노드 및 제4 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 PMOS 트랜지스터; 및 제2 전원 전압을 공급하는 제1 레일에 연결되고, 제1 포지티브 바이어스 전압에 응답하여 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제2 바이어스부를 포함한다.
상기 입력부는 제1 차동 전류, 제2 차동 전류, 제3 차동 전류 및 제4 차동 전류를 발생하고, 상기 제1 차동 전류는 상기 제1 NMOS 트랜지스터의 드레인과 상기 제1 노드 사이에 흐르는 전류이고, 상기 제2 차동 전류는 상기 제2 NMOS 트랜지스터의 드레인과 상기 제2 노드 사이에 흐르는 전류이고, 상기 제3 차동 전류는 상기 제1 PMOS 트랜지스터의 드레인과 상기 제3 노드 사이에 흐르는 전류이고, 상기 제4 차동 전류는 상기 제2 PMOS 트랜지스터의 드레인과 상기 제4 노드 사이에 흐르는 전류이다.
상기 증폭부는, 제1 차동 전류, 제2 차동 전류 및 제2 포지티브 바이어스 전압 중 적어도 하나에 응답하여 상기 버퍼 출력부의 포지티브 출력을 제어하는 제1 출력 노드의 전압을 제어하는 제1 전류 미러를 포함하고, 상기 제1 전류 미러는, 제1 차동 전류가 제공되는 제1 노드에 직렬 연결된 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터; 및 제2 차동 전류가 제공되는 제2 노드에 직렬 연결된 제6 PMOS 트랜지스터 및 제7 PMOS 트랜지스터를 포함한다.
상기 증폭부는, 제3 차동 전류, 제4 차동 전류 및 제2 네거티브 바이어스 전압 중 적어도 하나에 응답하여 상기 버퍼 출력부의 네거티브 출력을 제어하는 제4 출력 노드의 전압을 제어하는 제2 전류 미러를 더 포함하고, 상기 제2 전류 미러는, 제3 차동 전류가 제공되는 제3 노드에 직렬 연결된 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터; 및 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결된 제6 NMOS 트랜지스터 및 제7 NMOS 트랜지스터를 포함한다.
상기 증폭부는 상기 제1 전류 미러 및 상기 제2 전류 미러 사이에 접속된 제3 바이어스부를 더 포함하고, 상기 제3 바이어스부는 게이트를 통해 제3 포지티브 바이어스 전압을 입력받는 제8 PMOS 트랜지스터; 및 게이트를 통해 제3 네거티브 바이어스 전압을 입력받는 제8 NMOS 트랜지스터를 포함하고, 상기 제8 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터는 병렬 연결되고, 상기 제8 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터의 소스 및 드레인은 제1 중간 노드 및 제2 중간 노드 사이에 각각 연결된다.
상기 증폭부는 상기 제1 전류 미러 및 상기 제2 전류 미러 사이에 접속되고, 포지티브 플로팅 바이어스 및 네거티브 플로팅 바이어스를 포함하는 제4 바이어스부를 더 포함한다.
상기 제1 출력 버퍼부 및 제2 출력 버퍼부 각각은 직렬 연결되는 N형 트랜지스터 및 P형 트랜지스터를 포함하며, 상기 제1 출력 버퍼부의 일단에는 제2 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 인가되고, 상기 제2 출력 버퍼부의 일단에는 제1 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 연결되며, 상기 제2 전원 전압은 상기 제3 전원 전압보다 크고, 상기 제1 전원 전압은 상기 제3 전원보다 작다.
상기 제1 스위치부는, 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제1 스위치; 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제2 스위치; 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제3 스위치; 및 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제4 스위치를 포함한다.
상기 제2 스위치부는, 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제5 스위치; 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제6 스위치; 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제7 스위치; 및 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제8 스위치를 포함한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명에 의하면, 버퍼 증폭기는 전압 경로 스위칭(DC Bias (Voltage) Switching)을 수행함으로써, 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)의 스위칭을 통해 전류 경로 스위칭을 수행하는 종래기술과 달리 출력 드라이버에서만 스위칭을 수행하여 사이즈 증가, IR 드롭(Drop) 발생, 시스템적 오프셋(Systematic Offset) 등의 부작용(Side Effect) 발생을 방지할 수 있는 효과가 있다.
또한, 버퍼 증폭기는 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)를 포함으로써, 출력단(Output Stage)의 하프 파워(Half Power) 소모 구조를 구현하여 출력 버퍼에 의한 전력 소모량 증가를 최소화할 수 있는 효과가 있다.
또한, 버퍼 증폭기는 전체적인 레이아웃 복잡도를 최소화하고, 기생 성분의 영향을 최소화할 수 있는 효과를 보인다.
또한, 버퍼 증폭기는 POL 신호의 극성 전환에 따른 VDS 편차가 유발하는 시스템 오프셋(systematic offset)을 감소시켜 오프셋 보정을 위한 초핑(Chopping) 회로 및 신호를 필요로 하지 않는 효과가 도출된다.
도 1 내지 도 4는 종래의 버퍼 구조를 설명하기 위한 도면이고;
도 5 및 도 6은 본 발명의 제1 실시 예에 따른 버퍼 증폭기를 설명하기 위한 도면.
도 7은 본 발명의 제2 실시 예에 따른 버퍼 증폭기를 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 다양한 요소들 및/또는 구성들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되는 것은 아니다. 예를 들어, 제3 요소가 반드시 제1 및/또는 제2 요소(들)을 전제로 하는 것은 아니며, 도면 부호와의 일치를 통한, 단지 편의를 위하여 사용되는 것이고, 각각의 요소들은 독립적인 것임에 유의하여야 한다.
이하, 본 발명의 제1 실시 예에 따른 버퍼 증폭기를 첨부된 도면을 참조하여 상세하게 설명하면 아래와 같다. 도 5는 본 발명의 제1 실시 예에 따른 버퍼 증폭기를 설명하기 위한 도면이다.
도 5에서는 액정 표시 장치의 소스 드라이버에 적용된 버퍼 증폭기를 일례로 하고 있으나 이에 한정되지는 않는다.
도 5를 참조하면, 버퍼 증폭기(100)는 제1 입력부(110a), 제2 입력부(110b), 제1 증폭부(120a), 제2 증폭부(120b), 제1 출력 버퍼부(130a), 제2 출력 버퍼부(130b), 및 스위치부(140)를 포함한다.
버퍼 증폭기(100)는 레일 투 레일(rail to rail) 증폭기를 포함할 수 있다. 제1 입력부(110a) 및 제1 증폭부(120a)는 제1 증폭 블록을 구성할 수 있다. 제2 입력부(110b) 및 제2 증폭부(120b)는 제2 증폭 블록을 구성할 수 있다.
여기서, 레일(rail)은 공급 전원의 가장 높은 레벨(예를 들면 VDD2, rail1) 또는 가장 낮은 레벨(예를 들면 VSS2, rail2)을 의미할 수 있다. 레일 투 레일 증폭기는 풀 레인지(full range, 예컨대, VDD2 ~VSS2) 전원이 공급되는 연산 증폭기일 수 있다. 레일 투 레일 증폭기의 입력 전압 레벨은 공급 전원의 풀 레인지 내일 수 있다.
액정 표시 장치의 소스 드라이버는 버퍼 증폭기를 하나 이상 구비할 수 있다. 버퍼 증폭기는 액정 표시 장치의 소스 드라이버에 의하여 구동되는 디스플레이 패널의 인접하는 2개의 채널들을 구동하는 출력들(VOUT1, VOUT2)을 발생할 수 있다.
여기서, 채널은 디스플레이 패널의 픽셀을 구동하는 위한 소스 드라이버의 데이터 라인을 의미할 수 있다.
제1 및 제2 입력부들(110a, 110b) 각각은 상보적인 차동 입력 증폭기(complementary differential amplifier)일 수 있다. 예컨대, 제1 및 제2 입력부들(110a, 110b) 각각은 폴디드 캐스코드(Folded Cascode) 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier: OTA)를 포함할 수 있다.
제1 입력부(110a)는 제1 및 제2 입력 신호들(INN1, INP1)을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들(I1, I2, I3, I4)을 발생할 수 있다.
제2 입력부(110b)는 제1 및 제2 입력 신호들(INN2, INP2)을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들(I1', I2', I3', I4')을 발생할 수 있다.
제1 입력부(110a)는 제1 차동 증폭기, 및 제2 차동 증폭기를 포함할 수 있다.
예컨대, 제1 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 NMOS 트랜지스터들(Q1, Q2), 및 제2 레일(rail2)에 접속되고 제1 바이어스 전압(VBN1)에 응답하여 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어하는 제1 바이어스부(Q3)를 포함할 수 있다.
제1 바이어스부(Q3)는 제1 바이어스 전압(VBN1)이 입력되는 게이트, 제2 레일(rail2)과 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 NMOS 트랜지스터로 구현될 수 있다. 제2 레일(rail2)은 제1 전원 전압(예컨대, VSS2)을 공급할 수 있다.
예컨대, 제2 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 PMOS 트랜지스터들(P1, P2), 및 제1 레일(rail1)에 접속되고 제2 바이어스 전압(VBP1)에 응답하여 제1 및 제2 PMOS 트랜지스터들(P1, P2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어하는 제2 바이어스부(P3)를 포함할 수 있다. 제2 바이어스부(P3)는 제2 바이어스 전압(VBP1)이 입력되는 게이트, 제1 레일(rail1)과 제1 및 제2 PMOS 트랜지스터들(P1, P2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 PMOS 트랜지스터로 구현될 수 있다.
제1 레일(rail1)은 제1 전원 전압(VSS2)보다 높은 제2 전원 전압(예컨대, VDD2)을 공급할 수 있다.
제1 NMOS 트랜지스터(Q1)와 제1 PMOS 트랜지스터(P1) 각각의 게이트에는 제1 입력 신호(INN1)가 함께 제공될 수 있고, 제2 NMOS 트랜지스터(Q2)와 제2 PMOS 트랜지스터(P2) 각각의 게이트에는 제2 입력 신호(INP1)가 함께 제공될 수 있다.
제1 및 제2 NMOS 트랜지스터들(Q1, Q2)의 드레인들은 후술하는 제1 전류 미러(122)의 제1 및 제2 노드들(N1, N2) 중 대응하는 어느 하나와 접속될 수 있다.
제1 및 제2 PMOS 트랜지스터들(P1, P2)의 드레인들은 후술하는 제2 전류 미러(124)의 제3 및 제4 노드들(N3, N4) 중 대응하는 어느 하나와 접속될 수 있다.
예컨대, 제1 차동 전류(I1)는 제1 NMOS 트랜지스터(Q1)의 드레인과 제1 노드(N1) 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2)는 제2 NMOS 트랜지스터(Q2)의 드레인과 제2 노드(N2) 사이에 흐르는 전류일 수 있고, 제3 차동 전류(I3)는 제1 PMOS 트랜지스터(P1)의 드레인과 제3 노드(N3) 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4)는 제2 PMOS 트랜지스터(P2)의 드레인과 제4 노드(N4) 사이에 흐르는 전류일 수 있다.
제1 입력부(110a)와 제2 입력부(110b)는 동일한 구조를 가질 수 있다. 예컨대, 제2 입력부(110b)도 제1 및 제2 차동 증폭부를 포함할 수 있으며, 제1 입력부(110a)의 제1 내지 제4 차동 전류들, 및 제1 및 제2 차동 증폭부의 구조에 대한 설명은 제2 입력부(110b)에도 동일하게 적용될 수 있다.
제1 증폭부(120a)는 제1 내지 제4 차동 전류들(I1 내지 I4)에 기초하여, 제1 및 제2 출력 노드들(NO1, NO2)로부터 제어 신호들을 출력한다.
제1 증폭부(120a)는 제1 전류 미러(122), 제2 전류 미러(124), 및 제3 바이어스부(126)를 포함할 수 있다. 제1 및 제2 전류 미러들(122, 124)은 캐스코드(cascode) 전류 미러(current mirror)로 구현될 수 있다.
제1 증폭부(120a)는 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 직렬 연결되는 제4 및 제5 PMOS 트랜지스터들(P4, P5), 및 제2 차동 전류(I2)가 제공되는 제2 노드(N2)에서 직렬 연결되는 제6 및 제7 PMOS 트랜지스터들(P6, P7)을 포함하는 제1 전류 미러(122), 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 직렬 연결되는 제4 및 제5 NMOS 트랜지스터들(Q4, Q5), 및 제4 차동 전류(I4)가 제공되는 제4 노드(N4)에서 직렬 연결되는 제6 및 제7 NMOS 트랜지스터들(Q6, Q7)을 포함하는 제2 전류 미러(124), 및 제1 전류 미러(122)와 상기 제2 전류 미러(124) 사이에 접속되는 제3 바이어스부(126)를 포함할 수 있다.
제1 전류 미러(122)는 제1 및 제2 차동 전류들(I1, I2) 또는 바이어스 제어 전압(VBP2) 중 적어도 하나에 응답하여, 제1 출력 버퍼부(130a)의 P형 트랜지스터(P11)를 제어하는 출력 노드(NO1)의 전압을 제어한다.
예컨대, 제1 전류 미러(122)는 제2 전원 전압(VDD2)과 제1 중간 노드(NP1) 사이에서 직렬 연결되고, 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 서로 접속되는 제4 및 제5 PMOS 트랜지스터들(P4, P5), 제2 전원 전압(VDD2)과 제2 차동 전류(I2)가 제공되는 제2 노드(N2) 사이에 접속되는 제6 PMOS 트랜지스터(P6), 및 제1 출력 노드(NO1)에 접속되는 제7 PMOS 트랜지스터(P7)를 포함할 수 있다.
제4 및 제6 PMOS 트랜지스터들(P4, P6)의 게이트들은 서로 접속될 수 있고, 제5 및 제7 PMOS 트랜지스터들(P5, P7)의 게이트들은 서로 접속될 수 있고, 제4 PMOS 트랜지스터(P4)의 게이트는 제1 중간 노드(NP1)에 접속될 수 있다.
제1 전류 미러(122)는 제1 레일(rail1)과 제1 중간 노드(NP1) 사이에 접속되는 직렬 연결되는 제4 및 제5 PMOS 트랜지스터들(P4, P5), 및 제1 레일(rail1)과 제1 출력 노드(NO1) 사이에 접속되는 직렬 연결되는 제6 및 제7 PMOS 트랜지스터들(P6, P7)을 포함할 수 있다.
제4 PMOS 트랜지스터(P4)의 게이트는 제6 PMOS 트랜지스터(P6)의 게이트와 접속되고, 제5 PMOS 트랜지스터(P5)의 게이트는 제7 PMOS 트랜지스터(P7)의 게이트와 접속되며, 제4 PMOS 트랜지스터(P4)의 게이트는 제5 PMOS 트랜지스터(P5)의 소스 또는 드레인에 접속될 수 있다.
제2 전류 미러(124)는 제3 및 제4 차동 전류들(I3, I4) 또는 바이어스 제어 전압(VBN2) 중 적어도 하나에 응답하여, 제1 출력 버퍼부(130a)의 N형 트랜지스터(Q11)를 제어하는 출력 노드(NO2)의 전압을 제어한다.
예컨대, 제2 전류 미러(124)는 제1 전원 전압(VSS2)과 제2 중간 노드(NP2) 사이에서 직렬 연결되고, 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 서로 접속되는 제4 및 제5 NMOS 트랜지스터들(Q4, Q5), 제1 전원 전압(VSS2)과 제4 차동 전류(I4)가 제공되는 제4 노드(N4) 사이에 접속되는 제6 NMOS 트랜지스터(Q6), 및 제2 출력 노드(NO2)에 접속되는 제7 NMOS 트랜지스터(Q7)를 포함할 수 있다.
제4 및 제6 NMOS 트랜지스터들(Q4, Q6)의 게이트들은 서로 접속될 수 있고, 제5 및 제7 NMOS 트랜지스터들(Q5, Q7)의 게이트들은 서로 접속될 수 있고, 제4 NMOS 트랜지스터(Q4)의 게이트는 제2 중간 노드(NP2)에 접속될 수 있다.
제2 전류 미러(124)는 제2 레일(rail2)과 제2 중간 노드(NP2) 사이에 접속되는 직렬 연결되는 제4 및 제5 NMOS 트랜지스터들(Q4, Q5), 및 제2 레일(rail2)과 제2 출력 노드(NO2) 사이에 접속되는 직렬 연결되는 제6 및 제7 NMOS 트랜지스터들(Q6, Q7)을 포함할 수 있다.
제4 NMOS 트랜지스터(Q4)의 게이트는 제6 NMOS 트랜지스터(Q6)의 게이트와 접속되고, 제5 NMOS 트랜지스터(Q5)의 게이트는 제7 NMOS 트랜지스터(Q7)의 게이트와 접속되며, 제5 NMOS 트랜지스터(Q5)의 게이트는 제4 NMOS 트랜지스터(Q4)의 소스 또는 드레인에 접속될 수 있다.
제1 중간 노드(NP1) 및 제1 출력 노드(NO1)는 제1 전류 미러(122)와 제3 바이어스부(126) 간의 접속 노드일 수 있고, 제2 중간 노드(NP2) 및 제2 출력 노드(NO2)는 제2 전류 미러(124)와 제3 바이어스부(126) 간의 접속 노드일 수 있다.
예컨대, 제1 중간 노드(NP1)는 제5 PMOS 트랜지스터(P5)와 제1 바이어스 회로(126a) 간의 접속 노드일 수 있고, 제1 출력 노드(NO1)는 제7 PMOS 트랜지스터(P7)와 제2 바이어스 회로(126b) 간의 접속 노드일 수 있다. 또한 제2 중간 노드(NP2)는 제5 NMOS 트랜지스터(Q5)와 제1 바이어스 회로(126a) 간의 접속 노드일 수 있고, 제2 출력 노드(NO2)는 제7 NMOS 트랜지스터(Q7)와 제2 바이어스 회로(126b) 간의 접속 노드일 수 있다.
제1 전류 미러(122)의 제1 노드(N1)는 직렬 연결되는 제4 PMOS 트랜지스터(P4)와 제5 PMOS 트랜지스터(P5)의 접속 노드이고, 제1 전류 미러(122)의 제2 노드(N2)는 직렬 연결되는 제6 PMOS 트랜지스터(P6)와 제7 PMOS 트랜지스터(P7)의 접속 노드일 수 있다.
제2 전류 미러(124)의 제3 노드(N3)는 직렬 연결되는 제4 NMOS 트랜지스터(Q4)와 제5 NMOS 트랜지스터(Q5)의 접속 노드이고, 제2 전류 미러(124)의 제4 노드(N4)는 직렬 연결되는 제6 NMOS 트랜지스터(Q6)와 제7 NMOS 트랜지스터(Q7)의 접속 노드일 수 있다.
제3 바이어스부(126)는 플로팅 전류원(floating current source)이라고도 하며, 제1 바이어스 회로(126a), 및 제2 바이어스 회로(126b)를 포함할 수 있다.
제1 바이어스 회로(126a)는 제1 전류 미러(122)의 제5 PMOS 트랜지스터(P5)와 제2 전류 미러(124)의 제5 NMOS 트랜지스터(Q5) 사이에 접속될 수 있다.
제2 바이어스 회로(126b)는 제1 전류 미러(122)의 제7 PMOS 트랜지스터(P7)와 제2 전류 미러(124)의 제7 NMOS 트랜지스터(Q7) 사이에 접속될 수 있다.
제1 바이어스 회로(126a)는 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며, 제1 바이어스 회로(126a)의 N형 트랜지스터와 P형 트랜지스터의 소스들 및 드레인들은 제1 중간 노드(NP1)와 제2 중간 노드(NP2) 사이에 각각 연결될 수 있다.
제1 바이어스 회로(126a)의 N형 트랜지스터와 P형 트랜지스터의 게이트들 각각에는 바이어스 전압들(VBN3, VBP3) 중 대응하는 어느 하나가 제공될 수 있다.
제2 바이어스 회로(126b)는 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며, 제2 바이어스 회로(126b)의 N형 트랜지스터와 P형 트랜지스터의 소스들 및 드레인들은 제1 출력 노드(NO1)와 제2 출력 노드(NO2) 사이에 각각 연결될 수 있다.
제2 바이어스 회로(126b)의 N형 트랜지스터와 P형 트랜지스터의 게이트들 각각에는 바이어스 전압들(NB1, PB1) 중 대응하는 어느 하나가 제공될 수 있다.
제2 증폭부(120b)는 제1 내지 제4 차동 전류들(I1' 내지 I4')에 기초하여, 제3 및 제4 출력 노드들(NO3, NO4)로부터 제어 신호들을 출력한다.
제2 증폭부(120b)는 제1 전류 미러(122'), 제2 전류 미러(124'), 및 제3 바이어스부(126')를 포함할 수 있다.
제1 및 제2 전류 미러들(122', 124')은 캐스코드(cascode) 전류 미러(current mirror)로 구현될 수 있다. 제2 증폭부(120b)는 제1 증폭부(120a)와 동일한 구조를 가질 수 있다.
제2 증폭부(120b)의 제1 내지 제4 노드들(N1' 내지 N4'), 제1 및 제2 중간 노드(NP1', NP2'), 제1 및 제2 출력 노드들(NO3, NO4), 제1 내지 제4 차동 전류들(I1' 내지 I4') 에 대한 설명은 제1 증폭부(120a)와 동일하게 적용될 수 있다.
제1 출력 버퍼부(130a)는 직렬 연결되는 P형 트랜지스터(P11) 및 N형 트랜지스터(Q11)를 포함하며, 일단은 제2 전원 전압(VDD2)에 연결되고, 나머지 다른 일단은 제3 전원 전압(VDD2M)에 연결된다.
예컨대, 제1 출력 버퍼부(130a)의 P형 트랜지스터(P11)의 제1 소스/드레인은 제2 전원 전압(VDD2)에 연결되고, P형 트랜지스터(P11)의 제2 소스/드레인은 N형 트랜지스터(Q11)의 제1 소스/드레인에 연결되고, N형 트랜지스터(Q11)의 제2 소스/드레인은 제3 전원 전압(VDD2M)에 연결될 수 있다.
제1 및 제2 증폭 블록들 각각의 제1 및 제2 출력 노드들(NO1 내지 NO4)은 제1 및 제2 출력 버퍼부들(130a, 130b) 중 대응하는 어느 하나의 P형 및 N형 트랜지스터들의 게이트들 중 대응하는 어느 하나에 접속될 수 있다.
제1 증폭부(120a)의 제1 및 제2 출력 노드들(NO1, NO2)의 출력들은 제1 출력 버퍼부(130a)를 제어한다.
예컨대, 제1 증폭부(120a)의 제1 및 제2 출력 노드들(NO1, NO2)의 출력들 각각은 제1 출력 버퍼부(130a)의 P형 트랜지스터(P11) 및 N형 트랜지스터(Q11)의 게이트들 중 대응하는 어느 하나에 제공될 수 있다.
제2 출력 버퍼부(130b)는 직렬 연결되는 P형 트랜지스터(P11') 및 N형 트랜지스터(Q11')를 포함하며, 일단은 제3 전원 전압(VDD2M)에 연결되고, 나머지 다른 일단은 제1 전원 전압(VSS2)에 연결된다.
예컨대, 제2 출력 버퍼부(130b)의 P형 트랜지스터(P11')의 제1 소스/드레인은 제3 전원 전압(VDD2M)에 연결되고, P형 트랜지스터(P11')의 제2 소스/드레인은 N형 트랜지스터(Q11')의 제1 소스/드레인에 연결되고, N형 트랜지스터(Q11')의 제2 소스/드레인은 제1 전원 전압(VSS2)에 연결될 수 있다.
제2 증폭부(120b)의 제1 및 제2 출력 노드들(NO3, NO4)의 출력들(VOPL, VONL)은 제2 출력 버퍼부(130b)를 제어한다.
예컨대, 제2 증폭부(120b)의 제1 및 제2 출력 노드들(NO3, NO4)의 출력들 각각은 제2 출력 버퍼부(130b)의 P형 트랜지스터(P11') 및 N형 트랜지스터(Q11')의 게이들 중 대응하는 어느 하나에 제공될 수 있다.
제1 출력 버퍼부(130a)의 P형 트랜지스터(P11)의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제2 전원 전압(VDD2)과 연결될 수 있다.
제1 출력 버퍼부(130a)의 N형 트랜지스터(Q11)의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제3 전원 전압(VDD2M)과 연결될 수 있다.
제2 출력 버퍼부(130b)의 P형 트랜지스터(P11')의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제3 전원 전압(VDD2M)과 연결될 수 있다.
제2 출력 버퍼부(130b)의 N형 트랜지스터(Q11')의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제1 전원 전압(VSS2)과 연결될 수 있다.
제1 및 제2 출력 버퍼부들(130a, 130b) 각각의 출력은 제1 및 제2 입력부들(110a, 110b) 중 대응하는 어느 하나에 피드백되어 제공될 수 있다.
제1 출력 버퍼부(130a)의 출력은 제1 입력부(110a)로 피드백되어 제공될 수 있고, 제2 출력 버퍼부(130b)의 출력은 제2 입력부(110b)로 피드백되어 제공될 수 있다.
스위치부(140)는 제1 증폭부(120a) 및 제2 증폭부(120b)를 제1 출력 버퍼부(130a) 및 제2 출력 버퍼부(130b)로 스위칭한다. 이를 위해 스위치부(140)는 제1 스위치부(142) 및 제2 스위치부(144)를 포함한다.
제1 스위치부(142)는 제1 증폭부(120a) 및 제2 증폭부(120b)와 제1 출력 버퍼부(130a) 간의 연결을 스위칭한다. 이를 위해, 제1 스위치부(142)는 제1 스위치(SW1) 내지 제4 스위치(SW4)를 포함한다.
제1 스위치(SW1)는 제1 증폭부(120a)의 제1 출력 노드(NO1) 및 제1 출력 버퍼부(130a)의 P형 트랜지스터(P11)의 연결을 스위칭한다.
제2 스위치(SW2)는 제2 증폭부(120b)의 제1 출력 노드(NO3) 및 제1 출력 버퍼부(130a)의 P형 트랜지스터(P11)의 연결을 스위칭한다.
제3 스위치(SW3)는 제1 증폭부(120a)의 제2 출력 노드(NO2) 및 제1 출력 버퍼부(130a)의 N형 트랜지스터(Q11)의 연결을 스위칭한다.
제4 스위치(SW4)는 제2 증폭부(120b)의 제2 출력 노드(NO4) 및 제1 출력 버퍼부(130a)의 N형 트랜지스터(Q11)의 연결을 스위칭한다.
제2 스위치부(144)는 제1 증폭부(120a) 및 제2 증폭부(120b)와 제2 출력 버퍼부(130b) 간의 연결을 스위칭한다. 이를 위해, 제2 스위치부(144)는 제5 스위치(SW5) 내지 제8 스위치(SW8)를 포함한다.
제5 스위치(SW5)는 제1 증폭부(120a)의 제1 출력 노드(NO1) 및 제2 출력 버퍼부(130b)의 P형 트랜지스터(P11')의 연결을 스위칭한다.
제6 스위치(SW6)는 제2 증폭부(120b)의 제1 출력 노드(NO3) 및 제2 출력 버퍼부(130b)의 P형 트랜지스터(P11')의 연결을 스위칭한다.
제7 스위치(SW7)는 제1 증폭부(120a)의 제2 출력 노드(NO2) 및 제2 출력 버퍼부(130b)의 N형 트랜지스터(Q11')의 연결을 스위칭한다.
제8 스위치(SW8)는 제2 증폭부(120b)의 제2 출력 노드(NO4) 및 제2 출력 버퍼부(130b)의 N형 트랜지스터(Q11')의 연결을 스위칭한다.
제1 스위치(SW1) 내지 제8 스위치(SW8)는 제어 신호(POL; 반전 극성 신호)와 부 제어 신호(POLB)에 의해 따라 스위칭된다. 부 제어 신호(POLB)는 제어 신호(POL)의 반대되는 논리 레벨을 갖는 신호이다.
이처럼, 버퍼 증폭기(100)는 플로팅 전류 소스(Floating Current Source) 및 출력 드라이버(Output Driver)를 스위칭(Switching)하는 종래의 버퍼 증폭기와 달리, 출력 드라이버만을 스위칭한다.
즉, 버퍼 증폭기(100)는 트랜지스터의 드레인 투 드레인 경로(Drain to Drain Path)를 스위칭 하는 구조에서 드레인 투 게이트(Drain to Gate Path)를 스위칭하는 구조로 변경된다. 이에 따라, 스위칭 동작에 필요한 8개 스위치(SW1~SW8)의 면적이 대폭 줄어 들게 된다.
이때, 버퍼 증폭기(100)는 플로팅 바이어스(Floating Bias) 전압을 멀티플렉싱(Muxing)해주는 블록이 추가 필요 하게 되지만, 최소 면적을 갖는 트랜지스터로 구성이 가능함에 따라 면적 증가는 미비하다.
일례로, 도 6을 참조하면, 플로팅 바이어스 전압을 멀티플렉싱하는 블록은 제어 신호(POL) 및 부 제어 신호(POLB)에 따라 제1 네거티브 바이어스 전압(BN1), 제2 네거티브 바이어스 전압(BN2), 제1 포지티브 바이어스 전압(BP1) 및 제2 포지티브 바이어스 전압(BP2)을 멀티플렉싱하여 바이어스 전압들(NB1, NB2, PB1, PB2)로 분배한다.
도 7을 참조하면, 본 발명의 제2 실시 예에 따른 버퍼 증폭기(200)는 제1 입력부(210a), 제2 입력부(210b), 제1 증폭부(220a), 제2 증폭부(220b), 제1 출력 버퍼부(230a), 제2 출력 버퍼부(230b) 및 스위치부(240)를 포함한다. 버퍼 증폭기는 레일 투 레일(rail to rail) 증폭기를 포함할 수 있다.
레일은 공급 전원의 가장 높은 레벨(예를 들면, VDD2), 가장 낮은 레벨(VSS2)을 의미할 수 있다. 레일 투 레일 증폭기는 풀 레인지(full range; 예를 들면, VDD2~VSS2) 전원이 공급되는 연산 증폭기일 수도 있다. 입력 전압 레벨은 공급 전원의 풀 레인지 내일 수 있다.
액정 표시 장치의 소스 드라이버는 버퍼 증폭기를 하나 이상 구비할 수 있다. 버퍼 증폭기는 소스 드라이버에 의해 구동되는 디스플레이 패널의 1개 채널을 구동하는 출력을 발생한다. 여기서, 채널은 디스플레이 패널의 픽셀(화소)을 구동하기 위한 소스 드라이버의 데이터 라인을 의미할 수 있다.
제1 입력부(210a)는 증폭기일 수 있다. 제1 입력부(210a)는 폴디드 캐스코드(Folded Cascode) 연상 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier: OTA)를 포함하는 것을 일례로 한다.
제1 입력부(210a)는 제1 입력 신호(FB) 및 제2 입력 신호(INPUT)를 차동 증폭한다. 제1 입력부(210a)는 차동 증폭 결과에 따른 제1 차동 전류 내지 제4 차동 전류(I1, I2, I3, I4)를 발생할 수 있다.
제1 입력부(210a)는 제1 차동 증폭기 및 제2 차동 증폭기를 포함할 수 있다.
제1 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 NMOS 트랜지스터들(Q1, Q2) 및 제1 바이어스부(Q3)를 포함한다.
제1 바이어스부(Q3)는 제2 레일(rail2)에 접속된다. 제1 바이어스부(Q3)는 제1 네거티브 바이어스 전압(BN1)에 응답하여 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어한다.
제1 바이어스부(Q3)는 제1 네거티브 바이어스 전압(BN1)이 입력되는 게이트, 제2 레일(rail2)과 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 NMOS 트랜지스터일 수 있다.
제2 레일(rail2)은 제1 전원 전압(예컨대, VSS2)을 공급할 수 있다.
제2 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 PMOS 트랜지스터들(P1, P2) 및 제2 바이어스부(P3)를 포함할 수 있다.
제2 바이어스부(P3)는 제1 레일(rail1)에 접속된다. 제2 바이어스부(P3)는 제1 포지티브 바이어스 전압(BP1)에 응답하여 제1 및 제2 PMOS 트랜지스터들(P1, P2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어한다.
제2 바이어스부(P3)는 제1 포지티브 바이어스 전압(BP1)이 입력되는 게이트, 제1 레일(rail1)과 제1 및 제2 PMOS 트랜지스터들(P1, P2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 PMOS 트랜지스터일 수 있다.
제1 레일(rail1)은 제1 전원 전압(VSS2)보다 높은 제2 전원 전압(예컨대, VDD2)을 공급할 수 있다.
제1 NMOS 트랜지스터(Q1)와 제1 PMOS 트랜지스터(P1)는 각각의 게이트를 통해 제1 입력 신호(FB)를 함께 입력받을 수 있다.
제2 NMOS 트랜지스터(Q2)와 제2 PMOS 트랜지스터(P2)는 각각의 게이트를 통해 제2 입력 신호(INPUT)를 함께 입력받을 수 있다. 여기서, 제1 입력 신호(FB)는 버퍼 증폭기의 출력인 OUTP 및 OUTN 중 하나일 수 있다.
제1 및 제2 NMOS 트랜지스터들(Q1, Q2)은 제1 증폭부(220a)의 제1 노드(N1) 및 제2 노드(N2) 중 하나와 접속된다. 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)은 드레인을 통해 제1 노드(N1) 및 제2 노드(N2) 중 하나와 접속된다.
제1 및 제2 PMOS 트랜지스터들(P1, P2)은 제1 증폭부(220a)의 제3 노드(N3) 및 제4 노드(N4) 중 하나와 접속된다. 제1 및 제2 PMOS 트랜지스터들(P1, P2)은 드레인을 통해 제3 노드(N3) 및 제4 노드(N4) 중 하나와 접속된다.
제1 입력부(210a)에 의해 발생하는 제1 차동 전류(I1)는 제1 NMOS 트랜지스터(Q1)의 드레인과 제1 노드(N1) 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2)는 제2 NMOS 트랜지스터(Q2)의 드레인과 제2 노드(N2) 사이에 흐르는 전류일 수 있고, 제3 차동 전류(I3)는 제1 PMOS 트랜지스터(P1)의 드레인과 제3 노드(N3) 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4)는 제2 PMOS 트랜지스터(P2)의 드레인과 제4 노드(N4) 사이에 흐르는 전류일 수 있다.
제1 증폭부(220a)는 제1 입력부(210a)에서 발생하는 차동 전류를 근거로 제어 신호를 출력한다. 제1 증폭부(220a)는 제1 입력부(210a)에서 발생한 제1 차동 전류(I1) 내지 제4 차동 전류(I4)를 근거로 제1 출력 노드(node A) 내지 제4 출력 노드(node D)를 통해 제어 신호를 출력한다.
제1 증폭부(220a)는 제1 전류 미러, 제2 전류 미러, 제3 바이어스부 및 제4 바이어스부를 포함할 수 있다. 제1 전류 미러 및 제2 전류 미러는 캐스코드(cascode) 전류 미러(current mirror)인 것을 일례로 한다. 제3 바이어스부 및 제4 바이어스부는 플로팅 전류원(floating current source)이다.
제1 전류 미러는 제4 PMOS 트랜지스터(P4) 내지 제7 PMOS 트랜지스터(P7)을 포함한다. 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)는 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 직렬 연결된다. 제6 PMOS 트랜지스터(P6) 및 제7 PMOS 트랜지스터(P7)는 제2 차동 전류(I2)가 제공되는 제2 노드(N2)에서 직렬 연결된다.
제1 전류 미러는 제1 차동 전류(I1), 제2 차동 전류(I2) 및 제2 포지티브 바이어스 전압(BP2) 중 적어도 하나에 응답하여 출력부의 포지티브 출력(OUTP)을 제어하는 제1 출력 노드(node A)의 전압을 제어한다. 제1 전류 미러는 포지티브 출력(OUTP)의 제11 PMOS 트랜지스터(P11)를 제어하는 제1 출력 노드(node A)의 전압을 제어한다.
일례로, 제1 전류 미러는 제4 PMOS 트랜지스터(P4) 내지 제7 PMOS 트랜지스터(P7)를 포함한다. 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)는 제2 전원 전압(VDD2; 즉, 제1 레일(rail1))과 제1 중간 노드(NP1) 사이에서 직렬 연결된다. 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)는 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 서로 접속된다. 제6 PMOS 트랜지스터(P6)는 제2 전원 전압(VDD2)과 제2 차동 전류(I2)가 제공되는 제2 노드(N2) 사이에 접속된다. 제7 PMOS 트랜지스터(P7)는 제1 출력 노드(node A)에 접속된다.
제4 PMOS 트랜지스터(P4) 및 제6 PMOS 트랜지스터(P6)의 게이트들은 서로 접속된다. 제5 PMOS 트랜지스터(P5) 및 제7 PMOS 트랜지스터(P7)의 게이트들은 서로 접속된다. 제4 PMOS 트랜지스터(P4)의 게이트는 제5 PMOS 트랜지스터(P5)의 소스 또는 드레인에 접속될 수 있다.
제1 노드(N1)는 직렬 연결되는 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)의 접속 노드이다. 제2 노드(N2)는 직렬 연결되는 제6 PMOS 트랜지스터(P6) 및 제7 PMOS 트랜지스터(P7)의 접속 노드이다.
제2 전류 미러는 제4 NMOS 트랜지스터(Q4) 내지 제7 NMOS 트랜지스터(Q7)을 포함한다. 제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)는 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 직렬 연결된다. 제5 NMOS 트랜지스터(Q5) 및 제7 NMOS 트랜지스터(Q7)는 제4 차동 전류(I4)가 제공되는 제4 노드(N4)에서 직렬 연결된다.
제2 전류 미러는 제3 차동 전류(I3), 제4 차동 전류(I4) 및 제2 네거티브 바이어스 전압(BN2) 중 적어도 하나에 응답하여 출력부의 네거티브 출력(OUTN)을 제어하는 제4 출력 노드(node D)의 전압을 제어한다. 제2 전류 미러는 네거티브 출력(OUTN)의 제12 NMOS 트랜지스터(Q11)를 제어하는 제4 출력 노드(node D)의 전압을 제어한다.
일례로, 제2 전류 미러는 제4 NMOS 트랜지스터(Q4) 내지 제7 NMOS 트랜지스터(Q7)을 포함한다.
제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)는 제1 전원 전압(VSS2; 즉, 제2 레일(rail2))과 제2 중간 노드(NP2) 사이에서 직렬 연결된다. 제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)는 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 서로 접속된다. 제5 NMOS 트랜지스터(Q5)는 제1 전원 전압(VSS2)과 제4 차동 전류(I4)가 제공되는 제4 노드(N4) 사이에 접속된다. 제7 NMOS 트랜지스터(Q7)는 제4 출력 노드(node D)에 접속된다.
제4 NMOS 트랜지스터(Q4) 및 제6 NMOS 트랜지스터(Q6)의 게이트들은 서로 접속될 수 있다. 제5 NMOS 트랜지스터(Q5) 및 제7 NMOS 트랜지스터(Q7)의 게이트들은 서로 접속될 수 있다. 제4 NMOS 트랜지스터(Q4)의 게이트는 제2 중간 노드(NP2)에 접속될 수 있다. 제4 NMOS 트랜지스터(Q4)의 게이트는 제5 NMOS 트랜지스터(Q5)의 소스 또는 드레인에 접속될 수 있다.
제1 중간 노드(NP1) 및 제1 출력 노드(node A)는 제1 전류 미러와 제4 바이어스부 간의 접속 노드일 수 있다. 제2 중간 노드(NP2) 및 제4 출력 노드(node D)는 제2 전류 미러와 제4 바이어스부 간의 접속 노드일 수 있다.
예컨대, 제1 중간 노드(NP1)는 제5 PMOS 트랜지스터(P5)와 제3 바이어스부 간의 접속 노드일 수 있다. 제2 중간 노드(NP2)는 제5 NMOS 트랜지스터(Q5)와 제3 바이어스부 간의 접속 노드일 수 있다.
제3 노드(N3)는 직렬 연결되는 제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)의 접속 노드이다. 제4 노드(N4)는 직렬 연결되는 제6 NMOS 트랜지스터(Q5) 및 제7 NMOS 트랜지스터(Q7)의 접속 노드이다.
제3 바이어스부는 제1 전류 미러 및 제2 전류 미러 사이에 접속된다. 제3 바이어스부는 제5 PMOS 트랜지스터(P5) 및 제5 NMOS 트랜지스터(Q5) 사이에 접속된다.
제3 바이어스부는 제8 PMOS 트랜지스터(P8) 및 제8 NMOS 트랜지스터(Q8)를 포함한다.
제8 PMOS 트랜지스터(P8) 및 제8 NMOS 트랜지스터(Q8)는 병렬 연결된다. 제8 PMOS 트랜지스터(P8) 및 제8 NMOS 트랜지스터(Q8)의 소스 및 드레인은 제1 중간 노드(NP1) 및 제2 중간 노드(NP2) 사이에 각각 연결된다.
제8 PMOS 트랜지스터(P8)는 게이트를 통해 제3 포지티브 바이어스 전압(BP3)을 입력받는다. 제8 NMOS 트랜지스터(Q8)는 게이트를 통해 제3 네거티브 바이어스 전압(BN3)을 입력받는다.
제4 바이어스부는 제1 전류 미러 및 제2 전류 미러 사이에 접속된다. 제4 바이어스부는 제7 PMOS 트랜지스터(P7) 및 제7 NMOS 트랜지스터(Q7) 사이에 접속된다.
제4 바이어스부는 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)를 모두 포함한다. 제4 바이어스부는 1개의 채널 버퍼에서 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)을 모두 포함한다.
제4 바이어스부는 제9 PMOS 트랜지스터(P9), 제9 NMOS 트랜지스터(Q9), 제10 NMOS 트랜지스터(Q10), 제10 PMOS 트랜지스터(P10), 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함한다.
제9 PMOS 트랜지스터(P9)는 제1 출력 노드(node A) 및 제3 중간 노드(NP3) 사이에 연결된다. 제9 PMOS 트랜지스터(P9)는 게이트를 통해 제4 포지티브 바이어스 전압(BP4)을 입력받는다.
일례로, 제9 PMOS 트랜지스터(P9)의 소스는 제1 출력 노드(node A)와 연결된다. 제9 PMOS 트랜지스터(P9)의 드레인은 제3 중간 노드(NP3)와 연결된다.
제9 NMOS 트랜지스터(Q9)는 제3 중간 노드(NP3) 및 제4 출력 노드(node D) 사이에 연결된다. 제9 NMOS 트랜지스터(Q9)는 게이트를 통해 제4 네거티브 바이어스 전압(BN4)을 입력받는다.
일례로, 제9 NMOS 트랜지스터(Q9)의 소스는 제4 출력 노드(node D)와 연결된다. 제9 NMOS 트랜지스터(Q9)의 드레인은 제3 중간 노드(NP3)와 연결된다.
제10 NMOS 트랜지스터(Q10)는 제1 출력 노드(node A) 및 제2 출력 노드(node B) 사이에 연결된다. 제10 NMOS 트랜지스터(Q10)는 게이트를 통해 제5 네거티브 바이어스 전압(BN5)을 입력받는다.
일례로, 제10 NMOS 트랜지스터(Q10)의 소스는 제2 출력 노드(node B)와 연결된다. 제10 NMOS 트랜지스터(Q10)의 드레인은 제1 출력 노드(node A)와 연결된다.
제10 PMOS 트랜지스터(P10)는 제3 출력 노드(node C) 및 제4 출력 노드(node D) 사이에 연결된다. 제10 PMOS 트랜지스터(P10)는 게이트를 통해 제5 포지티브 바이어스 전압(BP5)을 입력받는다.
일례로, 제10 PMOS 트랜지스터(P10)의 소스는 제3 출력 노드(node C)와 연결된다. 제10 PMOS 트랜지스터(P10)의 드레인은 제4 출력 노드(node D)와 연결된다.
제9 PMOS 트랜지스터(P9) 및 제9 NMOS 트랜지스터(Q9)와, 제10 NMOS 트랜지스터(Q10) 및 제10 PMOS 트랜지스터(P10)는 병렬 연결된다.
제2 입력부(210b)는 증폭기일 수 있다. 제2 입력부(210b)는 폴디드 캐스코드(Folded Cascode) 연상 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier: OTA)를 포함하는 것을 일례로 한다.
제2 입력부(210b)는 제1 입력 신호(FB') 및 제2 입력 신호(INPUT')를 차동 증폭한다. 제2 입력부(210b)는 차동 증폭 결과에 따른 제1 차동 전류 내지 제4 차동 전류(I1', I2', I3', I4')를 발생할 수 있다.
제2 입력부(210b)는 제1 차동 증폭기 및 제2 차동 증폭기를 포함할 수 있다.
제1 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 NMOS 트랜지스터들(Q1', Q2') 및 제1 바이어스부(Q3')를 포함한다.
제1 바이어스부(Q3')는 제2 레일(rail2')에 접속된다. 제1 바이어스부(Q3')는 제1 네거티브 바이어스 전압(BN1')에 응답하여 제1 및 제2 NMOS 트랜지스터들(Q1', Q2')의 공통 소스로 공급되는 바이어스 전류의 양을 제어한다.
제1 바이어스부(Q3')는 제1 네거티브 바이어스 전압(BN1')이 입력되는 게이트, 제2 레일(rail2')과 제1 및 제2 NMOS 트랜지스터들(Q1', Q2')의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 NMOS 트랜지스터일 수 있다.
제2 레일(rail2')은 제1 전원 전압(예컨대, VSS2)을 공급할 수 있다.
제2 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 PMOS 트랜지스터들(P1', P2') 및 제2 바이어스부(P3')를 포함할 수 있다.
제2 바이어스부(P3')는 제1 레일(rail1')에 접속된다. 제2 바이어스부(P3')는 제1 포지티브 바이어스 전압(BP1')에 응답하여 제1 및 제2 PMOS 트랜지스터들(P1', P2')의 공통 소스로 공급되는 바이어스 전류의 양을 제어한다.
제2 바이어스부(P3')는 제1 포지티브 바이어스 전압(BP1')이 입력되는 게이트, 제1 레일(rail1')과 제1 및 제2 PMOS 트랜지스터들(P1', P2')의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 PMOS 트랜지스터일 수 있다.
제1 레일(rail1')은 제1 전원 전압(VSS2)보다 높은 제2 전원 전압(예컨대, VDD2)을 공급할 수 있다.
제1 NMOS 트랜지스터(Q1')와 제1 PMOS 트랜지스터(P1')는 각각의 게이트를 통해 제1 입력 신호(FB')를 함께 입력받을 수 있다.
제2 NMOS 트랜지스터(Q2')와 제2 PMOS 트랜지스터(P2')는 각각의 게이트를 통해 제2 입력 신호(INPUT')를 함께 입력받을 수 있다. 여기서, 제1 입력 신호(FB')는 버퍼 증폭기의 출력인 OUTP 및 OUTN 중 하나일 수 있다.
제1 및 제2 NMOS 트랜지스터들(Q1', Q2')은 제2 증폭부(220b)의 제1 노드(N1') 및 제2 노드(N2') 중 하나와 접속된다. 제1 및 제2 NMOS 트랜지스터들(Q1', Q2')은 드레인을 통해 제1 노드(N1') 및 제2 노드(N2') 중 하나와 접속된다.
제1 및 제2 PMOS 트랜지스터들(P1', P2')은 제2 증폭부(220b)의 제3 노드(N3') 및 제4 노드(N4') 중 하나와 접속된다. 제1 및 제2 PMOS 트랜지스터들(P1', P2')은 드레인을 통해 제3 노드(N3') 및 제4 노드(N4') 중 하나와 접속된다.
제2 입력부(210b)에 의해 발생하는 제1 차동 전류(I1')는 제1 NMOS 트랜지스터(Q1')의 드레인과 제1 노드(N1') 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2')는 제2 NMOS 트랜지스터(Q2')의 드레인과 제2 노드(N2') 사이에 흐르는 전류일 수 있고, 제3 차동 전류(I3')는 제1 PMOS 트랜지스터(P1')의 드레인과 제3 노드(N3') 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4')는 제2 PMOS 트랜지스터(P2')의 드레인과 제4 노드(N4') 사이에 흐르는 전류일 수 있다.
제2 증폭부(220b)는 제2 입력부(210b)에서 발생하는 차동 전류를 근거로 제어 신호를 출력한다. 제2 증폭부(220b)는 제2 입력부(210b)에서 발생한 제1 차동 전류(I1') 내지 제4 차동 전류(I4')를 근거로 제1 출력 노드(node A') 내지 제4 출력 노드(node D')를 통해 제어 신호를 출력한다.
제2 증폭부(220b)는 제1 전류 미러, 제2 전류 미러, 제3 바이어스부 및 제4 바이어스부를 포함할 수 있다. 제1 전류 미러 및 제2 전류 미러는 캐스코드(cascode) 전류 미러(current mirror)인 것을 일례로 한다. 제3 바이어스부 및 제4 바이어스부는 플로팅 전류원(floating current source)이다.
제1 전류 미러는 제4 PMOS 트랜지스터(P4') 내지 제7 PMOS 트랜지스터(P7')을 포함한다. 제4 PMOS 트랜지스터(P4') 및 제5 PMOS 트랜지스터(P5')는 제1 차동 전류(I1')가 제공되는 제1 노드(N1')에서 직렬 연결된다. 제6 PMOS 트랜지스터(P6') 및 제7 PMOS 트랜지스터(P7')는 제2 차동 전류(I2')가 제공되는 제2 노드(N2')에서 직렬 연결된다.
제1 전류 미러는 제1 차동 전류(I1'), 제2 차동 전류(I2') 및 제2 포지티브 바이어스 전압(BP2') 중 적어도 하나에 응답하여 출력부의 포지티브 출력(OUTP)을 제어하는 제1 출력 노드(node A')의 전압을 제어한다. 제1 전류 미러는 포지티브 출력(OUTP)의 제11 PMOS 트랜지스터(P11')를 제어하는 제1 출력 노드(node A')의 전압을 제어한다.
일례로, 제1 전류 미러는 제4 PMOS 트랜지스터(P4') 내지 제7 PMOS 트랜지스터(P7')를 포함한다. 제4 PMOS 트랜지스터(P4') 및 제5 PMOS 트랜지스터(P5')는 제2 전원 전압(VDD2; 즉, 제1 레일(rail1'))과 제1 중간 노드(NP1') 사이에서 직렬 연결된다. 제4 PMOS 트랜지스터(P4') 및 제5 PMOS 트랜지스터(P5')는 제1 차동 전류(I1')가 제공되는 제1 노드(N1')에서 서로 접속된다. 제6 PMOS 트랜지스터(P6')는 제2 전원 전압(VDD2)과 제2 차동 전류(I2')가 제공되는 제2 노드(N2') 사이에 접속된다. 제7 PMOS 트랜지스터(P7')는 제1 출력 노드(node A')에 접속된다.
제4 PMOS 트랜지스터(P4') 및 제6 PMOS 트랜지스터(P6')의 게이트들은 서로 접속된다. 제5 PMOS 트랜지스터(P5') 및 제7 PMOS 트랜지스터(P7')의 게이트들은 서로 접속된다. 제4 PMOS 트랜지스터(P4')의 게이트는 제5 PMOS 트랜지스터(P5')의 소스 또는 드레인에 접속될 수 있다.
제1 노드(N1')는 직렬 연결되는 제4 PMOS 트랜지스터(P4') 및 제5 PMOS 트랜지스터(P5')의 접속 노드이다. 제2 노드(N2')는 직렬 연결되는 제6 PMOS 트랜지스터(P6') 및 제7 PMOS 트랜지스터(P7')의 접속 노드이다.
제2 전류 미러는 제4 NMOS 트랜지스터(Q4') 내지 제7 NMOS 트랜지스터(Q7')을 포함한다. 제4 NMOS 트랜지스터(Q4') 및 제5 NMOS 트랜지스터(Q5')는 제3 차동 전류(I3')가 제공되는 제3 노드(N3')에서 직렬 연결된다. 제6 NMOS 트랜지스터(Q5') 및 제7 NMOS 트랜지스터(Q7')는 제4 차동 전류(I4')가 제공되는 제4 노드(N4')에서 직렬 연결된다.
제2 전류 미러는 제3 차동 전류(I3'), 제4 차동 전류(I4') 및 제2 네거티브 바이어스 전압(BN2') 중 적어도 하나에 응답하여 출력부의 네거티브 출력(OUTN)을 제어하는 제4 출력 노드(node D')의 전압을 제어한다. 제2 전류 미러는 네거티브 출력(OUTN)의 제12 NMOS 트랜지스터(MN2')를 제어하는 제4 출력 노드(node D')의 전압을 제어한다.
일례로, 제2 전류 미러는 제4 NMOS 트랜지스터(Q4') 내지 제7 NMOS 트랜지스터(Q7')을 포함한다.
제4 NMOS 트랜지스터(Q4') 및 제5 NMOS 트랜지스터(Q5')는 제1 전원 전압(VSS2; 즉, 제2 레일(rail2'))과 제2 중간 노드(NP2') 사이에서 직렬 연결된다. 제4 NMOS 트랜지스터(Q4') 및 제5 NMOS 트랜지스터(Q5')는 제3 차동 전류(I3')가 제공되는 제3 노드(N3')에서 서로 접속된다. 제6 NMOS 트랜지스터(Q5')는 제1 전원 전압(VSS2)과 제4 차동 전류(I4')가 제공되는 제4 노드(N4') 사이에 접속된다. 제7 NMOS 트랜지스터(Q7')는 제4 출력 노드(node D')에 접속된다.
제4 NMOS 트랜지스터(Q4') 및 제5 NMOS 트랜지스터(Q5')의 게이트들은 서로 접속될 수 있다. 제5 NMOS 트랜지스터(Q5') 및 제7 NMOS 트랜지스터(Q7')의 게이트들은 서로 접속될 수 있다. 제4 NMOS 트랜지스터(Q4')의 게이트는 제2 중간 노드(NP2')에 접속될 수 있다. 제4 NMOS 트랜지스터(Q4')의 게이트는 제5 NMOS 트랜지스터(Q5')의 소스 또는 드레인에 접속될 수 있다.
제1 중간 노드(NP1') 및 제1 출력 노드(node A')는 제1 전류 미러와 제4 바이어스부 간의 접속 노드일 수 있다. 제2 중간 노드(NP2') 및 제4 출력 노드(node D')는 제2 전류 미러와 제4 바이어스부 간의 접속 노드일 수 있다.
예컨대, 제1 중간 노드(NP1')는 제5 PMOS 트랜지스터(P5')와 제3 바이어스부 간의 접속 노드일 수 있다. 제2 중간 노드(NP2')는 제5 NMOS 트랜지스터(Q5')와 제3 바이어스부 간의 접속 노드일 수 있다.
제3 노드(N3')는 직렬 연결되는 제4 NMOS 트랜지스터(Q4') 및 제5 NMOS 트랜지스터(Q5')의 접속 노드이다. 제4 노드(N4')는 직렬 연결되는 제5 NMOS 트랜지스터(Q5') 및 제7 NMOS 트랜지스터(Q7')의 접속 노드이다.
제3 바이어스부는 제1 전류 미러 및 제2 전류 미러 사이에 접속된다. 제3 바이어스부는 제5 PMOS 트랜지스터(P5') 및 제5 NMOS 트랜지스터(Q5') 사이에 접속된다.
제3 바이어스부는 제8 PMOS 트랜지스터(P8') 및 제8 NMOS 트랜지스터(Q8')를 포함한다.
제8 PMOS 트랜지스터(P8') 및 제8 NMOS 트랜지스터(Q8')는 병렬 연결된다. 제8 PMOS 트랜지스터(P8') 및 제8 NMOS 트랜지스터(Q8')의 소스 및 드레인은 제1 중간 노드(NP1') 및 제2 중간 노드(NP2') 사이에 각각 연결된다.
제8 PMOS 트랜지스터(P8')는 게이트를 통해 제3 포지티브 바이어스 전압(BP3')을 입력받는다. 제8 NMOS 트랜지스터(Q8')는 게이트를 통해 제3 네거티브 바이어스 전압(BN3')을 입력받는다.
제4 바이어스부는 제1 전류 미러 및 제2 전류 미러 사이에 접속된다. 제4 바이어스부는 제7 PMOS 트랜지스터(P7') 및 제7 NMOS 트랜지스터(Q7') 사이에 접속된다.
제4 바이어스부는 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)를 모두 포함한다. 제4 바이어스부는 1개의 채널 버퍼에서 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)을 모두 포함한다.
제4 바이어스부는 제9 PMOS 트랜지스터(P9'), 제9 NMOS 트랜지스터(Q9'), 제10 NMOS 트랜지스터(Q10'), 제10 PMOS 트랜지스터(P10'), 제1 스위치(SW1') 및 제2 스위치(SW2')를 포함한다.
제9 PMOS 트랜지스터(P9')는 제1 출력 노드(node A') 및 제3 중간 노드(NP3') 사이에 연결된다. 제9 PMOS 트랜지스터(P9')는 게이트를 통해 제4 포지티브 바이어스 전압(BP4')을 입력받는다.
일례로, 제9 PMOS 트랜지스터(P9')의 소스는 제1 출력 노드(node A')와 연결된다. 제9 PMOS 트랜지스터(P9')의 드레인은 제3 중간 노드(NP3')와 연결된다.
제9 NMOS 트랜지스터(Q9')는 제3 중간 노드(NP3') 및 제4 출력 노드(node D') 사이에 연결된다. 제9 NMOS 트랜지스터(Q9')는 게이트를 통해 제4 네거티브 바이어스 전압(BN4')을 입력받는다.
일례로, 제9 NMOS 트랜지스터(Q9')의 소스는 제4 출력 노드(node D')와 연결된다. 제9 NMOS 트랜지스터(Q9')의 드레인은 제3 중간 노드(NP3')와 연결된다.
제10 NMOS 트랜지스터(Q10')는 제1 출력 노드(node A') 및 제2 출력 노드(node B') 사이에 연결된다. 제10 NMOS 트랜지스터(Q10')는 게이트를 통해 제5 네거티브 바이어스 전압(BN5')을 입력받는다.
일례로, 제10 NMOS 트랜지스터(Q10')의 소스는 제2 출력 노드(node B')와 연결된다. 제10 NMOS 트랜지스터(Q10')의 드레인은 제1 출력 노드(node A')와 연결된다.
제10 PMOS 트랜지스터(P10')는 제3 출력 노드(node C') 및 제4 출력 노드(node D') 사이에 연결된다. 제10 PMOS 트랜지스터(P10')는 게이트를 통해 제5 포지티브 바이어스 전압(BP5')을 입력받는다.
일례로, 제10 PMOS 트랜지스터(P10')의 소스는 제3 출력 노드(node C')와 연결된다. 제10 PMOS 트랜지스터(P10')의 드레인은 제4 출력 노드(node D')와 연결된다.
제9 PMOS 트랜지스터(P9') 및 제9 NMOS 트랜지스터(Q9')와, 제10 NMOS 트랜지스터(Q10') 및 제10 PMOS 트랜지스터(P10')는 병렬 연결된다.
제1 출력 버퍼부(230a)의 P형 트랜지스터(P11)의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제2 전원 전압(VDD2)과 연결될 수 있다.
제1 출력 버퍼부(230a)의 N형 트랜지스터(Q11)의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제3 전원 전압(VDD2M)과 연결될 수 있다.
제2 출력 버퍼부(230b)의 P형 트랜지스터(P11')의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제3 전원 전압(VDD2M)과 연결될 수 있다.
제2 출력 버퍼부(230b)의 N형 트랜지스터(Q11')의 바디 터미널(body terminal), 또는 바디 영역(body region) 또는 벌크 영역(bulk region)은 제1 전원 전압(VSS2)과 연결될 수 있다.
제1 및 제2 출력 버퍼부들(230a, 230b) 각각의 출력은 제1 및 제2 입력부들(210a, 210b) 중 대응하는 어느 하나에 피드백되어 제공될 수 있다.
제1 출력 버퍼부(230a)의 출력(VOUT1)은 제1 입력부(210a)의 제2 입력 신호(INPUT)로 피드백되어 제공될 수 있고, 제2 출력 버퍼부(230b)의 출력(VOUT2)은 제2 입력부(210b)의 제2 입력 신호(INPUT')로 피드백되어 제공될 수 있다.
스위치부(240)는 제1 증폭부(220a) 및 제2 증폭부(220b)를 제1 출력 버퍼부(230a) 및 제2 출력 버퍼부(230b)로 스위칭한다. 이를 위해 스위치부(2400)는 제1 스위치부(242) 및 제2 스위치부(244)를 포함한다.
제1 스위치부(242)는 제1 증폭부(220a) 및 제2 증폭부(220b)와 제1 출력 버퍼부(230a) 간의 연결을 스위칭한다. 이를 위해, 제1 스위치부(242)는 제1 스위치(SW1) 내지 제4 스위치(SW4)를 포함한다.
제1 스위치(SW1)는 제1 증폭부(220a)의 제1 출력 노드(node A) 및 제1 출력 버퍼부(230a)의 P형 트랜지스터(P11)의 연결을 스위칭한다.
제2 스위치(SW2)는 제2 증폭부(220b)의 제1 출력 노드(node A') 및 제1 출력 버퍼부(230a)의 P형 트랜지스터(P11)의 연결을 스위칭한다.
제3 스위치(SW3)는 제1 증폭부(220a)의 제2 출력 노드(node B) 및 제1 출력 버퍼부(230a)의 N형 트랜지스터(Q11)의 연결을 스위칭한다.
제4 스위치(SW4)는 제2 증폭부(220b)의 제2 출력 노드(node B') 및 제1 출력 버퍼부(230a)의 N형 트랜지스터(Q11)의 연결을 스위칭한다.
제2 스위치부(244)는 제1 증폭부(220a) 및 제2 증폭부(220b)와 제2 출력 버퍼부(230b) 간의 연결을 스위칭한다. 이를 위해, 제2 스위치부(244)는 제5 스위치(SW5) 내지 제8 스위치(SW8)를 포함한다.
제5 스위치(SW5)는 제1 증폭부(220a)의 제3 출력 노드(node C) 및 제2 출력 버퍼부(230b)의 P형 트랜지스터(P11')의 연결을 스위칭한다.
제6 스위치(SW6)는 제2 증폭부(220b)의 제3 출력 노드(node C') 및 제2 출력 버퍼부(230b)의 P형 트랜지스터(P11')의 연결을 스위칭한다.
제7 스위치(SW7)는 제1 증폭부(220a)의 제4 출력 노드(node D) 및 제2 출력 버퍼부(230b)의 N형 트랜지스터(Q11')의 연결을 스위칭한다.
제8 스위치(SW8)는 제2 증폭부(220b)의 제4 출력 노드(node D') 및 제2 출력 버퍼부(230b)의 N형 트랜지스터(Q11')의 연결을 스위칭한다.
제1 스위치(SW1) 내지 제8 스위치(SW8)는 제어 신호(POL; 반전 극성 신호)와 부 제어 신호(POLB)에 의해 따라 스위칭된다. 부 제어 신호(POLB)는 제어 신호(POL)의 반대되는 논리 레벨을 갖는 신호이다.
이상에서 본 발명에 따른 바람직한 실시예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형예 및 수정예를 실시할 수 있을 것으로 이해된다.
100, 200: 버퍼 증폭기 110, 210: 입력부
120, 220: 증폭부 130, 230: 출력 버퍼부
140, 240: 스위치부

Claims (22)

  1. 제1 채널에 대응하는 제1 증폭 블록;
    제2 채널에 대응하는 제2 증폭 블록;
    상기 제1 증폭 블록의 출력에 의해 제어되는 제1 출력 버퍼부;
    상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부; 및
    상기 제1 증폭 블록 및 상기 제2 증폭 블록과 제1 출력 버퍼부 및 제2 출력 버퍼부 간의 연결을 스위칭하는 스위치부를 포함하고,
    상기 스위치부는
    제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제1 출력 버퍼부와 연결하는 제1 스위치부; 및
    상기 제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제2 출력 버퍼부와 연결하는 제2 스위치부를 포함하며,
    상기 제1 스위치부는,
    상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제1 스위치; 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제2 스위치; 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제3 스위치; 및 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제4 스위치를 포함하는 버퍼 증폭기.
  2. 제1항에 있어서,
    상기 제1 증폭 블록 및 상기 제2 증폭 블록 각각은,
    제1 입력 신호 및 제2 입력 신호를 차동 증폭하고, 제1 내지 제4 차동 전류들을 출력하는 입력부; 및
    상기 제1 차동 전류가 제공되는 제1 노드에서 직렬 연결되는 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터들, 및 상기 제2 차동 전류가 제공되는 제2 노드에서 직렬 연결되는 제6 PMOS 트랜지스터 및 제7 PMOS 트랜지스터를 포함하는 제1 전류 미러, 상기 제3 차동전류가 제공되는 제3 노드에서 직렬 연결되는 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터, 및 상기 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결되는 제6 NMOS 트랜지스터 및 제7 NMOS 트랜지스터를 포함하는 제2 전류 미러, 및 상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 제3 바이어스부를 포함하는 증폭부를 포함하는 버퍼 증폭기.
  3. 제2항에 있어서,
    상기 증폭부는
    상기 스위치부의 스위칭 동작에 의해 상기 제1 출력 버퍼부 및 상기 제2 출력 버퍼부 중 하나와 연결되는 버퍼 증폭기.
  4. 제2항에 있어서,
    상기 제3 바이어스부는,
    상기 제1 전류 미러의 상기 제5 PMOS 트랜지스터와 상기 제2 전류 미러의 상기 제5 NMOS 트랜지스터 사이에 접속되는 제1 바이어스 회로; 및
    상기 제1 전류 미러의 상기 제7 PMOS 트랜지스터와 상기 제2 전류 미러의 상기 제7 NMOS 트랜지스터 사이에 접속되는 제2 바이어스 회로를 포함하는 버퍼 증폭기.
  5. 제2항에 있어서,
    상기 제1 전류 미러 및 제2 전류 미러는 캐스코드 전류 미러(cascode current mirror)인 버퍼 증폭기.
  6. 제4항에 있어서,
    상기 제1 바이어스 회로 및 제2 바이어스 회로 각각은 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함하며,
    상기 N형 트랜지스터와 상기 P형 트랜지스터의 게이트들 각각에는 바이어스 전압이 제공되는 버퍼 증폭기.
  7. 제1항에 있어서,
    상기 제어 신호는 반전 극성 신호인 버퍼 증폭기.
  8. 제1항에 있어서,
    상기 제1 출력 버퍼부 및 제2 출력 버퍼부 각각은 직렬 연결되는 N형 트랜지스터 및 P형 트랜지스터를 포함하며,
    상기 제1 출력 버퍼부의 일단에는 제2 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 인가되고, 상기 제2 출력 버퍼부의 일단에는 제1 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 연결되며, 상기 제2 전원 전압은 상기 제3 전원 전압보다 크고, 상기 제1 전원 전압은 상기 제3 전원보다 작은 버퍼 증폭기.
  9. 제2항에 있어서,
    상기 제1 출력 버퍼부 및 제2 출력 버퍼부 각각의 출력은 상기 한 쌍의 입력부들 중 대응하는 어느 하나에 피드백되어 제공되는 버퍼 증폭기.
  10. 삭제
  11. 제1 채널에 대응하는 제1 증폭 블록;
    제2 채널에 대응하는 제2 증폭 블록;
    상기 제1 증폭 블록의 출력에 의해 제어되는 제1 출력 버퍼부;
    상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부; 및
    상기 제1 증폭 블록 및 상기 제2 증폭 블록과 제1 출력 버퍼부 및 제2 출력 버퍼부 간의 연결을 스위칭하는 스위치부를 포함하고,
    상기 스위치부는
    제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제1 출력 버퍼부와 연결하는 제1 스위치부; 및
    상기 제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제2 출력 버퍼부와 연결하는 제2 스위치부를 포함하며,
    상기 제2 스위치부는,
    상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제5 스위치; 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제6 스위치; 상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제7 스위치; 및 상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제8 스위치를 포함하는 버퍼 증폭기.
  12. 제1 채널에 대응하는 제1 증폭 블록;
    제2 채널에 대응하는 제2 증폭 블록;
    상기 제1 증폭 블록의 출력에 의해 제어되는 제1 출력 버퍼부;
    상기 제2 증폭 블록의 출력에 의하여 제어되는 제2 출력 버퍼부; 및
    상기 제1 증폭 블록 및 상기 제2 증폭 블록과 제1 출력 버퍼부 및 제2 출력 버퍼부 간의 연결을 스위칭하는 스위치부를 포함하고,
    상기 제1 증폭 블록 및 상기 제2 증폭 블록 각각은,
    제1 입력 신호를 차동 증폭하여 차동 전류를 발생하는 입력부; 및
    상기 차동 전류를 근거로 제어 신호를 출력하는 증폭부를 포함하고,
    상기 스위치부는
    제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제1 출력 버퍼부와 연결하는 제1 스위치부; 및
    상기 제어 신호를 근거로 상기 제1 증폭 블록 및 상기 제2 증폭 블록 중 하나를 상기 제2 출력 버퍼부와 연결하는 제2 스위치부를 포함하고,
    상기 제1 출력 버퍼부 및 제2 출력 버퍼부 각각은 직렬 연결되는 N형 트랜지스터 및 P형 트랜지스터를 포함하며,
    상기 제1 출력 버퍼부의 일단에는 제2 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 인가되고, 상기 제2 출력 버퍼부의 일단에는 제1 전원 전압이 연결되고, 나머지 다른 일단에는 제3 전원 전압이 연결되며, 상기 제2 전원 전압은 상기 제3 전원 전압보다 크고, 상기 제1 전원 전압은 상기 제3 전원보다 작은 버퍼 증폭기.
  13. 제12항에 있어서,
    상기 입력부는 제1 차동 증폭기를 포함하고,
    상기 제1 차동 증폭기는
    상기 증폭부의 제1 노드 및 제2 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 NMOS 트랜지스터;
    상기 증폭부의 제1 노드 및 제2 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 NMOS 트랜지스터; 및
    제1 전원 전압을 공급하는 제2 레일에 연결되고, 제1 네거티브 바이어스 전압에 응답하여 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제1 바이어스부를 포함하는 버퍼 증폭기.
  14. 제13항에 있어서,
    상기 입력부는 제2 차동 증폭기를 더 포함하고,
    상기 제2 차동 증폭기는
    상기 증폭부의 제3 노드 및 제4 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 PMOS 트랜지스터;
    상기 증폭부의 제3 노드 및 제4 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 PMOS 트랜지스터; 및
    제2 전원 전압을 공급하는 제1 레일에 연결되고, 제1 포지티브 바이어스 전압에 응답하여 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제2 바이어스부를 포함하는 버퍼 증폭기.
  15. 제14항에 있어서,
    상기 입력부는 제1 차동 전류, 제2 차동 전류, 제3 차동 전류 및 제4 차동 전류를 발생하고,
    상기 제1 차동 전류는 상기 제1 NMOS 트랜지스터의 드레인과 상기 제1 노드 사이에 흐르는 전류이고,
    상기 제2 차동 전류는 상기 제2 NMOS 트랜지스터의 드레인과 상기 제2 노드 사이에 흐르는 전류이고,
    상기 제3 차동 전류는 상기 제1 PMOS 트랜지스터의 드레인과 상기 제3 노드 사이에 흐르는 전류이고,
    상기 제4 차동 전류는 상기 제2 PMOS 트랜지스터의 드레인과 상기 제4 노드 사이에 흐르는 전류인 버퍼 증폭기
  16. 제15항에 있어서,
    상기 증폭부는,
    제1 차동 전류, 제2 차동 전류 및 제2 포지티브 바이어스 전압 중 적어도 하나에 응답하여 상기 출력 버퍼부의 포지티브 출력을 제어하는 제1 출력 노드의 전압을 제어하는 제1 전류 미러를 포함하고,
    상기 제1 전류 미러는,
    제1 차동 전류가 제공되는 제1 노드에 직렬 연결된 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터; 및
    제2 차동 전류가 제공되는 제2 노드에 직렬 연결된 제6 PMOS 트랜지스터 및 제7 PMOS 트랜지스터를 포함하는 버퍼 증폭기
  17. 제16항에 있어서,
    상기 증폭부는,
    제3 차동 전류, 제4 차동 전류 및 제2 네거티브 바이어스 전압 중 적어도 하나에 응답하여 상기 출력 버퍼부의 네거티브 출력을 제어하는 제4 출력 노드의 전압을 제어하는 제2 전류 미러를 더 포함하고,
    상기 제2 전류 미러는,
    제3 차동 전류가 제공되는 제3 노드에 직렬 연결된 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터; 및
    제4 차동 전류가 제공되는 제4 노드에서 직렬 연결된 제6 NMOS 트랜지스터 및 제7 NMOS 트랜지스터를 포함하는 버퍼 증폭기
  18. 제17항에 있어서,
    상기 증폭부는 상기 제1 전류 미러 및 상기 제2 전류 미러 사이에 접속된 제3 바이어스부를 더 포함하고,
    상기 제3 바이어스부는
    게이트를 통해 제3 포지티브 바이어스 전압을 입력받는 제8 PMOS 트랜지스터; 및
    게이트를 통해 제3 네거티브 바이어스 전압을 입력받는 제8 NMOS 트랜지스터를 포함하고,
    상기 제8 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터는 병렬 연결되고, 상기 제8 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터의 소스 및 드레인은 제1 중간 노드 및 제2 중간 노드 사이에 각각 연결된 버퍼 증폭기
  19. 제18항에 있어서,
    상기 증폭부는 상기 제1 전류 미러 및 상기 제2 전류 미러 사이에 접속되고, 포지티브 플로팅 바이어스 및 네거티브 플로팅 바이어스를 포함하는 제4 바이어스부를 더 포함하는 버퍼 증폭기.
  20. 삭제
  21. 제12항에 있어서,
    상기 제1 스위치부는,
    상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제1 스위치;
    상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제1 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제2 스위치;
    상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제3 스위치; 및
    상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제1 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제4 스위치를 포함하는 버퍼 증폭기.
  22. 제12항에 있어서,
    상기 제2 스위치부는,
    상기 제어 신호를 근거로 상기 제1 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터의 연결을 스위칭하는 제5 스위치;
    상기 제어 신호를 근거로 상기 제2 증폭 블록의 제1 출력 노드 및 상기 제2 출력 버퍼부의 P형 트랜지스터 간의 연결을 스위칭하는 제6 스위치;
    상기 제어 신호를 근거로 상기 제1 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제7 스위치; 및
    상기 제어 신호를 근거로 상기 제2 증폭 블록의 제2 출력 노드 및 상기 제2 출력 버퍼부의 N형 트랜지스터의 연결을 스위칭하는 제8 스위치를 포함하는 버퍼 증폭기.
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