KR102441180B1 - 버퍼 증폭기 - Google Patents

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Abstract

2채널 단위의 동작이 아닌 1채널 버퍼 단위 동작을 수행하기 위해서 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)를 포함한 구조의 버퍼 증폭기를 제시한다. 제시된 버퍼 증폭기는 제1 입력 신호를 차동 증폭하여 차동 전류를 발생하는 입력부, 하나의 채널에 대응하고, 차동 전류를 근거로 제어 신호를 출력하는 증폭부, 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부 및 증폭부 및 출력 버퍼부를 상호 연결하는 스위칭부를 포함한다.

Description

버퍼 증폭기{BUFFER AMPLIFIER}
본 발명은 버퍼 증폭기에 관한 것으로, 더욱 상세하게는 액정 표시 장치에 실장되어 전력 소모를 최소화하는 디스플레이 드라이버 IC의 버퍼 증폭기에 관한 것이다.
액정 표시 장치는 로우(row) 및 칼럼(column)으로 이루어진 매트릭스 형태의 픽셀(Pixel, 화소)을 포함한다. 각 픽셀은 박막 트랜지스터 및 기판에 형성된 픽셀 전극을 포함한다.
디스플레이 드라이버 IC(Display Driver IC, 이하, DDI)는 액정 표시 장치를 구성하는 수많은 픽셀을 조정해 다양한 색을 구현토록 하는 디스플레이 구동 칩(IC)이다. DDI는 액정 표시 장치에서 문자, 영상, 이미지 등이 표시되도록 하기 위해서 데이터를 전기적 신호(High Voltage Level)로 제공한다. 즉, DDI는 디지털 신호인 데이터를 RGB 아날로그 값으로 전환하여 스마트폰, 태블릿 PC, TV용 디스플레이 패널 등의 액정 표시 장치로 전달해 영상을 구현한다.
DDI는 각각의 픽셀을 구동하기 위해 DDI의 출력단에 위치한 출력 버퍼(Output Buffer)를 포함한다. DDI의 출력단에는 수백개의 출력 버퍼가 존재하고, 각 출력 버퍼는 소정의 전력(Power)을 소모하기 때문에 전력 소모량이 증가하는 문제점이 있다.
또한, DDI는 출력 버퍼의 전력 소모량 증가로 인해 온도가 상승하며, 온도 상승으로 인해 수명이 단축되는 문제점이 있다.
디스플레이 업계에서는 DDI의 출력 버퍼로 인한 전력 소모를 줄이기 위한 다양한 연구가 활발히 진행되고 있으며, 대부분 하프 파워(Half Power) 출력 버퍼를 응용하고 있다.
도 1을 참조하면, 일반적으로 사용되는 하프 파워 출력 버퍼는 제1 버퍼(VH), 제2 버퍼(VL) 및 스위칭부(10)를 포함한다.
제1 버퍼(VH)는 제1 입력 신호(IN1)를 입력받는다. 제1 버퍼(VH)는 제1 입력 신호(IN1)에 따라 제1 중간 전력(first half power)인 제1 출력(OUT1)을 출력한다. 제1 버퍼(VH)는 VDD2MH 내지 VDD2의 제1 출력(OUT1)을 출력한다. 제1 버퍼(VH)는 제2 버퍼(VL)와 다른 동작 영역을 갖는 증폭기(Amplifier)로 구성된다.
제2 버퍼(VL)는 제2 입력 신호(IN2)를 입력받는다. 제2 버퍼(VL)는 제2 입력 신호(IN2)에 따라 제2 중간 전력(second half power)인 제2 출력(OUT2)을 출력한다. 제2 버퍼(VL)는 VSS 내지 VDD2ML의 제2 출력(OUT2)을 출력한다. 제2 버퍼(VL)는 제1 버퍼(VH)와 다른 동작 영역을 갖는 증폭기로 구성된다.
스위칭부(10)는 제1 스위치(SW1) 내지 제4 스위치(SW4)로 구성된다. 제1 스위치(SW1)는 제1 버퍼(VH)의 출력단과 연결되어 제1 출력(OUT1)을 출력한다. 제2 스위치(SW2)는 제1 버퍼(VH)의 출력단과 연결되어 제2 출력(OUT2)을 출력한다. 제3 스위치(SW3)는 제2 버퍼(VL)의 출력단과 연결되어 제1 출력(OUT1)을 출력한다. 제4 스위치(SW4)는 제2 버퍼(VL)의 출력단과 연결되어 제2 출력(OUT2)을 출력한다.
이를 통해, 하프 파워 출력 버퍼 구조는 VDD2와 VSS의 중간 정도 전위 레벨을 사용하여 패널(Panel)을 충전(Charging) 및 방전(Discharging)하는데 소모되는 전력(Power)을 절반으로 줄일 수 있다.
하지만, 하프 파워 출력 버퍼는 서로 다른 타입의 증폭기로 제1 버퍼 및 제2 버퍼를 구성하기 때문에 특정 출력에서 반전 극성 신호(이하, POL 신호)에 따른 오프셋(Offset) 편차가 매우 커지는 문제점이 있다.
또한, 하프 파워 출력 버퍼는 오프셋 편차가 커지기 때문에 추가적인 오프셋 제거(Offset Cancellation)를 수행하지 않으면 정상적인 수준의 DVrms(RMS 전압 편차)를 확보할 수 없는 문제점이 있다.
도 2를 참조하면, 상술한 하프 파워 출력 버퍼의 문제점을 해결하기 위해서, Himax사에서는 버퍼단(buffer stage) 및 중간 전력 출력단(Half Power Output Stage)을 포함하는 버퍼 구조(이하, Himax 버퍼 구조)를 개발하였다.
Himax 버퍼 구조에서 각 채널은 동일한 타입의 채널 버퍼(Channel Buffer)를 포함한다. Himax 버퍼 구조에서는 두 개의 채널이 하나의 중간 전력 출력단을 공유한다. Himax 버퍼 구조에서는 POL 신호에 따라 제1채널 및 제2채널의 채널 버퍼들에서 각각 제1출력(OUI1) 및 제2출력(OUT2)을 출력(도 3 참조)하거나, 제1채널 및 제2채널의 채널 버퍼들에서 각각 제2 출력(OUI2) 및 제1 출력(OUT1)을 출력(도 4 참조)한다.
Himax 버퍼 구조는 플로팅 전류원(Floating Current Source) 및 출력 드라이버(Output Driver)를 스위칭(Switching)하는 방식이다.
하지만, Himax 버퍼 구조는 2채널 단위의 동작이 강제되기 때문에 레이아웃의 복잡도가 증가하고, 레이아웃이 완전 대칭(Fully Symmetric)되지 않으면 각 채널 버퍼의 기생(Parasitic) 성분에 차이가 발생하여 동작상의 편차를 유발하는 문제점이 있다.
또한, Himax 버퍼 구조는 2채널마다 하이 상태 및 로우 상태의 POL 신호가 반드시 하나씩 존재하기 때문에 수평 2점 반전(Horizontal 2dot Inversion) 동작은 무리가 없지만, 수평 3점 반전(Horizontal 3dot Inversion) 이상에서는 추가 Mux Stage 없이 동작 수행이 불가능한 문제점이 있다.
이에 디스플레이 업계에서는 디스플레이 드라이버 IC의 저전력 기술을 지속적으로 연구하고 있다.
한국공개특허 제10-2016-0071008호(명칭: 반전력 버퍼 증폭기)
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 상기한 사정을 감안하여 제안된 것으로, 2채널 단위의 동작이 아닌 1채널 버퍼 단위 동작을 수행하기 위해서 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)를 포함한 구조의 버퍼 증폭기를 제공하는데 그 목적이 있다.
또한, 본 발명은 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)를 포함한 구조의 버퍼 증폭기를 통해 하프 파워 출력 버퍼 구조와 같이 디스플레이 드라이버 IC의 저전력을 구현하면서, Himax 버퍼 구조의 레이아웃의 복잡도 증가를 최소화하여 레이아웃에 따른 문제점들을 해소하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 실시예에 따른 버퍼 증폭기는 제1 입력 신호를 차동 증폭하여 차동 전류를 발생하는 입력부, 하나의 채널에 대응하고, 차동 전류를 근거로 제어 신호를 출력하는 증폭부, 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부 및 증폭부 및 출력 버퍼부를 상호 연결하는 스위칭부를 포함한다.
입력부는 제1 차동 증폭기를 포함하고, 제1 차동 증폭기는 증폭부의 제1 노드 및 제2 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 NMOS 트랜지스터, 증폭부의 제1 노드 및 제2 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 NMOS 트랜지스터 및 제1 전원 전압을 공급하는 제2 레일에 연결되고, 제1 네거티브 바이어스 전압에 응답하여 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제1 바이어스부를 포함할 수 있다.
입력부는 제2 차동 증폭기를 더 포함하고, 제2 차동 증폭기는 증폭부의 제3 노드 및 제4 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 PMOS 트랜지스터, 증폭부의 제3 노드 및 제4 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 PMOS 트랜지스터 및 제2 전원 전압을 공급하는 제1 레일에 연결되고, 제1 포지티브 바이어스 전압에 응답하여 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제 2 바이어스부를 포함할 수 있다.
제1 전원 전압은 공급 전원 중 가장 낮은 레벨이고, 제2 전원 전압은 공급 전원 중 가장 높은 레벨이고, 제 1 입력 신호는 출력 버퍼부에서 출력된 포지티브 출력 및 네거티브 출력 중 하나일 수 있다.
입력부는 제1 차동 전류, 제2 차동 전류, 제3 차동 전류 및 제4 차동 전류를 발생하고, 제1 차동 전류는 제1 NMOS 트랜지스터의 드레인과 제1 노드(N1) 사이에 흐르는 전류이고, 제2 차동 전류는 제2 NMOS 트랜지스터의 드레인과 제2 노드 사이에 흐르는 전류이고, 제3 차동 전류는 제1 PMOS 트랜지스터의 드레인과 제3 노드 사이에 흐르는 전류이고, 제4 차동 전류는 제2 PMOS 트랜지스터의 드레인과 제4 노드 사이에 흐르는 전류일 수 있다.
증폭부는 제1 차동 전류, 제2 차동 전류 및 제2 포지티브 바이어스 전압 중 적어도 하나에 응답하여 버퍼 출력부의 포지티브 출력을 제어하는 제1 출력 노드의 전압을 제어하는 제1 전류 미러를 포함하고, 제1 전류 미러는 제1 차동 전류가 제공되는 제1 노드에 직렬 연결된 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터 및 제2 차동 전류가 제공되는 제2 노드에 직렬 연결된 제6 PMOS 트랜지스터 및 제7 PMOS 트랜지스터를 포함할 수 있다.
제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터는 제2 전원 전압을 공급하는 제1 레일 및 제1 중간 노드 사이에 직렬 연결되어 제1 노드에서 서로 접속되고, 제6 PMOS 트랜지스터는 제1 레일 및 제2 노드 사이에 접속되고, 제7 PMOS 트랜지스터는 제1 출력 노드에 연결되고, 제4 PMOS 트랜지스터의 게이트는 제6 PMOS 트랜지스터의 게이트와 접속되고, 제5 PMOS 트랜지스터의 게이트는 제7 PMOS 트랜지스터의 게이트와 접속될 수 있다.
증폭부는 제3 차동 전류, 제4 차동 전류 및 제2 네거티브 바이어스 전압 중 적어도 하나에 응답하여 버퍼 출력부의 네거티브 출력을 제어하는 제4 출력 노드의 전압을 제어하는 제2 전류 미러를 더 포함하고, 제2 전류 미러는 제3 차동 전류가 제공되는 제3 노드에 직렬 연결된 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터 및 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결된 제6 NMOS 트랜지스터 및 제7 NMOS 트랜지스터를 포함할 수 있다.
제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터는 제1 전원 전압을 공급하는 제2 레일과 제2 중간 노드 사이에서 직렬 연결되어 제3 노드에서 서로 접속되고, 제6 NMOS 트랜지스터는 제2 레일과 제4 노드 사이에 접속되고, 제7 NMOS 트랜지스터는 제4 출력 노드에 접속되고, 제4 NMOS 트랜지스터의 게이트는 제6 NMOS 트랜지스터의 게이트와 접속되고, 제5 NMOS 트랜지스터의 게이트는 제7 NMOS 트랜지스터의 게이트와 접속될 수 있다.
증폭부는 제1 전류 미러 및 제2 전류 미러 사이에 접속된 제3 바이어스부를 더 포함하고, 제3 바이어스부는 게이트를 통해 제3 포지티브 바이어스 전압을 입력받는 제8 PMOS 트랜지스터 및 게이트를 통해 제3 네거티브 바이어스 전압을 입력받는 제8 NMOS 트랜지스터를 포함하고, 제8 PMOS 트랜지스터 및 제8 NMOS 트랜지스터는 병렬 연결되고, 제8 PMOS 트랜지스터 및 제8 NMOS 트랜지스터의 소스 및 드레인은 제1 중간 노드 및 제2 중간 노드 사이에 각각 연결될 수 있다.
증폭부는 제1 전류 미러 및 제2 전류 미러 사이에 접속되고, 포지티브 플로팅 바이어스 및 네거티브 플로팅 바이어스를 포함하는 제4 바이어스부를 더 포함할 수 있다.
출력 버퍼부는 소스가 제1 레일에 접속되고, 드레인이 포지티브 출력에 접속된 제11 PMOS 트랜지스터, 드레인이 포지티브 출력에 접속되고, 소스가 제3 전원 전압에 접속된 제11 NMOS 트랜지스터, 소스가 제3 전원 전압에 접속되고, 드레인이 네거티브 출력에 접속된 제12 PMOS 트랜지스터 및 드레인이 네거티브 출력에 접속되고, 소스가 제2 레일에 접속된 제12 NMOS 트랜지스터를 포함할 수 있다.
스위칭부는 일단이 제1 출력 노드에 접속되고, 타단이 제5 중간 노드를 통해 제11 PMOS 트랜지스터의 게이트와 접속된 제3 스위치, 일단이 제6 중간 노드를 통해 제6 PMOS 트랜지스터의 드레인에 접속되고, 타단이 포지티브 출력에 접속된 제5 스위치, 일단이 제4 출력 노드에 접속되고, 타단이 제7 중간 노드를 통해 제12 NMOS 트랜지스터의 게이트와 접속된 제6 스위치 및 일단이 제8 중간 노드를 통해 제6 NMOS 트랜지스터의 드레인에 접속되고, 타단이 네거티브 출력에 접속된 제8 스위치를 포함할 수 있다.
스위칭부는 제5 중간 노드 및 제1 레일 사이에 접속된 제4 스위치, 제6 중간 노드 및 제6 PMOS 트랜지스터 사이에 접속된 제1 커패시터, 제7 중간 노드 및 제2 레일 사이에 접속된 제7 스위치, 제8 중간 노드 및 제6 NMOS 트랜지스터 사이에 접속된 제2 커패시터를 더 포함할 수 있다.
제6 중간 노드 및 제8 중간 노드는 상호 접속될 수 있다.
상기한 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 버퍼 증폭기는 제1 입력 신호를 차동 증폭하여 차동 전류를 발생하는 입력부, 하나의 채널에 대응하고, 차동 전류를 근거로 제어 신호를 출력하는 증폭부, 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부 및 증폭부 및 출력 버퍼부를 상호 연결하는 스위칭부를 포함하고, 증폭부는 포지티브 플로팅 바이어스 및 네거티브 플로팅 바이어스를 포함한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 버퍼 증폭기는 제1 입력 신호를 차동 증폭하여 차동 전류를 발생하는 입력부, 하나의 채널에 대응하고, 차동 전류를 근거로 제어 신호를 출력하는 증폭부, 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부 및 증폭부 및 출력 버퍼부를 상호 연결하는 스위칭부를 포함하고, 증폭부는 제1 전류 미러 및 제2 전류 미러 사이에 접속되고, 포지티브 플로팅 바이어스 및 네거티브 플로팅 바이어스를 포함하는 제4 바이어스부를 포함한다.
제4 바이어스부는 제1 전류 미러의 제7 PMOS 트랜지스터 및 제2 전류 미러의 제7 NMOS 트랜지스터 사이에 접속될 수 있다.
제4 바이어스부는 제1 출력 노드 및 제3 중간 노드 사이에 접속되고, 게이트를 통해 제4 포지티브 바이어스 전압을 입력받는 제9 PMOS 트랜지스터, 제3 중간 노드 및 제4 출력 노드 사이에 접속되고, 게이트를 통해 제4 네거티브 바이어스 전압을 입력받는 제9 NMOS 트랜지스터, 제1 출력 노드 및 제2 출력 노드 사이에 접속되고, 게이트를 통해 제5 네거티브 바이어스 전압을 입력받는 제10 NMOS 트랜지스터 및 제3 출력 노드 및 제4 출력 노드 사이에 접속되고, 게이트를 통해 제5 포지티브 바이어스 전압을 입력받는 제10 PMOS 트랜지스터를 포함한다.
제4 바이어스부는 제2 출력 노드 및 제4 중간 노드 사이에 연결된 제1 스위치 및 제4 중간 노드 및 제3 출력 노드 사이에 연결된 제2 스위치를 더 포함할 수 있다.
제1 출력 노드는 제4 포지티브 바이어스 전압에 의해 바이어싱되어 버퍼 출력부의 제11 PMOS 트랜지스터를 제어하고, 제2 출력 노드는 제5 네거티브 바이어스 전압에 의해 바이어싱되어 버퍼 출력부의 제11 NMOS 트랜지스터를 제어하고, 제3 출력 노드는 제5 포지티브 바이어스 전압에 의해 바이어싱되어 버퍼 출력부의 제12 PMOS 트랜지스터를 제어하고, 제4 출력 노드는 제4 네거티브 바이어스 전압에 의해 바이어싱되어 버퍼 출력부의 제12 NMOS 트랜지스터를 제어할 수 있다.
상기한 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 버퍼 증폭기는 하나의 채널에 대응하고, 제1 입력 신호를 차동 증폭시 발생하는 차동 전류를 근거로 제어 신호를 출력하는 증폭부 및 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부를 포함하고, 증폭부는, POL 신호가 "H"이면 활성화되고, POL 신호가 "L"이면 비활성화되는 포지티브 플로팅 바이어스 및 POL 신호가 "H"이면 비활성화되고, POL 신호가 "L"이면 활성화되는 네거티브 플로팅 바이어스를 포함한다.
출력 버퍼부는 포지티브 플로팅 바이어스가 활성화되고 네거티브 플로팅 바이어스가 비활성화되면 포지티브 출력을 출력하고, 포지티브 플로팅 바이어스가 비활성화되고 네거티브 플로팅 바이어스가 활성화되면 네거티브 출력을 출력할 수 있다.
포지티브 플로팅 바이어스는 제1 출력 노드 및 제3 중간 노드 사이에 접속되고, 게이트를 통해 제4 포지티브 바이어스 전압을 입력받는 제9 PMOS 트랜지스터, 제1 출력 노드 및 제2 출력 노드 사이에 접속되고, 게이트를 통해 제5 네거티브 바이어스 전압을 입력받는 제10 NMOS 트랜지스터 및 제2 출력 노드 및 제4 중간 노드 사이에 연결된 제1 스위치를 포함할 수 있다.
네거티브 플로팅 바이어스는 제3 중간 노드 및 제4 출력 노드 사이에 접속되고, 게이트를 통해 제4 네거티브 바이어스 전압을 입력받는 제9 NMOS 트랜지스터, 제3 출력 노드 및 제4 출력 노드 사이에 접속되고, 게이트를 통해 제5 네거티브 바이어스 전압을 입력받는 제10 PMOS 트랜지스터 및 제4 중간 노드 및 제3 출력 노드 사이에 연결된 제2 스위치를 포함할 수 있다.
버퍼 출력부는 포지티브 플로팅 바이어스가 활성화되고 네거티브 플로팅 바이어스가 비활성화되면 제11 PMOS 트랜지스터 및 제11 NMOS 트랜지스터가 온되고, 제12 PMOS 트랜지스터 및 제12 NMOS 트랜지스터가 플로팅 및 오프되어 포지티브 출력을 출력할 수 있다.
버퍼 출력부는 포지티브 플로팅 바이어스가 비활성화되고 네거티브 플로팅 바이어스가 활성화되면 제12 PMOS 트랜지스터 및 제12 NMOS 트랜지스터가 온되고, 제11 PMOS 트랜지스터 및 제11 NMOS 트랜지스터가 플로팅 및 오프되어 네거티브 출력을 출력할 수 있다.
상기한 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 버퍼 증폭기는 하나의 채널에 대응하고, 제1 입력 신호를 차동 증폭시 발생하는 차동 전류를 근거로 제어 신호를 출력하는 증폭부 및 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부를 포함하고, 증폭부는 포지티브 플로팅 바이어스 및 네거티브 플로팅 바이어스로 구성된 제4 바이어스부를 구비하고, 제4 바이어스부는 소스가 제1 출력 노드와 연결되고, 드레인이 제3 중간 노드와 연결된 제9 PMOS 트랜지스터, 소스가 제4 출력 노드와 연결되고, 드레인이 제3 중간 노드와 연결된 제9 NMOS 트랜지스터, 소스가 제2 출력 노드와 연결되고, 드레인이 제1 출력 노드와 연결된 제10 NMOS 트랜지스터, 소스가 제3 출력 노드와 연결되고, 드레인이 제4 출력 노드와 연결된 제10 PMOS 트랜지스터, 제10 NMOS 트랜지스터의 소스 및 제4 중간 노드 사이에 연결된 제1 스위치 및 제10 PMOS 트랜지스터의 소스 및 제4 중간 노드 사이에 연결된 제2 스위치를 포함한다.
제9 PMOS 트랜지스터 및 제9 NMOS 트랜지스터와 제10 NMOS 트랜지스터 및 제10 PMOS 트랜지스터는 병렬 연결될 수 있다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명에 의하면, 버퍼 증폭기는 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)를 포함으로써, 출력단(Output Stage)의 하프 파워(Half Power) 소모 구조를 구현하여 출력 버퍼에 의한 전력 소모량 증가를 최소화할 수 있는 효과가 있다.
또한, 버퍼 증폭기는 1개의 채널 버퍼에서 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)을 모두 포함하므로, 1개의 채널 버퍼 내에서 극성 전환(POL Change)이 가능한 효과를 가진다.
또한, 버퍼 증폭기는 1채널 단위 동작으로 극성 전환을 수행할 수 있어 레이아웃 복잡도를 최소화하고, 기생 성분의 영향을 최소화할 수 있는 효과를 보인다.
또한, 버퍼 증폭기는 POL 신호의 극성 전환에 따른 VDS 편차가 유발하는 시스템 오프셋(systematic offset)을 감소시켜 오프셋 보정을 위한 초핑(Chopping) 회로 및 신호를 필요로 하지 않는 효과가 도출된다.
또한, 버퍼 증폭기는 1채널 단위 동작으로 극성 전환을 수행하기 때문에, 종래의 버퍼 증폭기(즉, 하프 파워 출력 버퍼, Himax 버퍼 구조)에 비해 수평 다점 반전(Horizontal N dot Inversion (N >2)) 동작의 수행에 유리한 효과를 보일 수 있다.
도 1 내지 도 4는 종래의 버퍼 구조를 설명하기 위한 도면이고;
도 5는 본 발명의 실시 예에 따른 버퍼 증폭기를 설명하기 위한 도면이고;
도 6 내지 도 10은 본 발명의 실시 예에 따른 버퍼 증폭기의 동작을 설명하기 위한 도면이고;
도 11은 Himax 버퍼 구조의 반전 동작을 설명하기 위한 도면이고;
도 12는 본 발명의 실시 예에 따른 버퍼 증폭기의 반전 동작을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 다양한 요소들 및/또는 구성들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되는 것은 아니다. 예를 들어, 제3 요소가 반드시 제1 및/또는 제2 요소(들)을 전제로 하는 것은 아니며, 단지 편의를 위하여 사용되는 것이고, 각각의 요소들은 독립적인 것임에 유의하여야 한다.
이하, 본 발명의 실시 예에 따른 버퍼 증폭기를 첨부된 도면을 참조하여 상세하게 설명하면 아래와 같다. 도 5는 본 발명의 실시 예에 따른 버퍼 증폭기를 설명하기 위한 도면이다.
도 5를 참조하면, 버퍼 증폭기는 액정 표시 장치의 소스 드라이버에 적용되는 것을 일례로 하고 있으나 이에 한정되지는 않는다.
버퍼 증폭기는 입력부(100), 증폭부(200), 출력 버퍼부(300) 및 스위칭부(400)를 포함한다. 버퍼 증폭기는 레일 투 레일(rail to rail) 증폭기를 포함할 수 있다.
레일은 공급 전원의 가장 높은 레벨(예를 들면, VDD2), 가장 낮은 레벨(VSS2)을 의미할 수 있다. 레일 투 레일 증폭기는 풀 레인지(full range; 예를 들면, VDD2~VSS2) 전원이 공급되는 연산 증폭기일 수도 있다. 입력 전압 레벨은 공급 전원의 풀 레인지 내일 수 있다.
액정 표시 장치의 소스 드라이버는 버퍼 증폭기를 하나 이상 구비할 수 있다. 버퍼 증폭기는 소스 드라이버에 의해 구동되는 디스플레이 패널의 1개 채널을 구동하는 출력(OUTP, OUTN)을 발생한다. 여기서, 채널은 디스플레이 패널의 픽셀(화소)을 구동하기 위한 소스 드라이버의 데이터 라인을 의미할 수 있다.
입력부(100)는 증폭기일 수 있다. 입력부(100)는 폴디드 캐스코드(Folded Cascode) 연상 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier: OTA)를 포함하는 것을 일례로 한다.
입력부(100)는 제1 입력 신호(FB) 및 제2 입력 신호(INPUT)를 차동 증폭한다. 입력부(100)는 차동 증폭 결과에 따른 제1 차동 전류 내지 제4 차동 전류(I1, I2, I3, I4)를 발생할 수 있다.
입력부(100)는 제1 차동 증폭기 및 제2 차동 증폭기를 포함할 수 있다.
제1 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 NMOS 트랜지스터들(Q1, Q2) 및 제1 바이어스부(Q3)를 포함한다.
제1 바이어스부(Q3)는 제2 레일(rail2)에 접속된다. 제1 바이어스부(Q3)는 제1 네거티브 바이어스 전압(BN <1>)에 응답하여 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어한다.
제1 바이어스부(Q3)는 제1 네거티브 바이어스 전압(BN <1>)이 입력되는 게이트, 제2 레일(rail2)과 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 NMOS 트랜지스터일 수 있다.
제2 레일(rail2)은 제1 전원 전압(예컨대, VSS2)을 공급할 수 있다.
제2 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 및 제2 PMOS 트랜지스터들(P1, P2) 및 제2 바이어스부(P3)를 포함할 수 있다.
제2 바이어스부(P3)는 제1 레일(rail1)에 접속된다. 제2 바이어스부(P3)는 제1 포지티브 바이어스 전압(BP <1>)에 응답하여 제1 및 제2 PMOS 트랜지스터들(P1, P2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어한다.
제2 바이어스부(P3)는 제1 포지티브 바이어스 전압(BP <1>)이 입력되는 게이트, 제1 레일(rail1)과 제1 및 제2 PMOS 트랜지스터들(P1, P2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 PMOS 트랜지스터일 수 있다.
제1 레일(rail1)은 제1 전원 전압(VSS2)보다 높은 제2 전원 전압(예컨대, VDD2)을 공급할 수 있다.
제1 NMOS 트랜지스터(Q1)와 제1 PMOS 트랜지스터(P1)는 각각의 게이트를 통해 제1 입력 신호(FB)를 함께 입력받을 수 있다. 여기서, 제1 입력 신호(FB)는 버퍼 증폭기의 출력인 OUTP 및 OUPN 중 하나일 수 있다.
제2 NMOS 트랜지스터(Q2)와 제2 PMOS 트랜지스터(P2)는 각각의 게이트를 통해 제2 입력 신호(INPUT)를 함께 입력받을 수 있다.
제1 및 제2 NMOS 트랜지스터들(Q1, Q2)은 증폭부(200)의 제1 노드(N1) 및 제2 노드(N2) 중 하나와 접속된다. 제1 및 제2 NMOS 트랜지스터들(Q1, Q2)은 드레인을 통해 제1 노드(N1) 및 제2 노드(N2) 중 하나와 접속된다.
제1 및 제2 PMOS 트랜지스터들(P1, P2)은 증폭부(200)의 제3 노드(N3) 및 제4 노드(N4) 중 하나와 접속된다. 제1 및 제2 PMOS 트랜지스터들(P1, P2)은 드레인을 통해 제3 노드(N3) 및 제4 노드(N4) 중 하나와 접속된다.
입력부(100)에 의해 발생하는 제1 차동 전류(I1)는 제1 NMOS 트랜지스터(Q1)의 드레인과 제1 노드(N1) 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2)는 제2 NMOS 트랜지스터(Q2)의 드레인과 제2 노드(N2) 사이에 흐르는 전류일 수 있고, 제3 차동 전류(I3)는 제1 PMOS 트랜지스터(P1)의 드레인과 제3 노드(N3) 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4)는 제2 PMOS 트랜지스터(P2)의 드레인과 제4 노드(N4) 사이에 흐르는 전류일 수 있다.
증폭부(200)는 입력부(100)에서 발생하는 차동 전류를 근거로 제어 신호를 출력한다. 증폭부(200)는 입력부(100)에서 발생한 제1 차동 전류(I1) 내지 제4 차동 전류(I4)를 근거로 제1 출력 노드(node A) 내지 제4 출력 노드(node D)를 통해 제어 신호를 출력한다.
증폭부(200)는 제1 전류 미러, 제2 전류 미러, 제3 바이어스부 및 제4 바이어스부를 포함할 수 있다. 제1 전류 미러 및 제2 전류 미러는 캐스코드(cascode) 전류 미러(current mirror)인 것을 일례로 한다. 제3 바이어스부 및 제4 바이어스부는 플로팅 전류원(floating current source)이다.
제1 전류 미러는 제4 PMOS 트랜지스터(P4) 내지 제7 PMOS 트랜지스터(P7)을 포함한다. 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)는 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 직렬 연결된다. 제6 PMOS 트랜지스터(P6) 및 제7 PMOS 트랜지스터(P7)는 제2 차동 전류(I2)가 제공되는 제2 노드(N2)에서 직렬 연결된다.
제1 전류 미러는 제1 차동 전류(I1), 제2 차동 전류(I2) 및 제2 포지티브 바이어스 전압(BP <2>) 중 적어도 하나에 응답하여 출력부의 포지티브 출력(OUTP)을 제어하는 제1 출력 노드(node A)의 전압을 제어한다. 제1 전류 미러는 포지티브 출력(OUTP)의 제11 PMOS 트랜지스터(MP1)를 제어하는 제1 출력 노드(node A)의 전압을 제어한다.
일례로, 제1 전류 미러는 제4 PMOS 트랜지스터(P4) 내지 제7 PMOS 트랜지스터(P7)를 포함한다. 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)는 제2 전원 전압(VDD2; 즉, 제1 레일(rail1))과 제1 중간 노드(NP1) 사이에서 직렬 연결된다. 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)는 제1 차동 전류(I1)가 제공되는 제1 노드(N1)에서 서로 접속된다. 제6 PMOS 트랜지스터(P6)는 제2 전원 전압(VDD2)과 제2 차동 전류(I2)가 제공되는 제2 노드(N2) 사이에 접속된다. 제7 PMOS 트랜지스터(P7)는 제1 출력 노드(node A)에 접속된다.
제4 PMOS 트랜지스터(P4) 및 제6 PMOS 트랜지스터(P6)의 게이트들은 서로 접속된다. 제5 PMOS 트랜지스터(P5) 및 제7 PMOS 트랜지스터(P7)의 게이트들은 서로 접속된다. 제4 PMOS 트랜지스터(P4)의 게이트는 제5 PMOS 트랜지스터(P5)의 소스 또는 드레인에 접속될 수 있다.
제1 노드(N1)는 직렬 연결되는 제4 PMOS 트랜지스터(P4) 및 제5 PMOS 트랜지스터(P5)의 접속 노드이다. 제2 노드(N2)는 직렬 연결되는 제6 PMOS 트랜지스터(P6) 및 제7 PMOS 트랜지스터(P7)의 접속 노드이다.
제2 전류 미러는 제4 NMOS 트랜지스터(Q4) 내지 제7 NMOS 트랜지스터(Q7)을 포함한다. 제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)는 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 직렬 연결된다. 제6 NMOS 트랜지스터(Q6) 및 제7 NMOS 트랜지스터(Q7)는 제4 차동 전류(I4)가 제공되는 제4 노드(N4)에서 직렬 연결된다.
제2 전류 미러는 제3 차동 전류(I3), 제4 차동 전류(I4) 및 제2 네거티브 바이어스 전압(BN <2>) 중 적어도 하나에 응답하여 출력부의 네거티브 출력(OUTN)을 제어하는 제4 출력 노드(node D)의 전압을 제어한다. 제2 전류 미러는 네거티브 출력(OUTN)의 제12 NMOS 트랜지스터(MN2)를 제어하는 제4 출력 노드(node D)의 전압을 제어한다.
일례로, 제2 전류 미러는 제4 NMOS 트랜지스터(Q4) 내지 제7 NMOS 트랜지스터(Q7)을 포함한다.
제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)는 제1 전원 전압(VSS2; 즉, 제2 레일(rail2))과 제2 중간 노드(NP2) 사이에서 직렬 연결된다. 제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)는 제3 차동 전류(I3)가 제공되는 제3 노드(N3)에서 서로 접속된다. 제6 NMOS 트랜지스터(Q6)는 제1 전원 전압(VSS2)과 제4 차동 전류(I4)가 제공되는 제4 노드(N4) 사이에 접속된다. 제7 NMOS 트랜지스터(Q7)는 제4 출력 노드(node D)에 접속된다.
제4 NMOS 트랜지스터(Q4) 및 제6 NMOS 트랜지스터(Q6)의 게이트들은 서로 접속될 수 있다. 제5 NMOS 트랜지스터(Q5) 및 제7 NMOS 트랜지스터(Q7)의 게이트들은 서로 접속될 수 있다. 제4 NMOS 트랜지스터(Q4)의 게이트는 제2 중간 노드(NP2)에 접속될 수 있다. 제4 NMOS 트랜지스터(Q4)의 게이트는 제5 NMOS 트랜지스터(Q5)의 소스 또는 드레인에 접속될 수 있다.
제1 중간 노드(NP1) 및 제1 출력 노드(node A)는 제1 전류 미러와 제4 바이어스부 간의 접속 노드일 수 있다. 제2 중간 노드(NP2) 및 제4 출력 노드(node D)는 제2 전류 미러와 제4 바이어스부 간의 접속 노드일 수 있다.
예컨대, 제1 중간 노드(NP1)는 제5 PMOS 트랜지스터(P5)와 제3 바이어스부 간의 접속 노드일 수 있다.
제2 중간 노드(NP2)는 제5 NMOS 트랜지스터(Q5)와 제3 바이어스부 간의 접속 노드일 수 있다.
제3 노드(N3)는 직렬 연결되는 제4 NMOS 트랜지스터(Q4) 및 제5 NMOS 트랜지스터(Q5)의 접속 노드이다. 제4 노드(N4)는 직렬 연결되는 제6 NMOS 트랜지스터(Q6) 및 제7 NMOS 트랜지스터(Q7)의 접속 노드이다.
제3 바이어스부는 제1 전류 미러 및 제2 전류 미러 사이에 접속된다. 제3 바이어스부는 제5 PMOS 트랜지스터(P5) 및 제5 NMOS 트랜지스터(Q5) 사이에 접속된다.
제3 바이어스부는 제8 PMOS 트랜지스터(P8) 및 제8 NMOS 트랜지스터(Q8)를 포함한다.
제8 PMOS 트랜지스터(P8) 및 제8 NMOS 트랜지스터(Q8)는 병렬 연결된다. 제8 PMOS 트랜지스터(P8) 및 제8 NMOS 트랜지스터(Q8)의 소스 및 드레인은 제1 중간 노드(NP1) 및 제2 중간 노드(NP2) 사이에 각각 연결된다.
제8 PMOS 트랜지스터(P8)는 게이트를 통해 제3 포지티브 바이어스 전압(BP <3>)을 입력받는다. 제8 NMOS 트랜지스터(Q8)는 게이트를 통해 제3 네거티브 바이어스 전압(BN <3>)을 입력받는다.
제4 바이어스부는 제1 전류 미러 및 제2 전류 미러 사이에 접속된다. 제4 바이어스부는 제7 PMOS 트랜지스터(P7) 및 제7 NMOS 트랜지스터(Q7) 사이에 접속된다.
제4 바이어스부는 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)를 모두 포함한다. 포지티브 플로팅 바이어스는 포지티브 출력을 활성화하며, 네거티브 플로팅 바이어스는 네거티브 출력을 활성화한다. 제4 바이어스부는 1개의 채널 버퍼에서 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)을 모두 포함하므로, 1개의 채널 버퍼 내에서 극성 전환(POL Change)이 가능한 효과가 있다.
제4 바이어스부는 제9 PMOS 트랜지스터(P9), 제9 NMOS 트랜지스터(Q9), 제10 NMOS 트랜지스터(Q10), 제10 PMOS 트랜지스터(P10), 제1 스위치(SW1) 및 제2 스위치(SW2)를 포함한다.
제9 PMOS 트랜지스터(P9)는 제1 출력 노드(node A) 및 제3 중간 노드(NP3) 사이에 연결된다. 제9 PMOS 트랜지스터(P9)는 게이트를 통해 제4 포지티브 바이어스 전압(BP <4>)을 입력받는다.
일례로, 제9 PMOS 트랜지스터(P9)의 소스는 제1 출력 노드(node A)와 연결된다. 제9 PMOS 트랜지스터(P9)의 드레인은 제3 중간 노드(NP3)와 연결된다.
제9 NMOS 트랜지스터(Q9)는 제3 중간 노드(NP3) 및 제4 출력 노드(node D) 사이에 연결된다. 제9 NMOS 트랜지스터(Q9)는 게이트를 통해 제4 네거티브 바이어스 전압(BN <4>)을 입력받는다.
일례로, 제9 NMOS 트랜지스터(Q9)의 소스는 제4 출력 노드(node D)와 연결된다. 제9 NMOS 트랜지스터(Q9)의 드레인은 제3 중간 노드(NP3)와 연결된다.
제10 NMOS 트랜지스터(Q10)는 제1 출력 노드(node A) 및 제2 출력 노드(node B) 사이에 연결된다. 제10 NMOS 트랜지스터(Q10)는 게이트를 통해 제5 네거티브 바이어스 전압(BN <5>)을 입력받는다.
일례로, 제10 NMOS 트랜지스터(Q10)의 소스는 제2 출력 노드(node B)와 연결된다. 제10 NMOS 트랜지스터(Q10)의 드레인은 제1 출력 노드(node A)와 연결된다.
제10 PMOS 트랜지스터(P10)는 제3 출력 노드(node C) 및 제4 출력 노드(node D) 사이에 연결된다. 제10 PMOS 트랜지스터(P10)는 게이트를 통해 제5 포지티브 바이어스 전압(BP <5>)을 입력받는다.
일례로, 제10 PMOS 트랜지스터(P10)의 소스는 제3 출력 노드(node C)와 연결된다. 제10 PMOS 트랜지스터(P10)의 드레인은 제4 출력 노드(node D)와 연결된다.
제9 PMOS 트랜지스터(P9) 및 제9 NMOS 트랜지스터(Q9)와, 제10 NMOS 트랜지스터(Q10) 및 제10 PMOS 트랜지스터(P10)는 병렬 연결된다.
제1 스위치(SW1)는 제2 출력 노드(node B) 및 제4 중간 노드(NP4) 사이에 연결된다. 제1 스위치(SW1)는 제10 NMOS 트랜지스터(Q10)의 소스 및 제4 중간 노드(NP4) 사이에 연결된다.
제2 스위치(SW2)는 제4 중간 노드(NP4) 및 제3 출력 노드(node C) 사이에 연결된다. 제2 스위치(SW2)는 제10 PMOS 트랜지스터(P10)의 소스 및 제4 중간 노드(NP4) 사이에 연결된다.
제3 중간 노드(NP3) 및 제4 중간 노드(NP4)는 상호 연결된다.
제1 출력 노드(node A) 내지 제4 출력 노드(node D)는 포지티브 출력(OUTP) 및 네거티브 출력(OUTN)의 PMOS 트랜지스터 및 NMOS 트랜지스터를 제어하는 노드이다.
제1 출력 노드(node A)는 제11 PMOS 트랜지스터(MP1)를 제어하는 노드이다. 제1 출력 노드(node A)는 제4 포지티브 바이어스 전압(BP <4>)에 의해 바이어싱(Biasing)된다.
제2 출력 노드(node B)는 제11 NMOS 트랜지스터(MN1)를 제어하는 노드이다. 제2 출력 노드(node B)는 제5 네거티브 바이어스 전압(BN <5>)에 의해 바이어싱(Biasing)된다.
제3 출력 노드(node C)는 제12 PMOS 트랜지스터(MP2)를 제어하는 노드이다. 제3 출력 노드(node C)는 제5 포지티브 바이어스 전압(BP <5>)에 의해 바이어싱(Biasing)된다.
제4 출력 노드(node D)는 제12 NMOS 트랜지스터(MN2)를 제어하는 노드이다. 제4 출력 노드(node D)는 제4 네거티브 바이어스 전압(BN <4>)에 의해 바이어싱(Biasing)된다.
출력 버퍼부(300)는 제11 PMOS 트랜지스터(MP1), 제11 NMOS 트랜지스터(MN1), 포지티브 출력(OUTP), 제12 PMOS 트랜지스터(MP2), 제12 NMOS 트랜지스터(MN2) 및 네거티브 출력(OUTN)을 포함한다.
제11 PMOS 트랜지스터(MP1)는 제1 레일(rail1) 및 포지티브 출력(OUTP) 사이에 접속된다. 제11 PMOS 트랜지스터(MP1)의 소스는 제1 레일(rail1)에 접속되고, 제11 PMOS 트랜지스터(MP1)의 드레인은 포지티브 출력(OUTP)에 접속되는 것을 일례로 한다.
제11 NMOS 트랜지스터(MN1)는 포지티브 출력(OUTP) 및 제3 전원 전압(VDD2M) 사이에 접속된다. 제11 NMOS 트랜지스터(MN1)의 드레인은 포지티브 출력(OUTP)에 접속되고, 제11 NMOS 트랜지스터(MN1)의 소스는 제3 전원 전압(VDD2M)에 접속되는 것을 일례로 한다.
제12 PMOS 트랜지스터(MP2)는 제3 전원 전압(VDD2M) 및 네거티브 출력(OUTN) 사이에 접속된다. 제12 PMOS 트랜지스터(MP2)의 소스는 제3 전원 전압(VDD2M)에 접속되고, 제12 PMOS 트랜지스터(MP2)의 드레인은 네거티브 출력(OUTN)에 접속되는 것을 일례로 한다.
제12 NMOS 트랜지스터(MN2)는 네거티브 출력(OUTN) 및 제2 레일(rail2) 사이에 접속된다. 제12 NMOS 트랜지스터(MN2)의 드레인은 네거티브 출력(OUTN)에 접속되고, 제12 NMOS 트랜지스터(MN2)의 소스는 제2 레일(rail2)에 접속되는 것을 일례로 한다.
스위칭부(400)는 증폭부(200) 및 버퍼 출력부를 상호 연결한다. 스위칭부(400)는 복수의 스위치를 포함한다.
제3 스위치(SW3)는 제1 출력 노드(node A) 및 제11 PMOS 트랜지스터(MP1) 사이에 접속된다. 제3 스위치(SW3)의 일단은 제1 출력 노드(node A)에 접속되고, 제3 스위치(SW3)의 타단은 제5 중간 노드(NP5)를 통해 제11 PMOS 트랜지스터(MP1)의 게이트와 접속된다. 이때, 제5 중간 노드(NP5) 및 제1 레일(rail1) 사이에는 제4 스위치(SW4)가 접속될 수도 있다.
제5 스위치(SW5)는 제6 PMOS 트랜지스터(P6) 및 포지티브 출력(OUTP) 사이에 접속된다. 제5 스위치(SW5)의 일단은 제6 중간 노드(NP6)를 통해 제6 PMOS 트랜지스터(P6)의 드레인에 접속되고, 제5 스위치(SW5)의 타단은 포지티브 출력(OUTP)에 접속된다. 이때, 제6 중간 노드(NP6)와 제6 PMOS 트랜지스터(P6) 사이에는 제1 커패시터(C1)가 접속될 수도 있다.
제6 스위치(SW6)는 제4 출력 노드(node D) 및 제12 NMOS 트랜지스터(MN2) 사이에 접속된다. 제6 스위치(SW6)의 일단은 제4 출력 노드(node D)에 접속되고, 제6 스위치(SW6)의 타단은 제7 중간 노드(NP7)를 통해 제12 NMOS 트랜지스터(MN2)의 게이트와 접속된다. 이때, 제7 중간 노드(NP7) 및 제2 레일(rail2) 사이에는 제7 스위치(SW7)가 접속될 수도 있다.
제8 스위치(SW8)는 제6 NMOS 트랜지스터(Q6) 및 네거티브 출력(OUTN) 사이에 접속된다. 제8 스위치(SW8)의 일단은 제8 중간 노드(NP8)를 통해 제6 NMOS 트랜지스터(Q6)의 드레인에 접속되고, 제8 스위치(SW8)의 타단은 네거티브 출력(OUTN)에 접속된다. 이때, 제8 중간 노드(NP8)와 제6 NMOS 트랜지스터(Q6) 사이에는 제2 커패시터(C2)가 접속될 수도 있다.
제6 중간 노드(NP6) 및 제8 중간 노드(NP8)는 상호 접속된다.
이하, 본 발명의 실시 예에 따른 버퍼 증폭기를 첨부된 도면을 참조하여 상세하게 설명하면 아래와 같다. 도 6 내지 도 10은 본 발명의 실시 예에 따른 버퍼 증폭기의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, POL 신호가 양(H State)이면, 버퍼 증폭기는 포지티브 출력(OUTP)의 드라이버인 제11 PMOS 트랜지스터(MP1) 및 제11 NMOS 트랜지스터(MN1)가 온(ON)되고, 네거티브 출력(OUTN)의 드라이버인 제12 PMOS 트랜지스터(MP2) 및 제12 NMOS 트랜지스터(MN2)가 플로팅(Floating) 및 오프(Off)되어 동작을 수행하지 않게 된다. 이에, 버퍼 증폭기는 포지티브 출력(OUTP)을 출력한다.
도 7을 참조하면, POL 신호가 음(L State)이면, 버퍼 증폭기는 네거티브 출력(OUTN)의 드라이버인 제12 PMOS 트랜지스터(MP2) 및 제12 NMOS 트랜지스터(MN2)가 온(ON)되고, 포지티브 출력(OUTP)의 드라이버인 제11 PMOS 트랜지스터(MP1) 및 제11 NMOS 트랜지스터(MN1)가 플로팅(Floating) 및 오프(Off)되어 동작을 수행하지 않게 된다. 이에, 버퍼 증폭기는 네거티브 출력(OUTN)을 출력한다.
이를 통해, 버퍼 증폭기는 하나의 채널 버퍼에서 극성 전환(POL Change) 동작을 수행할 수 있다.
도 8은 반전 극성 신호(이하, POL 신호)에 따른 포지티브 출력(OUTP) 및 네거티브 출력(OUTN)의 파형을 도시한다.
버퍼 증폭기는 POL 신호가 양(POL=H)이면 포지티브 출력(OUTP)에서 공급 전원의 가장 높은 레벨(예를 들면, VDD2)에 근접한 전압을 출력한다. 버퍼 증폭기는 POL 신호가 음(POL=L)이면 네거티브 출력(OUTN)에서 가장 낮은 레벨(VSS2)에 근접한 전압을 출력한다.
도 9를 참조하면, POL 신호가 양(H State)이면 제4 바이어스부의 GH 플로팅 바이어스(220; GH Floating Bias; 즉, 포지티브 플로팅 바이어스)가 활성화(enable)되고, 제4 바이어스부의 GL 플로팅 바이어스(240; GL Floating Bias; 즉, 네거티브 플로팅 바이어스)가 비활성화(disable)된다.
포지티브 출력(OUTP)의 드라이버인 제11 PMOS 트랜지스터(MP1) 및 제11 NMOS 트랜지스터(MN1)가 온(ON)되고, 네거티브 출력(OUTN)의 드라이버인 제12 PMOS 트랜지스터(MP2) 및 제12 NMOS 트랜지스터(MN2)가 플로팅(Floating) 및 오프(Off)된다.
그에 따라, 버퍼 증폭기는 포지티브 출력(OUTP)을 출력한다.
도 10을 참조하면, 버퍼 증폭기는 POL 신호가 음(L State)이면 제4 바이어스부의 GL 플로팅 바이어스(240; GL Floating Bias)가 활성화(enable)되고, 제4 바이어스부의 GH 플로팅 바이어스(220; GH Floating Bias)가 비활성화(disable)된다.
네거티브 출력(OUTN)의 드라이버인 제12 PMOS 트랜지스터(MP2) 및 제12 NMOS 트랜지스터(MN2)가 온(ON)되고, 포지티브 출력(OUTP)의 드라이버인 제11 PMOS 트랜지스터(MP1) 및 제11 NMOS 트랜지스터(MN1)가 플로팅(Floating) 및 오프(Off)된다.
그에 따라, 버퍼 증폭기는 네거티브 출력(OUTN)을 출력한다.
이하, 본 발명의 실시 예에 따른 버퍼 증폭기 및 Himax 버퍼 구조를 첨부된 도면을 참조하여 비교 설명하면 아래와 같다. 도 11은 Himax 버퍼 구조의 반전 동작을 설명하기 위한 도면이고, 도 12는 본 발명의 실시 예에 따른 버퍼 증폭기의 반전 동작을 설명하기 위한 도면이다.
도 11을 참조하면, Himax 버퍼 구조는 2채널마다 하이 상태 및 로우 상태의 POL 신호가 반드시 하나씩 존재한다. 이에, Himax 버퍼 구조는 추가적인 합산기(MUX) 없이도 수평 2점 반전(Horizontal 1dot Inversion) 동작이 가능하다.
하지만, Himax 버퍼 구조는 수평 N점 반전(Horizontal Ndot Inversion, N>2) 동작 시에는 추가적인 합산기(MUX)를 필요로 한다. 즉, Himax 버퍼 구조는 추가적인 합산기(MUX)가 없는 경우 수평 N점 반전(Horizontal Ndot Inversion, N>2) 동작이 불가능하다.
도 12를 참조하면, 본 발명의 실시 예에 따른 버퍼 증폭기는 1개의 채널 버퍼에서 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)을 모두 포함하므로, 1개의 채널 버퍼 내에서 극성 전환(POL Change)이 가능하다. 즉, 본 발명의 실시 예에 따른 버퍼 증폭기는 추가적인 합산기(MUX) 없이도 수평 N점 반전(Horizontal Ndot Inversion, N>2) 동작이 가능하다.
상술한 바와 같이, 버퍼 증폭기는 플로팅 바이어스(Floating Bias) 및 출력 드라이버(Output Driver)포함으로써, 출력단(Output Stage)의 하프 파워(Half Power) 소모 구조를 구현하여 출력 버퍼에 의한 전력 소모량 증가를 최소화할 수 있는 효과가 있다.
또한, 버퍼 증폭기는 1개의 채널 버퍼에서 포지티브 플로팅 바이어스(Positive Floating Bias) 및 네거티브 플로팅 바이어스(Negative Floating Bias)을 모두 포함하므로, 1개의 채널 버퍼 내에서 극성 전환(POL Change)이 가능한 효과가 있다.
또한, 버퍼 증폭기는 1채널 단위 동작으로 극성 전환을 수행할 수 있어 레이아웃 복잡도를 최소화하고, 기생 성분의 영향을 최소화할 수 있는 효과가 있다.
또한, 버퍼 증폭기는 POL 신호의 극성 전환에 따른 VDS 편차가 유발하는 시스템 오프셋(systematic offset)을 감소시켜 오프셋 보정을 위한 초핑(Chopping) 회로 및 신호를 필요로 하지 않는 효과가 있다.
또한, 버퍼 증폭기는 1채널 단위 동작으로 극성 전환을 수행하기 때문에, 종래의 버퍼 증폭기(즉, 하프 파워 출력 버퍼, Himax 버퍼 구조)에 비해 수평 다점 반전(Horizontal N dot Inversion (N >2)) 동작의 수행에 유리한 효과가 있다.
이상에서 본 발명에 따른 바람직한 실시예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형예 및 수정예를 실시할 수 있을 것으로 이해된다.
100: 입력부
200: 증폭부
220: GH 플로팅 바이어스
240: GL 플로팅 바이어스
300: 출력 버퍼부
400: 스위칭부

Claims (29)

  1. 제1 입력 신호를 차동 증폭하여 제1 차동 전류 내지 제4 차동 전류를 발생하는 입력부;
    하나의 채널에 대응하고, 상기 제1 차동 전류 내지 제4 차동 전류를 근거로 제어 신호를 출력하는 증폭부;
    상기 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부; 및
    상기 증폭부 및 상기 출력 버퍼부를 상호 연결하는 스위칭부를 포함하며,
    상기 증폭부는,
    제1 차동 전류, 제2 차동 전류 및 제2 포지티브 바이어스 전압 중 적어도 하나에 응답하여 상기 출력 버퍼부의 포지티브 출력을 제어하는 제1 출력 노드의 전압을 제어하는 제1 전류 미러; 및 제3 차동 전류, 제4 차동 전류 및 제2 네거티브 바이어스 전압 중 적어도 하나에 응답하여 상기 출력 버퍼부의 네거티브 출력을 제어하는 제4 출력 노드의 전압을 제어하는 제2 전류 미러;를 포함하고,
    상기 출력 버퍼부는
    소스가 제2 전원을 공급하는 제1 레일에 접속되고, 드레인이 상기 포지티브 출력에 접속된 제11 PMOS 트랜지스터; 드레인이 상기 포지티브 출력에 접속되고, 소스가 제3 전원 전압에 접속된 제11 NMOS 트랜지스터; 소스가 상기 제3 전원 전압에 접속되고, 드레인이 상기 네거티브 출력에 접속된 제12 PMOS 트랜지스터; 및 드레인이 상기 네거티브 출력에 접속되고, 소스가 제1 전원 전압을 공급하는 제2 레일에 접속된 제12 NMOS 트랜지스터를 포함하며,
    상기 스위칭부는
    일단이 제1 출력 노드에 접속되고, 타단이 제5 중간 노드를 통해 상기 제11 PMOS 트랜지스터의 게이트와 접속된 제3 스위치; 일단이 제6 중간 노드를 통해 제6 PMOS 트랜지스터의 드레인에 접속되고, 타단이 상기 포지티브 출력에 접속된 제5 스위치; 일단이 제4 출력 노드에 접속되고, 타단이 제7 중간 노드를 통해 상기 제12 NMOS 트랜지스터의 게이트와 접속된 제6 스위치; 및 일단이 제8 중간 노드를 통해 제6 NMOS 트랜지스터의 드레인에 접속되고, 타단이 네거티브 출력에 접속된 제8 스위치를 포함하고,
    상기 제1 전류 미러는,
    제1 차동 전류가 제공되는 제1 노드에 직렬 연결된 제4 PMOS 트랜지스터 및 제5 PMOS 트랜지스터; 및 제2 차동 전류가 제공되는 제2 노드에 직렬 연결된 제6 PMOS 트랜지스터 및 제7 PMOS 트랜지스터를 포함하며,
    상기 제2 전류 미러는
    제3 차동 전류가 제공되는 제3 노드에 직렬 연결된 제4 NMOS 트랜지스터 및 제5 NMOS 트랜지스터; 및 제4 차동 전류가 제공되는 제4 노드에서 직렬 연결된 제6 NMOS 트랜지스터 및 제7 NMOS 트랜지스터를 포함하는 버퍼 증폭기.
  2. 제1항에 있어서,
    상기 입력부는 제1 차동 증폭기를 포함하고,
    상기 제1 차동 증폭기는
    상기 증폭부의 제1 노드 및 제2 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 NMOS 트랜지스터;
    상기 증폭부의 제1 노드 및 제2 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 NMOS 트랜지스터; 및
    제1 전원 전압을 공급하는 제2 레일에 연결되고, 제1 네거티브 바이어스 전압에 응답하여 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제1 바이어스부를 포함하는 버퍼 증폭기.
  3. 제2항에 있어서,
    상기 입력부는 제2 차동 증폭기를 더 포함하고,
    상기 제2 차동 증폭기는
    상기 증폭부의 제3 노드 및 제4 노드 중 하나와 접속되고, 게이트를 통해 제1 입력 신호를 입력받는 제1 PMOS 트랜지스터;
    상기 증폭부의 제3 노드 및 제4 노드 중 다른 하나와 접속되고, 게이트를 통해 제2 입력 신호를 입력받는 제2 PMOS 트랜지스터; 및
    제2 전원 전압을 공급하는 제1 레일에 연결되고, 제1 포지티브 바이어스 전압에 응답하여 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터로 공급되는 바이어스 전류를 제어하는 제2 바이어스부를 포함하는 버퍼 증폭기.
  4. 제3항에 있어서,
    상기 제1 전원 전압은 공급 전원 중 가장 낮은 레벨이고, 상기 제2 전원 전압은 공급 전원 중 가장 높은 레벨이고, 상기 제1 입력 신호는 상기 출력 버퍼부에서 출력된 포지티브 출력 및 네거티브 출력 중 하나인 버퍼 증폭기.
  5. 제3항에 있어서,
    상기 입력부는 제1 차동 전류, 제2 차동 전류, 제3 차동 전류 및 제4 차동 전류를 발생하고,
    상기 제1 차동 전류는 상기 제1 NMOS 트랜지스터의 드레인과 상기 제1 노드(N1) 사이에 흐르는 전류이고,
    상기 제2 차동 전류는 상기 제2 NMOS 트랜지스터의 드레인과 상기 제2 노드 사이에 흐르는 전류이고,
    상기 제3 차동 전류는 상기 제1 PMOS 트랜지스터의 드레인과 상기 제3 노드 사이에 흐르는 전류이고,
    상기 제4 차동 전류는 상기 제2 PMOS 트랜지스터의 드레인과 상기 제4 노드 사이에 흐르는 전류인 버퍼 증폭기.
  6. 삭제
  7. 제1항에 있어서,
    상기 제4 PMOS 트랜지스터 및 상기 제5 PMOS 트랜지스터는 제2 전원 전압을 공급하는 제1 레일 및 제1 중간 노드 사이에 직렬 연결되어 상기 제1 노드에서 서로 접속되고,
    상기 제6 PMOS 트랜지스터는 상기 제1 레일 및 상기 제2 노드 사이에 접속되고, 상기 제7 PMOS 트랜지스터는 제1 출력 노드에 연결되고,
    상기 제4 PMOS 트랜지스터의 게이트는 상기 제6 PMOS 트랜지스터의 게이트와 접속되고, 상기 제5 PMOS 트랜지스터의 게이트는 상기 제7 PMOS 트랜지스터의 게이트와 접속된 버퍼 증폭기.
  8. 삭제
  9. 제1항에 있어서,
    상기 제4 NMOS 트랜지스터 및 상기 제5 NMOS 트랜지스터는 제1 전원 전압을 공급하는 제2 레일과 제2 중간 노드 사이에서 직렬 연결되어 상기 제3 노드에서 서로 접속되고,
    상기 제6 NMOS 트랜지스터는 상기 제2 레일과 상기 제4 노드 사이에 접속되고, 상기 제7 NMOS 트랜지스터는 제4 출력 노드에 접속되고,
    상기 제4 NMOS 트랜지스터의 게이트는 상기 제6 NMOS 트랜지스터의 게이트와 접속되고, 상기 제5 NMOS 트랜지스터의 게이트는 상기 제7 NMOS 트랜지스터의 게이트와 접속된 버퍼 증폭기.
  10. 제1항에 있어서,
    상기 증폭부는 상기 제1 전류 미러 및 상기 제2 전류 미러 사이에 접속된 제3 바이어스부를 더 포함하고,
    상기 제3 바이어스부는
    게이트를 통해 제3 포지티브 바이어스 전압을 입력받는 제8 PMOS 트랜지스터; 및
    게이트를 통해 제3 네거티브 바이어스 전압을 입력받는 제8 NMOS 트랜지스터를 포함하고,
    상기 제8 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터는 병렬 연결되고, 상기 제8 PMOS 트랜지스터 및 상기 제8 NMOS 트랜지스터의 소스 및 드레인은 제1 중간 노드 및 제2 중간 노드 사이에 각각 연결된 버퍼 증폭기.
  11. 제10항에 있어서,
    상기 증폭부는 상기 제1 전류 미러 및 상기 제2 전류 미러 사이에 접속되고, 포지티브 출력을 활성화하는 포지티브 플로팅 바이어스 및 네거티브 출력을 활성화하는 네거티브 플로팅 바이어스를 포함하는 제4 바이어스부를 더 포함하는 버퍼 증폭기.
  12. 삭제
  13. 삭제
  14. 제1항에 있어서,
    상기 스위칭부는,
    상기 제5 중간 노드 및 상기 제1 레일 사이에 접속된 제4 스위치;
    상기 제6 중간 노드 및 상기 제6 PMOS 트랜지스터 사이에 접속된 제1 커패시터;
    상기 제7 중간 노드 및 상기 제2 레일 사이에 접속된 제7 스위치;
    상기 제8 중간 노드 및 상기 제6 NMOS 트랜지스터 사이에 접속된 제2 커패시터를 더 포함하는 버퍼 증폭기.
  15. 제1항에 있어서,
    상기 제6 중간 노드 및 상기 제8 중간 노드는 상호 접속된 버퍼 증폭기.
  16. 삭제
  17. 제1 입력 신호를 차동 증폭하여 차동 전류를 발생하는 입력부;
    하나의 채널에 대응하고, 상기 차동 전류를 근거로 제어 신호를 출력하는 증폭부;
    상기 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부; 및
    상기 증폭부 및 상기 출력 버퍼부를 상호 연결하는 스위칭부를 포함하고,
    상기 증폭부는 제1 전류 미러 및 제2 전류 미러 사이에 접속되고, 포지티브 출력을 활성화하는 포지티브 플로팅 바이어스 및 네거티브 출력을 활성화하는 네거티브 플로팅 바이어스를 포함하는 제4 바이어스부를 포함하며,
    상기 제4 바이어스부는
    제1 출력 노드 및 제3 중간 노드 사이에 접속되고, 게이트를 통해 제4 포지티브 바이어스 전압을 입력받는 제9 PMOS 트랜지스터; 상기 제3 중간 노드 및 제4 출력 노드 사이에 접속되고, 게이트를 통해 제4 네거티브 바이어스 전압을 입력받는 제9 NMOS 트랜지스터; 상기 제1 출력 노드 및 제2 출력 노드 사이에 접속되고, 게이트를 통해 제5 네거티브 바이어스 전압을 입력받는 제10 NMOS 트랜지스터; 및 제3 출력 노드 및 상기 제4 출력 노드 사이에 접속되고, 게이트를 통해 제5 포지티브 바이어스 전압을 입력받는 제10 PMOS 트랜지스터를 포함하는 버퍼 증폭기.
  18. 제17항에 있어서,
    상기 제4 바이어스부는 상기 제1 전류 미러의 제7 PMOS 트랜지스터 및 상기 제2 전류 미러의 제7 NMOS 트랜지스터 사이에 접속된 버퍼 증폭기.
  19. 삭제
  20. 제17항에 있어서,
    상기 제4 바이어스부는,
    상기 제2 출력 노드 및 제4 중간 노드 사이에 연결된 제1 스위치; 및
    상기 제4 중간 노드 및 상기 제3 출력 노드 사이에 연결된 제2 스위치를 더 포함하는 버퍼 증폭기.
  21. 제17항에 있어서,
    상기 제1 출력 노드는 제4 포지티브 바이어스 전압에 의해 바이어싱되어 상기 출력 버퍼부의 제11 PMOS 트랜지스터를 제어하고,
    상기 제2 출력 노드는 제5 네거티브 바이어스 전압에 의해 바이어싱되어 상기 출력 버퍼부의 제11 NMOS 트랜지스터를 제어하고,
    상기 제3 출력 노드는 제5 포지티브 바이어스 전압에 의해 바이어싱되어 상기 출력 버퍼부의 제12 PMOS 트랜지스터를 제어하고,
    상기 제4 출력 노드는 제4 네거티브 바이어스 전압에 의해 바이어싱되어 상기 출력 버퍼부의 제12 NMOS 트랜지스터를 제어하는 버퍼 증폭기.
  22. 하나의 채널에 대응하고, 제1 입력 신호를 차동 증폭시 발생하는 차동 전류를 근거로 제어 신호를 출력하는 증폭부; 및
    상기 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부를 포함하고,
    상기 증폭부는,
    POL 신호가 "H"이면 활성화되고, POL 신호가 "L"이면 비활성화되어, 포지티브 출력을 활성화하는 포지티브 플로팅 바이어스; 및
    POL 신호가 "H"이면 비활성화되고, POL 신호가 "L"이면 활성화되어, 네거티브 출력을 활성화하는 네거티브 플로팅 바이어스를 포함하며,
    상기 포지티브 플로팅 바이어스는
    제1 출력 노드 및 제3 중간 노드 사이에 접속되고, 게이트를 통해 제4 포지티브 바이어스 전압을 입력받는 제9 PMOS 트랜지스터; 상기 제1 출력 노드 및 제2 출력 노드 사이에 접속되고, 게이트를 통해 제5 네거티브 바이어스 전압을 입력받는 제10 NMOS 트랜지스터; 및 제2 출력 노드 및 제4 중간 노드 사이에 연결된 제1 스위치를 포함하는 버퍼 증폭기.
  23. 제22항에 있어서,
    상기 출력 버퍼부는
    상기 포지티브 플로팅 바이어스가 활성화되고 상기 네거티브 플로팅 바이어스가 비활성화되면 포지티브 출력을 출력하고,
    상기 포지티브 플로팅 바이어스가 비활성화되고 상기 네거티브 플로팅 바이어스가 활성화되면 네거티브 출력을 출력하는 버퍼 증폭기.
  24. 삭제
  25. 제22항에 있어서,
    상기 네거티브 플로팅 바이어스는
    상기 제3 중간 노드 및 제4 출력 노드 사이에 접속되고, 게이트를 통해 제4 네거티브 바이어스 전압을 입력받는 제9 NMOS 트랜지스터;
    제3 출력 노드 및 상기 제4 출력 노드 사이에 접속되고, 게이트를 통해 제5 네거티브 바이어스 전압을 입력받는 제10 PMOS 트랜지스터; 및
    상기 제4 중간 노드 및 상기 제3 출력 노드 사이에 연결된 제2 스위치를 포함하는 버퍼 증폭기.
  26. 제22항에 있어서,
    상기 출력 버퍼부는,
    상기 포지티브 플로팅 바이어스가 활성화되고 상기 네거티브 플로팅 바이어스가 비활성화되면 출력 버퍼부의 제11 PMOS 트랜지스터 및 제11 NMOS 트랜지스터가 온되고, 상기 출력 버퍼부의 제12 PMOS 트랜지스터 및 제12 NMOS 트랜지스터가 플로팅 및 오프되어 포지티브 출력을 출력하는 버퍼 증폭기.
  27. 제22항에 있어서,
    상기 출력 버퍼부는,
    상기 포지티브 플로팅 바이어스가 비활성화되고 상기 네거티브 플로팅 바이어스가 활성화되면 출력 버퍼부의 제12 PMOS 트랜지스터 및 제12 NMOS 트랜지스터가 온되고, 상기 출력 버퍼부의 제11 PMOS 트랜지스터 및 제11 NMOS 트랜지스터가 플로팅 및 오프되어 네거티브 출력을 출력하는 버퍼 증폭기.
  28. 하나의 채널에 대응하고, 제1 입력 신호를 차동 증폭시 발생하는 차동 전류를 근거로 제어 신호를 출력하는 증폭부; 및
    상기 증폭부의 제어 신호를 근거로 포지티브 출력 및 네거티브 출력 중 하나를 출력하는 출력 버퍼부를 포함하고,
    상기 증폭부는 포지티브 플로팅 바이어스 및 네거티브 플로팅 바이어스로 구성된 제4 바이어스부를 구비하고,
    상기 제4 바이어스부는,
    소스가 제1 출력 노드와 연결되고, 드레인이 제3 중간 노드와 연결된 제9 PMOS 트랜지스터;
    소스가 제4 출력 노드와 연결되고, 드레인이 상기 제3 중간 노드와 연결된 제9 NMOS 트랜지스터;
    소스가 제2 출력 노드와 연결되고, 드레인이 상기 제1 출력 노드와 연결된 제10 NMOS 트랜지스터;
    소스가 제3 출력 노드와 연결되고, 드레인이 상기 제4 출력 노드와 연결된 제10 PMOS 트랜지스터;
    상기 제10 NMOS 트랜지스터의 소스 및 제4 중간 노드 사이에 연결된 제1 스위치; 및
    상기 제10 PMOS 트랜지스터의 소스 및 상기 제4 중간 노드 사이에 연결된 제2 스위치를 포함하는 버퍼 증폭기.
  29. 제28항에 있어서,
    상기 제9 PMOS 트랜지스터 및 상기 제9 NMOS 트랜지스터와 상기 제10 NMOS 트랜지스터 및 상기 제10 PMOS 트랜지스터는 병렬 연결된 버퍼 증폭기.

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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110128047A1 (en) * 2009-11-30 2011-06-02 Himax Technologies Limited Half-power buffer amplifier

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