JP2005085273A - 帯域拡散クロック発生器 - Google Patents
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Abstract
【課題】理想的な帯域拡散クロック技術を満足する周期変化を有する帯域拡散クロック信号を発生することができる帯域拡散クロック発生器を提供する。
【解決手段】帯域拡散クロック発生器は予め決められた遅延に対応する制御コードを貯蔵するために不活性メモリを含む。遅延回路は、固定クロック信号に時間周期を適用するために遅延を決定する予め決められたビット数を有する制御コードを受信する。
【選択図】図4
【解決手段】帯域拡散クロック発生器は予め決められた遅延に対応する制御コードを貯蔵するために不活性メモリを含む。遅延回路は、固定クロック信号に時間周期を適用するために遅延を決定する予め決められたビット数を有する制御コードを受信する。
【選択図】図4
Description
本発明は、帯域拡散クロック発生器(Spread spectrum clock generator)及び帯域拡散クロック発生方法に関する。
図1のクロック発生器10は、一般的にクロックソース100と位相同期ループ(PLL)102を備える。この発生器10は普通、方形波及び50%デューティーサイクルを有するシステムクロックを発生する。この時、システムクロックは、メモリモジュール14及びメモリ制御器12を含むメモリシステムのような多数の異なるタイプのシステムに使用される。
このようなシステムクロックは、不必要である電磁気干渉(EMI)の原因でもある。EMIは信号転送を妨害するために電子回路に問題を起こすこともある。技術が向上することによって、回路はより早く動作することができ、これは、さらに速いクロックを要求し、このようなクロックは多くのEMIを発生させる。EMIを緩和させる一つの技術は、帯域拡散クロック発生器(SSCG)を使用することである。これらのクロックはクロックエッジでのエネルギーピックを回避させる周波数が異なる周波数にかけて拡散されるという点から帯域拡散という。一部の例で、SSCGは後述される米国特許に開示されているPLLを利用して具現できる。PLLは電圧制御発振器(voltage controlled oscillator;VCO)の入力電圧を変動させてクロックに可変遅延を引き起こす。
この接近法の例が、1997年5月20日に特許となった特許文献1、2001年9月18日に特許となった特許文献2、及び2002年2月26日に特許となった特許文献3に開示されている。PLLを使用すると一般的にクロックサイクルが二つの周波数限界の間でスイッチングされることができ、周波数クロックが前記限界の間で前後に調節される。この接近法は二つの固定周波数だけが使用されることができるために少し制限的でもあり、プログラミング可能制御が不可能である。
他の接近法が、2002年12月31日に特許となった特許文献4に開示されている。図2に示されたように、この接近法は固定クロック(FCLK)によってクロックが供給されるカウンタシークエンサー20によってスイッチングされる負荷として使用される2キャパシタを有している。カウンタシークエンサー20は第1制御信号(CTL1)を負荷スイッチングトランジスタ22のゲートに供給し、第2制御信号(CTL2)を第2負荷スイッチングトランジスタ24のゲートに供給する。CTL1がハイである場合は、出力バッファー30の論理臨界値に到達する前にキャパシタ26が入力バッファー28によって充放電されなければならなく、これによりクロックエッジが遅延される。CTL2がハイである場合は、出力バッファー30の論理臨界値に到達する前にキャパシタ32が入力バッファー28によって充放電されなければならなく、これによりクロックエッジがまた遅延される。CTL1及びCTL2がハイである場合は、二つのキャパシタが充電されなければならなく、クロックエッジがさらに遅延される。しかしながら、これらの負荷は必要なクロック周波数を調節できるように線形的に変化されることはできない。
本発明の上述の目的、その他の目的、特徴及びメリットは、図を参照しながら実施形態で詳しく説明する。
本発明の上述の目的、その他の目的、特徴及びメリットは、図を参照しながら実施形態で詳しく説明する。
本発明の目的は、理想的な帯域拡散クロック技術を満足する周期変化を有する帯域拡散クロック信号を発生することができる帯域拡散クロック発生器を提供することにある。
本発明の他の目的は、前記目的を達成するための帯域拡散クロック発生方法を提供することにある
本発明の他の目的は、前記目的を達成するための帯域拡散クロック発生方法を提供することにある
前記目的を達成するために、本発明の帯域拡散クロック発生器の第1形態は、予め決められた遅延に対応する制御コードを貯蔵するためのレジスタ回路と、予め決められたビット数を有する制御コードとを受信し、固定クロック信号を前記制御コードによって決められた時間周期ほど遅延させるための遅延回路を備えることを特徴とする。
前記帯域拡散クロック発生器は、前記レジスタ回路に関するアドレス指定信号を発生するために前記固定クロック信号を受信する制御回路をさらに備えることを特徴とし、前記レジスタ回路は非揮発性メモリを備えることを特徴とする。
前記制御回路は、前記固定クロック信号を受信する周波数分割機、及び前記周波数分割機の出力クロック信号を受信するアドレス発生器を備えることを特徴とし、前記アドレス発生器はカウンタまたはシフトレジスタを備えることを特徴とする。
前記制御回路は、前記固定クロック信号を受信する周波数分割機、及び前記周波数分割機の出力クロック信号を受信するアドレス発生器を備えることを特徴とし、前記アドレス発生器はカウンタまたはシフトレジスタを備えることを特徴とする。
前記遅延回路は、前記固定クロック信号を反転させるためのインバーター、及び直列連結された遅延素子を備えることを特徴とする。そして、前記遅延回路は、前記インバーターの出力に電気的に接続された金属酸化物半導体キャパシタをさらに備え、各キャパシタは前記制御コードの1ビットを受信することを特徴とする。前記キャパシタは、PMOSキャパシタとNMOSキャパシタで構成されたグループ内の一つを備えることを特徴とし、前記キャパシタは第1負荷としてのNMOSキャパシタ及び第2負荷としてのPMOSキャパシタを備えることを特徴とする。
そして、前記遅延素子は、アクセストランジスタ及び前記制御コードの各ビットに電気的に接続されたキャパシタを備えることを特徴とし、各ビット用の各キャパシタは同一なキャパシタンス値を有したり、各ビット用の各キャパシタは他のビット用のキャパシタとは異なるキャパシタンスを有することを特徴とする。
前記制御コードは、2進加重値をさらに備えることを特徴としたり、前記制御コードは同一の加重値をさらに備えることを特徴としたり、前記制御コードはaの繰り返し回数の表現をさらに備えることを特徴とする。
前記遅延単位は、クロック信号の入力周波数によって左右されることを特徴とする。
前記遅延単位は、クロック信号の入力周波数によって左右されることを特徴とする。
前記目的を達成するために、本発明の帯域拡散クロック発生器の第2形態は、予め決められた遅延にそれぞれ対応する制御コードを貯蔵するためのレジスタ回路、前記レジスタ回路を順次にアドレス指定するために固定クロック信号を受信するアドレス発生器、及び制御コードを受信し、前記固定クロック信号を前記制御コードに対応する遅延周期ほど遅延させる遅延回路を備えることを特徴とする。
前記レジスタ回路は、ヒューズアレイ、読取り専用メモリ、電気的に消去可能なプログラミング可能読取り専用メモリ、及び電気的にプログラミングが可能な読取り専用メモリを備えたグループから選択された一つを備えることを特徴とする。
前記アドレス発生器は、カウンタまたはシフトレジスタを備えることを特徴とする。
前記アドレス発生器は、カウンタまたはシフトレジスタを備えることを特徴とする。
前記目的を達成するために本発明の帯域拡散クロック発生器の第3形態は、予め決められた遅延にそれぞれ対応する制御コードを貯蔵するためのレジスタ回路、該レジスタ回路を順次にアドレス指定するためのアドレス発生器、制御コードを受信し、固定クロック信号を前記制御コードに対応する遅延周期ほど遅延させる遅延回路、及び前記固定クロック信号を受信し、第1クロック信号を前記アドレス発生器に印加する周波数分割機を備えることを特徴とする。
前記第1クロック信号の周波数は、前記固定クロック信号の周波数よりも低いことを特徴とする。
前記制御コードは、相異なる遅延周期に対応する2進加重値を備えることを特徴としたり、前記制御コードは相異なる遅延周期に対応する同一の加重値を備えることを特徴とする。
前記制御コードは、相異なる遅延周期に対応する2進加重値を備えることを特徴としたり、前記制御コードは相異なる遅延周期に対応する同一の加重値を備えることを特徴とする。
前記他の目的を達成するために本発明の帯域拡散クロック発生方法は、制御コードをアクセスするためにレジスタ回路をアドレス指定する段階、各制御コードが相異なる遅延レベルに対応するように遅延回路を前記制御コードで制御する段階と、可変遅延回数を固定クロック信号に適用して時変周波数の帯域拡散クロック信号を生成する段階とを含むことを特徴とする。
前記レジスタ回路をアドレス指定する段階は、前記固定クロック信号よりも低い周波数クロック信号を生成するために周波数分割機を固定クロック信号に適用する段階と、前記よりも低い周波数クロックをアドレス発生器に供給する段階と、前記レジスタ回路をアドレス指定するのに使用できるアドレスを順次形式で発生する段階とをさらに備えることを特徴とする。
前記遅延回路を制御する段階は、制御コードを前記遅延回路から受信する段階と、前記制御コードの非ゼロビットに対応する前記遅延回路内の素子を活性化させる段階とをさらに備えることを特徴とする。
各制御コードが相異なる遅延レベルに対応するように前記遅延回路を制御コードで制御する段階で、前記相異なる遅延レベルは単位遅延レベルの倍数であることを特徴とする。
各制御コードが相異なる遅延レベルに対応するように前記遅延回路を制御コードで制御する段階で、前記相異なる遅延レベルは単位遅延レベルの倍数であることを特徴とする。
また、本発明のメモリシステムの第1形態は、メモリ制御機、メモリモジュール、帯域拡散クロック発生器、固定クロック信号を受信し、アドレス信号を出力する制御回路、前記固定クロック信号を受信し、制御コードに応答して可変遅延周期を有する第1クロック信号を出力するプログラミング可能遅延回路、前記プログラミング可能遅延回路に関するコードを貯蔵し、前記制御コードを出力するために前記アドレス信号を受信するレジスタ回路と、複数のメモリ装置とを備えることを特徴とする。
本発明のメモリシステムの第2形態は、帯域拡散クロック信号を受信するメモリ制御機、クロック発生器、一定なクロック周期を有する第1クロック信号を出力するクロックソース、前記第1クロック信号を受信し、前記第1クロック信号の周波数よりも高い周波数を有する第2クロック信号を出力する位相同期ループ、前記第2クロック信号を受信し、前記帯域拡散クロック信号を出力する帯域拡散クロック発生器、前記第2クロック信号を受信し、アドレス信号を出力する制御回路、前記第2クロック信号を受信し、制御コードに応答して可変クロック周期を有する前記帯域拡散クロック信号を出力するプログラミング可能遅延回路、該プログラミング可能遅延回路に関するコードを貯蔵し、前記制御コードを出力するために前記アドレス信号を受信するレジスタ回路、と、複数のメモリ装置とを備える前記帯域拡散クロック信号を受信するメモリモジュールを備えることを特徴とする。
本発明の帯域拡散クロック発生器及び発生方法は、帯域拡散クロック信号の周期が理想的な周期変化を有するように微細で、且つ正確に調節することが可能である。
従って、周期的なクロック信号により引き起こされる干渉を緩和させることができる。
従って、周期的なクロック信号により引き起こされる干渉を緩和させることができる。
図3には、非変調クロック信号の問題となる原因が示されている。非変調器(nonmodulator)クロックからのエネルギースパイクは変調されたクロック信号、すなわち、帯域拡散信号の振幅以上として、2dBないし18dBの振幅を有することができる。この差は、電子素子及びメモリシステムのようなシステムに否定的な影響を与えることができる最も高いレベルのEMIを引き起こす。ここで説明された例は、メモリシステム素子及び方法によって変えることができるが、単に例として示したにすぎず、本発明の実施形態の適用は、メモリシステムのみに限定されないという点を理解しなければならない。
このようなシステムの例が図4に示されている。クロック発生器40は、帯域拡散クロック発生器(SSCG)42により使用される固定周波数クロック(FCLK)を発生する。SSCG42は、帯域拡散クロックを生成し、この帯域拡散クロックは電子装置44a−44nにより使用される。メモリシステムで、装置44a−44nは、データを貯蔵するために使用されるメモリバンクまたはメモリモジュールまたはメモリ装置またはレジスタでもある。
帯域拡散クロック発生器を利用するメモリシステムの他の実施形態が図5及び図6に示されている。図5で、クロック発生器90は、固定周波数クロック900及び位相同期ループ902を含む。メモリモジュール94は個別メモリモジュール及び帯域拡散クロック発生器904を含む。
SSCG42は、図7にさらに詳しい実施形態として示されている。この実施形態で、SSCG42は制御回路50、プログラミング可能遅延回路52及びレジスタ回路54を有している。レジスタ回路54は、遅延回路52をプログラミングする制御コードを保有している。制御回路50はアドレスをレジスタ回路54に提供し、レジスタ回路54は制御コードを遅延回路に提供する。これは遅延により固定クロック(FCLK)に適用される遅延周期の変更を可能にし、これにより周期クロックのEMIが緩和されるようにクロック周波数が変更される。
プログラミング可能な遅延は、多数セットの遅延素子のうち一つによって具現できる。二つの例が図8A及び図8Bに示されているが、これらは遅延素子の例に過ぎないということに注意しなければならない。本発明の実施形態は、一般的にレジスタ回路から提供される制御コードによって選択されることができる素子を提供し、従って帯域拡散クロック発生器から遅延を正確に制御することができる。図8Aの例で、遅延素子はNMOSキャパシタンス及びPMOSキャパシタンスのような向き合って配列されたキャパシタである。固定クロック(FCLK)は反転入力バッファー60によってバッファーリングされる。FCLK信号がハイであれば、反転信号はローである。従って、ロー信号がPMOSキャパシタンス62a,62b,62cの一方の端子に存在するようになる。特定素子の制御コードがローであると、その素子のPMOSキャパシタンスはキャパシタンスの100%を提供するようになって素子の充電時間と同一の遅延が引き起こされる。
例えば、制御コードCO1がローであると、キャパシタ62aは出力インバーター66に信号が伝達される前に充電されなければならないキャパシタンスの100%を提供する。制御コードCO1がハイであれば、キャパシタ62aは、信号が出力インバーター66に信号が伝達される前に充電されなければならないキャパシタンスのおおよそ1/3を提供する。
クロック信号(FCLK)がローであると、インバーター60の出力はハイである。従って、NMOSキャパシタ64a−64cは出力インバーター66に到達する前に信号に対してライン負荷となる。この方式で、遅延量は入力クロック信号(FCLK)と共に制御コードによってプログラミングできる。
遅延回路の他の例が図8Bに示されている。この実施形態の各遅延素子は、72aのようなアクセストランジスタ及び74aのようなキャパシタを有する。特定素子の制御コードがハイである場合、アクセストランジスタがターンオンされてキャパシタが充電され、従って遅延が引き起こる。例えば、制御コードCO1がハイであると、トランジスタ72aがターンオンされてキャパシタ74aが充電される。従って、入力インバーターバッファー70から出力インバーターバッファー76への信号転送で遅延が引き起こる。ターンオンされる追加的な各トランジスタは、キャパシタを充電して遅延を増加させる。
図8A及び図8Bのキャパシタは、すべて同一の値または異なる値を有することができる。例えば、各キャパシタは遅延dの単位量と同一の充電時間を有することができる。また、各キャパシタの充電時間は2進等価値を有するように制御でぎる。例えば、‘a’キャパシタは遅延の単位量dと同一の充電時間を有することができる。‘b’キャパシタは遅延の単位量の2倍(2d、すなわちd+1)と同一の充電時間を有することができる。‘c’キャパシタは遅延の単位量の4倍(4d、つまりd+3)と同一の充電時間を有することができる。
次にSSCGの制御回路50を参照すると、実施形態が図9に示されている。制御回路50は、より低い周波数クロック(DFCLK)を発生する周波数分割器80、及びアドレス発生器82を備えることができる。アドレス発生器は状態マシーン(state machine)として具現でき、ここで新しいアドレス信号の出力は状態マシーンが状態を次の状態に変化させるようにする。制御コード値、すなわち制御ワードの組合せ数は有限にできるため必要なアドレスの個数を知ることもできる。
例えば、遅延回路を活性化するのに使用される制御‘ワード’が4個だけある場合がある。4個のアドレス、すなわち1000、0100、0010、0001を使用することができる。アドレスを発生するアドレス発生器が図10に示されている。リセット信号(RESET)が印加されると、アドレス信号A1−A4が1000で発生する。フリップフロップ発生アドレス信号A1は、セット信号SEに応答してハイ信号を発生する。アドレス信号A1が発生されると、分割クロック(DFCLK)がトグルされるごとにA1信号のハイデータが次のアドレス信号にシフトされる。従って、アドレス信号A1−A4、すなわち0100、0010、0001が生成される。これらは順方向イネーブル信号(FCON)がイネーブルされる時にこの順序でイネーブルされる。
最終アドレスA4が活性された後、A1−A4、0001、逆方向イネーブル信号(BCON)がイネーブルされる。従って、A4信号のハイデータが逆順A3,A2及びA1で出力される。従って、アドレス信号A1−A4は、0010、0100及び1000のような順序で変化する。スイッチは、順方向スイッチFSW1−FSW3または逆方向スイッチBSW1−BSW3である。このアドレス発生プロセスは、分割クロックDFLCKに応答してアドレス信号を発生するために連続的に繰り返される。遅延負荷の値は、図11で説明されるようにエッジ変動により変化することができる。
図11にアドレス発生のための信号タイミングが示されている。リセット信号がプロセスを開始させる。二つのクロック信号(FCLK)及び分割クロック(DFCLK)が示されている。この特定の実施形態で、DFCLKは、固定クロックの周波数の1/2である周波数を有する。他の周波数分割が使用されることもある。
順方向の制御信号及び逆方向の制御信号(FCON,BCON)が図10に示されたB2F信号及びF2B信号から発生される。この関連するタイミング信号が図10に示されている。結果的に帯域拡散クロック信号(SSCLK)は、それと連関した遅延を有する。例えば、周期Tは、固定クロック信号と遅延単位dを合せた期間である。クロック信号に付加された遅延単位数は、システム設計者の希望により変わるようにプログラミングされている。図11の例で、周期T+1は、d+1の遅延を有し、周期T+2は、d+3の遅延を有し、周期T+3は、d+4の遅延を有する。アドレスが逆方向にサイクリングすることにより、遅延も図11に示されたように逆方向にサイクリングする。
示された遅延は、アドレスA1−A4にある制御信号によって決定される。下記テーブルは制御‘ワード’内の制御信号CO1,CO2,CO3及び対応アドレスを示す。図7を再度参照すると、アドレス回路に提供されたアドレスが、上述した遅延素子に提供される特定制御コードを生成するということが分かる。提供された一部の制御コードの例が下記テーブルに示されている。
この特定例では、図8A及び図8Bに示されたように三つの遅延素子があるものと仮定する。しかしながら任意の個数の制御コードだけでなく任意の個数の遅延素子が使用されることができるということに注意しなければならない。また、制御コード自体の性質が変わることもある。制御コードは遅延の2進表現でもあり、ここで001の遅延制御コードは1番の遅延を生成するようになるが、100の遅延制御コードは4番の遅延を生成することになる。
この場合にも、コードは遅延の繰返し数を示している。
一実施形態で、レジスタ回路はアドレスを制御コードとして使用して、除去することができる。しかし、これは遅延回路のプログラミング可能性に最も高い柔軟性を提供する限り、レベルのモジュール化(modularization)を除去する。例えば、レジスタ回路は、再プログラミングしたり、予め決められたアドレスに対して異なる値を有する新しいレジスタ回路に代替することができる。
一実施形態で、レジスタ回路はアドレスを制御コードとして使用して、除去することができる。しかし、これは遅延回路のプログラミング可能性に最も高い柔軟性を提供する限り、レベルのモジュール化(modularization)を除去する。例えば、レジスタ回路は、再プログラミングしたり、予め決められたアドレスに対して異なる値を有する新しいレジスタ回路に代替することができる。
アドレス0001と連関されている遅延は0ではなく4を必要としたとする。前記制御コードを有する既存のレジスタ回路の除去、または再プログラミングの許容は、アドレス発生器から分離されたレジスタ回路のために可能である。レジスタ回路は消去可能であり、電気的にプログラミングが可能な読取り専用メモリ(EEPROM)、ヒューズアレイ、電気的にプログラミング可能読取り専用メモリ(EPROM)、読取り専用メモリ(ROM)などのような任意のタイプの不揮発性メモリでもある。
本発明の実施形態の原理を例示及び説明したが、前記実施形態はそのような原理を離脱せず配列及び詳細事項が修正できると言うことは当業者に容易にわかるであろう。添付された請求範囲の思想及び範囲内に属するすべての修正が請求されるものである。
40,90…クロック発生器
42,904…帯域拡散クロック発生器
44a〜44n…デバイス1〜n
50…制御回路
52…遅延器
54…レジスタ回路
900…固定周波数クロック
902…位相同期ループ
92…メモリ制御器
94…メモリモジュール
42,904…帯域拡散クロック発生器
44a〜44n…デバイス1〜n
50…制御回路
52…遅延器
54…レジスタ回路
900…固定周波数クロック
902…位相同期ループ
92…メモリ制御器
94…メモリモジュール
Claims (29)
- 予め決められた遅延に対応する制御コードを貯蔵するためのレジスタ回路と、
予め決められたビット数を有する制御コードを受信し、固定クロック信号を前記制御コードによって決められた時間周期ほど遅延させるための遅延回路と
を備えることを特徴とする帯域拡散クロック発生器。 - 前記レジスタ回路に対するアドレス指定信号を発生するために前記固定クロック信号を受信する制御回路をさらに備えることを特徴とする請求項1に記載の帯域拡散クロック発生器。
- 前記レジスタ回路は、不揮発性メモリを備えることを特徴とする請求項2に記載の帯域拡散クロック発生器。
- 前記制御回路は、前記固定クロック信号を受信する周波数分割器、及び前記周波数分割器の出力クロック信号を受信するアドレス発生器を備えることを特徴とする請求項2に記載の帯域拡散クロック発生器。
- 前記アドレス発生器は、カウンタまたはシフトレジスタを備えることを特徴とする請求項4に記載の帯域拡散クロック発生器。
- 前記遅延回路は、前記固定クロック信号を反電させるためのインバーター、及び直列連結された遅延素子を備えることを特徴とする請求項1に記載の帯域拡散クロック発生器。
- 前記遅延回路は、前記インバーターの出力に電気的に接続された金属酸化物半導体キャパシタをさらに備え、各キャパシタは前記制御コードの1ビットを受信することを特徴とする請求項6に記載の帯域拡散クロック発生器。
- 前記キャパシタは、PMOSキャパシタとNMOSキャパシタで構成されたグループ内の一つを備えることを特徴とする請求項7に記載の帯域拡散クロック発生器。
- 前記キャパシタは、第1負荷としてのNMOSキャパシタ及び第2負荷としてのPMOSキャパシタを備えることを特徴とする請求項7に記載の帯域拡散クロック発生器。
- 前記遅延素子は、アクセストランジスタ及び前記制御コードの各ビットに電気的に接続されたキャパシタを備えることを特徴とする請求項6に記載の帯域拡散クロック発生器。
- 各ビット用の各キャパシタは、同一のキャパシタ値を有することを特徴とする請求項7に記載の帯域拡散クロック発生器。
- 各ビット用の各キャパシタは、他のビット用のキャパシタとは異なるキャパシタを有することを特徴とする請求項7に記載の帯域拡散クロック発生器。
- 前記制御コードは、2進加重値をさらに備えることを特徴とする請求項1に記載の帯域拡散クロック発生器。
- 前記制御コードは、同一加重値をさらに備えることを特徴とする請求項1に記載の帯域拡散クロック発生器。
- 前記制御コードは、aの繰り返し回数の表現をさらに備えることを特徴とする請求項1に記載の帯域拡散クロック発生器。
- 前記遅延単位は、クロック信号の入力周波数によって左右されることを特徴とする請求項15に記載の帯域拡散クロック発生器。
- 予め決められた遅延にそれぞれ対応する制御コードを貯蔵するためのレジスタ回路と、
前記レジスタ回路を順次にアドレス指定するために固定クロック信号を受信するアドレス発生器と、
制御コードを受信し、前記固定クロック信号を前記制御コードに対応する遅延周期ほど遅延させる遅延回路と
を備えることを特徴とする帯域拡散クロック発生器。 - 前記レジスタ回路は、ヒューズアレイ、読取り専用メモリ、電気的に消去可能であるプログレミング可能読取り専用メモリ及び電気的にプログレミングが可能な読取り専用メモリを備えるグループから選択された一つを備えることを特徴とする請求項17に記載の帯域拡散クロック発生器。
- 前記アドレス発生器は、カウンタまたはシフトレジスタを備えることを特徴とする請求項17に記載の帯域拡散クロック発生器。
- 予め決められた遅延にそれぞれ対応する制御コードを貯蔵するためのレジスタ回路と、
前記レジスタ回路を順次アドレス指定するためのアドレス発生器と、
制御コードを受信し、固定クロック信号を前記制御コードに対応する遅延周期ほど遅延させる遅延回路と、
前記固定クロック信号を受信し、第1クロック信号を前記アドレス発生器に印加する周波数分割器と、
を備えることを特徴とする帯域拡散クロック発生器。 - 前記第1クロック信号の周波数は、前記固定クロック信号の周波数よりも低いことを特徴とする請求項20に記載の帯域拡散クロック発生器。
- 前記制御コードは、異なる遅延周期に対応する2進加重値を備えることを特徴とする請求項20に記載の帯域拡散クロック発生器。
- 前記制御コードは,
異なる遅延周期に対応する同一加重値をさらに備えることを特徴とする請求項20に記載の帯域拡散クロック発生器。 - 制御コードをアクセスするためにレジスタ回路をアドレス指定する段階と、
各制御コードが異なる遅延レベルに対応するように遅延回路を前記制御コードで制御する段階と、
可変遅延回数を固定クロック信号に適用して時変周波数の帯域拡散クロック信号を生成する段階と
を含むことを特徴とする方法。 - 前記レジスタ回路をアドレス指定する段階は、
前記固定クロック信号よりも低い周波数クロック信号を生成するために周波数分割器を固定クロック信号に適用する段階と、
前記よりも低い周波数クロックを、アドレス発生器を提供する段階と、
前記レジスタ回路をアドレス指定することに使用するアドレスを順次形式で発生する段階と
さらに備えることを特徴とする請求項24に記載の方法。 - 前記遅延回路を制御する段階は、
制御コードを前記遅延回路で受信する段階と、
前記制御コードの非ゼロビットに対応する前記遅延回路内の素子を活性化させる段階と
をさらに備えることを特徴とする請求項24に記載の方法。 - 各制御コードが異なる遅延レベルに対応するように前記遅延回路を制御コードに制御する段階で、前記異なる遅延レベルは単位遅延レベルの倍数であることを特徴とする請求項24に記載の方法。
- メモリ制御器と、
メモリモジュールと、
帯域拡散クロック発生器と、
固定クロック信号を受信し、アドレス信号を出力する制御回路と、
前記固定クロック信号を受信し、制御コードに応答して可変遅延周期を有する第1クロック信号を出力するプログレミング可能遅延回路と、
前記プログレミング可能遅延回路に対するコードを貯蔵し、前記制御コードを出力するために前記アドレス信号を受信するレジスタ回路と、
複数のメモリ装置と
を備えることを特徴とするメモリシステム。 - 帯域拡散クロック信号を受信するメモリ制御器と、
クロック発生器と、
一定なクロック周期を有する第1クロック信号を出力するクロックソースと、
前記第1クロック信号を受信し、前記第1クロック信号の周波数よりも高い周波数を有する第2クロック信号を出力する位相同期ループと、
前記第2クロック信号を受信し、前記帯域拡散クロック信号を出力する帯域拡散クロック発生器と、
前記第2クロック信号を受信し、アドレス信号を出力する制御回路と、
前記第2クロック信号を受信し、制御コードに応答して可変クロック周期を有する前記帯域拡散クロック信号を出力するプログレミング可能遅延回路と、
前記プログレミング可能遅延回路に対するコードを貯蔵し、前記制御コードを出力するために前記アドレス信号を受信するレジスタ回路と、
複数のメモリ装置を備える前記帯域拡散クロック信号を受信するメモリモジュールと、
を備えることを特徴とするメモリシステム。
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