KR20230131688A - 확산 스펙트럼 클럭 생성 장치 - Google Patents

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KR20230131688A
KR20230131688A KR1020220028900A KR20220028900A KR20230131688A KR 20230131688 A KR20230131688 A KR 20230131688A KR 1020220028900 A KR1020220028900 A KR 1020220028900A KR 20220028900 A KR20220028900 A KR 20220028900A KR 20230131688 A KR20230131688 A KR 20230131688A
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정철호
노길성
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매그나칩 반도체 유한회사
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Abstract

본 개시는 전자기 간섭(EMI)을 감쇄시키기 위한 확산 스펙트럼 클럭 생성 장치에 관한 것으로서, 입력 신호를 제1 기준 전압과 비교하여 제1 비교 신호를 출력하는 제1 비교기; 상기 입력 신호를 제2 기준 전압과 비교하여 제2 비교 신호를 출력하는 제2 비교기; 및 상기 제1 비교 신호 및 상기 제2 비교 신호를 입력으로 받아들여 출력 신호를 출력하는 래치; 시간 구간 별로 서로 상이한 지연시간을 가지도록 상기 출력 신호를 지연시켜 상기 입력 신호를 생성하는 지연 회로를 포함한다.

Description

확산 스펙트럼 클럭 생성 장치{SPREAD SPECTRUM CLOCK GENERATION APPARATUS}
본 개시는 전자기 간섭(EMI)을 감쇄할 수 있는 확산 스펙트럼 클럭 생성 장치에 관한 것이다.
주파수생성기는 시스템의 요구사항에 따라 특정된 주기성이 있는 파형을 생성하는 회로를 뜻한다. 해당 파형 주기의 역수를 주파수로 정의하고, 특정 기간 동안 발생한 주기의 변화량을 지터(Jitter)로 정의한다.
주파수생성기의 대표적인 용도로는 디지털시스템의 기준 클럭(clock)이 있다. 디지털시스템의 연산에 필요한 기준 신호를 제공하게 되는데, 많은 디지털 시스템들이 동기식 설계를 채용하고 있으며, 시스템 내부의 모든 플립플롭(flip-flop)들이 클럭 에지(clock edge)에 동기를 맞추어 업데이트를 수행하게 된다. 디지털 시스템의 규모가 커짐에 따라 해당 업데이트 시점에 흐르는 전류의 량이 커지는 추세이다. 폐회로 내의 큰 전류 흐름은 전자기파를 발생시킨다. 휴대용 단말기를 포함한 무선전자장치의 경우에 있어서, 폐회로 내의 큰 전류 흐름으로 인해 발생된 전자기파가 통신에 사용되는 주파수와 인접하는 경우 서로 간섭을 일으켜 전체 시스템 성능을 낮추게 된다. 위와 같은 간섭을 일으키는 전자기파를 낮추려는 노력의 한 방법으로 기준 클럭에 인위적인 지터를 첨가하여 전자기파의 피크 전력을 낮추는 방법이 고안되었다.
인위적으로 지터를 발생시켜 시스템의 순간 전류 소요 시점을 분산하게 되면, 전류 변화에 따라 발생하는 전자기파 주파수 특성도 변화하게 된다. 전류가 동일 시점(단일 주파수)에 집중될 경우 전자기파의 파워 또한 단일 주파수에 집중되어 발생하게 된다. 따라서, 전류 발생 시점을 달리하면(지터 크기에 비례하여) 전자기파의 파워 또한 인접한 주파수 영역으로 분산된다. 이와 같이, 주파수생성기의 발생주파수를 넓히는 기술을 확산 스펙트럼 클럭 생성기(spread spectrum clock generator; SSCG)라 한다.
본 개시가 해결하고자 하는 과제는 확산 스펙트럼 클럭 신호를 생성하기 위한 확산 스펙트럼 클럭 생성 장치를 제공하는 것에 있다.
전술한 과제를 해결하기 위한 수단으로, 본 발명은 다음과 같은 특징이 있는 실시예를 가진다.
실시예에 따른 확산 스펙트럼 클럭 생성 장치는 입력 신호를 제1 기준 전압과 비교하여 제1 비교 신호를 출력하는 제1 비교기, 상기 입력 신호를 제2 기준 전압과 비교하여 제2 비교 신호를 출력하는 제2 비교기, 상기 제1 비교 신호 및 상기 제2 비교 신호를 입력으로 받아들여 출력 신호를 출력하는 래치 및 시간 구간 별로 서로 상이한 지연시간을 가지도록 상기 출력 신호를 지연시켜 상기 입력 신호를 생성하는 지연 회로를 포함할 수 있다.
상기 지연 회로는 상기 출력 신호를 입력 받아 서로 상이한 지연시간을 가지는 다수의 지연 출력 신호를 생성하는 다수의 딜레이 회로, 상기 다수의 지연 출력 신호를 입력받고, 선택 신호에 따라 상기 다수의 지연 출력 신호 중 하나를 선택하는 멀티플렉서 및 상기 출력 신호를 입력 받아 상기 선택 신호를 생성하는 채널 선택기를 포함할 수 있다.
상기 채널 선택기는 상기 출력 신호를 클럭으로 사용하는 제1 카운터 및 제2 카운터를 포함하고, 상기 제1 카운터의 최대 값에 기초하여 상기 시간 구간의 길이가 결정되고, 상기 제2 카운터의 출력 값에 기초하여 상기 선택 신호가 생성될 수 있다.
상기 시간 구간의 길이가 K개의 상기 출력 신호의 주기로 결정되는 경우, 상기 제1 카운터가 가지는 비트의 수는 (log2 K)보다 크거나 같은 자연수로 결정되고, 상기 제1 카운터의 최대 값은 K-1로 설정된다.
상기 다수의 딜레이 회로의 개수가 M인 경우, 상기 제2 카운터가 가지는 비트의 수는 (log2 M)보다 크거나 같은 자연수로 결정되고, 상기 제2 카운터의 최대 값은 M-1로 설정될 수 있다.
상기 다수의 딜레이 회로 각각은 RC 딜레이 회로 또는 인버터 체인 회로로 구성될 수 있다.
상기 제1 비교기는 상기 입력 신호가 상기 제1 기준 전압보다 큰 경우 상기 제1 비교 신호로 1(high)을 출력하고, 상기 입력 신호가 상기 제1 기준 전압보다 작은 경우 상기 제1 비교 신호로 0(low)을 출력하고, 상기 제2 비교기는 상기 입력 신호가 상기 제2 기준 전압보다 큰 경우 상기 제2 비교 신호로 0(low)을 출력하고, 상기 입력 신호가 상기 제2 기준 전압보다 작은 경우 상기 제2 비교 신호로 1(high)을 출력할 수 있다.
상기 제1 기준 전압은 상기 제2 기준 전압보다 높을 수 있다.
상기 래치는 R입력, S입력 및 출력단자를 구비하고, 상기 R입력이 1이고 상기 S입력이 0이면 상기 출력단자는 0을 출력하고, 상기 R입력이 0이고, 상기 S입력이 1이면 상기 출력단자는 1을 출력하는 SR래치이고, 상기 제1 비교 신호는 상기 래치의 R입력으로 입력되고, 상기 제2 비교 신호는 상기 래치의 S입력으로 입력될 수 있다.
다른 실시예에 따른 확산 스펙트럼 클럭 생성 장치는 입력 신호를 제1 기준 전압과 비교하여 제1 비교 신호를 출력하는 제1 비교기, 상기 입력 신호를 제2 기준 전압과 비교하여 제2 비교 신호를 출력하는 제2 비교기, 상기 제1 비교 신호 및 상기 제2 비교 신호를 입력으로 받아들여 출력 신호를 출력하는 래치 및 서로 상이한 지연시간을 가지도록 상기 출력 신호를 지연시켜 삼각파 형태의 상기 입력 신호를 생성하는 지연 회로를 포함할 수 있다.
실시예에 따른 확산 스펙트럼 클럭 생성 장치는 기준 클럭 신호 보다 더 넓은 주파수 스펙트럼을 가지는 클럭 신호를 출력하므로, 전자파 간섭(EMI)을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 확산 스펙트럼 클럭 생성 장치의 블록도이다.
도 2는 도 1에서 예시된 확산 스펙트럼 클럭 생성 장치의 파형도이다.
도 3은 본 발명의 일 실시예에 따른 지연 회로의 블록도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 확산 스펙트럼 클럭 생성 장치(10)의 블록도이다. 도 2는 도 1에서 예시된 확산 스펙트럼 클럭 생성 장치의 파형도이다. 도 2의 클럭 에지에 표시된 숫자는 래치(latch)에 입력되는 set(S)입력, reset(R)입력 값을 나타낸 것이다. 예를 들면 0, 1은 set(S)입력이 0(low)이고 reset(R) 입력이 1(high)인 경우이다.
실시예에 따른 확산 스펙트럼 클럭 생성 장치(10)는 제1 비교기(101), 제2 비교기(102), 래치(200) 및 지연 회로(300)를 포함할 수 있다.
제1 비교기(101)는 입력 신호(IN)를 제1 기준 전압(Vref_1)과 비교하여 제1 비교 신호(C1)를 출력한다. 제1 비교 신호(C1)는 래치(200)에 전달되고, 래치(200)는 제1 비교 신호(C1)를 reset(R)입력으로 입력 받는다. 제1 비교기(101)는 제1 기준 전압(Vref_1)을 음(-) 입력단자로 입력 받는다.
제2 비교기(102)는 입력 신호(IN)를 제2 기준 전압(Vref_2)과 비교하여 제2 비교 신호(C2)를 출력한다. 제2 비교 신호(C2)는 래치(200)에 전달되고, 래치(200)는 제2 비교 신호(C2)를 set(S) 입력으로 입력 받는다. 제2 비교기(102)는 제2 기준 전압(Vref_2)을 양(+) 입력단자로 입력 받는다.
래치(200)는 제1 비교 신호(C1) 및 제2 비교 신호(C2)를 입력으로 받아들여 출력 신호(OUT)를 출력한다. 래치(200)는 SR래치로 구성될 수 있다. 래치(200)는 제1 비교 신호(C1)를 reset(R)입력으로 입력 받고, 제2 비교 신호(C2)를 set(S)입력으로 입력 받는다. 래치(200)는 set(S)입력이 1(high)이고, reset(R)입력이 0(low)이면 1(high)를 출력한다. 그리고 래치(200)는 set(S)입력이 0(low)이고, reset(R)입력이 1(high)이면 0(low)를 출력한다. 이러한 동작을 통해서 래치(200)는 제1 비교 신호(C1) 및 제2 비교 신호(C2)를 래치하여 주파수가 제어된 구형파를 출력하게 된다.
도 2에서 래치(200)가 출력하는 구형파(OUT)의 주기(T)는 입력 신호(IN)가 제1 기준 전압(Vref_1)과 만나는 지점(a) 및 입력 신호(IN)가 제2 기준 전압(Vref_2)과 맞나는 지점(b)의 간격(T1), 그리고 입력 신호(IN)가 제2 기준 전압(Vref_2)과 맞나는 지점(b) 및 입력 신호(IN)가 제1 기준 전압(Vref_1)과 다시 만나는 지점(c)의 간격(T2)을 더한 값으로 결정된다. 따라서 래치(200)가 출력하는 구형파의 주기(T)를 결정하는 요소는 지연 회로(300)의 지연시간 또는 제1, 2 기준 전압(Vref_1, Vref_2)의 값에 따라 결정된다. 달리 말하면 래치(200)가 출력하는 구형파의 주파수(1/T)는 지연 회로(300)의 지연시간에 따라 조절될 수 있다.
지연 회로(300)는 클럭 생성 장치의 피드백 경로에 가변 시간지연 구성요소를 추가하여 주파수 변동을 유발할 수 있다. 구체적으로 지연 회로(300)는 래치(200)가 생성한 출력 신호(OUT)를 지연시켜 지연 출력 신호를 생성하고, 제1 비교기(101) 및 제2 비교기(102)에 입력 신호(IN)로서 공급한다. 이에 따라, 입력 신호(IN)는 제1 기준 전압(Vref_1)과 제2 기준 전압(Vref_2) 사이에서 도 2에 도시된 바와 같이 삼각파(triangle wave) 모양으로 주기적으로 움직일 수 있다.
결과적으로 래치(200)가 생성한 출력 신호(OUT)는 지연 회로(300)를 통과한 후, 두 개의 비교기의 입력으로 인가되어, 제1 기준 전압(Vref_1)과 제2 기준 전압(Vref_2) 사이를 왕복하게 된다. 이때마다 제1, 2 비교기(101, 102)는 래치(200)에 set(S), reset(R) 신호를 인가하여 래치(200)의 출력 신호(OUT)를 변화시키게 된다. 출력 신호(OUT)의 주파수는 래치(200), 제1 비교기(101), 제2 비교기(102) 및 지연 회로(300) 각각의 동작지연 시간에 의해 결정될 수 있다. 래치(200), 제1 비교기(101) 및 제2 비교기(102)의 동작지연시간은 제어 가능한 요소가 아니고 고정된 값으므로, 래치(200)가 출력하는 구형파의 주파수(1/T)는 지연 회로(300)의 지연시간에 따라 조절될 수 있으며, 지연 회로(300)의 지연시간을 조절하여 래치(200)가 출력하는 구형파의 주파수에(1/T)에 지터(jitter)를 부가할 수 있다.
도 3은 본 발명의 일 실시예에 따른 지연 회로(300)의 블록도이다.
지연 회로(300)는 병렬 연결된 다수의 딜레이 회로(310-1 ~ 310-N), 멀티플렉서(320) 및 채널 선택기(330)를 포함할 수 있다.
병렬 연결된 다수의 딜레이 회로(310-1 ~ 310-N)는 각각 출력 신호(OUT)를 지연시켜 지연 출력 신호(DO1 내지 DOn)를 생성한다. 병렬 연결형은 직렬 연결형과 대비하여, 지연 회로 스테이지를 줄이고 듀티 사이클(duty cycle)의 변동을 피할 수 있는 장점이 있다. 각각의 딜레이 회로(310-1 ~ 310-N)는 특정 딜레이 시간을 가진다. 즉 각각의 딜레이 회로(310-1 ~ 310-N)가 지연시키는 딜레이 시간은 서로 다르다. 즉, 출력 신호(OUT)와 각각의 지연 출력 신호 (DO1 내지 DOn)의 위상차에 해당하는 딜레이 시간은 서로 다르다.
본 발명의 실시예에 따른 다수의 딜레이 회로(310-1 ~ 310-N)는 RC 딜레이 회로 또는 인버터 체인 회로로 구현될 수 있으나 이에 한정되는 것은 아니다. RC 딜레이 회로는 RC(저항 및 커패시터)값에 의해 결정되는 시정수를 변경함으로써 각 RC 딜레이 회로의 딜레이 시간을 결정할 수 있다.
멀티플렉서(320)는 다수의 딜레이 회로(310-1 ~ 310-N)에 연결되어, 선택 신호(SEL)에 따라 지연 출력 신호(DO1 내지 DOn) 중 하나를 선택한다. 즉, 멀티플렉서(320)를 통해 딜레이 시간이 서로 다른 복수의 딜레이 회로(310-1 ~ 310-N)의 지연 출력 신호 중에서 어느 하나가 선택된다.
채널 선택기(330)는 선택 신호(SEL)를 제공하고 출력 신호(OUT)의 매 주기마다 선택 신호(SEL)를 변경할 수 있다. 다른 일 실시 예에 따라, 채널 선택기(330)는 미리 설정된 개수의 주기마다 선택 신호(SEL)를 변경할 수도 있다. 채널 선택기(330)는 출력 신호(OUT)를 클럭으로하여 카운팅하고, 상기 선택 신호(SEL)로서 역할을 하는 카운팅 값을 제공하는 카운터로 구성될 수 있다.
카운터는 출력 신호(OUT)를 클럭으로 하여 카운팅하여 시간 구간 별로 시간지연 정도를 달라지게 하고, 그 결과 확산 스펙트럼 클럭 생성 장치가 출력하는 출력 신호(OUT)의 주파수가 달라지도록 할 수 있다. 달리 말하면 카운터는 출력 신호(OUT)를 클럭으로 하여 카운트하여 시간 구간 별로 출력 신호(OUT)의 주파수를 다르게 설정할 수 있다.
예를 들면 카운터가 10비트이고, 다수의 딜레이 회로(310-1 ~ 310-N)의 개수가 4개인 경우, 선택 신호(SEL)는 카운터의 상위 2비트로 구성될 수 있다. 그러면, 출력 신호(OUT)를 클럭으로 하여 카운트하는 카운터의 값이 0부터 255인 제1 구간에서는 선택 신호(SEL)가 00으로 출력되고, 카운터의 값이 256부터 511인 제2 구간에서는 선택 신호(SEL)가 01로 출력되고, 카운터의 값이 512부터 767인 제3 구간에서는 선택 신호(SEL)를 10으로 출력되고, 카운터의 값이 768부터 1023인 제4 구간에서는 선택 신호(SEL)가 11로 출력될 수 있다.
좀 더 일반적으로 설명하면, 카운터는 하위 N1 비트의 제1 카운터와 상위 N2 비트의 제2 카운터로 구성될 수 있다. 여기서, 제1 카운터 및 제2 카운터는 출력 신호(OUT)를 클럭으로 사용하고, 제1 카운터는 매 출력 신호(OUT)마다 1씩 증가하는 반면에 제2 카운터는 제1 카운터가 설정된 최대값을 가지는 경우에만 1 증가한다. 제2 카운터의 출력은 선택 신호(SEL)로 사용될 수 있다. 그리고 상기 각 구간의 길이에 기초하여 N1의 값이 결정될 수 있고, 상기 다수의 딜레이 회로의 개수에 기초하여 N2의 값이 결정될 수 있다.
일 실시 예에 따라, 상기 각 구간의 길이를 K개의 출력 신호(OUT) 주기로 설정한다면 N1은 log2 K보다 크거나 같은 자연수로 결정될 수 있다. 예를 들어, K가 256이면 N1은 8일 수 있고, K가 512이면 N1은 9일 수 있다. K가 254이면 N1은 8일 수 있는데, 이 경우 제1 카운터는 출력 값이 K-1 (이 예에서는 253)이 된 이후에 0으로 리셋될 수 있다.
일 실시 예에 따라, 상기 다수의 딜레이 회로의 개수가 M개이면 N2는 log2 M보다 크거나 같은 자연수로 결정될 수 있다. 예를 들면, M이 2이면 N2는 1일 수 있고, M이 4이면 N2는 2일 수 있다. M이 6이면 N2는 3일 수 있는데, 이 경우에는 제2 카운터의 출력 값이 M-1(이 예에서는 5)이 된 이후에는 0으로 리셋될 수 있다.
멀티플렉서(320)는 선택 신호(SEL)에 따라 지연 출력 신호(DO1 내지 DOn) 중 하나를 선택할 수 있다. 예를 들면 멀티플렉서(320)는 선택 신호(SEL)가 00인 경우 지연 출력 신호 DO1을 선택하고, 멀티플렉서(320)는 선택 신호(SEL)가 01인 경우 지연 출력 신호 DO2을 선택하고, 멀티플렉서(320)는 선택 신호(SEL)가 10인 경우 지연 출력 신호 D03을 선택하고, 멀티플렉서(320)는 선택 신호(SEL)가 11인 경우 지연 출력 신호 DO4를 선택한다.
그 결과 제1 구간(제1 클럭 내지 제256 클럭)에서의 출력 신호(OUT)의 주파수는 f1이고, 제2 구간(제257 클럭 내지 제512 클럭)에서의 출력 신호(OUT)의 주파수는 f2이고, 제3 구간(제513 클럭 내지 제768 클럭)에서의 출력 신호(OUT)의 주파수는 f3이고, 제4 구간(제769 클럭 내지 1024 클럭)에서의 출력 신호(OUT)의 주파수는 f4로 설정될 수 있다. 여기서 출력 신호(OUT)의 주파수 f1 내지 f4는 각각의 딜레이 회로(310)가 지연시키는 지연시간에 따라 결정되며, 예시와 같이 구성할 경우 256 클럭마다 출력 신호(OUT)의 주파수가 변경되고 인위적으로 지터를 발생시킬 수 있다.
출력 신호(OUT)가 가지는 서로 상이한 주파수의 개수 및 각 시간 구간의 길이는 채널 선택기(330)에 있는 카운터가 사용하는 비트 수와 다수의 딜레이 회로(310-1 ~ 310-N)의 개수를 조정함으로써 설정할 수 있다.
상술 제안한 확산 스펙트럼 클럭 생성 장치는 클럭으로 사용될 수 있는 출력 신호(OUT)를 생성하는 데 있어 모든 시간 구간에서 동일한 주파수로 생성하는 것이 아니라 일정 시간 구간마다 서로 상이한 주파수를 가지는 출력 신호(OUT)를 생성하여 클럭에 지터를 부가할 수 있도록 하였다. 이에 따라, 단일 주파수에 전력이 집중되는 것을 방지하고 전력이 복수의 주파수로 분산되도록 함으로써 간섭을 줄일 수 있다.
이상과 같이 본 발명은 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
101: 제1 비교기
102: 제2 비교기
200: 래치
300: 지연 회로
310-1 ~ 310-N: 딜레이 회로
320: 멀티플렉서
330: 채널 선택기

Claims (18)

  1. 입력 신호를 제1 기준 전압과 비교하여 제1 비교 신호를 출력하는 제1 비교기;
    상기 입력 신호를 제2 기준 전압과 비교하여 제2 비교 신호를 출력하는 제2 비교기;
    상기 제1 비교 신호 및 상기 제2 비교 신호를 입력으로 받아들여 출력 신호를 출력하는 래치; 및
    시간 구간 별로 서로 상이한 지연시간을 가지도록 상기 출력 신호를 지연시켜 상기 입력 신호를 생성하는 지연 회로를 포함하는,
    확산 스펙트럼 클럭 생성 장치.
  2. 제1항에 있어서,
    상기 지연 회로는
    상기 출력 신호를 입력 받아 서로 상이한 지연시간을 가지는 다수의 지연 출력 신호를 생성하는 다수의 딜레이 회로;
    상기 다수의 지연 출력 신호를 입력받고, 선택 신호에 따라 상기 다수의 지연 출력 신호 중 하나를 선택하는 멀티플렉서; 및
    상기 출력 신호를 입력 받아 상기 선택 신호를 생성하는 채널 선택기를 포함하는,
    확산 스펙트럼 클럭 생성 장치.
  3. 제2항에 있어서,
    상기 채널 선택기는
    상기 출력 신호를 클럭으로 사용하는 제1 카운터 및 제2 카운터를 포함하고,
    상기 제1 카운터의 최대 값에 기초하여 상기 시간 구간의 길이가 결정되고,
    상기 제2 카운터의 출력 값에 기초하여 상기 선택 신호가 생성되는, 확산 스펙트럼 클럭 생성 장치.
  4. 제3항에 있어서,
    상기 시간 구간의 길이가 K개의 상기 출력 신호의 주기로 결정되는 경우, 상기 제1 카운터가 가지는 비트의 수는 (log2 K)보다 크거나 같은 자연수로 결정되고, 상기 제1 카운터의 최대 값은 K-1로 설정되는, 확산 스펙트럼 클럭 생성 장치.
  5. 제3항에 있어서,
    상기 다수의 딜레이 회로의 개수가 M인 경우, 상기 제2 카운터가 가지는 비트의 수는 (log2 M)보다 크거나 같은 자연수로 결정되고, 상기 제2 카운터의 최대 값은 M-1로 설정되는, 확산 스펙트럼 클럭 생성 장치.
  6. 제3항에 있어서,
    상기 다수의 딜레이 회로 각각은 RC 딜레이 회로 또는 인버터 체인 회로로 구성되는 확산 스펙트럼 클럭 생성 장치.
  7. 제1항에 있어서,
    상기 제1 비교기는 상기 입력 신호가 상기 제1 기준 전압보다 큰 경우 상기 제1 비교 신호로 1(high)을 출력하고, 상기 입력 신호가 상기 제1 기준 전압보다 작은 경우 상기 제1 비교 신호로 0(low)을 출력하고,
    상기 제2 비교기는 상기 입력 신호가 상기 제2 기준 전압보다 큰 경우 상기 제2 비교 신호로 0(low)을 출력하고, 상기 입력 신호가 상기 제2 기준 전압보다 작은 경우 상기 제2 비교 신호로 1(high)을 출력하는 확산 스펙트럼 클럭 생성 장치.
  8. 제1항에 있어서,
    상기 제1 기준 전압은 상기 제2 기준 전압보다 높은, 확산 스펙트럼 클럭 생성 장치.
  9. 제7항에 있어서,
    상기 래치는 R입력, S입력 및 출력단자를 구비하고, 상기 R입력이 1이고 상기 S입력이 0이면 상기 출력단자는 0을 출력하고, 상기 R입력이 0이고, 상기 S입력이 1이면 상기 출력단자는 1을 출력하는 SR래치이고,
    상기 제1 비교 신호는 상기 래치의 R입력으로 입력되고,
    상기 제2 비교 신호는 상기 래치의 S입력으로 입력되는, 확산 스펙트럼 클럭 생성 장치.
  10. 입력 신호를 제1 기준 전압과 비교하여 제1 비교 신호를 출력하는 제1 비교기;
    상기 입력 신호를 제2 기준 전압과 비교하여 제2 비교 신호를 출력하는 제2 비교기;
    상기 제1 비교 신호 및 상기 제2 비교 신호를 입력으로 받아들여 출력 신호를 출력하는 래치; 및
    서로 상이한 지연시간을 가지도록 상기 출력 신호를 지연시켜 삼각파 형태의 상기 입력 신호를 생성하는 지연 회로를 포함하는,
    확산 스펙트럼 클럭 생성 장치.
  11. 제10항에 있어서,
    상기 지연 회로는
    상기 출력 신호를 입력 받아 서로 상이한 지연시간을 가지는 다수의 지연 출력 신호를 생성하는 다수의 딜레이 회로;
    상기 다수의 지연 출력 신호를 입력받고, 선택 신호에 따라 상기 다수의 지연 출력 신호 중 하나를 선택하는 멀티플렉서; 및
    상기 출력 신호를 입력 받아 상기 선택 신호를 생성하는 채널 선택기를 포함하는,
    확산 스펙트럼 클럭 생성 장치.
  12. 제11항에 있어서,
    상기 채널 선택기는
    상기 출력 신호를 클럭으로 사용하는 제1 카운터 및 제2 카운터를 포함하고,
    상기 제1 카운터의 최대 값에 기초하여 시간 구간의 길이가 결정되고,
    상기 제2 카운터의 출력 값에 기초하여 상기 선택 신호가 생성되는, 확산 스펙트럼 클럭 생성 장치.
  13. 제12항에 있어서,
    상기 시간 구간의 길이가 K개의 상기 출력 신호의 주기로 결정되는 경우, 상기 제1 카운터가 가지는 비트의 수는 (log2 K)보다 크거나 같은 자연수로 결정되고, 상기 제1 카운터의 최대 값은 K-1로 설정되는, 확산 스펙트럼 클럭 생성 장치.
  14. 제12항에 있어서,
    상기 다수의 딜레이 회로의 개수가 M인 경우, 상기 제2 카운터가 가지는 비트의 수는 (log2 M)보다 크거나 같은 자연수로 결정되고, 상기 제2 카운터의 최대 값은 M-1로 설정되는, 확산 스펙트럼 클럭 생성 장치.
  15. 제12항에 있어서,
    상기 다수의 딜레이 회로는 RC delay 회로로 구성되는 확산 스펙트럼 클럭 생성 장치.
  16. 제10항에 있어서,
    상기 제1 비교기는 상기 입력 신호가 상기 제1 기준 전압보다 큰 경우 상기 제1 비교 신호로 1(high)을 출력하고, 상기 입력 신호가 상기 제1 기준 전압보다 작은 경우 상기 제1 비교 신호로 0(low)을 출력하고,
    상기 제2 비교기는 상기 입력 신호가 상기 제2 기준 전압보다 큰 경우 상기 제2 비교 신호로 0(low)을 출력하고, 상기 입력 신호가 상기 제2 기준 전압보다 작은 경우 상기 제2 비교 신호로 1(high)을 출력하는 확산 스펙트럼 클럭 생성 장치.
  17. 제10항에 있어서,
    상기 제1 기준 전압은 상기 제2 기준 전압보다 높은, 확산 스펙트럼 클럭 생성 장치.
  18. 제16항에 있어서,
    상기 래치는 R입력, S입력 및 출력단자를 구비하고, 상기 R입력이 1이고 상기 S입력이 0이면 상기 출력단자는 0을 출력하고, 상기 R입력이 0이고, 상기 S입력이 1이면 상기 출력단자는 1을 출력하는 SR래치이고,
    상기 제1 비교 신호는 상기 래치의 R입력으로 입력되고,
    상기 제2 비교 신호는 상기 래치의 S입력으로 입력되는, 확산 스펙트럼 클럭 생성 장치.
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