JP6544120B2 - スイッチング電源装置の制御回路およびスイッチング電源装置 - Google Patents

Description

本発明はスイッチング電源装置の制御回路およびスイッチング電源装置に関し、特にスイッチング周波数にジッタ（周波数拡散）を与えてノイズの発生を低減するときの効果を最適化したスイッチング電源装置の制御回路およびスイッチング電源装置に関する。

スイッチング電源装置は、商用の交流電圧を任意の直流電圧に変換して出力することができ、部品点数が少なく、広い入力電圧範囲に対しても対応可能である。たとえば、出力電圧が商用電源とは絶縁されている方式のフライバック式のものが知られている。

図２２はフライバック式のスイッチング電源装置の代表的な構成例を示す回路図である。
このフライバック式のスイッチング電源装置１００は、ＰＷＭ（Pulse Width Modulation）制御用の制御回路である制御ＩＣ８を有し、少なくとも図中のトランスＴ、ダイオード１９、コンデンサ２０およびスイッチング素子を備えている。スイッチング素子としては、ここでは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１７を用いている。

商用の交流電源１は、入力のノイズフィルタを構成するコモンモードチョークコイル２およびＸコンデンサ３を介して、ダイオードブリッジ４に供給され、このダイオードブリッジ４によって全波整流される。

コンデンサ５は、ダイオードブリッジ４と接地との間に設けられて、出力に安定してエネルギを供給するための入力電圧を保持する機能、およびＭＯＳＦＥＴ１７によるスイッチング動作によって発生されるスイッチングノイズを吸収する機能を有している。また、ダイオード６は、交流電源１を半波整流し、電流制限抵抗７を介して制御ＩＣ８のＶＨ端子に供給し、起動時における制御ＩＣ８の電源電圧を確保している。この電流制限抵抗７は、ＶＨ端子へ供給される入力電流の制限をしている。

制御ＩＣ８には、そのＬＡＴ端子にサーミスタ９が接続され、制御ＩＣ８に過熱ラッチ保護をかけるようにしている。また、制御ＩＣ８のＣＳ端子には、コンデンサ１０および抵抗１１からなるノイズフィルタを介してセンス抵抗１２の電圧が入力されている。

制御ＩＣ８のＶＣＣ端子は、コンデンサ１３の一端と接続されるとともに、ダイオード１４を介してトランスＴの補助巻き線１５と接続されている。このコンデンサ１３は、ＰＷＭ制御動作時に制御ＩＣ８へ供給される電源電圧を保持する。また、ダイオード１４は、起動後に補助巻き線１５からＶＣＣ端子に電圧を供給するためのものである。

トランスＴの一次巻き線１６は、一端がコンデンサ５に接続され、他端がＭＯＳＦＥＴ１７のドレイン端子に接続される。また、ＭＯＳＦＥＴ１７のソース端子は、センス抵抗１２を介して接地され、センス抵抗１２によってＭＯＳＦＥＴ１７を流れるドレイン電流Ｉｄｓが検出される。すなわち、センス抵抗１２では、ＭＯＳＦＥＴ１７のオン電流が、それに比例した大きさの電圧信号に変換され、この電圧信号（電流検出信号）がノイズフィルタを介して制御ＩＣ８のＣＳ端子に入力される。

トランスＴの二次巻き線１８は、一端がダイオード１９と接続され、さらにコンデンサ２０を介して接地されている。コンデンサ２０の電圧は、負荷２５に供給される出力電圧であり、この電圧に関する情報がフォトカプラ２１によって二次側から一次側へ送られる。フォトカプラ２１は、シャントレギュレータ２２と直列に接続され、シャントレギュレータ２２には、出力電圧を分圧する抵抗２３，２４の接続点が接続され、シャントレギュレータ２２により出力電圧の分圧値と内蔵の基準電圧とが比較される。二次側の出力電圧の基準電圧に対する誤差情報がシャントレギュレータ２２により電流信号に変換され、この電流信号がフォトカプラ２１を構成するＬＥＤ（Light Emitting Diode）に流れて光信号に変換され、この光信号がフォトカプラ２１を構成するフォトトランジスタに伝えられる。このようにして、二次側の出力電圧の情報、すなわち、負荷情報が一次側へ送られる。

ＰＷＭ制御用の制御ＩＣ８を用いて構成されたスイッチング電源装置１００では、ＭＯＳＦＥＴ１７のスイッチング動作を制御することにより、交流入力電圧の整流電圧がトランスＴを介して所定の直流電圧に変換される。

ＩＣ回路により構成される制御ＩＣ８では、トランスＴの二次側の負荷２５に出力される負荷情報を、上記のようにシャントレギュレータ２２、フォトカプラ２１を介して制御ＩＣ８のＦＢ端子にフィードバックして検出している。

また、ＭＯＳＦＥＴ１７のドレイン電流Ｉｄｓは、センス抵抗１２にて電圧に変換され、この電圧を制御ＩＣ８は、ＣＳ端子で検出している。制御ＩＣ８は、ＦＢ端子電圧とＣＳ端子電圧とを直接または間接的に比較してＯＵＴ端子からの出力信号を決定している。この出力信号がＭＯＳＦＥＴ１７のオン幅を可変制御することで、スイッチング電源をＰＷＭ制御することができ、これにより二次側の負荷２５への供給電力を調整することができる。

図２３は制御ＩＣの回路構成の例を示すブロック図である。
制御ＩＣ８において、起動回路３１は、起動時にＶＨ端子からＶＣＣ端子へ電流を供給するものであって、交流電源１が印加されると、制御ＩＣ８では、ＶＨ端子から起動回路３１を通してＶＣＣ端子へ電流が流れる。これにより、ＶＣＣ端子に外部接続されたコンデンサ１３が充電されて、その電圧値が上昇する。

低電圧誤動作防止回路（ＵＶＬＯ）３２は、ＶＣＣ端子と基準電源Ｖ１とに接続されている。この低電圧誤動作防止回路３２では、ＶＣＣ端子の電圧値が基準電源Ｖ１以上になると、低電圧誤動作防止回路３２の出力であるＵＶＬＯ信号がＬ（Ｌｏｗ）レベルとなり、内部電源回路３３が起動して、制御ＩＣ８内の各回路に電源供給が行われる。反対にＶＣＣ端子電圧が低い間、低電圧誤動作防止回路３２は、ＵＶＬＯ信号をＨ（Ｈｉｇｈ）レベルにして制御ＩＣ８の動作を停止する。

発振器（ＯＳＣ）３４は、ＦＢ端子と接続され、ＭＯＳＦＥＴ１７のスイッチング動作で発生するＥＭＩ（Electromagnetic Interference：電磁妨害）ノイズ低減のために周波数拡散を行う周波数変調機能が内蔵されている。この発振器３４は、制御ＩＣ８によるＭＯＳＦＥＴ１７の動作周波数を決めるものであって、上記の周波数変調機能とは別に軽負荷時には発振周波数を低下させる可変周波数機能も有し、発振信号（デューティマックス信号）Ｄｍａｘを出力する。

この発振信号Ｄｍａｘは、Ｈレベルの時間が長く、周期毎に短時間だけＬレベルになる信号であって、その周期がスイッチング電源のスイッチング周期となる。その周期と周期中のＨレベルの時間との比がスイッチング電源の最大時比率（デューティマックス）を与える。また、スロープ補償回路３５は、ＣＳ端子と接続され、後述のサブハーモニック発振を防止する機能を備えている。

ＦＢコンパレータ３６の入力端子は、ＦＢ端子と基準電源Ｖ２とに接続されている。ＦＢ端子電圧が基準電源Ｖ２より低下したとき、ＦＢコンパレータ３６は、負荷電力が小さいと判断して、ＦＢコンパレータ３６から後段のワンショット回路３７にクリア信号ＣＬＲを出力し、スイッチング動作を停止させる。また、ＦＢ端子電圧が基準電源Ｖ２より高くなったとき、ＦＢコンパレータ３６は、スイッチング動作を開始させる。これにより、ＦＢコンパレータ３６は、軽負荷時にスイッチング動作を一時的に停止させるバースト動作を実現させている。

ワンショット回路３７は、発振器３４の発振信号Ｄｍａｘの立ち上がりでトリガされて後段のＲＳフリップフロップ３８に対するセットパルスを生成する。また、このセットパルスは、ＭＯＳＦＥＴ１７のターンオン時にＣＳ端子に発生するノイズにより、ＭＯＳＦＥＴ１７が誤ってターンオフしてしまうことを防ぐブランキング信号ともなっている。ワンショット回路３７は、Ｈレベルのクリア信号ＣＬＲが入力されている間、ＲＳフリップフロップ３８に対するセットパルスを出力しない。

ＲＳフリップフロップ３８は、オアゲート３９およびアンドゲート４０とともにＰＷＭ信号を生成している。すなわち、オアゲート３９では、入力されているワンショット回路３７の出力信号とＲＳフリップフロップ３８の出力信号より、２つの出力信号の論理和（ＯＲ）信号を生成する。

基本的には、このオアゲート３９の出力信号がＰＷＭ信号となるが、さらに、発振器３４の発振信号Ｄｍａｘに基づきアンドゲート４０でＰＷＭ信号の最大デューティを決めている。

低電圧誤動作防止回路３２から出力されたＵＶＬＯ信号は、オアゲート４１を介してドライブ回路（ＯＵＴＰＵＴ）４２に供給されてドライブ回路４２の動作を許可するか否かを制御する。ドライブ回路４２は、ドライブ回路４２からＯＵＴ端子を介して出力されるスイッチ信号Ｓｏｕｔにより、ＭＯＳＦＥＴ１７のスイッチングを制御している。すなわち、ＶＣＣ端子電圧が低くてＵＶＬＯ信号がＨレベルとなっているときは、ドライブ回路４２の出力をオフさせる（ＭＯＳＦＥＴ１７をオフさせる信号を出力する）。反対に、ＶＣＣ端子電圧が高くてＵＶＬＯ信号がＬレベル、かつラッチ回路４９の出力信号がＬレベルとなっているときは、アンドゲート４０の出力信号に従い、ドライブ回路４２がＭＯＳＦＥＴ１７のスイッチングを制御する。

レベルシフト回路４３は、ＦＢ端子の電圧をＣＳコンパレータ４４に入力可能な電圧範囲にレベルシフトする機能を有し、その出力信号がＣＳコンパレータ４４の反転入力端子（−）に供給される。ＣＳコンパレータ４４の非反転入力端子（＋）にはスロープ補償回路３５の出力信号が供給されている。なお、ＦＢ端子には、内部電源電圧が抵抗Ｒ０を介して接続され、この抵抗Ｒ０がフォトカプラ２１を構成するフォトトランジスタの負荷抵抗（プルアップ抵抗）となっている。これにより、抵抗Ｒ０による内部電源回路３３からの電圧ドロップにより、スイッチング電源装置１００に接続されている負荷２５に印加されている電圧と基準電圧との差を増幅した誤差信号の大きさが検知される。なお、誤差信号（ＦＢ端子の電圧）は、その値が大きいほど負荷がより重いことを示している信号である。

ＣＳコンパレータ４４では、後述のサブハーモニック発振を防ぐためのスロープ補償が施されたＣＳ端子電圧とレベルシフトされたＦＢ端子電圧とが比較され、ＭＯＳＦＥＴ１７のオフのタイミングを決めている。

また、制御ＩＣ８のＣＳ端子には、ＭＯＳＦＥＴ１７の過電流検出レベルを決めるＯＣＰコンパレータ４５が接続されている。ＯＣＰコンパレータ４５では、その非反転入力端子（＋）がＣＳ端子に、反転入力端子（−）が基準電源Ｖ３にそれぞれ接続され、ＭＯＳＦＥＴ１７の過電流検出レベルを決めている。

そして、ＣＳコンパレータ４４からのオフ信号と、遅延時間制御回路５０によって遅延時間が調整された後のＯＣＰコンパレータ４５からのオフ信号とは、いずれもオアゲート４６を介してＲＳフリップフロップ３８のリセット端子に供給されている。

なお、サーミスタ９には、ＬＡＴ端子を介して電流源４７から電流が供給される。ＬＡＴコンパレータ４８は、ＬＡＴ端子と基準電源Ｖ４とに接続され、ＬＡＴ端子の電圧（すなわち、サーミスタ９の電圧）が基準電源Ｖ４の電圧以下に低下したことを検出すると、過熱状態であると判断してラッチ回路４９に対するセット信号を出力する。

ラッチ回路４９は、ＬＡＴコンパレータ４８のセット信号を受けて、Ｈレベルのラッチ信号Ｌａｔｃｈをオアゲート４１およびオアゲート５１に出力する。これにより、ドライブ回路４２がオフ、起動回路３１がオンにされる。また、ラッチ回路４９のリセット端子には、低電圧誤動作防止回路３２のＵＶＬＯ信号が供給されていて、ＶＣＣ端子の電位が低下するとラッチ状態が解除される。

内部電源回路３３が起動して内部回路に電源が供給されると、抵抗Ｒ０およびＦＢ端子を介してフォトカプラ２１を構成するフォトトランジスタに電圧が印加されて、ＦＢ端子電圧が上昇する。

ＦＢ端子の電圧信号が一定電圧値以上になると、発振器３４から発振信号Ｄｍａｘが出力され、発振信号Ｄｍａｘの立ち上がりでトリガされるワンショット回路３７からＲＳフリップフロップ３８に対するセットパルスが出力される。

このセットパルスは、ＲＳフリップフロップ３８の出力信号とともにオアゲート３９に入力される。そして、オアゲート３９の出力信号がＰＷＭ信号としてアンドゲート４０およびドライブ回路４２を通じて、ＯＵＴ端子からＭＯＳＦＥＴ１７のゲート端子に出力され、スイッチ信号ＳｏｕｔとなってＭＯＳＦＥＴ１７を駆動する。

これにより、発振信号Ｄｍａｘの立ち上がりでＭＯＳＦＥＴ１７がターンオンすることになる。なお、ＲＳフリップフロップ３８の出力信号と、ワンショット回路３７からのセットパルスとの論理和をとるのは、ＭＯＳＦＥＴ１７のターンオン時にＣＳ端子に発生するノイズによりＲＳフリップフロップ３８がリセットされてＭＯＳＦＥＴ１７がターンオン直後にターンオフすることを防ぐためである。

ＭＯＳＦＥＴ１７がターンオンすると、センス抵抗１２にドレイン電流Ｉｄｓが流れるから、制御ＩＣ８のＣＳ端子の電圧が上昇する。そして、制御ＩＣ８のスロープ補償回路３５によってスロープ補償されたＣＳ端子の電圧が、ＦＢ端子電圧をレベルシフト回路４３によってレベルシフトした電圧に達すると、ＣＳコンパレータ４４からオアゲート４６を介してＲＳフリップフロップ３８にリセット信号が出力される。

ＲＳフリップフロップ３８がリセットされることで、オアゲート３９の出力がＬレベルとなり（通常動作では、この時点でワンショット回路３７からのセットパルスはＬレベルになっている。）、これによりアンドゲート４０の出力もＬレベルとなるため、スイッチ信号ＳｏｕｔによりＭＯＳＦＥＴ１７はターンオフする。

また、スイッチング電源装置に接続される負荷２５が極端に重くなり、制御ＩＣ８のＦＢ端子にフィードバックされる電圧値が（高電圧側の）制御範囲外になっても、ＭＯＳＦＥＴ１７をターンオフすることができる。すなわち、ＯＣＰコンパレータ４５がＣＳ端子の電圧値と基準電源Ｖ３の値とを比較し、ＣＳ端子の電圧値が基準電源Ｖ３の値以上になった場合に、ＭＯＳＦＥＴ１７は、ターンオフされる。

ＣＳコンパレータ４４でＦＢ端子電圧をレベルシフトした電圧を、ＣＳ端子の電圧と比較する前に、ＣＳ端子の電圧に対し、スロープ補償回路３５によってＭＯＳＦＥＴ１７のオン幅に比例したスロープ補償電圧を加算するスロープ補償がなされている。

一般に、定常状態でＭＯＳＦＥＴ１７が動作していれば、それぞれのスイッチング周期の最初にＭＯＳＦＥＴ１７に流れる電流の大きさが一定となる。ところが、ＭＯＳＦＥＴ１７のデューティ（オン時比率＝オン幅／スイッチング周期）が大きくなりすぎると、電流の大きさが一定ではなくなって、スイッチング周期毎にＭＯＳＦＥＴ１７に流れる電流の状態が変動する。この現象が生じると、ＭＯＳＦＥＴ１７に流れる電流は、スイッチング周波数の信号に低周波の信号が重畳した状態となる。

こうした低周波数での発振は、サブハーモニック発振として知られているものであるが、このサブハーモニック発振にはそれが生じる条件がある。サブハーモニック発振は、ＣＳ端子の電圧に単調増加する信号を重畳するスロープ補償によりこの条件が成立しないようにして防止できる。

ここで、スイッチング電源装置１００では、制御ＩＣ８の発振器３４がＭＯＳＦＥＴ１７をスイッチング動作させるための発振信号Ｄｍａｘを生成しており、代表的には、６５ｋＨｚ、２５ｋＨｚおよびこれらの間の周波数が用いられている。すなわち、負荷２５が重負荷のとき、スイッチング周波数は、６５ｋＨｚ固定で動作し、負荷２５が軽負荷になるに従って周波数を６５ｋＨｚから２５ｋＨｚまで可変する。周波数が２５ｋＨｚまで低下すると、周波数を２５ｋＨｚに固定し、トランスＴの音鳴りの原因となる可聴周波数まで低下しないようにしている。このように、軽負荷になるに従って、動作周波数を低減させることで、スイッチング電源装置１００の効率を上げることができる。

ここで、スイッチング周波数がたとえば６５ｋＨｚで固定されている場合、６５ｋＨｚを基本波とする高次の高調波が同時に発生し、この高次の高調波が放射ＥＭＩおよび伝導ＥＭＩとしてスイッチング電源装置１００の外に放出される。このようなＥＭＩノイズは、他の電子機器の動作に悪影響を与えるために一定量以上出さないように要求リミットの基準が定められている。以下、ケーブルや基板配線を経由して伝わる伝導ＥＭＩノイズについて議論する。

スイッチング電源装置１００のようなパワーエレクトロニクスの分野では、伝導ＥＭＩノイズを低減する方法としてジッタ（周波数拡散）が用いられている（たとえば、特許文献１、特許文献２、非特許文献１参照）。

図２４はジッタの有無によるノイズエネルギの違いを示す図、図２５は変調周波数の説明図である。なお、図２４において、横軸はスイッチング周波数、縦軸がノイズエネルギを示し、右側の図はジッタなしの動作周波数ｆｃを中心として周波数を±Δｆ／２の範囲に拡散したセンタ拡散の場合を示している。

図２４の左側に示すジッタなしの場合、動作周波数ｆｃの位置にてノイズエネルギが集中して高いピークとなる。これに対し、動作周波数ｆｃを中心として±Δｆ／２の範囲に周波数を拡散するとノイズエネルギが分散し、ノイズエネルギの平均値およびピーク値が低減する。これにより、ジッタなしでピークが要求リミットを超えていたとしても、ジッタありでは、ピークを要求リミット以下にすることができる。ここで、周波数拡散は、動作周波数ｆｃを変調周波数ｆｍで変調することによって行われるが、その変調周波数ｆｍの波形（変調周波数ｆｍで変調されている動作周波数ｆｃもしくは動作周波数ｆｃに対応する信号の、時間変化を示す波形。以下同様。）は複数ビットのデジタル信号によって形成され、当該複数ビットとしてカウンタの出力をそのまま適用する場合、変調周波数ｆｍの波形は階段状に変化する。

図２６はスイッチング周波数を拡散させたときのノイズレベルの減衰効果を示す図である。この図２６において、横軸は拡散幅を、縦軸は減衰量をそれぞれ示しており、基本波の動作周波数ｆｃが６５ｋＨｚで、測定周波数幅である分解能帯域幅ＲＢＷが９ｋＨｚのときのノイズの減衰量を示している。

この図２６によれば、減衰量Ｓは、拡散幅を広げれば広げるほど大きくなり、ノイズレベルの減衰効果が大きくなる傾向を有していることを示している。
ところで、現行の伝導ＥＭＩの規格では、ＥＭＩノイズの測定周波数範囲は、１５０ｋＨｚから３０ＭＨｚまでと決められているので、減衰効果は、１５０ｋＨｚ以上の高調波について考慮すればよい。図２６からは、３ｄＢ以上の減衰量を得るには、拡散幅（Δｆ）として２０ｋＨｚ以上を確保することが必要になる。ここで、基本となるスイッチング動作の動作周波数ｆｃが６５ｋＨｚおよび２５ｋＨｚに対して拡散幅が一定の比率（たとえば、ここでは、±７％とする）で決まっている場合について説明する。つまり、スイッチング電源装置１００は、重負荷のとき、６５ｋＨｚ±４．５５ｋＨｚで動作し、軽負荷のときは、２５ｋＨｚ±１．７５ｋＨｚで動作する。

６５ｋＨｚ±４．５５ｋＨｚの１５０ｋＨｚ以上の高調波は、次数ｎ＝３が該当し、この第３次高調波の周波数は、３×（６５ｋＨｚ±４．５５ｋＨｚ）＝１９５ｋＨｚ±１３．６５ｋＨｚで、拡散幅は、２７．３ｋＨｚとなる。なお、高調波は、次数が高くなればなるほどエネルギが小さくなるので、第３次高調波がＥＭＩリミットを下回っていれば、第４次以上の高調波の減衰量については、ＤＣＭ（電流不連続モード）時のリンギングなどの現象を除けば、考慮する必要はない。

２５ｋＨｚ±１．７５ｋＨｚの１５０ｋＨｚ以上の高調波は、次数ｎ＝６が該当し、この第６次高調波の周波数は、６×（２５ｋＨｚ±１．７５ｋＨｚ）＝１５０ｋＨｚ±１０．５ｋＨｚで、拡散幅は、２１ｋＨｚとなる。

このことから、スイッチング動作の動作周波数ｆｃが６５ｋＨｚおよび２５ｋＨｚに対して拡散幅を±７％にすることで、ＥＭＩノイズの測定周波数範囲では、２０ｋＨｚ以上の拡散幅を確保でき、３ｄＢ以上の減衰量を得ることができる。

図２７は周波数拡散を行うジッタ制御回路を有する発振器の構成例を示す回路図、図２８はジッタ制御回路７０の構成例を示す回路図である。
発振器３４は、図２７に示したように、フィードバック電圧ＦＢを検出するバッファアンプ６１と、このバッファアンプ６１の出力に応じてトランジスタ（ｎチャネル型のＭＯＳＦＥＴ）Ｎ１に流れる電流を制御する増幅器６２とを備える。トランジスタＮ１は、トランジスタ（ｐチャネル型のＭＯＳＦＥＴ）Ｐ１，Ｐ２からなるカレントミラー回路に接続されて、トランジスタＮ１に流れる電流がこのカレントミラー回路の第１の入力電流となる。また、トランジスタＰ１のドレイン端子と接地との間に電流源が接続されているので電流源の電流がこのカレントミラー回路の第２の入力電流となる。このカレントミラー回路の出力電流は、カレントミラー回路の出力端であるトランジスタＰ２のドレイン端子に接続されるトランジスタＮ２に与えられ、トランジスタＮ５に流れる電流の制御に用いられる。さらには、カレントミラー回路の出力電流は、トランジスタＮ３およびトランジスタＰ３を介してトランジスタＰ４に流れる電流の制御に用いられる。

なお、トランジスタＰ４，Ｎ５は、相補的にオン・オフ制御されるトランジスタＰ５，Ｎ４を介して直列に接続されている。そしてトランジスタＰ５，Ｎ４の直列接続点には、コンデンサＣが接続されている。トランジスタＰ５は、そのオン動作時にトランジスタＰ４に流れる電流にてコンデンサＣを充電する役割を担う。またトランジスタＮ４は、そのオン動作時にトランジスタＮ５に流れる電流にてコンデンサＣを放電する役割を担う。なお、トランジスタＮ２，Ｎ３，Ｎ５は第２のカレントミラー回路を構成し、トランジスタＰ３，Ｐ４は第３のカレントミラー回路を構成している。

ヒステリシスコンパレータ６３は、コンデンサＣの充放電電圧と所定の基準電圧Ｖｒｅｆとを比較し、インバータ６４はヒステリシスコンパレータ６３の出力を反転してＭＯＳＦＥＴ１７をオン・オフ駆動するための発振信号Ｄｍａｘを生成する。なお、コンデンサＣの充放電電圧と比較される基準電圧Ｖｒｅｆは、ヒステリシスコンパレータ６３がヒステリシス特性を有するコンパレータなので、実際には、ハイ側の基準電圧ＶｒｅｆＨとロー側の基準電圧ＶｒｅｆＬの２つの基準電圧からなっている。また、同時に、ヒステリシスコンパレータ６３の出力は、トランジスタＰ５，Ｎ４を相補的にオン・オフ駆動する制御信号、およびジッタ制御回路７０の動作を規定するクロック信号として用いられる。

ジッタ制御回路７０は、図２８に示したように、トランジスタＰ１との間で並列的にカレントミラー回路を形成する複数（４個）のトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４を備えている。これらのトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４には、トランジスタＰ１５，Ｐ１６，Ｐ１７，Ｐ１８がそれぞれ直列に接続されている。トランジスタＰ１５，Ｐ１６，Ｐ１７，Ｐ１８は、分周器兼カウンタ７１の出力Ｑ０，Ｑ１，Ｑ２，Ｑ３を受けてオン・オフ制御され、トランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４に流れる電流を選択的に取り出してトランジスタＮ２のドレイン電流に加える役割を担う。

なお、各トランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４にそれぞれ流れる電流は、たとえば、Ｉ１，Ｉ２（＝２・Ｉ１），Ｉ３（＝２・Ｉ２＝４・Ｉ１），Ｉ４（＝２・Ｉ３＝４・Ｉ２＝８・Ｉ１）として設定される。これらの電流比は、トランジスタＰ１との間でそれぞれカレントミラー回路を形成するトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４のゲート幅／ゲート長を変えることにより設定される。

ちなみに分周器兼カウンタ７１は、ヒステリシスコンパレータ６３の出力を分周して計数動作する。そして分周器兼カウンタ７１は、その計数値をカウントし、その出力Ｑ０，Ｑ１，Ｑ２，Ｑ３を、たとえば［００００］−［１１１１］の範囲で順に変化させる。これにより、トランジスタＰ１５，Ｐ１６，Ｐ１７，Ｐ１８が選択的にオン・オフ制御される。そしてトランジスタＰ１５，Ｐ１６，Ｐ１７，Ｐ１８の選択的なオン動作により、トランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４に流れる電流が選択的に出力される。

この結果、ジッタ制御回路７０の出力電流ｂが階段状に、ここでは、分周器兼カウンタ７１の出力が４ビットなので、１６段階に変化し、この出力電流ｂがトランジスタＮ２に加えられる。そしてコンデンサＣを充電する電流に階段状の変化が与えられ、コンデンサＣを基準電圧Ｖｒｅｆまで充電する時間に周期的な変化が与えられる。この結果、ヒステリシスコンパレータ６３を介して出力されるパルス信号の周波数に、一定幅の周期的な揺らぎが与えられる。このような発振周波数の制御が、ＭＯＳＦＥＴ１７を駆動するスイッチング周波数のジッタ制御である。そしてこのジッタ制御により、ＭＯＳＦＥＴ１７のスイッチングに伴って発生するＥＭＩノイズが周波数拡散され、これによってＥＭＩノイズが低減される。

国際公開第２００６／０１９１９６号 特開２００３−１５０６６０号公報

山田智紀、今里雅治、吉永孝司、「スペクトラム拡散クロックによる不要電磁放射抑制効果の推定」、電子情報通信学会技術研究報告：信学技報、一般社団法人電子情報通信学会、２００１年１２月２１日、第１０１巻、第５３０号、ｐ．３７−４２

ところで、現状の伝導ＥＭＩ規格（測定周波数範囲は１５０ｋＨｚ超）に対し、ＥＭＩノイズの測定周波数範囲を１５０ｋＨｚ以下の低域に拡大して、より低い測定周波数範囲においても伝導ＥＭＩノイズを発生しないように規定することが検討されている。測定周波数範囲が拡がると、スイッチング動作の動作周波数、すなわち、ノイズエネルギの最も大きな基本波の周波数が測定周波数範囲に入ってしまい、スイッチング周波数の基本波（例：６５ｋＨｚ）からノイズ対策をすることが必要になる。これをＥＭＩフィルタで抑えようとすると、低域であるためにインダクタおよびコンデンサの定数が大きくなり、これに伴い、部品サイズも大きくなり、スイッチング電源装置のサイズが大きくなり、ひいてはコストが高くなるおそれがあるという問題点がある。

本発明はこのような点に鑑みてなされたものであり、パワーエレクトロニクスの分野の伝導ＥＭＩ規格の改定により拡大される低周波領域においてもノイズ対策が可能なスイッチング電源装置の制御回路およびスイッチング電源装置を提供することを目的とする。

本発明では、上記の課題を解決するために、入力電圧源に接続されたスイッチング素子をスイッチングすることにより所定の直流電圧を生成して負荷に出力するように制御するときに、負荷が重負荷から軽負荷に移行するに従ってスイッチングの動作周波数を低減するように制御するスイッチング電源装置の制御回路が提供される。このスイッチング電源装置の制御回路は、負荷の大きさに応じた所定の電流をコンデンサに充電またはコンデンサを放電するように切り換えることにより負荷の大きさに応じた動作周波数を決定する発振手段と、この発振手段に設けられてカウンタのビット数に応じた変調周波数で動作周波数を変調することにより周波数拡散を行うジッタ制御手段と、を備えている。異なる複数のビット数に対しそれぞれ求めた動作周波数に対する伝導電磁妨害の低減効果を示す複数のカーブが交差する場合、ジッタ制御手段は、カーブが交差する動作周波数のポイントでカウンタのビット数を切り換えることを特徴とする。

また、本発明では、入力電圧源に接続されたスイッチング素子をスイッチングすることにより所定の直流電圧を生成して負荷に出力するように制御するときに、負荷が重負荷から軽負荷に移行するに従ってスイッチングの動作周波数を低減するように制御する制御回路を備えたスイッチング電源装置が提供される。このスイッチング電源装置によれば、制御回路は、負荷の大きさに応じた所定の電流をコンデンサに充電またはコンデンサを放電するように切り換えることにより負荷の大きさに応じた動作周波数を決定する発振手段と、発振手段に設けられてカウンタのビット数に応じた変調周波数で動作周波数を変調することにより周波数拡散を行うジッタ制御手段と、を備えている。ここで、異なる複数のビット数に対しそれぞれ求めた動作周波数に対する伝導電磁妨害の低減効果を示す複数のカーブが交差する場合、ジッタ制御手段は、カーブが交差する動作周波数のポイントでカウンタのビット数を切り換えることを特徴とする。

上記の構成によれば、周波数拡散機能を最適化したことで、動作周波数の全周波数にわたって低減効果を最大にできることから、追加のフィルタを不要または軽減することができ、装置のサイズおよびコストアップを最小化できるという利点がある。

電磁妨害低減効果の計算値および測定値を示す図である。 計算値および測定値の電磁妨害低減効果差分を示す図である。 ベッセル関数を用いた低減効果を示す図である。 ベッセル関数を用いた低減効果計算例を示す図である。 ２５ｋＨｚ−６５ｋＨｚの動作周波数に対する変調周波数の変化を示す図である。 変調周波数の波形例を示す図である。 低減効果の動作周波数依存（補正なし）を示す図である。 低減効果の動作周波数依存（補正あり）を示す図である。 変調周波数の動作周波数依存を示す図である。 第１の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器の概略構成を示す図である。 図１０の発振器内のジッタ制御回路の概略構成を示す図である。 図１１のジッタ制御回路内のカウンタの概略構成を示す図である。 トライステートバッファの例を示す図であって、（Ａ）はトライステートバッファの一構成例を示し、（Ｂ）はトライステートバッファの別の構成例を示している。 第２の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器内のジッタ制御回路の概略構成を示す図である。 図１４のジッタ制御回路内のカウンタの概略構成を示す図である。 動作周波数を１００ｋＨｚまで拡大したときの低減効果の動作周波数依存（補正なし）を示す図である。 低減効果の動作周波数依存（補正あり）を示す図である。 変調周波数の動作周波数依存を示す図である。 第３の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器内のジッタ制御回路の概略構成を示す図である。 図１９のジッタ制御回路内のカウンタの概略構成を示す図である。 第４の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器内のジッタ制御回路の概略構成を示す図である。 フライバック式のスイッチング電源装置の代表的な構成例を示す回路図である。 制御ＩＣの回路構成の例を示すブロック図である。 ジッタの有無によるノイズエネルギの違いを示す図である。 変調周波数の説明図である。 スイッチング周波数を拡散させたときのノイズレベルの減衰効果を示す図である。 周波数拡散を行うジッタ制御回路を有する発振器の構成例を示す回路図である。 ジッタ制御回路の構成例を示す回路図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明において、スイッチング電源装置の全体的な構成は、上述の図２２と同じであり、制御ＩＣの全体的な回路構成は、上述の図２３と同じであるので、それらの説明では、図２２および図２３を参照し、対応する構成要素は同じ参照符号を用いる。また、以下の説明では、端子名とその端子における電圧、信号等は、同じ符号を用いることがある。

本発明は、伝導ＥＭＩ規格が測定周波数範囲を１５０ｋＨｚ−３０ＭＨｚから９ｋＨｚ−３０ＭＨｚへと低域側に拡大することが検討されていることに対してなされたものであり、１５０ｋＨｚ以下の伝導ＥＭＩの低減に最大効果を得ようとするものである。まず、本発明の考え方について説明する。

図１は電磁妨害低減効果の計算値および測定値を示す図、図２は計算値および測定値の電磁妨害低減効果差分を示す図である。図１において、横軸は、変調周波数ｆｍを示し、縦軸は、電磁妨害の低減効果を示している。図２においては、横軸は、変調周波数ｆｍを示し、縦軸は、電磁妨害低減の効果差を示している。

この図１および図２は、スペクトラム拡散クロックによる放射ＥＭＩの低減に関する非特許文献１に開示されているもので、分解能帯域幅ＲＢＷが１００ｋＨｚにおける電磁妨害の低減効果および効果差を示している。

図１によれば、変調周波数ｆｍが分解能帯域幅ＲＢＷより大きいとしたとき（ｆｍ＞ＲＢＷ）の低減効果は、破線のカーブで示したように、変調周波数ｆｍが低いほど大きくなっている。この破線のカーブの値は、周波数変調の理論式（ベッセル関数）を用いた計算で求めることができる。低減効果の計算値が測定器の分解能帯域幅ＲＢＷによる影響を考慮していないのに対し、ｆｍ＜分解能帯域幅ＲＢＷ＝１００ｋＨｚの領域ではｆｍが小さくなるにつれて分解能帯域幅ＲＢＷによる影響が次第に大きくなるため、測定値は実線のカーブで示したようになる。このときの低減効果は、変調周波数ｆｍが低いほど小さくなっている。

この図１における計算値と測定値との差分は、図２にグラフで示される。このグラフは、分解能帯域幅ＲＢＷ＝１００ｋＨｚで測定した場合の計算値に対する補正量を表している。

非特許文献１に開示された以上のような電磁妨害の低減効果に関しては、特許文献１および特許文献２においても同様な記載がある。これらの先行技術では、周波数変調の理論式（ベッセル関数）を用いた計算値を実験値との差分（補正）として活用し、新規設計時に低減効果を見積もる際には、その差分（補正）を用いることで、効果度合いを定量化している。なお、この電磁妨害の低減効果は、３０ＭＨｚ超の放射ＥＭＩの低減についてのものであるが、１５０ｋＨｚ以下の伝導ＥＭＩの低減効果に関しても同じように考えることができる。

次に、１５０ｋＨｚ以下の伝導ＥＭＩの低減について説明する。この１５０ｋＨｚ以下での測定器の分解能帯域幅ＲＢＷは、２００Ｈｚにすることが決められており、この場合、変調周波数ｆｍも２００Ｈｚが最適となる。これは、電磁妨害の低減効果が最大となるのは、変調周波数ｆｍが測定器の分解能帯域幅ＲＢＷと概ね等しい周波数となるときに現れることによる（特許文献１参照）。

図３はベッセル関数を用いた低減効果を示す図である。この図３では、動作周波数ｆｃ＝６５ｋＨｚ、拡散率δ＝±８％、変調周波数ｆｍ＝２００Ｈｚ、ベッセル関数の変数ｘ＝（Δｆ／２）／ｆｍ＝０．０８×６５ｋ／２００＝２６の条件での変調前後のスペクトルを示している。

この図３には、ベッセル関数で数値計算される変調時のスペクトラム（破線で示した計算値１）と非変調時のスペクトラム（計算値２）とが記載されている。変調時のスペクトラムは、周波数変調することで周波数帯域が拡がっていることを示している。一方、非変調時のスペクトラムは、スペクトラム拡散クロック技術を適用する前のスペクトラムに対応する。また、この非変調時のスペクトラムの振幅を基準値の０ｄＢとしてある。

ここで、変調時のスペクトラムから求めた最大値と非変調時のスペクトラムの振幅との差を低減効果と定義する。図３の例では、１２．９ｄＢの低減効果が得られている。
図４はベッセル関数を用いた低減効果計算例を示す図である。この計算例では、ベッセル関数を用いた計算結果および特許文献１および図３に示す低減効果の定義から求めた低減効果に加え、変調周波数ｆｍが分解能帯域幅ＲＢＷ以下となる領域での低減効果は計算値を実験値との差分で補正する手法を参考にしている。具体的には、ｆｍ＞ＲＢＷ（＝２００Ｈｚ）では、ベッセル関数で数値計算された結果および上記低減効果の定義をそのまま適用（ＲＢＷを考慮した補正はしない）している。また、ｆｍ≦ＲＢＷの補正ありの領域では、補正なしの計算値をｆｍ＝２００Ｈｚのときの最大効果である１２．９ｄＢの水平ラインに対して線対称に折り返すことで、補正ありの計算値にしている。この操作は、図１のｆｍ≦ＲＢＷの領域における計算値（破線）と実測値（実線）のグラフが、ｆｍ＝ＲＢＷのときの低減効果を示す水平線に対しほぼ線対象となっている現象を反映させたものである。

図５は２５ｋＨｚ−６５ｋＨｚの動作周波数に対する変調周波数の変化を示す図、図６は変調周波数の波形例を示す図、図７は低減効果の動作周波数依存（補正なし）を示す図、図８は低減効果の動作周波数依存（補正あり）を示す図、図９は変調周波数の動作周波数依存を示す図である。

スイッチング電源装置においては、スイッチングを行う動作周波数ｆｃが２５ｋＨｚ−６５ｋＨｚの範囲で動作するため、変調周波数ｆｍの波形は、その動作範囲にて動作周波数ｆｃに応じた周期の三角波となる。この三角波は、詳しくは、発振信号Ｄｍａｘ（の反転信号）をカウントする複数ビットのカウンタによって生成されるので、そのカウンタのビット数に応じた段数で階段状に形成される（図６参照）。

たとえば、カウンタが７ビットの場合、７ビットで表される段数は、２⁷＝１２８であるので、変調周期は発振信号Ｄｍａｘ１２８周期分の長さとなり、変調周波数ｆｍは、
ｆｍ＝ｆｃ／１２８
となる。

ここで、動作周波数ｆｃが６５ｋＨｚでは、ｆｍ＝６５ｋＨｚ／１２８＝５０８Ｈｚとなり、動作周波数ｆｃが２５ｋＨｚでは、ｆｍ＝２５ｋＨｚ／１２８＝１９５Ｈｚとなる。したがって、動作周波数ｆｃが２５ｋＨｚ−６５ｋＨｚの範囲では、図５に示したように、変調周波数ｆｍは、５０８Ｈｚ−１９５Ｈｚの範囲で変化する。

一方、カウンタが８ビットの場合、８ビットで表される段数は、２⁸＝２５６になる。この場合、動作周波数ｆｃが６５ｋＨｚでは、ｆｍ＝６５ｋＨｚ／２５６＝２５４Ｈｚとなり、動作周波数ｆｃが２５ｋＨｚでは、ｆｍ＝２５ｋＨｚ／２５６＝９７Ｈｚとなる。したがって、動作周波数ｆｃが２５ｋＨｚ−６５ｋＨｚの範囲では、変調周波数ｆｍは、２５４Ｈｚ−９７Ｈｚの範囲で変化する。

このようにして得られた変調周波数ｆｍを使って、周波数変調の理論式（ベッセル関数を用いた計算式）により求めた動作周波数ｆｃに対する低減効果を図７に示す。図７に示したように、７ビットの場合、約１０ｄＢ、８ビットの場合、約１２ｄＢと、動作周波数ｆｃに対し一定の低減効果があることが分かる。ただし、この図７のグラフは、分解能帯域幅ＲＢＷによる影響を考慮していない補正なしの場合（図４の計算値（補正なし）のグラフを用いて導いた場合）であるので、分解能帯域幅ＲＢＷを考慮した補正ありの場合（図４の計算値（補正あり）のグラフを用いて導いた場合）の低減効果は、図８に示した形になる。すなわち、７ビットの場合、動作周波数ｆｃが２５ｋＨｚで９ｄＢの低減効果があり、動作周波数ｆｃが３０ｋＨｚ−６５ｋＨｚの範囲では１０ｄＢで一定の低減効果を示している。一方、８ビットの場合、動作周波数ｆｃが２５ｋＨｚ−５０ｋＨｚの範囲で６ｄＢ−１２ｄＢの低減効果があり、動作周波数ｆｃが５０ｋＨｚ−６５ｋＨｚの範囲では、低減効果が１２ｄＢで一定である。

この図８からは、７ビットのカーブと８ビットのカーブとが交わる動作周波数（ｆｃ＝４０ｋＨｚ）を境にして低周波数側では、変調周波数ｆｍを７ビットで動作させ、高周波数側では、８ビットで動作させると、全周波数で低減効果を最大にできることを示している。図８では、ｆｃ＝４０ｋＨｚのポイントでビット切り換えを行うことにより、丸印で示したように、それぞれの動作周波数ｆｃにおいて、常に最大の低減効果が得られるようになり、低減効果の最適化を図ることができる。

この最適化を表す図８の丸印を図５のグラフに適用したのが図９である。すなわち、スイッチング電源装置が重負荷で動作していて動作周波数ｆｃが６５ｋＨｚのとき、変調周波数ｆｍは、８ビットで生成される。負荷が軽くなって、動作周波数ｆｃが４０ｋＨｚのポイントまで低下すると、変調周波数ｆｍを生成するビットは、８ビットから７ビットに切り換えられ、この切り換えポイントよりも軽負荷では、変調周波数ｆｍを７ビットで生成することになる。

以上のことから、変調周波数ｆｍを複数ビットのカウンタで生成する場合、所定の負荷（動作周波数ｆｃ）のポイントで、ビットの切り換えを行うことにより、伝導ＥＭＩノイズの低減効果を全動作周波数にわたって最適化できると説明できる。具体的には、変調周波数ｆｍを生成するカウンタを、動作周波数ｆｃが４０ｋＨｚのポイントで７ビットおよび８ビットのビット切り換えを行えばよいことが分かる。以下に、動作周波数ｆｃが４０ｋＨｚのポイントでビット切り換えを実現する回路例について説明する。
〔第１の実施の形態〕
図１０は第１の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器の概略構成を示す図、図１１は図１０の発振器内のジッタ制御回路７０ａの概略構成を示す図、図１２は図１１のジッタ制御回路７０ａ内のカウンタ７２の概略構成を示す図である。図１３はトライステートバッファの例を示す図であって、（Ａ）はトライステートバッファの一構成例を示し、（Ｂ）はトライステートバッファの別の構成例を示している。

発振器３４は、内部電源回路３３（図２３参照）から出力された電圧を受ける端子Ｖｄｄ（２．５Ｖ）およびＶｄｄ（５Ｖ）、負荷の重さを電圧に変換した誤差信号に相当するフィードバック電圧を受けるフィードバック端子ＦＢ、およびタイミング抵抗接続端子ＲＴを有している。タイミング抵抗接続端子ＲＴは、この制御ＩＣ８の外付け部品となっているタイミング抵抗Ｒ＿ＲＴが接続されている。

フィードバック端子ＦＢは、増幅器ＦＢ＿Ａに接続されている。この増幅器ＦＢ＿Ａの出力電圧は、（ＦＢ＋（ＦＢ−１．０６Ｖ）×Ｒ１２／Ｒ１１）となり、抵抗Ｒ１１，Ｒ１２によって増幅率＝Ｒ１２／Ｒ１１が決められ、たとえば増幅率が１０の増幅器を構成している。なお、フィードバック端子ＦＢの電圧ＦＢが１．０６Ｖより小さくなると増幅器ＦＢ＿Ａの出力はＦＢより小さくなるが、増幅器ＦＢ＿Ａの低電位側電源電圧が接地電位であるので、増幅器ＦＢ＿Ａの最小出力はゼロとなる。

多入力増幅器ＲＴ＿Ａは、２つの反転入力端子のうち入力電圧が低い方の端子を選択して非反転入力端子と仮想短絡させる増幅器である。たとえば非軽負荷時は、フィードバック電圧ＦＢが高く、増幅器ＦＢ＿Ａの出力がＶｄｄ（２．５Ｖ）の２．５Ｖ以上であるとき、多入力増幅器ＲＴ＿Ａの非反転入力端子の電圧は、２．５Ｖとなる。

一方、フィードバック電圧ＦＢが低くなる軽負荷時には、フィードバック電圧ＦＢの変化量の１０倍の変化が増幅器ＦＢ＿Ａの出力に生じるため、Ｖｄｄ（２．５Ｖ）以下になる。したがって、多入力増幅器ＲＴ＿Ａの非反転入力端子の電圧は、増幅器ＦＢ＿Ａの出力と等しくなり、Ｖｄｄ（２．５Ｖ）以下になる。

多入力増幅器ＲＴ＿Ａの出力は、トランジスタＰ２１，Ｐ２２のゲートに接続される。トランジスタＰ２２，Ｐ２１、トランジスタＮ２１，Ｎ２２、トランジスタＰ２３，Ｐ２４、トランジスタＮ２３，Ｎ２４，Ｎ２６、およびトランジスタＰ２５，Ｐ２６は、それぞれカレントミラー回路を構成している。トランジスタＰ２２，Ｐ２１からなるカレントミラー回路の出力電流は、トランジスタＮ２１，Ｎ２２からなるカレントミラー回路の入力電流となっている。トランジスタＮ２１，Ｎ２２からなるカレントミラー回路の出力電流は、トランジスタＰ２３，Ｐ２４からなるカレントミラー回路の入力電流となっている。トランジスタＰ２３，Ｐ２４からなるカレントミラー回路の出力電流は、トランジスタＮ２３，Ｎ２４，Ｎ２６からなるカレントミラー回路の入力電流となっている。そして、トランジスタＮ２３，Ｎ２４，Ｎ２６からなるカレントミラー回路の出力電流（トランジスタＮ２４のドレイン電流）は、トランジスタＰ２５，Ｐ２６からなるカレントミラー回路の入力電流となっている。

また、トランジスタＰ２５，Ｎ２４の後段に接続されるトランジスタＰ２６，Ｎ２６は、電流源を構成し、トランジスタＰ２７，Ｎ２５は、コンデンサＣに対する充放電の切り換えを行うスイッチを構成している。このスイッチを構成するトランジスタＰ２７，Ｎ２５のゲートは、三角波発振波形の上下限値を設定する抵抗Ｒ１，Ｒ２，Ｒ３と、コンパレータＣＰ１，ＣＰ２と、ＲＳフリップフロップＲＳＦＦとからなる回路に接続されている。なお、この場合、前述のハイ側の基準電圧ＶｒｅｆＨは、ＶｒｅｆＨ＝５×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）となり、ロー側の基準電圧ＶｒｅｆＬは、ＶｒｅｆＬ＝５×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）となる。また、コンパレータＣＰ１，ＣＰ２の出力を受けるＲＳフリップフロップＲＳＦＦは、発振信号Ｄｍａｘを出力する。なお、トランジスタＰ２１には、これと並列に定電流源Ｉ０が接続されており、フィードバック電圧ＦＢが小さくなって増幅器ＦＢ＿Ａの出力がゼロになると、コンデンサＣの充放電がなくなって発振が停止してしまうのを防止している。

また、多入力増幅器ＲＴ＿Ａの出力は、トランジスタＰ２２のゲートへの入力なので、タイミング抵抗Ｒ＿ＲＴに流れる電流を制御する。このとき、タイミング抵抗接続端子ＲＴに現れる端子電圧をＶｒｔとする。この多入力増幅器ＲＴ＿Ａはオペアンプにより構成されているので、オペアンプの入力端子間の仮想短絡によりタイミング抵抗接続端子ＲＴの電圧Ｖｒｔの値は、Ｖｄｄ（２．５Ｖ）か増幅器ＦＢ＿Ａの出力電圧のうち、低い方と同じ電圧になる。したがって、トランジスタＰ２２を流れる電流は、（電圧Ｖｒｔ／タイミング抵抗Ｒ＿ＲＴの抵抗値）となる。そして、トランジスタＰ２２，Ｐ２１がカレントミラー回路を構成しているので、トランジスタＰ２１に流れる電流は、トランジスタＰ２２に流れる電流に等しい、または比例したものになる。

後述のジッタ制御回路７０ａがない場合の発振器３４の基本動作は以下のとおりである。すなわち、トランジスタＰ２１を流れる電流と定電流源Ｉ０を加算した電流が複数のカレントミラー回路で折り返されて、トランジスタＰ２５，Ｐ２６，Ｎ２４，Ｎ２６には、この加算した電流と同じ電流または比例した電流が流れる。ここで、トランジスタＰ２７，Ｎ２５は、ＲＳフリップフロップＲＳＦＦの電圧により切り換えられ、コンデンサＣに対する充放電の切り換えを行う。

以上の動作により、フィードバック端子ＦＢの端子電圧が高い重負荷のとき、多入力増幅器ＲＴ＿Ａは、入力として固定値のＶｄｄ（２．５Ｖ）を選択し、タイミング抵抗接続端子ＲＴの電圧ＶｒｔをＶｒｔ＝２．５Ｖとなるよう制御するため、発振周波数は一定に保たれることになる。一方、フィードバック端子ＦＢの端子電圧が低下して２．５Ｖ以下に下がると、多入力増幅器ＲＴ＿Ａは入力として増幅器ＦＢ＿Ａの出力を選択し、タイミング抵抗接続端子ＲＴの電圧Ｖｒｔが負荷レベルに応じてリニアに変化する。これにより、フィードバック端子ＦＢの端子電圧が２．５Ｖ以下に下がると、コンデンサＣを充放電する電流が減ることになり、この結果、発振周波数が下がる。このように、軽負荷時に、タイミング抵抗接続端子ＲＴの電圧Ｖｒｔを上記の様に変化させることで、負荷に応じて発振周波数を下げることが実現されている。

発振器３４は、さらに、上記基本動作によるコンデンサＣの充放電による三角波発振波形に対して揺らぎを与えるジッタ制御回路７０ａを有している。このジッタ制御回路７０ａは、図１１に示したように、８ビットカウンタ７２と、並列接続されたトランジスタＰ３１−Ｐ３８と、８ビットカウンタ７２の出力Ｑ０−Ｑ７に接続されたトランジスタＰ４１−Ｐ４８と、コンパレータＣＰ１１とを備えている。

トランジスタＰ４１−Ｐ４８のドレイン端子は共通接続されて、図１０のトランジスタＮ２３に出力電流ｂを供給する。トランジスタＮ２３には、トランジスタＰ２４からの電流にこの出力電流ｂが加算された電流が流れる。その結果、トランジスタＰ２６，Ｎ２６には、トランジスタＰ２４の電流と出力電流ｂとが加算された電流に等しいまたは比例する電流が流れる。これにより、発振周波数には、出力電流ｂによる揺らぎが与えられ、周波数拡散がなされる。なお、途中のカレントミラーを構成するトランジスタのサイズを変えて、トランジスタＮ２６の電流＞トランジスタＰ２６の電流とすることが多い。

８ビットカウンタ７２のクロック端子ＣＬＫには、発振信号Ｄｍａｘの反転信号が入力されている。これにより、８ビットカウンタ７２は、発振信号Ｄｍａｘの反転信号のパルスが入力されるたびにカウントアップし、最大値になったら０に戻って再びカウントアップを続けるという動作を行う。

トランジスタＰ３１−Ｐ３８は、ゲートがトランジスタＰ２３のゲートに接続され、トランジスタＰ２３との間でカレントミラー回路を構成している。トランジスタＰ３１−Ｐ３８のサイズは同一ではなく、トランジスタＰ３１の電流＜トランジスタＰ３２の電流＜・・＜トランジスタＰ３７の電流＜トランジスタＰ３８の電流、となるようにしている。トランジスタＰ３１−Ｐ３８は、トランジスタＰ４１−Ｐ４８とそれぞれ直列に接続されている。

コンパレータＣＰ１１は、その非反転入力にフィードバック電圧ＦＢまたはフィードバック電圧ＦＢを増幅する増幅器ＦＢ＿Ａの出力が接続され（図１０は、増幅器ＦＢ＿Ａの出力を適用した例を示す。）、反転入力に基準電圧Ｖｒｅｆ１が入力されている。基準電圧Ｖｒｅｆ１は、図８にて７ビットのカーブと８ビットのカーブとが交わるときの動作周波数（ｆｃ＝４０ｋＨｚ）の増幅器ＦＢ＿Ａの出力電圧に対応する。このため、増幅器ＦＢ＿Ａの出力電圧をＶｆｂとしたとき、Ｖｒｅｆ１≦Ｖｆｂの場合、８ビットカウンタ７２は、８ビットのカウンタ動作を行い、Ｖｒｅｆ１＞Ｖｆｂの場合、８ビットカウンタ７２は、７ビットのカウンタ動作を行うように切り換えられる。

８ビットカウンタ７２は、図１２に示したように、８つのＤフリップフロップＤ５１，Ｄ５２，・・・，Ｄ５８を直列に接続して構成されている。すなわち、ＤフリップフロップＤ５１は、そのクロック入力が８ビットカウンタ７２のクロック端子ＣＬＫに接続され、出力Ｑが８ビットカウンタ７２の最下位ビットの出力Ｑ０に接続され、反転出力ＸＱがデータ入力Ｄに接続されている。ＤフリップフロップＤ５１は、また、イネーブル端子ＥＮを有し、このイネーブル端子ＥＮには、インバータ７３の出力が接続され、インバータ７３の入力には、コンパレータＣＰ１１の出力が接続されている。ＤフリップフロップＤ５２は、そのクロック入力がトライステートバッファ７４を介して８ビットカウンタ７２のクロック端子ＣＬＫに接続され、トライステートバッファ７５を介してＤフリップフロップＤ５１の反転出力ＸＱに接続されている。トライステートバッファ７４のイネーブル端子は、コンパレータＣＰ１１の出力に接続され、トライステートバッファ７５のイネーブル端子は、インバータ７３の出力に接続されている。ＤフリップフロップＤ５２の出力Ｑは、８ビットカウンタ７２の出力Ｑ１に接続され、反転出力ＸＱは、自身のデータ入力Ｄと、次段のＤフリップフロップのクロック端子とに接続される。このＤフリップフロップＤ５２は、同様の接続方法にて、最上位ビットのＤフリップフロップＤ５８まで直列に接続され、全体として８ビットのカウンタを構成している。ここで、トライステートバッファ７４およびトライステートバッファ７５は、互いに排他的にイネーブルされて、ＤフリップフロップＤ５１へのクロック入力（クロック信号ＣＬＫ）もしくはＤフリップフロップＤ５１の反転出力ＸＱのいずれかを、ＤフリップフロップＤ５２へのクロック入力として選択する選択回路を構成している。

トライステートバッファ７４，７５は、図１３の（Ａ）に示したように、２段のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータとスイッチとを備えている。すなわち、トライステートバッファ７４，７５では、トランジスタＰ５１，Ｎ５１を有する１段目のＣＭＯＳインバータと、トランジスタＰ５２，Ｎ５２を有する２段目のＣＭＯＳインバータとを直列に接続してバッファを構成している。そして、バッファの出力側には、トランジスタＰ５３が直列に接続されてスイッチを構成している。

このトライステートバッファ７４，７５は、イネーブル端子ＥＮにＬレベルの信号が入力されると、トランジスタＰ５３がオンして出力端子ＯＵＴには、入力端子ＩＮに入力されたレベルと同じレベルの信号が出力される。イネーブル端子ＥＮにＨレベルの信号が入力されると、トランジスタＰ５３がオフして出力端子ＯＵＴがハイインピーダンス状態になり、入力端子ＩＮから出力端子ＯＵＴへの信号伝達はない。

なお、トライステートバッファ７４，７５の出力に配置されたスイッチは、図１３の（Ｂ）に示したように、トランジスタＰ５３に代えてトランスファゲート７６およびインバータ７６ａにしてもよい。この場合、トランスファゲート７６は、そのイネーブル端子ＥＮにＬレベルの信号が入力されると、入出力が導通し、イネーブル端子ＥＮにＨレベルの信号が入力されると、出力がハイインピーダンス状態になる。

図１２に示した８ビットカウンタ７２によれば、増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１以上、すなわち、動作周波数ｆｃが４０ｋＨｚ以上のとき、コンパレータＣＰ１１の出力は、Ｈレベル、インバータ７３の出力は、Ｌレベルとなる。これにより、トライステートバッファ７４は動作が無効になり、トライステートバッファ７５は動作が有効になって、最下位ビットのＤフリップフロップＤ５１の出力が次段のＤフリップフロップＤ５２に伝わるようになる。つまり、８ビットカウンタ７２は、本来の８ビットカウンタとして動作する。

次に、負荷が軽くなって増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１より低く、すなわち、動作周波数ｆｃが４０ｋＨｚより低くなると、コンパレータＣＰ１１の出力は、Ｌレベル、インバータ７３の出力は、Ｈレベルとなる。これによりトライステートバッファ７４は動作が有効になり、トライステートバッファ７５は動作が無効になって、最下位ビットのＤフリップフロップＤ５１は、動作無効状態となる。つまり、８ビットカウンタ７２に入力されたクロック信号ＣＬＫは、トライステートバッファ７４を介して、直接、ＤフリップフロップＤ５２のクロック端子に入力され、８ビットカウンタ７２は、７ビットカウンタとして動作する。
〔第２の実施の形態〕
図１４は第２の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器内のジッタ制御回路７０ｂの概略構成を示す図、図１５は図１４のジッタ制御回路７０ｂ内のカウンタ７７の概略構成を示す図である。この図１４および図１５において、図１１および図１２に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

上述の第１の実施の形態のジッタ制御回路７０ａは、最下位ビットのＤフリップフロップＤ５１を動作無効状態にすることによって、８ビットカウンタ７２を７ビットカウンタとして動作する構成にしている。これに対し、この第２の実施の形態のジッタ制御回路７０ｂは、最上位ビットの出力Ｑ７に接続されたトランジスタＰ４８の機能を無効にすることによって８ビットから７ビットに切り換える構成にしている。

このためには、この第２の実施の形態における８ビットカウンタ７７は、図１５に示したように、８つのＤフリップフロップＤ５１，Ｄ５２，・・・，Ｄ５８を直列に接続しただけの通常の８ビットカウンタで構成されている。

ジッタ制御回路７０ｂは、最上位ビットの出力Ｑ７に接続されたトランジスタＰ４８に直列にトランジスタＰ５４を接続し、このトランジスタＰ５４のゲートをコンパレータＣＰ１１の出力に接続している。このコンパレータＣＰ１１は、この実施の形態では、反転入力に出力電圧Ｖｆｂを受け、非反転入力に基準電圧Ｖｒｅｆ１を受けるように構成されている。

このジッタ制御回路７０ｂによれば、増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１以上、すなわち、動作周波数ｆｃが４０ｋＨｚ以上のとき、コンパレータＣＰ１１の出力は、Ｌレベルとなる。これにより、トランジスタＰ５４がオンとなって、ジッタ制御回路７０ｂは、８ビットで動作する。

次に、負荷が軽くなって増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１より低く、すなわち、動作周波数ｆｃが４０ｋＨｚより低くなると、コンパレータＣＰ１１の出力は、Ｈレベルとなる。これにより、トランジスタＰ５４がオフとなって、最上位ビットが強制的に無効にされ、ジッタ制御回路７０ｂは、８ビットから７ビットに切り換えられ、７ビットで動作することになる。すなわち、カウンタ７７自体は８ビットで動作しているが、最上位ビット出力Ｑ７は出力電流ｂから切り離され、出力電流ｂはカウンタ７７の出力Ｑ０−Ｑ７の下位７ビットによりその値が制御されるものになり、変調周期はクロック信号ＣＬＫ１２８周期分の長さとなる。

なお、上記の第１および第２の実施の形態では、８ビットと７ビットの切り換えを、８ビットのうちの最下位ビットまたは最上位ビットを無効にすることによって行っている。しかしながら、無効にするビットは、最下位ビットまたは最上位ビットに限定されるものではなく、最下位ビットと最上位ビットとの間の任意の１ビットを無効にすることによっても、８ビットから７ビットへの切り換えが可能である。

以上の実施の形態は、動作周波数が２５ｋＨｚ−６５ｋＨｚの範囲で変化するスイッチング電源装置の場合について説明したが、以下では、動作周波数が２５ｋＨｚ−１００ｋＨｚの範囲で変化するスイッチング電源装置の場合について説明する。

図１６は動作周波数を１００ｋＨｚまで拡大したときの低減効果の動作周波数依存（補正なし）を示す図、図１７は低減効果の動作周波数依存（補正あり）を示す図、図１８は変調周波数の動作周波数依存を示す図である。

動作周波数ｆｃを２５ｋＨｚ−１００ｋＨｚとした場合、ベッセル関数を用いた計算式で低減効果を求めると、図１６に示したように、７ビットでは約１０ｄＢ、８ビットでは約１２ｄＢ、９ビットでは約１４ｄＢと、動作周波数ｆｃに対し一定の低減効果がある、と計算される。ただし、この図１６のグラフは、分解能帯域幅ＲＢＷによる影響を考慮していない補正なしの場合であるので、分解能帯域幅ＲＢＷを考慮した補正ありの低減効果を求めると、図１７に示した形になる。すなわち、７ビットの場合、動作周波数ｆｃが２５ｋＨｚで９ｄＢの低減効果があり、動作周波数ｆｃが３０ｋＨｚ−１００ｋＨｚの範囲では１０ｄＢで一定の低減効果があることを示している。８ビットの場合、動作周波数ｆｃが２５ｋＨｚ−５０ｋＨｚの範囲で６ｄＢ−１２ｄＢの低減効果があり、動作周波数ｆｃが５０ｋＨｚ−１００ｋＨｚの範囲では、低減効果が１２ｄＢで一定であることを示している。９ビットの場合、動作周波数ｆｃが２５ｋＨｚ−６５ｋＨｚの範囲で３ｄＢ−１２ｄＢの低減効果があり、６５ｋＨｚ−７０ｋＨｚの範囲では１２ｄＢ、７５ｋＨｚ−８０ｋＨｚの範囲では１３ｄＢ、８５ｋＨｚ−１００ｋＨｚの範囲では、低減効果が１４ｄＢで一定であることを示している。

この図１７からは、動作周波数ｆｃ＝４０ｋＨｚで７ビットのカーブと８ビットのカーブとが交わり、ｆｃ＝６５ｋＨｚ−７０ｋＨｚの範囲で８ビットのカーブと９ビットのカーブとが交わることが分かる。つまり、ｆｃ＝４０ｋＨｚのポイントで７ビットおよび８ビットの切り換えを行い、ｆｃ＝７０ｋＨｚのポイントで８ビットおよび９ビットの切り換えを行うことにより、２５ｋＨｚ−１００ｋＨｚの全周波数にわたって低減効果の最適化を図ることができることになる。

したがって、動作周波数ｆｃに対する変調周波数ｆｍは、図１８に示したように、ｆｃ＝２５ｋＨｚ−４０ｋＨｚでは７ビットのカーブに、ｆｃ＝４０ｋＨｚ−７０ｋＨｚでは８ビットのカーブに、ｆｃ＝７０ｋＨｚ−１００ｋＨｚでは９ビットのカーブに沿って変化する。

このように、動作周波数ｆｃが２５ｋＨｚ−１００ｋＨｚの範囲で変化するスイッチング電源装置では、動作周波数ｆｃが４０ｋＨｚおよび７０ｋＨｚの２つのポイントで低減効果の最大値が入れ替わることが分かる。ジッタ制御回路のビット切り換えを動作周波数ｆｃが４０ｋＨｚおよび７０ｋＨｚの２つのポイントで行えばよいことが判明したので、以下に、４０ｋＨｚおよび７０ｋＨｚの２つのポイントでビット切り換えを実現する回路例について説明する。
〔第３の実施の形態〕
図１９は第３の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器内のジッタ制御回路７０ｃの概略構成を示す図、図２０は図１９のジッタ制御回路内のカウンタ７８の概略構成を示す図である。この図１９および図２０において、図１１および図１２に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

第３の実施の形態に係るスイッチング電源装置のジッタ制御回路７０ｃは、図１９に示したように、９ビットカウンタ７８と、並列接続されたトランジスタＰ３１−Ｐ３９と、９ビットカウンタ７８の出力Ｑ０−Ｑ８に接続されたトランジスタＰ４１−Ｐ４９と、コンパレータＣＰ１１，ＣＰ１２とを備えている。

コンパレータＣＰ１１は、その非反転入力に増幅器ＦＢ＿Ａの出力電圧Ｖｆｂを受け、反転入力に基準電圧Ｖｒｅｆ１が入力されている。基準電圧Ｖｒｅｆ１は、図１７にて８ビットのカーブと９ビットのカーブとが交わるときの動作周波数（ｆｃ＝７０ｋＨｚ）のＦＢ電圧に対応する値を有している。コンパレータＣＰ１２は、その非反転入力に増幅器ＦＢ＿Ａの出力電圧Ｖｆｂを受け、反転入力に基準電圧Ｖｒｅｆ２（＜Ｖｒｅｆ１）が入力されている。基準電圧Ｖｒｅｆ２は、図１７にて７ビットのカーブと８ビットのカーブとが交わるときの動作周波数（ｆｃ＝４０ｋＨｚ）のＦＢ電圧に対応する値を有している。このため、９ビットカウンタ７８は、増幅器ＦＢ＿Ａの出力電圧ＶｆｂがＶｒｅｆ１以上の場合、９ビット、Ｖｒｅｆ２≦Ｖｆｂ＜Ｖｒｅｆ１の場合、８ビット、そして、Ｖｒｅｆ２より低い場合、７ビットのカウンタ動作を行うように切り換えられる。

９ビットカウンタ７８は、図２０に示したように、９つのＤフリップフロップＤ５１，Ｄ５２，・・・，Ｄ５９を直列に接続して構成されている。この９ビットカウンタ７８では、下位の２ビットを有効または無効にするように構成している。最下位ビットのＤフリップフロップＤ５１は、図１２に示したものと同様に、コンパレータＣＰ１１と、インバータ７３と、トライステートバッファ７４，７５とによって有効・無効の切り換えが行われる。次段のＤフリップフロップＤ５２についても、同様の構成を有し、コンパレータＣＰ１２と、インバータ７９と、トライステートバッファ８０，８１とによって有効・無効の切り換えが行われる。なお、トライステートバッファ７４，７５と同様に、トライステートバッファ８０，８１も選択回路を構成している。

この９ビットカウンタ７８によれば、増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１以上、すなわち、動作周波数ｆｃが７０ｋＨｚ以上のとき、コンパレータＣＰ１１，ＣＰ１２の出力は、Ｈレベル、インバータ７３，７９の出力は、Ｌレベルとなる。これにより、トライステートバッファ７４，８０は、動作が無効になって、ＤフリップフロップＤ５１，Ｄ５２をバイパスするクロック信号ＣＬＫの経路が遮断される。一方、トライステートバッファ７５，８１は、動作が有効となり、下位２ビットのＤフリップフロップＤ５１，Ｄ５２の動作が有効状態となって、９ビットカウンタ７８は、本来の９ビットカウンタとして動作する。

次に、負荷が軽くなって増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１より低く、すなわち、動作周波数ｆｃが７０ｋＨｚより低くなると、コンパレータＣＰ１１の出力は、Ｌレベル、インバータ７３の出力は、Ｈレベルとなる。これにより、トライステートバッファ７４は、動作が有効になり、クロック信号ＣＬＫは、ＤフリップフロップＤ５１をバイパスしてＤフリップフロップＤ５２に直接入力されるようになる。また、トライステートバッファ７５は、動作が無効になり、ＤフリップフロップＤ５１の反転出力ＸＱは回路から切り離されることになって、最下位ビットのＤフリップフロップＤ５１は、動作無効状態となる。一方、コンパレータＣＰ１２は、出力が変化しないので、ＤフリップフロップＤ５２は、動作有効状態を維持している。これにより、９ビットカウンタ７８は、８ビットカウンタとして動作する。

負荷がさらに軽くなって増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ２より低く、すなわち、動作周波数ｆｃが４０ｋＨｚより低くなると、コンパレータＣＰ１２の出力は、Ｌレベル、インバータ７９の出力は、Ｈレベルとなる。トライステートバッファ７４，８０は、動作が有効になり、クロック信号ＣＬＫは、ＤフリップフロップＤ５１，Ｄ５２をバイパスすることになる。また、トライステートバッファ７５，８１は、動作が無効になり、ＤフリップフロップＤ５１，Ｄ５２の反転出力ＸＱは、それぞれ全体回路から切り離されることになる。すなわち、ＤフリップフロップＤ５１に続きＤフリップフロップＤ５２も動作無効状態となる。これにより、９ビットカウンタ７８は、下位の２ビットが無効となるので、７ビットカウンタとして動作することになる。

なお、この第３の実施の形態では、９ビットカウンタ７８を８ビットカウンタとして動作させるのに、最下位ビットのＤフリップフロップＤ５１を無効にしている。しかし、最下位ビットのＤフリップフロップＤ５１を有効のままにして次段のＤフリップフロップＤ５２−Ｄ５８のいずれかのＤフリップフロップを無効にすることでも９ビットカウンタ７８を８ビットカウンタとして機能させることができる。この場合、上述の選択回路を当該Ｄフリップフロップに適用すればよい。
〔第４の実施の形態〕
図２１は第４の実施の形態に係るスイッチング電源装置の制御ＩＣに設けられる発振器内のジッタ制御回路７０ｄの概略構成を示す図である。この図２１において、図１４に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

上述の第３の実施の形態のジッタ制御回路７０ｃは、下位の２ビットのＤフリップフロップＤ５１，Ｄ５２を選択的に動作無効状態にすることによって、９ビットカウンタ７８を８ビットまたは７ビットのカウンタとして動作する構成にしている。これに対し、この第４の実施の形態のジッタ制御回路７０ｄでは、上位２ビットの出力Ｑ７，Ｑ８に接続されたトランジスタＰ４８，Ｐ４９の機能を選択的に無効にすることによって９ビットを、８ビットまたは７ビットへ切り換える構成にしている。

このためには、この第４の実施の形態における９ビットカウンタ８２は、通常の９ビットカウンタの構成を有している。すなわち、９ビットカウンタ８２は、図１５に示した８ビットカウンタ７７の段数を１段増やして９段構成にしている。

ジッタ制御回路７０ｄでは、上位２ビットの出力Ｑ７，Ｑ８に接続されたトランジスタＰ４８，Ｐ４９に直列にトランジスタＰ５４，Ｐ５５がそれぞれ接続されている。そして、これらのトランジスタＰ５５，Ｐ５４のゲートは、コンパレータＣＰ１１，ＣＰ１２の出力にそれぞれ接続されている。

このジッタ制御回路７０ｄによれば、増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１（Ｖｒｅｆ２＜Ｖｒｅｆ１）以上、すなわち、動作周波数ｆｃが７０ｋＨｚ以上のとき、コンパレータＣＰ１１，ＣＰ１２の出力は、Ｌレベルとなる。これにより、トランジスタＰ５４，Ｐ５５がオンとなるので、ジッタ制御回路７０ｄは、９ビットで動作する。

次に、負荷が軽くなって増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ１より低く、すなわち、動作周波数ｆｃが７０ｋＨｚより低くなると、コンパレータＣＰ１１の出力は、Ｈレベルとなる。これにより、トランジスタＰ５５がオフとなって、トランジスタＰ４９の機能が無効にされ、ジッタ制御回路７０ｄは、９ビットから８ビットに切り換えられ、８ビットで動作することになる。

負荷がさらに軽くなって増幅器ＦＢ＿Ａの出力電圧Ｖｆｂが基準電圧Ｖｒｅｆ２より低く、すなわち、動作周波数ｆｃが４０ｋＨｚより低くなると、コンパレータＣＰ１２の出力もＨレベルとなり、トランジスタＰ５４もオフとなる。これにより、上位２ビットのトランジスタＰ４８，Ｐ４９の機能が無効にされ、ジッタ制御回路７０ｄは、７ビットに切り換えられ、７ビットで動作することになる。

また、第３および第４の実施の形態において、９ビットと８ビットとの切り換えを動作周波数が７０ｋＨｚのときに行っていたが、動作周波数が６５ｋＨｚでも低減効果は同じであるため、６５ｋＨｚのときに行ってもよい。

さらに、上記の実施の形態において、商用の交流電源を入力とするフライバック式のスイッチング電源装置を例に説明を行ってきた。しかし、本発明はこの方式のスイッチング電源装置に限定されるものではなく、入力がバッテリーなどの直流電源であってもよいし、トランスではなく単独のインダクタンスを用いるスイッチング電源にも適用できることは言うまでもないことである。

また、上述の各実施の形態の構成を随時組み合わせたものも、本発明の範疇であることは言うまでもないことである。

１ 交流電源
２ コモンモードチョークコイル
３ Ｘコンデンサ
４ ダイオードブリッジ
５ コンデンサ
６ ダイオード
７ 電流制限抵抗
８ 制御ＩＣ
９ サーミスタ
１０ コンデンサ
１１ 抵抗
１２ センス抵抗
１３ コンデンサ
１４ ダイオード
１５ 補助巻き線
１６ 一次巻き線
１７ ＭＯＳＦＥＴ
１８ 二次巻き線
１９ ダイオード
２０ コンデンサ
２１ フォトカプラ
２２ シャントレギュレータ
２３，２４ 抵抗
２５ 負荷
３１ 起動回路
３２ 低電圧誤動作防止回路
３３ 内部電源回路
３４ 発振器
３５ スロープ補償回路
３６ ＦＢコンパレータ
３７ ワンショット回路
３８ ＲＳフリップフロップ
３９ オアゲート
４０ アンドゲート
４１ オアゲート
４２ ドライブ回路
４３ レベルシフト回路
４４ ＣＳコンパレータ
４５ ＯＣＰコンパレータ
４６ オアゲート
４７ 電流源
４８ ＬＡＴコンパレータ
４９ ラッチ回路
５０ 遅延時間制御回路
５１ オアゲート
６１ バッファアンプ
６２ 増幅器
６３ ヒステリシスコンパレータ
６４ インバータ
７０，７０ａ，７０ｂ，７０ｃ，７０ｄ ジッタ制御回路
７１ 分周器兼カウンタ
７２ ８ビットカウンタ
７３ インバータ
７４，７５ トライステートバッファ
７６ トランスファゲート
７６ａ インバータ
７７ ８ビットカウンタ
７８ ９ビットカウンタ
７９ インバータ
８０，８１ トライステートバッファ
８２ ９ビットカウンタ
１００ スイッチング電源装置
Ｃ コンデンサ
ＣＰ１，ＣＰ２，ＣＰ１１，ＣＰ１２ コンパレータ
Ｄ５１，Ｄ５２，・・・，Ｄ５９ Ｄフリップフロップ
ＦＢ＿Ａ 増幅器
Ｉ０ 定電流源
Ｎ１−Ｎ５，Ｎ２１−Ｎ２６，Ｎ５１，Ｎ５２，Ｐ１−Ｐ５，Ｐ１１−Ｐ１８，Ｐ２１−Ｐ２７，Ｐ３１−Ｐ３９，Ｐ４１−Ｐ４９，Ｐ５１−Ｐ５５ トランジスタ
Ｒ＿ＲＴ，Ｒ０−Ｒ３，Ｒ１１，Ｒ１２ 抵抗
ＲＳＦＦ ＲＳフリップフロップ
ＲＴ＿Ａ 多入力増幅器
Ｔ トランス
Ｖ１−Ｖ４ 基準電源
Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２ 基準電圧

Claims (18)

1. 入力電圧源に接続されたスイッチング素子をスイッチングすることにより所定の直流電圧を生成して負荷に出力するように制御するときに、前記負荷が重負荷から軽負荷に移行するに従ってスイッチングの動作周波数を低減するように制御するスイッチング電源装置の制御回路において、
   前記負荷の大きさに応じた所定の電流をコンデンサに充電または前記コンデンサを放電するように切り換えることにより前記負荷の大きさに応じた前記動作周波数を決定する発振手段と、
   前記発振手段に設けられてカウンタのビット数に応じた変調周波数で前記動作周波数を変調することにより周波数拡散を行うジッタ制御手段と、
   を備え、
   異なる複数の前記ビット数に対しそれぞれ求めた前記動作周波数に対する伝導電磁妨害の低減効果を示す複数のカーブが交差する場合、前記ジッタ制御手段は、前記カーブが交差する前記動作周波数のポイントで前記カウンタの前記ビット数を切り換えることを特徴とするスイッチング電源装置の制御回路。
2. 前記ビット数の切り換えは、前記負荷に応じて前記動作周波数を決めるフィードバック信号が前記カーブの交差するポイントの前記動作周波数に相当する値のときに実施されることを特徴とする請求項１記載のスイッチング電源装置の制御回路。
3. 前記負荷に応じて変化する前記動作周波数が２５ｋＨｚ−６５ｋＨｚであるとき、前記カーブの交差するポイントの前記動作周波数が４０ｋＨｚであり、前記カウンタの前記ビット数は、前記動作周波数が前記カーブの交差するポイント以上のとき、８ビットとし、前記カーブの交差するポイントより低いとき、７ビットとすることを特徴とする請求項２記載のスイッチング電源装置の制御回路。
4. 前記カウンタのビット数がｎビットであるとき、前記ジッタ制御手段におけるｎビットから（ｎ−１）ビットへの切り換えは、前記カウンタの出力の１つを無効にすることによって行うことを特徴とする請求項３記載のスイッチング電源装置の制御回路。
5. 前記カウンタの出力を無効にするビットは、最下位ビットであることを特徴とする請求項４記載のスイッチング電源装置の制御回路。
6. 前記カウンタの出力を無効にするビットは、最上位ビットであることを特徴とする請求項４記載のスイッチング電源装置の制御回路。
7. 前記カウンタの出力を無効にするビットは、最下位ビットおよび最上位ビットを除く任意の１つのビットであることを特徴とする請求項４記載のスイッチング電源装置の制御回路。
8. 前記ジッタ制御手段は、前記フィードバック信号と前記カーブの交差するポイントの前記動作周波数に相当する値を有する基準電圧とを比較するコンパレータと、前記コンパレータの出力に応じて前記カウンタを構成する８つのＤフリップフロップのうち、無効にしようとするＤフリップフロップへのクロック信号と無効にしようとするＤフリップフロップの反転出力信号のいずれかを選択して次段のＤフリップフロップへクロック信号を供給する選択回路とを有していることを特徴とする請求項４記載のスイッチング電源装置の制御回路。
9. 前記ジッタ制御手段は、前記フィードバック信号と前記カーブの交差するポイントの前記動作周波数に相当する値を有する基準電圧とを比較するコンパレータと、前記カウンタを構成するＤフリップフロップのうち、無効にしようとするビットの出力によってオン・オフ動作される第１のトランジスタに直列に接続されて前記コンパレータの出力に応じてオン・オフ動作される第２のトランジスタとを有していることを特徴とする請求項４記載のスイッチング電源装置の制御回路。
10. 前記負荷に応じて変化する前記動作周波数が２５ｋＨｚ−１００ｋＨｚであるとき、前記カーブの交差するポイントの前記動作周波数が４０ｋＨｚおよび７０ｋＨｚであり、前記カウンタの前記ビット数は、前記動作周波数が７０ｋＨｚ以上のとき、９ビットとし、前記動作周波数が４０ｋＨｚ以上で７０ｋＨｚ未満のとき、８ビットとし、前記動作周波数が４０ｋＨｚ未満のとき、７ビットとすることを特徴とする請求項２記載のスイッチング電源装置の制御回路。
11. 前記カウンタのビット数がｎビットであるとき、前記ジッタ制御手段におけるｎビットから（ｎ−１）ビット、さらには（ｎ−２）ビットへの切り換えは、前記カウンタの出力の１つまたは２つを無効にすることによって行うことを特徴とする請求項１０記載のスイッチング電源装置の制御回路。
12. 前記カウンタの出力を無効にするビットは、下位２ビットであることを特徴とする請求項１１記載のスイッチング電源装置の制御回路。
13. 前記カウンタの出力を無効にするビットは、上位２ビットであることを特徴とする請求項１１記載のスイッチング電源装置の制御回路。
14. 前記カウンタの出力を無効にするビットは、最下位ビットおよび最上位ビットを除く任意の２ビットであることを特徴とする請求項１１記載のスイッチング電源装置の制御回路。
15. 前記ジッタ制御手段は、前記フィードバック信号と前記カーブの交差する２つのポイントの前記動作周波数に相当する値を有する第１および第２の基準電圧とをそれぞれ比較する第１および第２のコンパレータと、前記第１のコンパレータの出力に応じて前記カウンタを構成する９つのＤフリップフロップのうち、無効にしようとする２つのＤフリップフロップへのクロック信号と無効にしようとするＤフリップフロップの反転出力信号のいずれかを選択してそれぞれバイパスしてそれぞれ次段のＤフリップフロップへクロック信号を供給したり前記クロック信号を遮断したりする第１および第２のトライステートバッファおよび無効にしようとするＤフリップフロップの反転出力信号をそれぞれ次段のＤフリップフロップへ供給する第１および第２の選択回路とを有していることを特徴とする請求項１１記載のスイッチング電源装置の制御回路。
16. 前記ジッタ制御手段は、前記フィードバック信号と前記カーブの交差する２つのポイントの前記動作周波数に相当する値を有する第１および第２の基準電圧とをそれぞれ比較する第１および第２のコンパレータと、前記カウンタを構成する９つのＤフリップフロップのうち、それぞれ無効にしようとするビットの出力によってオン・オフ動作される第１および第２のトランジスタにそれぞれ直列に接続されて前記第１および第２のコンパレータの出力に応じてオン・オフ動作される第３および第４のトランジスタとを有していることを特徴とする請求項１１記載のスイッチング電源装置の制御回路。
17. 前記カウンタの出力に応じて前記動作周波数を三角波状に変調させることを特徴とする請求項１ないし１６のいずれか１項に記載のスイッチング電源装置の制御回路。
18. 入力電圧源に接続されたスイッチング素子をスイッチングすることにより所定の直流電圧を生成して負荷に出力するように制御するときに、前記負荷が重負荷から軽負荷に移行するに従ってスイッチングの動作周波数を低減するように制御する制御回路を備えたスイッチング電源装置において、
    前記制御回路は、
    前記負荷の大きさに応じた所定の電流をコンデンサに充電または前記コンデンサを放電するように切り換えることにより前記負荷の大きさに応じた前記動作周波数を決定する発振手段と、
    前記発振手段に設けられてカウンタのビット数に応じた変調周波数で前記動作周波数を変調することにより周波数拡散を行うジッタ制御手段と、
    を備え、
    異なる複数の前記ビット数に対しそれぞれ求めた前記動作周波数に対する伝導電磁妨害の低減効果を示す複数のカーブが交差する場合、前記ジッタ制御手段は、前記カーブが交差する前記動作周波数のポイントで前記カウンタの前記ビット数を切り換えることを特徴とするスイッチング電源装置。
    

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