JP6131685B2 - スイッチング電源装置 - Google Patents

Description

本発明は、スイッチング周波数にジッタを与えてノイズの発生を低減したスイッチング電源装置に関する。

図１０は交流電圧を所定の直流電圧に変換するスイッチング電源装置（ＡＣ／ＤＣコンバータ）の代表的な構成例を示している。このスイッチング電源装置は、概略的には入力交流電圧を整流する整流回路２に、トランス３の一次巻線（インダクタ）３ａを介して接続されたスイッチング素子（例えばＭＯＳ-ＦＥＴ）４とからなるスイッチング電源装置本体１を備える。このスイッチング素子４は、オン時に前記整流回路２との間で前記一次巻線（インダクタ）３ａを介する電流路を形成する役割を担う。また前記トランス３の二次巻線３ｂには、ダイオード５を介して出力コンデンサ６が接続されている。前記ダイオード５は、前記スイッチング素子４のオフ時に前記トランス３の二次巻線３ｂに生起される電圧を整流して前記出力コンデンサ６を充電し、該出力コンデンサ６を介して所定の出力直流電圧Ｖoutを生成する役割を担う。

尚、図中１０は、前記スイッチング素子４をオン・オフ駆動して前記トランス３の一次巻線３ａに流れる電流を制御する制御回路（制御ＩＣ）である。また８は、抵抗Ｒａ,Ｒｂを介して検出される前記出力直流電圧Ｖoutと出力設定電圧との差を検出する出力電圧検出回路である。この出力電圧検出回路８にて検出された前記電圧差は、フォトカプラ９を介してフィードバック電圧ＦＢとして前記制御回路１０に与えられる。そして前記制御回路１０は、基本的には前記フィードバック電圧ＦＢに応じて前記スイッチング素子４に対するスイッチング周波数を制御し、これによって前記出力直流電圧Ｖoutを一定化する。

図１１は前記制御回路１０の一例を示す要部概略構成図である。この制御回路１０は、概略的には前記フィードバック電圧ＦＢに応じた周波数で発振する発振回路（ＯＳＣ）１１と、この発振回路１１の出力に応じて前記スイッチング素子４をオン・オフ駆動する出力バッファ１２を備える。また前記制御回路１０は、端子ＶＨに印加される前記入力交流電圧を検出して内部電源生成回路（図示せず）を起動すると共に、前記出力バッファ１２を起動するスタートアップ回路１３を備える。前記内部電源生成回路および前記出力バッファ１２は、前記スタートアップ回路１３により起動された後には、前記トランス３の補助巻線３ｃに生起される電圧を端子ＶＣＣから入力して動作する。

更に前記制御回路１０は、前記スイッチング素子４に流れる電流を、端子ＣＳを介して入力して過電流を検出する過電流検出回路１４を備えると共に、端子ＬＡＴを介して当該制御回路１０の過熱を検出する過熱検出回路１５を備える。これらの過電流検出回路１４および過熱検出回路１５は、前記出力バッファ１２の動作を禁止することで前記スイッチング素子４の駆動を停止させる。これによってスイッチング電源装置本体１が、過電流および過熱の異常から保護される。これらの保護機能については本発明には直接関係しないので、その詳細な説明については省略する。

さて前記制御回路１０における前記発振回路１１は、前記フィードバック電圧ＦＢを検出するバッファアンプ（ＡＭＰ１）１１ａと、このバッファアンプ１１ａの出力に応じてトランジスタ（ｎチャネル型のＭＯＳ-ＦＥＴ）ｑ１に流れる電流を制御する増幅器（ＡＭＰ２）１１ｂとを備える。前記トランジスタｑ１は、トランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）ｑ２,ｑ３からなるカレントミラー回路を負荷として備えている。このカレントミラー回路の出力電流は、該カレントミラー回路の負荷としてのトランジスタ（ｎチャネル型のＭＯＳ-ＦＥＴ）ｑ４に与えられ、トランジスタ（ｎチャネル型のＭＯＳ-ＦＥＴ）ｑ１０に流れる電流の制御に用いられる。更には前記カレントミラー回路の出力電流は、トランジスタ（ｎチャネル型のＭＯＳ-ＦＥＴ）ｑ５およびトランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）ｑ６を介してトランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）ｑ７に流れる電流の制御に用いられる。

尚、前記トランジスタｑ７,ｑ１０は、相補点にオン・オフ制御されるトランジスタ（ｐチャネル型およびｎチャネル型のＭＯＳ-ＦＥＴ）ｑ８,ｑ９を介して直列に接続されている。そして前記トランジスタｑ８,ｑ９の直列接続点にはコンデンサＣが接続されている。前記トランジスタｑ８は、そのオン動作時に前記トランジスタｑ７に流れる電流にて前記コンデンサＣを充電する役割を担う。また前記トランジスタｑ９は、そのオン動作時に前記トランジスタｑ１０に流れる電流にて前記コンデンサＣを放電する役割を担う。

そしてヒステリシスコンパレータ１１ｃは、前記コンデンサＣの充放電電圧と所定の基準電圧Ｖrefと比較して前記スイッチング素子４をオン・オフ駆動する為の基準となるパルス信号を生成する。このヒステリシスコンパレータ１１ｃの出力（パルス信号）が前記出力バッファ１２に与えられ、該出力バッファ１２により前記スイッチング素子４がオン・オフ駆動される。また同時に前記ヒステリシスコンパレータ１１ｃの出力は、前記トランジスタｑ８,ｑ９を相補的にオン・オフ駆動する制御信号、および前記ジッタ制御回路２０の動作を規定するクロック信号として用いられる。

ここで前記ジッタ制御回路２０は、例えば図１２に示すように前記トランジスタｑ７との間で並列的にカレントミラー回路を形成する複数（４個）のトランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）ｑ１１,ｑ１２,ｑ１３,ｑ１４と、これらのトランジスタｑ１１,ｑ１２,ｑ１３,ｑ１４にそれぞれ直列に接続されたトランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）ｑ２１,ｑ２２,ｑ２３,ｑ２４とを備える。前記各トランジスタｑ２１,ｑ２２,ｑ２３,ｑ２４は、アップダウンカウンタ２１の出力Ｑ０,Ｑ１,Ｑ２,Ｑ３を受けてオン・オフ制御され、前記トランジスタｑ１１,ｑ１２,ｑ１３,ｑ１４に流れる電流を選択的に取り出して前記トランジスタｑ５に加える役割を担う。

尚、前記各トランジスタｑ１１,ｑ１２,ｑ１３,ｑ１４にそれぞれ流れる電流は、例えばＩ１,Ｉ２（＝２・Ｉ１）,Ｉ３（＝２・Ｉ２＝４・Ｉ１）,Ｉ４（＝２・Ｉ３＝４・Ｉ２＝８・Ｉ１）として設定される。これらの電流比は、前記トランジスタｑ７との間でそれぞれカレントミラー回路を形成する前記各トランジスタｑ１１,ｑ１２,ｑ１３,ｑ１４の面積比を変えることにより設定される。

ちなみに前記アップダウンカウンタ２１は、前記ヒステリシスコンパレータ１１ｃの出力（パルス信号）を分周する分周器２２の出力を受けて計数動作する。そして前記アップダウンカウンタ２１は、その計数値をカウントアップ（インクリメント；＋１）した後、カウントダウン（デクリメント；−１）する動作を交互に繰り返す。この結果、例えば４ビットの前記アップダウンカウンタ２１は、その出力Ｑ０,Ｑ１,Ｑ２,Ｑ３を、例えば［００００］〜［１１１１］の範囲で順に可逆的に変化させる。このアップダウンカウンタ２１の出力Ｑ０,Ｑ１,Ｑ２,Ｑ３により前記各トランジスタｑ２１,ｑ２２,ｑ２３,ｑ２４が選択的にオン・オフ制御される。そして前記各トランジスタｑ２１,ｑ２２,ｑ２３,ｑ２４の選択的なオン動作により、前記トランジスタｑ１１,ｑ１２,ｑ１３,ｑ１４に流れる電流が選択的に出力される。

この結果、前記ジッタ制御回路２０の出力電流ｂが階段状（三角波状）に変化し、この出力電流ｂが前記トランジスタｑ４に加えられる。そして前記コンデンサＣを充電する電流に階段状（三角波状）の変化が与えられ、該コンデンサＣを前記基準電圧Ｖrefまで充電する時間に周期的な変化が与えられる。この結果、前記ヒステリシスコンパレータ１１ｃを介して出力されるパルス信号の周波数に、一定幅の周期的な揺らぎが与えられる。このような発振周波数の制御が、前記スイッチング素子４を駆動するスイッチング周波数のジッタ制御である。そしてこのジッタ制御により、前記スイッチング素子４のスイッチングに伴って発生する高調波ノイズが周波数拡散され、これによって前記高調波ノイズが低減される（例えば特許文献１を参照）。

米国特許第６２４９８７６号明細書

ところで前記制御回路１０は、基本的には負荷の大きさに応じてスイッチング周波数を変化させる機能を備える。具体的には或る値以上の負荷の時には、出力電力が大きくなるように最大発振周波数で前記スイッチング素子４を駆動し、負荷が上記或る値以下となり小さくなるに従ってスイッチング周波数を低下させてスイッチング効率を向上させる。ちなみに負荷の大きさは、前記フィードバック電圧ＦＢから検出される。

一方、前述したジッタ制御によりスイッチング周波数が高くなると、これに伴って出力電力が大きくなり、出力電圧が上昇する。逆にスイッチング周波数が低くなると出力電力が小さくなり、出力電圧が低下する。但し、実際的には前述したフィードバック電圧ＦＢに基づくスイッチング周波数のフィードバック制御により、出力電圧は一定に保たれる。そして図１３に示すように負荷が或る値以上のＡ領域および負荷が或る値以下のＣ領域で前記スイッチング電源装置本体１が動作している場合、前述したジッタ制御によってスイッチング周波数が変化しても、スイッチング周期のデューティ比が変化して出力電圧が一定に保たれる。

しかしながら負荷が或る範囲以内にある場合（図１３に示すＢ領域）、前記ジッタ制御に伴うスイッチング周波数の変化に応じてフィードバック電圧ＦＢが変化するので、前記制御回路１０はスイッチング周波数と、スイッチング周期のデューティ比を同時に変化させて出力電圧を一定に保つように動作する。この際、ジッタ制御によるスイッチング周波数の変動分を、フィードバック電圧ＦＢの変化に起因するスイッチング周波数の変動分が打ち消すように作用する。この結果、前記ジッタ制御によるジッタ振幅、即ち、スイッチング周波数の変化幅が小さくなり、高調波ノイズの低減効果が損なわれるという不具合が生じる。

本発明はこのような事情を考慮してなされたもので、その目的は、負荷変動に拘わることなくジッタ制御の下で高調波ノイズの発生を低減することができるスイッチング電源装置を提供することにある。

上述した目的を達成するべく本発明は、図１にその概念を示すように、負荷変動に伴ってフィードバック電圧ＦＢが変化したとき（Ｂ領域）、前記フィードバック電圧ＦＢに応じてジッタ制御によるスイッチング周波数のジッタ振幅を大きくする。そしてこのジッタ振幅の拡大制御によって前記スイッチング周波数のジッタ制御による高周波ノイズの低減効果を補償し、以て負荷変動に拘わることなしに高周波ノイズを低減することを特徴としている。

即ち、本発明に係るスイッチング電源装置は、スイッチング素子を用いて入力交流電圧をスイッチングして所定の出力直流電圧を生成するスイッチング電源装置本体と、
出力設定電圧と前記出力直流電圧との差を示すフィードバック電圧に応じて前記スイッチング素子のスイッチング周波数を制御して前記出力直流電圧を一定化するスイッチング制御手段と、
前記スイッチング周波数にジッタを与えて前記スイッチング素子のスイッチング動作に伴うノイズの発生を低減するジッタ制御手段と、
前記フィードバック電圧に応じて前記ジッタ制御手段によるジッタ振幅を変更してノイズ低減効果を補償するジッタ振幅制御手段と
を備えたことを特徴としている。

好ましくは前記ジッタ振幅制御手段は、前記フィードバック電圧が予め定めた電圧範囲にあるときに前記ジッタ振幅を広くするように構成される。具体的には前記フィードバック電圧に対する前記予め定めた電圧範囲は、前記フィードバック電圧の低下に伴って前記スイッチング周波数が低下し始める第１の閾値電圧以下の範囲として設定される。或いは前記フィードバック電圧に対する前記予め定めた電圧範囲は、前記フィードバック電圧の上昇に伴って前記スイッチング周波数が上昇し始める第２の閾値電圧以上の範囲として設定される。

より好ましくは前記フィードバック電圧に対する前記予め定めた電圧範囲は、前記フィードバック電圧の低下に伴って前記スイッチング周波数が低下し始める第１の閾値電圧と、この第１の閾値電圧よりも低く、前記フィードバック電圧の上昇に伴って前記スイッチング周波数が上昇し始める第２の閾値電圧との間の範囲として設定される。

そして前記ジッタ振幅制御手段は、前記フィードバック電圧が前記予め定めた電圧範囲に含まれるか否かを判定して前記ジッタ振幅を基準振幅と該基準振幅よりも振幅の広い拡張振幅との間で、例えばステップ的に変更するように構成される。ちなみに前記フィードバック電圧が前記予め定めた電圧範囲に含まれるか否かの判定は、所定のヒステリシス特性を有する比較器を用いて行われる。

また或いは前記ジッタ振幅制御手段を、前記フィードバック電圧が予め定めた電圧範囲に含まれたときには該フィードバック電圧に応じて前記ジッタ振幅を基準振幅から該基準振幅よりも振幅の広い拡張振幅まで漸増し、前記フィードバック電圧が予め定めた電圧範囲から外れたときには該フィードバック電圧に応じて前記ジッタ振幅を前記拡張振幅から前記基準振幅まで漸減するように構成しても良い。

尚、前記スイッチング制御手段は、好ましくは前記フィードバック電圧に応じて前記スイッチング素子をオン・オフ駆動するデューティ比を制御して前記スイッチング周波数を変化させるように構成される。

上述した如く構成されたスイッチング電源装置によれば、負荷変動に伴うフィードバック制御によるスイッチング周波数の変動分が、ジッタ制御によるスイッチング周波数の変動分を打ち消すような場合には、該ジッタ制御によるスイッチング周波数の変化幅、つまりジッタ振幅が大きく設定される。この結果、負荷変動が生じた場合でもジッタ振幅の減少を防ぐことができ、ジッタ制御による高調波ノイズの低減効果を効果的に補償することが可能となる。つまり負荷変動に拘わることなく、高調波ノイズの発生を安定に低減することが可能となる。

そして二次的にはノイズレベルを低減することができるので、例えばノイズ除去フィルタの簡素化を図ることができる等、実用上多大なる効果が奏せられる。

本発明のジッタ制御の概念を示す図。 本発明の第１の実施形態に係るスイッチング電源装置におけるジッタ制御回路の概略構成を示す図。 図２に示すジッタ制御回路におけるアップダウンカウンタ回路の具体的な構成例を示す図。 本発明の第２の実施形態に係るスイッチング電源装置におけるジッタ制御回路の概略構成を示す図。 図４に示すジッタ制御回路におけるアップダウンカウンタ回路の具体的な構成例を示す図。 図４に示すジッタ制御回路におけるコンデンサ回路の具体的な構成例を示す図。 本発明の第３の実施形態に係るスイッチング電源装置における発振回路の概略構成を示す図。 図７に示す発振回路におけるジッタ制御回路の具体的な構成例を示す図。 図７に示す発振回路におけるコンデンサの充電電圧の変化を示す図。 従来一般的なスイッチング電源装置の概略構成図。 スイッチング電源装置に用いられる制御回路の一例を示す要部概略構成図。 従来一般的なジッタ制御回路の構成例を示す図。 フィードバック電圧に対するスイッチング周波数の変化とジッタ振幅との関係を示す図。

以下、図面を参照して本発明の実施形態に係るスイッチング電源装置（ＡＣ／ＤＣコンバータ）について説明する。

本発明に係るスイッチング電源装置本体１は、基本的には前述した図１０に示すように構成される。またこのスイッチング電源装置本体１における前記制御回路１０も、基本的には図１１に示すように構成される。従って同一部分には同一符号を付し、重複する説明については省略する。

図２は本発明の第１の実施形態に係るスイッチング電源装置本体１における特徴的な部分である、ジッタ制御回路３０の概略構成を示している。このジッタ制御回路３０は、前述したジッタ制御回路２０における４ビットのアップダウンカウンタ２１に代えて、８ビットのアップダウンカウンタ回路２３を備える。更に前記ジッタ制御回路３０は、前記トランジスタｑ７との間で並列的にカレントミラー回路を形成する複数（５個）のトランジスタｑ１１,ｑ１２〜ｑ１５（ｐチャネル型のＭＯＳ-ＦＥＴ）と、これらのトランジスタｑ１１,ｑ１２,ｑ１３,ｑ１４,ｑ１５にそれぞれ直列に接続されたトランジスタｑ２１,ｑ２２〜ｑ２５（ｐチャネル型のＭＯＳ-ＦＥＴ）とを備える。そして前記アップダウンカウンタ回路２３の出力Ｑ０〜Ｑ４により、トランジスタｑ２１,ｑ２２〜ｑ２５を選択的にオン・オフ制御するように構成される。

また前記ジッタ制御回路３０は、前記フィードバック電圧ＦＢの大きさを検出する第１および第２のヒステリシスコンパレータ２４,２５を備える。前記第１のヒステリシスコンパレータ２４は、前記フィードバック電圧ＦＢと予め設定された第１の基準電圧Ｖref１,Ｖref１'とを比較する。そして前記第１のヒステリシスコンパレータ２４は、前記フィードバック電圧ＦＢが前記第１の基準電圧Ｖref１'を上回ったときに［Ｈ］レベルの信号を出力し、前記第１の基準電圧Ｖref１を下回ったときに［Ｌ］レベルの信号を出力する。

また前記第２のヒステリシスコンパレータ２５は、前記フィードバック電圧ＦＢと予め設定された第２の基準電圧Ｖref２,Ｖref２'とを比較する。そして前記第２のヒステリシスコンパレータ２５は、前記フィードバック電圧ＦＢが前記第２の基準電圧Ｖref２'を上回るときに［Ｈ］レベルの信号を出力し、前記第２の基準電圧Ｖref２を下回ったときに［Ｌ］レベルの信号を出力する。

そして前記第１および第２のヒステリシスコンパレータ２４,２５の出力は、排他的論理和回路（ＥＸ-ＮＯＲ）２６を介して前記アップダウンカウンタ回路２３に対する制御信号として出力される。従って前記排他的論理和回路２６は、前記フィードバック電圧ＦＢが前記第２の基準電圧Ｖref２'を上回り、且つ前記第１の基準電圧Ｖref１を下回るときにだけ、つまり前述した領域Ｂで示される負荷変動が生じている場合にだけ、その出力を［Ｌ］レベルとする。そして前記フィードバック電圧ＦＢが前記第２の基準電圧Ｖref２を下回るとき（領域Ｃ）、または前記第１の基準電圧Ｖref１'を上回るとき（領域Ａ）の場合には、その出力を［Ｈ］レベルに保つ。

同時に前記排他的論理和回路２６の出力は、前記トランジスタｑ２５に直列に接続されたトランジスタｑ３１（ｐチャネル型のＭＯＳ-ＦＥＴ）をオン・オフ制御する信号として与えられる。従って前記アップダウンカウンタ回路２３の出力Ｑ４によりオン・オフ制御される前記トランジスタｑ２５は、前記トランジスタｑ３１がオン動作しているときにだけ、前記トランジスタｑ２５に流れる電流を引き出して出力する。尚、前記各トランジスタｑ２５に流れる電流は、例えば前記トランジスタｑ２４に流れる電流の２倍として設定される。

ここで前記アップダウンカウンタ回路２３は、具体的には図３に示すように５ビットのアップダウンカウンタ２３ａを備える。尚、前記アップダウンカウンタ２３ａは、前記排他的論理和回路２６の出力により制御されるセレクタ２３ｂを介して該アップダウンカウンタ２３ａの出力ＱＱに従って動作制御される。具体的には前記アップダウンカウンタ２３ａの出力Ｑ３に従ってカウントアップ（＋１）動作するか、或いは前記アップダウンカウンタ２３ａの出力Ｑ４に従ってカウントダウン（−１）動作するかが制御される。

このように構成されたジッタ制御回路３０を備えて構成されるスイッチング電源装置本体１によれば、定格負荷状態で前記フィードバック電圧ＦＢが大きく、スイッチング周波数が最大発振周波数に設定されている場合（領域Ａ）には、前記排他的論理和回路２６の出力は［Ｈ］レベルに保たれる。また負荷が軽くなり、前記フィードバック電圧ＦＢが小さくなってスイッチング周波数が最小発振周波数に設定されている場合（領域Ｃ）にも、前記排他的論理和回路２６の出力は［Ｈ］レベルに保たれる。

従ってこれら各状態（領域Ａ,Ｃ）においては、前記アップダウンカウンタ回路２３は４ビットのアップダウンカウンタとして機能し、その出力Ｑ０〜Ｑ３だけを変化させる。そして該アップダウンカウンタ回路２３の出力Ｑ４は、例えば［Ｈ］レベルに保たれる。同時に前記各トランジスタｑ３１は、前記排他的論理和回路２６の出力が［Ｈ］レベルなのでオフ状態に保たれる。この結果、前記ジッタ制御回路３０は、前述した従来のジッタ制御回路２０と同様に動作して、その出力電流ｂを所定の変化幅で階段状（三角波状）に周期的に変化させる。

これに対して負荷変動に伴ってスイッチング周波数が変化する状態（領域Ｂ）においては、前記排他的論理和回路２６の出力が［Ｌ］レベルとなる。すると前記アップダウンカウンタ回路２３における前記アップダウンカウンタ２３ａは５ビットのアップダウンカウンタとして機能する。そして前記排他的論理和回路２６の出力が［Ｌ］レベルなので、前記各トランジスタｑ３１はオン状態に設定される。

この結果、前記アップダウンカウンタ回路２３の出力Ｑ０〜Ｑ４を受けて前記トランジスタｑ２１〜ｑ２５が選択的にオン動作する。そして前記トランジスタｑ１１〜ｑ１５によりそれぞれ規定された電流が前記トランジスタｑ２１〜ｑ２５を介して選択的に出力され、該ジッタ制御回路３０からの出力電流ｂが階段状（三角波状）に変化する。しかもこのときの出力電流ｂの変化幅は、前記トランジスタｑ１５からの電流が加算されるので、前述した４ビット動作時に比較して拡大される。そして前記基準電圧Ｖrefに従って充放電制御される前記コンデンサＣの充放電に要する時間が大きく変更される。この結果、前記ヒステリシスコンパレータ１１ｃを介して生成されるパルス信号の周波数の変化幅が大きくなる。

従って上述した構成のジッタ制御回路３０を備えて構成されるスイッチング電源装置本体１によれば、負荷変動に伴ってスイッチング周波数が変化する状態（領域Ｂ）になったときには、前記スイッチング周波数に対するジッタ周波数の変化幅（ジッタ振幅）が拡大される。この結果、負荷変動に伴うフィードバック制御によるスイッチング周波数の変動分が、ジッタ制御によるスイッチング周波数の変動分を打ち消すように作用する場合であっても、該ジッタ制御によるスイッチング周波数の変化幅（ジッタ振幅）を十分に確保することが可能となる。従ってスイッチング周波数のフィードバック制御に拘わることなくジッタ制御による高調波ノイズの低減効果を維持することが可能となる。換言すればジッタ制御による高調波ノイズの低減効果の低下を補償し、負荷変動に拘わることなく、高調波ノイズの発生を安定に低減することが可能となる。

図４は本発明の第２の実施形態に係るスイッチング電源装置本体１における特徴的な部分である、前記制御回路１０に設けられる発振回路４０の概略構成を示している。この発振回路４０は、前述した発振回路１１に相当するものである。具体的にはこの発振回路４０は、前記トランジスタｑ５に加える電流ｂを制御する前述したジッタ制御回路２０,３０に代えて、図５に示すようなジッタ制御回路４１と、図６に示すようなコンデンサ回路４２とを備えて構成される。尚、前記発振回路１１と同一部分には同一符号を付し、その説明については省略する。

前記ジッタ制御回路４１は、図５に示すように前述した図２に示したジッタ制御回路３０から、前記トランジスタｑ１１〜ｑ１５,ｑ２１〜ｑ２５,ｑ３１を除いたものとして構成される。そして前記トランジスタｑ２１〜ｑ２５,ｑ３１を、図６に示すようにコンデンサ回路４２に設け、該コンデンサ回路４２の主体部をなす複数のコンデンサＣ１〜Ｃ５を選択的に前記トランジスタｑ８,ｑ９の接続点に接続するように構成したことを特徴としている。

即ち、前記複数のコンデンサＣ１〜Ｃ５は、前記トランジスタｑ２１〜ｑ２５,ｑ３１を介して選択的に並列接続されて前記トランジスタｑ７,ｑ１０による充放電に供される。ちなみに前記各コンデンサＣ１〜Ｃ５の静電容量は、例えばｃ１,ｃ２（＝２・ｃ１）,ｃ３（＝２・ｃ２）,ｃ４（＝２・ｃ３）,…として設定される。従ってこれらのコンデンサＣ１〜Ｃ５は、その静電容量が可変設定される前記コンデンサＣに相当する。

そして前記ジッタ制御回路４１は、前述した定格負荷状態でスイッチング周波数が最大発振周波数に設定される状態（領域Ａ）、および軽負荷時でスイッチング周波数が最小発振周波数に設定される状態（領域Ｃ）においては、先の実施形態の場合と同様に前記アップダウンカウンタ回路２３を実質的に４ビットのアップダウンカウンタとして機能させる。従って前記ジッタ制御回路４１は、前記トランジスタｑ２１〜ｑ２４だけを選択的にオン・オフ制御し、前記トランジスタｑ２５をオフ状態に保つ。この結果、前記コンデンサＣ１〜Ｃ４だけを選択的に用いてその充放電が制御される。

これに対して負荷変動に伴ってスイッチング周波数が変化する状態（領域Ｂ）においては、先の実施形態の場合と同様に前記アップダウンカウンタ回路２３は５ビットのアップダウンカウンタとして機能する。そして前記排他的論理和回路２６の出力が［Ｌ］レベルなので、前記各トランジスタｑ３１はオン状態に設定される。

この結果、前記アップダウンカウンタ回路２３の出力Ｑ０〜Ｑ４を受けて前記トランジスタｑ２１〜ｑ２５が選択的にオン動作する。そして前記コンデンサＣ１〜Ｃ５を選択的に用いて充放電が制御される。この際、前記トランジスタｑ２１〜ｑ２５を介して選択的に並列接続されるコンデンサＣ１〜Ｃ５によって、コンデンサＣとして静電容量が大きく変更されるので、これに伴ってその充放電に要する時間も大きく変化する。そして先の実施形態と同様に、前記ヒステリシスコンパレータ１１ｃを介して生成されるパルス信号の周波数の変化幅を、前記領域Ａ,Ｃで示される動作状態の場合よりも大きく設定することが可能となる。故に、この第２の実施形態においても前述した第１の実施形態と同様な効果が奏せられる。

図７は本発明の第３の実施形態に係るスイッチング電源装置本体１における特徴的な部分である、前記制御回路１０に設けられる発振回路５０の概略構成を示している。この発振回路５０は、前述した発振回路１１に相当するものである。具体的にはこの発振回路５０は、前記トランジスタｑ５に加える電流ｂを制御する前述したジッタ制御回路２０,３０に代えて、図８に示すようなジッタ制御回路５１を備える。更にこの発振回路５０は、前記トランジスタｑ８,ｑ９の間に介装された放電制御用のトランジスタｑ５２を備える。

そして前記発振回路５０は、基本的には前記フィードバック電圧ＦＢに応じて設定される電流、即ち、前記トランジスタｑ７,ｑ１０に設定された電流にて前記コンデンサＣを充放電する。この際、前記トランジスタｑ５２は、前記ジッタ制御回路５１の出力信号ｏによりオン・オフ制御されて前記コンデンサＣの放電を制御する。特に前記ジッタ制御回路５１は、前記トランジスタｑ５２をオン・オフ制御することで、後述するように前記コンデンサＣの充電完了時から放電開始までの時間を可変設定する役割を担う。

即ち、前記ジッタ制御回路５１は、例えば図８に示すように前述した図２に示すジッタ制御回路３０の構成に加えて、前記トランジスタｑ２１〜ｑ２５を選択的に介する出力電流によって充電される補助コンデンサ２７を備える。更に前記ジッタ制御回路５１は、前記補助コンデンサ２７を放電制御するトランジスタ２８を備えると共に、前記補助コンデンサ２７の充電電圧が基準電圧Ｖref３を上回ったとき前記トランジスタｑ５２をオフさせる第３のヒステリシスコンパレータ２９を備えて構成される。

このように構成された前記ジッタ制御回路５１は、前記ヒステリシスコンパレータ１１ｃの出力（クロック信号）に同期させて前記補助コンデンサ２７の充放電を制御する。そして前記第３のヒステリシスコンパレータ２９は、前記補助コンデンサ２７の充電電圧が前記基準電圧Ｖref３に達したとき、前記トランジスタｑ５２をオン動作させることで前記コンデンサＣの放電を許可する。換言すれば前記第３のヒステリシスコンパレータ２９は、前記補助コンデンサ２７の充電電圧が前記基準電圧Ｖref３に達するまでの期間、前記トランジスタｑ５２をオフ状態に保って前記コンデンサＣの放電を禁止する。

従って前記コンデンサＣは、前記トランジスタｑ７からの電流を受けて充電され、その充電電圧が前記基準電圧Ｖrefに達した後、前記トランジスタｑ５２がオフ状態に保たれている期間を経過した後に、前記トランジスタｑ１０により引き出される電流によって放電される。この結果、図９に前記コンデンサＣの充電電圧の変化を概略的に示すように、前記ジッタ制御回路５１によってその充放電の休止期間Ｔが可変設定される。そしてこの休止期間Ｔの可変設定により、前記スイッチング素子４をオン・オフ駆動するパルス信号のデューティ比が可変設定され、これによってスイッチング周波数が制御される。

ちなみに前述したスイッチング周波数が最大発振周波数に設定されている場合（領域Ａ）、および最小発振周波数に設定されている場合（領域Ｃ）には、前記補助コンデンサ２７を充電する電流が小さい範囲で選択的に設定される。従って前記補助コンデンサ２７の充電に長い時間を要し、前記休止期間Ｔが長く設定される。故に前記スイッチング周波数に対するスイッチング振幅は、前記トランジスタｑ１１〜ｑ１４からの電流に支配されて小さく設定される。

これに対して前述した負荷変動に伴って前記スイッチング周波数が変化している状態（領域Ｂ）においては、前記補助コンデンサ２７を充電する電流が大きい範囲で選択的に設定される。従ってこの場合には前記補助コンデンサ２７の充電時間が短くなり、この結果、前記休止期間Ｔが短く設定される。そして前記休止期間Ｔが短くなった分だけ、前記コンデンサＣの充放電周期が短くなり、前記スイッチング素子４をオン・オフ駆動するパルス信号の周期が短くなる。故に前記スイッチング周波数に対するスイッチング振幅は、前記トランジスタｑ１１〜ｑ１５からの電流に支配されて大きく設定される。

従って負荷変動に伴ってスイッチング周波数が変化する状態（領域Ｂ）になったときには、前記スイッチング周波数に対するジッタ周波数の変化幅（ジッタ振幅）が拡大される。この結果、荷変動に伴うフィードバック制御によるスイッチング周波数の変動分が、ジッタ制御によるスイッチング周波数の変動分を打ち消すように作用する場合であっても、前述した各実施形態と同様に該ジッタ制御によるスイッチング周波数の変化幅（ジッタ振幅）を十分に確保することが可能となる。

尚、本発明は上述した各実施形態に限定されるものではない。例えばスイッチング周波数に対するジッタ振幅や、その拡大幅についてはスイッチング電源装置本体１に要求される仕様に応じて定めれば良いものである。またジッタ制御を実行する上での制御精度、即ち、前記アップダウンカウンタ回路２３のビット数や、前記ヒステリシスコンパレータ２４,２５に設定する基準電圧Ｖref１,Ｖref２等についても仕様に応じて設定すれば十分である。

またここでは前記ヒステリシスコンパレータ２４,２５を用いて前記フィードバック電圧ＦＢを判定し、前述した領域Ａ,Ｂ,Ｃへの動作状態の遷移を検出して前記ジッタ振幅をステップ的に可変設定した。しかしこのようなステップ的な制御に代えて、前記スイッチング周波数に対する前記ジッタ振幅を、前記フィードバック電圧ＦＢの変化に追従させて漸増・漸減制御することも有用である。また前記ジッタ振幅に対する漸増・漸減制御と、前述したステップ的な制御とを適宜組み合わせて実行することも勿論可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１ スイッチング電源装置本体
１０ 制御回路（制御ＩＣ）
１１ 発振回路
１１ａ バッファアンプ（ＡＭＰ１）
１１ｂ 増幅器（ＡＭＰ２）
１１ｃ ヒステリシスコンパレータ
２０,３０ ジッタ制御回路
２１ アップダウンカウンタ
２２ 分周器
２３ アップダウンカウンタ回路
２３ａ アップダウンカウンタ
２３ｂ セレクタ
２４,２５,２９ ヒステリシスコンパレータ
２６ 排他的論理和回路（ＥＸ-ＮＯＲ）
２７ 補助コンデンサ
２８ トランジスタ
４０,５０ 発振回路
４１,５１ ジッタ制御回路
４２ コンデンサ回路
Ｃ コンデンサ
ｑ１,ｑ４,ｑ５,ｑ９,ｑ１０，ｑ５２ トランジスタ（ｎチャネル型のＭＯＳ-ＦＥＴ）
ｑ２,ｑ３,ｑ６,ｑ７,ｑ８ トランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）
ｑ１１,ｑ１２〜ｑ１５ トランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）
ｑ２１,ｑ２２〜ｑ２５ トランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）
ｑ３１ トランジスタ（ｐチャネル型のＭＯＳ-ＦＥＴ）

Claims (5)

1. スイッチング素子を用いて入力交流電圧をスイッチングして所定の出力直流電圧を生成するスイッチング電源装置本体と、
   出力設定電圧と前記出力直流電圧との差を示すフィードバック電圧に応じて前記スイッチング素子のスイッチング周波数を制御して前記出力直流電圧を一定化するスイッチング制御手段と、
   前記スイッチング周波数にジッタを与えて前記スイッチング素子のスイッチング動作に伴うノイズの発生を低減するジッタ制御手段と、
   前記フィードバック電圧に応じて前記ジッタ制御手段によるジッタ振幅を変更してノイズ低減効果を補償するジッタ振幅制御手段と
   を具備したスイッチング電源装置であって、
   前記ジッタ振幅制御手段は、前記フィードバック電圧が予め定めた電圧範囲にあるときに前記ジッタ振幅を広くするものであり、
   前記フィードバック電圧に対する前記予め定めた電圧範囲は、前記フィードバック電圧の低下に伴って前記スイッチング周波数が低下し始める第１の閾値電圧と、この第１の閾値電圧よりも低く、前記フィードバック電圧の上昇に伴って前記スイッチング周波数が上昇し始める第２の閾値電圧との間の範囲として設定されるものであることを特徴とするスイッチング電源装置。
2. 前記ジッタ振幅制御手段は、前記フィードバック電圧が前記予め定めた電圧範囲に含まれるか否かを判定して前記ジッタ振幅を基準振幅と該基準振幅よりも振幅の広い拡張振幅との間で変更するものである請求項１に記載のスイッチング電源装置。
3. 前記フィードバック電圧が前記予め定めた電圧範囲に含まれるか否かの判定は、所定のヒステリシス特性を有する比較器を用いて行われる請求項２に記載のスイッチング電源装置。
4. 前記ジッタ振幅制御手段は、前記フィードバック電圧が予め定めた電圧範囲に含まれたときには該フィードバック電圧に応じて前記ジッタ振幅を基準振幅から該基準振幅よりも振幅の広い拡張振幅まで漸増し、前記フィードバック電圧が予め定めた電圧範囲から外れたときには該フィードバック電圧に応じて前記ジッタ振幅を前記拡張振幅から前記基準振幅まで漸減するものである請求項１に記載のスイッチング電源装置。
5. 前記スイッチング制御手段は、前記フィードバック電圧に応じて前記スイッチング素子をオン・オフ駆動するデューティ比を制御して前記スイッチング周波数を変化させるものである請求項１に記載のスイッチング電源装置。