JP2022534880A - 複数のディザリングプロファイル信号生成 - Google Patents

Abstract

本開示の少なくともいくつかの態様はシステム（１０４）を提供する。幾つかの例において、システムは、パルス幅変調（ＰＷＭ）信号（ＰＷＭ１）を生成するように構成されるＰＷＭ生成器（２１８）を含む。ＰＷＭ生成器は、第１のディザリングプロファイルと第１の周波数帯域幅とを有する第１の信号を生成することと、第２のディザリングプロファイルと第１の周波数帯域幅より広い第２の周波数帯域幅とを有する第２の信号を生成することと、デュアルランダムスペクトラム拡散信号を生成するため第１の信号を用いて第２の信号を変調することと、デュアルランダムスペクトラム拡散信号に従ってパルス幅変調信号を生成することとによって、ＰＷＭ信号を生成する。

Description

スイッチモード電源（ＳＭＰＳ）は、スイッチノード／端子を介してエネルギー貯蔵要素（インダクタ／変圧器及び／又はコンデンサなど）に結合される一つ又は複数のパワートランジスタを切り替えることによって入力電力源から負荷に電力を転送する。エネルギー貯蔵要素は負荷に結合され得る。パワートランジスタは、エネルギー貯蔵要素を含むか又はエネルギー貯蔵要素に結合され得る、電力変換器に含まれ得る。ＳＭＰＳは、パワートランジスタに一つ又は複数のゲート駆動信号を提供するためのＳＭＰＳコントローラを含み得る。ＳＭＰＳは、スイッチング周波数及びその高調波周波数で電磁干渉（ＥＭＩ）を引き起こすノイズを生成し得るスイッチング周波数で動作する。

本開示の少なくともいくつかの態様は、回路を提供する。少なくとも幾つかの例において、回路は、線形フィードバックシフトレジスタ（ＬＦＳＲ）、クロック分周器、ランプ生成器、加算器、および発振器を含む。ＬＦＳＲは、クロック信号を受信するように構成されるクロック入力端子、第１の出力端子、および第２の出力端子を含む。クロック分周器は、クロック信号を受信するように構成されるクロック入力端子、ＬＦＳＲの第１の出力端子に結合される第１の入力端子、ＬＦＳＲの第２の出力端子に結合される第２の入力端子、及び出力端子を含む。ランプ生成器は、分周器の出力端子に結合される入力端子、及び出力端子を含む。加算器は、ランプ生成器の出力端子に結合される第１の入力端子、ＬＦＳＲの第１の出力端子に結合される第２の入力端子、及び出力端子を含む。発振器は、加算器の出力端子に結合される第１の入力端子、及び出力端子を含む。

本開示の他の態様が回路を提供する。少なくとも幾つかの例において、回路は、ＬＦＳＲ、クロック分周器、ランプ生成器、加算器、および発振器を含む。ＬＦＳＲは、クロック信号によってクロックされ、デジタルデータフォーマットの疑似ランダム値を出力するように構成される。クロック分周器は、クロック信号を受信し、クロック信号を疑似ランダム値で分周して、分周されたクロック信号を生成及び出力するように構成される。ランプ生成器は、分周されたクロック信号を受信し、分周されたクロック信号に従ってランプ信号を生成し、デジタルデータフォーマットのランプ信号を出力するように構成される。加算器は、疑似ランダム値を用いてランプ信号を変調して、デュアルランダムスペクトラム拡散信号を生成するように構成される。発振器は、デュアルランダムスペクトラム拡散信号を受信し、デュアルランダムスペクトラム拡散信号に従ってパルス幅変調信号を生成するように構成される。

本開示の少なくとも幾つかの態様は、システムを提供する。幾つかの例において、システムは、パルス幅変調（ＰＷＭ）信号を生成するように構成されるＰＷＭ生成器を含む。ＰＷＭ生成器は、第１のディザリングプロファイル及び第１の周波数帯域幅を有する第１の信号を生成し、第２のディザリングプロファイル及び第１の周波数帯域幅より広い第２の周波数帯域幅を有する第２の信号を生成し、第１の信号を用いて第２の信号を変調してデュアルランダムスペクトラム拡散信号を生成し、デュアルランダムスペクトラム拡散信号に従ってパルス幅変調信号を生成することによって、ＰＷＭ信号を生成する。

様々な例の詳細な説明について、下記の添付の図面を参照する。

様々な例に従った例示のシステムのブロック図である。

様々な例に従った例示のＳＭＰＳの概略図である。

様々な例に従った例示のパルス幅変調（ＰＷＭ）生成器の概略図である。

様々な例に従った例示の信号波形の図である。

様々な例に従った例示の信号波形の図である。

様々な例に従った例示の信号波形の図である。

様々な例に従った例示の方法のフローチャートである。

様々な実施形態に従った例示の擬似コードの表である。

スイッチモード電源（ＳＭＰＳ）において、パワートランジスタは、スイッチング周波数と呼ばれる特定の周波数でオン及びオフになるように制御される（例えば、切り替えられる）。パワートランジスタのスイッチング挙動の性質により、スイッチング周波数、及び各高調波周波数において電磁エネルギー（例えば、伝導及び／又は放射される電磁エネルギー）スペクトル周波数スプリアス（ｓｐｕｒ）が創出及び／又は生成される。これらのスペクトル周波数スプリアスは、スイッチング周波数における最大エネルギー量を有する電磁干渉（ＥＭＩ）と呼ばれる。このような音が生成されると時には望ましくないことがあり得る。少なくとも幾つかの例において、或るシステムで或る周波数において許容される最大ＥＭＩエネルギー量が制限されている。例えば、様々な規格又は政府の規制により、自動車、オーディオ機器、又は特定の周波数における過度のＥＭＩが望ましくない及び／又は通常の又は予想されるシステム動作を阻害し得る、その他のアプリケーションなどのシステムにおいて、その特定の周波数で許容される最大ＥＭＩエネルギー量が制限されている。

スイッチング周波数におけるＥＭＩのピークエネルギーを低減するために、いくつかの技術が存在する。例えば、様々なディザリング技法により、ＥＭＩエネルギーが複数の周波数（例えば、或る周波数帯域）にわたって分散される。これらのディザリング技法は、スペクトラム拡散ディザリングと呼ばれることがある。スペクトラム拡散ディザリングは、所定の帯域幅全体にわたる複数の値の間でスイッチング周波数を変化させて、所定の帯域幅全体にわたってＥＭＩのスペクトルエネルギーを拡散させる。これにより、スイッチング周波数におけるスペクトルエネルギーの集束が防止され、スイッチング周波数におけるピークスペクトルエネルギーが減少する。幾つかのディザリング技法は他の技術よりも或る周波数範囲に適している。例えば、三角ランプ信号を生成するアナログディザリング技法は、低周波数におけるディザリングに最適なパフォーマンスを提供し得る。疑似ランダムスペクトラム拡散（ＰＲＳＳ）ディザリングなどのデジタルディザリング技法は、高周波数におけるディザリングに最適なパフォーマンスを提供し得る。ただし、一つの周波数範囲（例えば、高周波数範囲又は低周波数範囲）に最適なパフォーマンスを提供するディザリング技法が、他の周波数範囲に最適なパフォーマンスを提供しないことがあり、幾つかの例において、他の周波数範囲のシステムパフォーマンスを低下させる恐れもある。

本開示の態様は、複数のディザリングプロファイル（例えば、ディザリング信号形状）又は複数のディザリング技法を同時に用いる、デュアルランダムスペクトラム拡散ディザリング（ＤＲＳＳ）信号の生成を提供する。例えば、第１の信号が、アナログ信号又はデジタル信号のいずれかを表すものとして生成される。第１の信号は、発振器の出力を変調するための第１の変調信号であり、複数のデジタルビットとして出力される。或いは、幾つかの例において、第１の信号はアナログフォーマットで出力される。幾つかの例において、第１の信号は、上述したように、アナログ三角ランプを表す。第２の信号が、アナログ信号を表すもの又はデジタル信号のいずれかとして生成され、第１の信号は、第２の信号によって変調されて、ＤＲＳＳ信号が生成される。幾つかの例において、第２の信号はＰＲＳＳ信号である。第１の信号は、幾つかの例において、第１の信号を第２の信号に加えることによって、第２の信号によって変調される。ＤＲＳＳ信号は、幾つかの例において、複数のデジタルビット（例えば、デジタルデータフォーマットのデータ）として出力される。少なくとも一つの例において、第１の信号を第２の信号で変調することによってＤＲＳＳ信号を生成することは、ＤＲＳＳディザリングと呼ばれる。別の例において、第１の信号を第２の信号で変調する結果が、別の信号によってさらに変調されて、ＤＲＳＳ信号が生成される。さらに他の例において、変化する周波数に対して各々最適化される任意の数の信号が、一緒に変調されるか、又はその他の方式で組み合わされて、ＤＲＳＳ信号が形成される。三つ以上の信号を組み合わせてＤＲＳＳ信号を生成する場合、組み合わせた信号の数を反映するようにＤＲＳＳ信号の名前が変更され得る。ＤＲＳＳ信号に従って発振器が制御され、別の構成要素を制御するための（例えば、電力変換器の制御、ラッチ、又は、電力変換器又はさらに別の構成要素を制御する他の構成要素の設定などのための）パルス幅変調（ＰＷＭ）クロック信号が生成される。説明を首尾一貫させ明確にするために、第１の信号は、三角波形を表すデジタルビットを含み、第２の信号は、本開示においてＰＲＳＳ信号とする。ただし、本開示の教示は、この特異な例に限定されず、第１の信号及び第２の信号は各々、変調及び／又はディザリングに用いられるのに適した任意の信号とし得る。例えば、様々な実装において、第１の信号が三角波形であり、第２の信号が三角波形である、第１の信号が三角波形であり、第２の信号がＰＲＳＳ信号である、第１の信号及び第２の信号が各々ＰＲＳＳ信号である、第１の信号がＰＲＳＳ信号であり、第２の信号が三角波形である、第１の信号又は第２の信号のいずれかが適応ランダムスペクトラム拡散信号（ＡＲＳＳ）又は周期的アナログタイプの波形である、などである。ＡＲＳＳは、少なくとも幾つかの例において、経時的に変調される変調周期（例えば、三角形の幅）を有する三角形変調プロファイルとして定義される。幾つかの例において、変調周期は、各ランプの終了時、又はサイクルの他の任意の時点において変更される。また、幾つかの例において、変調周期は固定値である。周期的アナログタイプの波形は、少なくとも幾つかの例において、アナログ又はアナログ信号のデジタル表現のいずれかであり、三角形、正弦波、指数関数などを含むさまざまな形状で生じ得る。

第１の信号は、幾つかの例において、約１５０キロヘルツ（ｋＨｚ）～約３０メガヘルツ（ＭＨｚ）の周波数帯域など、低周波数帯域でスペクトラム拡散ディザリングを実施するために最適化される。同様に、第２の信号は、幾つかの例において、約３０ＭＨｚ～約１０８ＭＨｚの周波数帯域など、高周波帯域でスペクトラム拡散ディザリングを実施するために最適化される。このように、第１の信号を第２の信号で変調してＤＲＳＳ信号を生成することにより、少なくとも幾つかの例において、ＤＲＳＳ信号が低周波数帯域及び高周波数帯域の両方に対して最適化される。例えば、ＤＲＳＳ信号に従ってＰＷＭ信号を生成すると、ＰＷＭ信号に従ってデバイスが切り替えられたときに、低周波数帯域（例えば、第１の信号から生じる帯域）及び高周波数帯域（例えば、第１の信号を第２の信号で変調することから生じる帯域）の両方においてＥＭＩのピークエネルギーが減少する。

ここで図１に移ると、例示のシステム１００のブロック図が示されている。少なくとも幾つかの例において、システム１００は、電力源１０２、ＳＭＰＳ１０４、及び負荷１０６を含む電子デバイスである。少なくとも幾つかの例において、システム１００は、ラップトップコンピュータ、スマートフォン、オーディオデバイス、ウェアラブルデバイスなどの、消費者向け電子デバイスを表す。他の例において、システム１００は、自動車、航空機、船舶などの、輸送手段におけるシステム又はサブシステムを表す。概して、システム１００は、或る周波数におけるＥＭＩのピークエネルギーを制限する特定の制御仕様又は規格に準拠することが望ましい及び／又は必要とされる任意のシステムを表す。このような規格の一つは、ＣＩＳＰＲ（Comite International Special des Perturbations Radioelectriques）２５であり、これは、様々な車両における或る周波数でのピークエネルギー制限を特定している。他のこのような規格又はピークエネルギー制限は、連邦通信委員会又は他の規制機関によって確立及び／又は公開される放出基準において特定され得る。

電力源１０２は、幾つかの例において、ＶＩＮを出力する充電式又は非充電式バッテリー或いは使い捨て電源である。他の例において、電力源１０２は、交流（ＡＣ）または他の主電源を受け取り、ＶＩＮとしてＤＣ出力信号を生成する直流（ＤＣ）変圧器の出力など、主電源の一形態である。負荷１０６は、幾つかの例において、ＳＭＰＳ１０４からＶＯＵＴを受け取り、少なくとも部分的にＶＯＵＴに従って動作する、任意の一つ又は複数の電気的及び／又は機械的構成要素である。少なくとも一つの例において、ＳＭＰＳ１０４は、コントローラ１０８及び電力コンバータ１１０を含む。電力コンバータ１１０は、降圧電力コンバータ、昇圧電力コンバータ、又は昇降圧電力コンバータなど、任意の適切な電力コンバータである。コントローラ１０８は、電力コンバータ１１０の動作を少なくとも部分的に制御するＰＷＭを生成する。コントローラ１０８は、少なくとも幾つかの例において、本明細書で説明するように、ＶＯＵＴを生成する際に電力コンバータ１１０によって生成されるＥＭＩを制限するために、ＤＲＳＳ信号に基づいてＰＷＭを生成する。

ここで図２に移ると、例示のＳＭＰＳ１０４の概略図が示されている。システム１００の構成要素として説明されているが、様々な例において、ＳＭＰＳ１０４は、ＶＩＮが受け取られ、ＶＯＵＴを生成するために一つ又は複数の構成要素を切り替えることによってＶＯＵＴが生成される、他のシステム又はデバイスにおける実装に適している。少なくとも幾つかの例において、ＳＭＰＳ１０４は、コントローラ１０８及び電力コンバータ１１０を含む。電力コンバータ１１０は、少なくとも幾つかの例において、電界効果トランジスタ（ＦＥＴ）２０２、ＦＥＴ２０４、及びインダクタ２０６を含む。図２に示すように、電力コンバータ１１０は、電流モード降圧スイッチングコンバータである。しかし、本開示の教示は、昇圧スイッチングコンバータ及び降圧－昇圧スイッチングコンバータ、並びに、降圧、昇圧、又は降圧－昇圧トポロジーの電圧モードコンバータ、或いは、任意の他の適切な電力コンバータトポロジーに等しく適用可能である。コントローラ１０８は、少なくとも幾つかの例において、抵抗器２０８、抵抗器２１０、増幅器２１２、比較器２１４、ラッチ２１６、ＰＷＭ生成器２１８、及び加算器２２０を含む。

例示のアーキテクチャにおいて、ＦＥＴ２０２は、ノード２２４に結合されるドレイン端子、ノード２２６に結合されるソース端子、及びゲート端子を有する。ＦＥＴ２０４は、ノード２２６に結合されるドレイン端子、接地ノード２３０に結合されるソース端子、及びゲート端子を有する。インダクタ２０６は、ノード２２６とノード２２８の間に結合される。抵抗器２０８は、ノード２２８とノード２３２の間に結合される。抵抗器２１０は、ノード２３２と接地ノード２３０の間に結合される。増幅器２１２は、ノード２３２に結合される第１の入力端子（例えば、負又は反転入力端子）、ノード２３４に結合される第２の入力端子（例えば、正又は非反転入力端子）、及び出力端子を有する。比較器２１４は、第１の入力端子（例えば、正又は非反転入力端子）、増幅器２１２の出力端子に結合される第２の入力端子（例えば、負又は反転入力端子）、及び出力端子を有する。ラッチ２１６は、比較器２１４の出力端子に結合されるリセット入力端子、セット入力端子、及び出力端子を有する。ＰＷＭ生成器２１８は、ノード２３８に結合される入力端子、ラッチ２１６のセット入力端子に結合される第１の出力端子、及び加算器２２０の入力端子に結合される第２の出力端子を有する。加算器２２０はさらに、電力コンバータ１１０を介して流れる電流を示す信号（ＩＬ）を受信するように構成される別の入力端子を有する。ラッチ２１６の出力端子は、ＦＥＴ２０２のゲート端子に結合される。ラッチ２１６の出力端子はさらに、インバータ２２２を介してＦＥＴ２０４のゲート端子に結合される。他の例において、インバータ２２２は省かれ、ラッチ２１６の反転出力端子（図示せず）がＦＥＴ２０４のゲート端子に結合される。

動作の例において、コントローラ１０８は、ノード２２４において受け取られる入力電圧（ＶＩＮ）に少なくとも部分的に基づいて、ノード２２８において出力電圧（ＶＯＵＴ）を生成するように電力コンバータを制御する。ラッチ２１６のＰＷＭ出力信号（ＰＷＭ２）に基づいて、ＦＥＴ２０２及びＦＥＴ２０４は、導通又は非導通となるように制御されて、ＶＩＮからＶＯＵＴを生成する。抵抗器２０８と抵抗器２１０は共に、ノード２３２において出力を有する分圧器を形成する。ノード２３２に存在する信号は、抵抗器２０８と抵抗器２１０の抵抗の比に基づいてスケーリングされた、ＶＯＵＴのスケーリングされた表現であるフィードバック信号（ＦＢ）である。増幅器２１２は、ＦＢと、ＶＯＵＴの所望の値を示しノード２３４において受信される基準電圧（ＶＲＥＦ）との間の差を示す信号ＥＲＲＯＲを出力する誤差増幅器である。加算器２２０は、ＩＬ及び傾斜補償信号（ＣＯＭＰ）を受信し、出力信号を生成する。比較器２１４は、ＥＲＲＯＲ及び加算器２２０の出力信号を受信し、受信した信号を比較する。加算器２２０の出力信号がＥＲＲＯＲを超える場合、比較器２１４は、論理高値を有する信号（ＣＯＭＰ２）を出力する。加算器２２０の出力信号がＥＲＲＯＲよりも小さい場合、比較器２１４は、論理低値を有するＣＯＭＰ２を出力する。ラッチ２１６は、リセット入力端子においてＣＯＭＰ２を受信し、セット入力端子において信号ＰＷＭ１を受信する。ＰＷＭ１がアサートされると、ラッチ２１６はアサートされた値を有するＰＷＭ２を出力する。ＣＯＭＰ２がアサートされると、ラッチ２１６はアサート解除された値を有するＰＷＭ２を出力する。ＰＷＭ２がアサートされると、ＦＥＴ２０２は導電となるように制御され、ＦＥＴ２０４は非導通となるように制御される。同様に、ＰＷＭ２がアサート解除されると、ＦＥＴ２０２は非導通となるように制御され、ＦＥＴ２０４は導通となるように制御される。

ＰＷＭ生成器２１８は、ノード２３８においてクロック信号（ＣＬＫ）を受信し、ＰＷＭ１及びＣＯＭＰを生成するように構成される。例えば、ＣＬＫに基づいて、ＰＷＭ生成器２１８は少なくとも２つの信号の変調としてＰＷＭ１を生成する。ＣＬＫは、任意の適切な回路及び任意の適切なプロセスに従って生成され、その範囲は本明細書では限定されない。図２に示すように、少なくとも幾つかの実装において、ＰＷＭ１はディザリングされたクロック信号であり、ＣＯＭＰはディザリングされた補償信号である。一例において、ＰＷＭ生成器２１８は、ＣＬＫを受信し、ＣＬＫの周波数を分周して、分周されたクロック信号を生成する。少なくとも一つの実装において、ＰＷＭ生成器２１８は、分周されたクロック信号に基づいて、三角ランプ信号、又は任意の他の適切なプロファイルを有する信号を生成する。ＰＷＭ生成器２１８は、幾つかの例において、ＣＬＫに基づいて又は第２の分周されたクロック信号に基づいて、別の三角ランプ信号、又は任意の他の適切なプロファイルを有する信号を生成する。他の例において、ＰＷＭ生成器２１８は、例えば、レジスタ（線形フィードバックシフトレジスタ（ＬＦＳＲ）など）によって出力されるＰＲＳＳ信号を生成する。ＰＷＭ生成器２１８はその後、生成された信号（例えば、ランプ信号＋ランプ信号、ランプ信号＋ＰＲＳＳ信号など）を加算して、ＤＲＳＳ信号を生成する。ＤＲＳＳ信号は、幾つかの例において、ＰＷＭ生成器２１８によってＣＯＭＰとして出力される。ＰＷＭ生成器２１８はさらに、ＤＲＳＳ信号に従ってＰＷＭ１を生成し、例えば、ＤＲＳＳ信号に従ってＰＷＭ１を生成する発振器（図示せず）をトリミングする。

ここで図３に移ると、例示のＰＷＭ生成器３００の概略図が示されている。少なくとも幾つかの例において、ＰＷＭ生成器３００は、ＣＬＫが受信され、ディザリングされたＰＷＭ信号が生成される、任意のデバイス又はシステムにおける実装に適している。例えば、ＰＷＭ生成器３００は、本開示のＳＭＰＳ１０４におけるＰＷＭ生成器２１８としての実装など、幾つかのＳＭＰＳアーキテクチャにおける実装に適している。他の例において、ＰＷＭ生成器３００は、ＣＬＫに従ってＰＷＭ信号を生成するがＳＭＰＳではない他のシステムにおける実装に適している。例えば、クロック同期又は同期ピン又は入力など、クロック信号を提供するための入力ピンを含むデバイスにおいて、ＰＷＭ生成器３００は、ＰＷＭ信号を提供するために、出力端子においてその入力ピンに結合するのに適している。また、ＰＷＭ生成器３００に存在する少なくとも幾つかの信号が図４の４００に示されている。従って、図３の概略図に図示されているＰＷＭ生成器３００の動作の理解は、図４に図示されている信号を検討することによってさらに深まる。図４に図示されている信号は、生成及び機能に関して、本明細書の他の場所で説明される信号に名前が対応している。

少なくとも一つの例において、ＰＷＭ生成器３００は、クロック分周器３０２、ランプ生成器３０４、レジスタ３０６、加算器３０８、及び発振器３１０を含む。少なくとも幾つかの例において、レジスタ３０６は、ＣＬＫによってクロックされ、各々が一つのデジタルデータビットを出力する複数の出力タップを有する、線形フィードバックシフトレジスタである。少なくとも幾つかの例において、レジスタ３０６は、ＰＷＭ生成器３００内に含まれず、その代わりに、ＰＷＭ生成器３００が実装され、ＰＷＭ生成器３００が結合するように構成されるシステムの構成要素である。少なくとも一つの例において、クロック分周器３０２は、ＣＬＫを受信し、ＣＬＫ＿ＤＩＶを生成するように構成される。クロック分周器３０２はさらに、レジスタ３０６によって出力される一つ又は複数のデータビットを受信するように構成される。少なくとも幾つかの例において、レジスタ３０６のどの特定のデータビットが出力されるか（例えば、レジスタ３０６内のどの位置か）は、設計上の選択の問題である。少なくとも幾つかの例において、クロック分周器３０２は、レジスタ３０６から受信するデータビットの少なくとも一部に従ってＣＬＫを分周することによってＣＬＫ＿ＤＩＶを生成する。クロック分周器３０２は、レジスタ３０６から受信するデータビットに従ってＣＬＫ＿ＤＩＶを生成するので、ＣＬＫ＿ＤＩＶの周波数は、レジスタ３０６によって出力されるデータビットの値の変化に応じて変動する。このように、ＣＬＫ＿ＤＩＶの周波数はクロックサイクル毎に変動する。

ランプ生成器３０４は、クロック分周器３０２に結合され、ＣＬＫ＿ＤＩＶを受信するように構成される。ＣＬＫ＿ＤＩＶに基づいて、ランプ生成器３０４は、ランプ信号を生成し、ＣＬＫ＿ＤＩＶの各クロックサイクル中のランプ信号の値を表す複数のデータビット（例えば、ＲＡＭＰ＿ＢＩＴ０、ＲＡＭＰ＿ＢＩＴ１、．．．ＲＡＭＰ＿ＢＩＴＸ）を出力する。少なくとも幾つかの例において、ランプ生成器３０４によって出力されるデータビットは、アナログ信号のデジタル表現（例えば、三角波形のデジタル表現）を含む。しかし、他の例において、ランプ生成器３０４は、アナログフォーマットのランプ信号を出力する。加算器３０８は、ランプ生成器３０４によって出力されるデータビットと、レジスタ３０６によって出力されるデータビットの少なくとも一部とを受信し、レジスタ３０６によって出力されるデータビットを、ランプ生成器３０４によって出力されるデータビットに加算してＤＲＳＳ信号を生成し、複数のデータビット（ＤＲＳＳ＿ＢＩＴ０、ＤＲＳＳ＿ＢＩＴ１、．．．ＤＲＳＳ＿ＢＩＴＸ）としてＤＲＳＳ信号を出力する。少なくとも幾つかの例において、レジスタ３０６によって出力されるデータビット（例えば、ＰＲ＿ＢＩＴ０、ＰＲ＿ＢＩＴ１など）は、ＰＲＳＳ信号を含む。

発振器３１０は、加算器３０８によって出力される複数のデータビットを受信するように構成される。少なくとも幾つかの例において、発振器３１０は、コンデンサ（図示せず）を充電及び放電することによってＰＷＭ信号を生成する。このように、少なくとも幾つかの例において、発振器３１０の出力端子は、ＰＷＭ生成器３００の出力ノードに結合されているか、又はＰＷＭ生成器３００の出力ノードの出力ノードである。発振器３１０は、少なくとも幾つかの例において、プログラム可能な電流源（図示せず）を介してコンデンサに電流を供給することによってコンデンサを充電する。可変電流源によって出力される電流、及びそのためコンデンサの充電率は、加算器３０８によって出力される複数のデータビットに従って決定される。このように、ＰＷＭ信号は、加算器３０８によって出力される複数のデータビットに従って生成され、そのため、ＰＷＭ信号は、ランプ生成器３０４によって生成されるランプ信号及びレジスタ３０６の出力ビットの両方に従って変動する。

図５を参照すると、信号波形の例示の図５００が示されている。図５００は、信号５０５、信号５１０、及び信号５１５を図示する。少なくとも一つの例において、信号５０５は、図３のランプ生成器３０４によって生成されるランプ信号であり、信号５１０は、図３のレジスタ３０６によって出力されるＰＲＳＳ信号であり、信号５１５は、図３の加算器３０８の出力である。信号５１５はさらに、少なくとも幾つかの例において、発振器３１０の出力を示し、そのため、信号５１５は、発振器３１０の出力を受け取る電力コンバータが制御されるスイッチング周波数（ｆ＿ｓｗ）を示す。図５００のｙ軸は周波数を表し、図５００のｘ軸は時間を表す。図５００にｔ１として示される期間中、ｆ＿ｓｗは実質的に一定のままである。この期間中、本開示に従ったディザリングはイナクティブにされる。図５００にｔ２として示される期間中、本開示に従ったディザリングはイネーブルにされ、ｔ２の間のスイッチング周波数ｆ＿ｓｗは、ｔｌの間のｆ＿ｓｗの約０．１５６倍の帯域幅内で値が変動する。また、少なくとも幾つかの例において、信号５０５は、ｆ＿ｈの帯域幅で周波数が変動し、信号５１０は、ｆ＿１の帯域幅で周波数が変動する。ここで、ｆ＿１はｆ＿ｈより小さい。

図３に戻り、少なくとも幾つかの例において、ＰＷＭ生成器３００は、加算器３０８をバイパスするように構成される一つ又は複数の構成要素（図示せず）を含む。例えば、幾つかの状況において、ランプ生成器３０４によって出力されるデータビットの特性評価、監視、又はその他の観察のために加算器３０８をバイパスすることが好ましいことがある。他の例において、加算器３０８をバイパスするように構成される構成要素により、ＰＷＭ生成器３００がＤＲＳＳモード又はＡＲＳＳモードで動作するように選択的に構成され得る。例えば、一つの実装において、マルチプレクサが、レジスタ３０６の各出力端子と加算器３０８との間に結合される。例えば、各マルチプレクサが、レジスタ３０６によって出力されるそれぞれのデータビットを第１の入力端子において受信し、マルチプレクサの第２の入力端子が接地ノードに結合され、マルチプレクサの出力端子が加算器３０８に結合される。上述のように、マルチプレクサの各々の第２の入力を選択してＤＲＳＳ信号の生成をバイパスし、代わりに周期的なアナログタイプの波形を生成することによって、ＰＷＭ生成器３００が構成可能であるように、各マルチプレクサが同じ選択信号を受信するように構成される。別の例において、マルチプレクサが、ランプ生成器３０４の各出力端子と発振器３１０との間に結合される。例えば、各マルチプレクサが、ランプ生成器３０４によって出力されるそれぞれのデータビットを第１の入力端子において受信し、マルチプレクサの第２の入力端子が、加算器３０８の対応する出力に結合され、マルチプレクサの出力端子が発振器３１０に結合される。上述のように、マルチプレクサの各々の第２の入力を選択してＤＲＳＳ信号の生成をバイパスし、代わりに周期的なアナログタイプの波形を生成することによって、ＰＷＭ生成器３００が構成可能であるように、各マルチプレクサは同じ選択信号を受信するように構成される。

電流モード電力コンバータなどの幾つかの例において、電力コンバータを制御する際に用いるためにコントローラによって生成される誤差信号を補償するために、勾配補償信号がコントローラによって生成される。このような例では、勾配補償信号は、発振器３１０によって受信されるものと同じ入力に基づいてトリミングされる（例えば、図３のＤＲＳＳ＿ＢＩＴ０、ＤＲＳＳ＿ＢＩＴ１、．．．ＤＲＳＳ＿ＢＩＴＸであり、これらは図２では集合的に信号ＣＯＭＰとして図示されている）。信号をトリミングすることは、少なくとも幾つかの例において、トリミングが基づく信号の値に基づいて、特定の時点においてその信号の値を改変及び／又は生成することを含む。発振器３１０によって受信されるものと同じ入力に従って傾斜補償信号をトリミングすることにより、電力コンバータの出力電圧のリップルが最小になる。電圧モード電力コンバータなどの他の例において、電圧ランプが代わりに、発振器３１０によって受信されるものと同じ入力に従ってトリミングされ、それにより、やはり電力コンバータの出力電圧のリップルが最小になる。

また、少なくとも幾つかの例において、図３には示されていないが、ＰＷＭ生成器３００は、第２のランプ生成器を含み、さらに第２のクロック分周器を含み得る。第２のランプ生成器及び／又は第２のクロック分周器は共に、クロック分周器３０２及びランプ生成器３０４と実質的に同様な方式で第２のランプ信号を生成する。第２のランプ生成器の出力は、幾つかの例において、ランプ生成器３０４の出力よりも高い周波数を有する。このような例では、第２のランプ生成器の出力は、レジスタ３０６の出力の代わりに（例えば、ＰＲ＿ＢＩＴ０及びＰＲ＿ＢＩＴ１の代わりに）加算器３０８に提供される。

ここで図６に移ると、信号波形の例示の図６００が示されている。少なくとも幾つかの例において、図６００は、図３の回路３００に存在する複数の信号を例示している。従って、図６００を説明する際に、図３の少なくとも幾つかの構成要素及び／又は信号を参照することがある。図６００は、信号６０５、信号６１０、及び信号６１５を図示する。少なくとも一つの例において、信号６０５は、図３のランプ生成器３０４によって生成されるランプ信号であり、信号６１０は別のランプ信号であり、信号６１５は図３の加算器３０８の出力である（例えば、加算器３０８が信号６０５及び信号６１０を入力として受信する場合、ＰＲＳＳ信号の代わりに信号６１０を受信する）。信号６１５はさらに、少なくとも幾つかの例において、発振器３１０の出力を示し、そのため、信号６１５は、発振器３１０の出力に少なくとも部分的に従って制御される電力コンバータについてのｆ＿ｓｗを示す。図６００のｙ軸は周波数を表し、図６００のｘ軸は時間を表す。図６００に図示されるように、少なくとも幾つかの例において、信号６０５の帯域幅は、信号６１０の帯域幅よりも広く、信号６１５の帯域幅は、信号６０５と信号６１０を足し合わせた帯域幅にほぼ等しい。

ここで図７に移ると、例示の方法７００のフローチャートが示されている。少なくとも幾つかの例において、方法７００はＰＷＭ信号生成の方法である。幾つかの例において、ＰＷＭ信号は周波数がクロックサイクルごとに変化する。例えば、少なくとも幾つかの実装において、ＰＷＭ信号は、ＰＷＭ信号の生成において複数のスペクトラム拡散方式又は変調を組み合わせるＤＲＳＳディザリングに従って生成される。方法７００は、幾つかの例において、図３のＰＷＭ生成器３００などのＰＷＭ生成器において実装される。

動作７０５において、クロック信号が受信される。少なくとも幾つかの例において、上述のように、クロック信号はＣＬＫである。クロック信号は、幾つかの例において、発振器、ＰＷＭ生成器、又はクロック信号を生成し得る別の回路の出力である。動作７１０において、クロック信号は分周されて分周されたクロック信号を形成する。少なくとも幾つかの例において、分周されたクロック信号は、上述のように、ＣＬＫ＿ＤＩＶである。クロック信号は、少なくとも幾つかの例において、線形フィードバックシフトレジスタの出力に従って分周される。他の例において、クロック信号は任意の他の適切な値で分周される。少なくとも幾つかの例において、この値は、分周されたクロック信号が、複数の連続するクロックサイクルの間同じ周波数に留まらないように、クロックサイクルごとに変動する。

動作７１５において、第１の信号がディザリング方式に従って生成される。第１の信号は、例えば、アナログランプであるか、又はアナログランプを表す複数のデータビットである。他の例において、第１の信号は、上述のように、ＡＲＳＳ信号又は周期的アナログタイプの波形である。さらに他の例において、第１の信号はＰＲＳＳ信号である。少なくとも一つの実装において、第１の信号はランプ生成器によって生成される。第１の信号は、動作７１０において生成された分周クロック信号に従って生成され、そのため、第１の信号は、クロックサイクルごとに周波数が変化する。

動作７２０において、第２の信号がディザリング方式に従って生成される。第２の信号は、例えば、アナログランプであるか、又はアナログランプを表す複数のデータビットである。他の例において、第２の信号は、上述のように、ＡＲＳＳ信号又は周期的アナログタイプの波形である。さらに他の例において、第２の信号はＰＲＳＳ信号である。幾つかの例において、動作７２０におけるディザリング方式は、動作７１５におけるディザリング方式と同じである。他の例において、動作７２０におけるディザリング方式は、動作７１５におけるディザリング方式と異なる。少なくとも一つの実装において、第２の信号は、例えば、一つ又は複数のビットがＰＲＳＳ信号を形成するように、線形フィードバックシフトレジスタによって出力される一つ又は複数のビットに基づいて生成される。

動作７２５において、第１の信号は、第２の信号によって又は第２の信号を用いて変調される。幾つかの例において、第１の信号は、第２の信号を第１の信号に加算することにより、第２の信号によって変調される。変調された第１の信号は、幾つかの例において、ＤＲＳＳ信号である。第１の信号を第２の信号で変調することは、少なくとも幾つかの例において、第１の信号のディザリング方式を第２の信号のディザリング方式と組み合わせることである。第１の信号のディザリング方式を第２の信号のディザリング方式と組み合わせると、幾つかの例において、単一のディザリング方式を用いるＡＲＳＳ、ＰＲＳＳ、又はアナログディザリングなどの代替のアプローチよりも、連続するクロックサイクル間のスイッチング周波数に大きな変動が生じる。

動作７３０において、動作７２５において生成されたＤＲＳＳ信号に従って発振器がトリミングされて、ＰＷＭ信号が生成される。ＤＲＳＳ信号に従って発振器をトリミングすると、少なくとも幾つかの例において、発振器は、ＤＲＳＳ信号の値が変化するにつれて変化する周波数を有するＰＷＭ信号を生成する。周波数は、動作７１５において生成された第１の信号及び動作７２０において生成された第２の信号の両方に従って変化する。第１の信号及び第２の信号の両方に従ってＰＷＭ信号の周波数を変化させることにより、第１の信号が最適化される周波数範囲及び第２の信号が最適化される周波数範囲のＰＷＭ信号に従って制御されるスイッチング構成要素のＥＭＩ性能が向上され得る。例えば、第１の信号がアナログランプ信号である場合、第１の信号は低周波数におけるＥＭＩ性能を改善するために最適化される。同様に、第２の信号がＰＲＳＳ信号である場合、第２の信号は高周波数におけるＥＭＩ性能を改善するために最適化される。そのため、動作７２５において第１の信号を第２の信号で変調し、動作７３０においてこの変調された信号に従ってＰＷＭ信号を生成することによって、ＰＷＭ信号は、低周波数及び高周波数の両方でＥＭＩ性能を改善するために最適化される。

動作７３５において、電力コンバータが、ＰＷＭ信号に従って入力電圧から出力電圧を生成するように制御される。例えば、ＰＷＭ信号は、電力コンバータの少なくとも１つのパワートランジスタのゲート端子を駆動（又はゲートドライバを駆動してゲート端子を駆動）してパワートランジスタをオン／オフし、パワートランジスタを介する電流フローをイネーブル又はイナクティブしてＶＯＵＴが生成される。

ここで図８に移ると、例示の擬似コードの表８００が示されている。少なくとも幾つかの例において、本開示は、ソフトウェアを介して少なくとも部分的に実装可能である。例えば、或るタスクを行なうようにプロセッサをプログラムすることによって、図７の方法７００の少なくとも幾つかの動作が実施され得る。表８００は、このようなプログラミングを実施するための擬似コードの一例を図示する。しかし、表８００の擬似コードは、本開示の機能を実施するようにプロセッサをプログラムするための一つのアプローチにすぎず、同じ又は類似の結果を達成する他のアプローチが本開示の範囲に含まれる。

表８００に図示するように、変数ｃｌｋ＿ｆｒｅｑｕｅｎｃｙ、ｃｌｋ＿ｄｉｖｉｄｅｄ＿ｆｒｅｑｕｅｎｃｙ、ｃｌｋ＿ｄｉｖｉｄｅｄ＿ｆｒｅｑｕｅｎｃｙ＿２、及び疑似ランダムが定義される。乱数（ｒａｎｄ）が生成される。その後、第１のランプ信号（ｒａｍｐ）が生成され、第２のランプ信号（ｒａｍｐ＿２）が生成される。その後、ｒａｍｐ及びｒａｎｄを追加するか（これは、例えば、ｒａｎｄに従ってｒａｍｐを変調するためであり、幾つかの例においてｒａｎｄはＰＲＳＳ信号である）、又はｒａｍｐ及びｒａｍｐ＿２を追加することによって、ＤＲＳＳが生成される。ＤＲＳＳに基づいて、クロック信号の周波数が改変される。

前述の説明において、「含む」という用語は非制限様式で用いられており、そのため、「．．．を含むがこれに限定されない」を意味すると解釈すべきである。「結合する」という用語は、明細書全体を通して用いられる。この用語は、本開示の説明と一貫した機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る動作を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例においてデバイスＡがデバイスＢに結合され、第２の例において、介在する構成要素Ｃを介してデバイスＡがデバイスＢに結合され、これは、介在する構成要素Ｃが、デバイスＡによって生成される制御信号を介してデバイスＢがデバイスＡによって制御されるように、デバイスＡとデバイスＢとの間の機能的関係を実質的に変更させない場合である。タスク又は機能を実施する「ように構成される」デバイスは、製造時に製造業者によってその機能を実施するように構成（例えば、プログラム及び／又はハードワイヤード）され得、及び／又は、製造後にユーザによってその機能及び／又は他の付加的又は代替の機能を実施するように構成可能（又は再構成可能）とされ得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミング、ハードウェア構成要素の構築及び／又はレイアウト、並びにデバイスの相互接続、或いはこれらの組み合わせにより成され得る。また、或る構成要素を含むとされている回路又はデバイスは、代わりに、これらの構成要素に結合して、記載された回路要素又はデバイスを形成するように構成され得る。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（抵抗、コンデンサ、及び／又はインダクタなど）、及び／又は一つ又は複数の供給源（電圧及び／又は電流源など）を含むと説明される構造は、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体要素のみを含み得、また、製造時又は製造後のいずれかにおいて、例えば、エンドユーザー及び／又は第三者によって、受動要素及び／又は供給源の少なくとも幾つかを結合して、記載された構造を形成するように構成し得る。

本明細書において、或る構成要素が、特定のプロセス技術（例えば、ＦＥＴ、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）、ｎ型、ｐ型など）のものであると説明されるが、これらの構成要素は、他のプロセス技術（例えば、ＦＥＴ及び／又はＭＯＳＦＥＴをＢＪＴに置き換える、ｎ型をｐ型に置き換える、又はその逆など）の構成要素と交換され得、置き換えられた構成要素を含む回路を再構成することにより、構成要素を置き換える前に利用可能であった機能と少なくとも部分的に類似する所望の機能が提供される。抵抗器として図示される構成要素は、特に明記されない限り、概して、図示の抵抗器によって表されるインピーダンスの量を提供するために直列及び／又は並列に結合される、任意の一つ又は複数の要素を表す。また、前述の説明における「接地電位」という句の使用は、シャーシ接地、アース接地、浮遊接地、仮想接地、デジタル接地、共通接地、及び／又は本開示の教示に適用可能な又は適切な、任意の他の形態の接地接続を含むことが意図されている。特に明記されていない限り、或る値の前の「約」、「ほぼ」、又は「実質的に」は、記載される値の±１０パーセントを意味する。

上述の説明は、本開示の原理及び様々な例を例示することを意図している。上述の開示が完全に理解されれば、多くの変形及び修正が当業者に明らかになるであろう。本開示は、すべてのこのような変形及び改変を包含すると解釈されることを意図している。

Claims (24)

1. 回路であって、
   クロック信号を受信するように構成されるクロック入力端子と、第１の出力端子と、第２の出力端子とを含む、線形フィードバックシフトレジスタ（ＬＦＳＲ）、
   クロック分周器であって、前記クロック信号を受信するように構成されるクロック入力端子と、前記ＬＦＳＲの前記第１の出力端子に結合される第１の入力端子と、前記ＬＦＳＲの前記第２の出力端子に結合される第２の入力端子と、出力端子とを含む、前記クロック分周器、
   前記クロック分周器の前記出力端子に結合される入力端子と、出力端子とを含むランプ生成器、
   前記ランプ生成器の前記出力端子に結合される第１の入力端子と、前記ＬＦＳＲの前記第１の出力端子に結合される第２の入力端子と、出力端子とを含む加算器、及び
   前記加算器の前記出力端子に結合される第１の入力端子と、出力端子とを含む発振器、
   を含む、回路。
2. 請求項１に記載の回路であって、前記ＬＦＳＲがさらに第３の出力端子を含み、前記クロック分周器がさらに前記ＬＦＳＲの前記第３の出力端子に結合される第３の入力端子を含む、回路。
3. 請求項１に記載の回路であって、
   前記ランプ生成器がさらに、第２の出力端子、第３の出力端子、及び第４の出力端子を含み、
   前記加算器がさらに、前記ランプ生成器の前記第２の出力端子に結合される第３の入力端子と、前記ランプ生成器の前記第３の出力端子に結合される第４の入力端子と、前記ランプ生成器の前記第４の出力端子に結合される第５の入力端子と、前記ＬＦＳＲの前記第２の出力端子に結合される第６の入力端子とを含む、
   回路。
4. 請求項３に記載の回路であって、
   前記加算器がさらに、第２の出力端子、第３の出力端子、及び第４の出力端子を含み、
   前記発振器がさらに、前記加算器の前記第２の出力端子に結合される第２の入力端子と、前記加算器の前記第３の出力端子に結合される第３の入力端子と、前記加算器の前記第４の出力端子に結合される第４の入力端子とを含む、
   回路。
5. 請求項１に記載の回路であって、前記発振器の前記出力端子に結合するように構成されるゲート端子を有するパワートランジスタを含む電力コンバータをさらに含む、回路。
6. 請求項１に記載の回路であって、
   前記クロック分周器が、前記ＬＦＳＲから前記クロック分周器によって少なくとも一つのデジタルデータビットとして受信される値に従って、前記受信される前記クロック信号を分周するように構成され、
   前記ランプ生成器が、前記分周されたクロックの連続するサイクル間において周波数が変化するランプ信号を生成し、前記ランプ信号をデジタル値として出力するように構成される、
   回路。
7. 請求項６に記載の回路であって、前記加算器が、前記ＬＦＳＲから受信される少なくとも一つのデジタルデータビットに従って前記ランプ信号を変調して、前記ランプ信号のディザリングプロファイルと、前記ＬＦＳＲから受信される前記少なくとも一つのデジタルデータビットに関連付けられるディザリングプロファイルとの両方を含むデュアルランダムスペクトラム拡散（ＤＲＳＳ）信号を生成するように構成される、回路。
8. 請求項７に記載の回路であって、前記発振器が、前記ＤＲＳＳ信号に従ってパルス幅変調信号を生成するように構成され、前記パルス幅変調信号が、前記ランプ信号と、前記ＬＦＳＲから前記加算器によって受信される前記少なくとも一つのデジタルデータビットとの両方に従って周波数が変化する、回路。
9. 回路であって、
   クロック信号によってクロックされ、デジタルデータフォーマットで疑似ランダム値を出力するように構成される、線形フィードバックシフトレジスタ（ＬＦＳＲ）、
   前記クロック信号を受信し、前記クロック信号を前記疑似ランダム値で分周して、分周されたクロック信号を生成及び出力するように構成される、クロック分周器、
   前記分周されたクロック信号を受信し、前記分周されたクロック信号に従ってランプ信号を生成し、前記デジタルデータフォーマットで前記ランプ信号を出力するように構成される、ランプ生成器、
   デュアルランダムスペクトラム拡散信号を生成するため、前記疑似ランダム値で前記ランプ信号を変調するように構成される加算器、及び
   前記デュアルランダムスペクトラム拡散信号を受信し、前記デュアルランダムスペクトラム拡散信号に従ってパルス幅変調信号を生成するように構成される、発振器、
   を含む、回路。
10. 請求項９に記載の回路であって、前記パルス幅変調信号によって制御されるように構成されるパワートランジスタをさらに含み、前記パルス幅変調信号の制御下の前記パワートランジスタのスイッチング動作が、前記ランプ信号のみ又は前記疑似ランダム値のみに従って生成されるパルス幅変調信号より小さいピークエネルギーを有する電磁干渉を生成する、回路。
11. 請求項９に記載の回路であって、前記加算器が、前記疑似ランダム値で前記ランプ信号を変調して、前記デュアルランダムスペクトラム拡散信号の周波数を、前記クロック信号の単一サイクルで、前記ランプ信号の周波数が前記クロック信号の前記単一サイクルの間に変動するよりも大きい量変動させる、回路。
12. 請求項１１に記載の回路であって、前記加算器が、前記クロック信号の各サイクルの間に前記疑似ランダム値を前記ランプ信号に加算することによって前記擬似ランダム値で前記ランプ信号を前記変調し、前記加算器が、前記デジタルデータフォーマットで前記デュアルランダムスペクトラム拡散信号を出力する、回路。
13. 請求項９に記載の回路であって、前記パルス幅変調信号の周波数が、前記クロック信号の連続するサイクル間で変化する、回路。
14. 請求項９に記載の回路であって、前記発振器が、前記デュアルランダムスペクトラム拡散信号に少なくとも部分的に従って決定される電流でコンデンサを充電するように電流源をプログラムすることによって、前記パルス幅変調信号を生成する、回路。
15. システムであって、
    パルス幅変調信号を生成するように構成されるパルス幅変調生成器を含み、
    前記パルス幅変調信号が、
    第１のディザリングプロファイルと第１の周波数帯域幅とを有する第１の信号を生成することと、
    第２のディザリングプロファイルと前記第１の周波数帯域幅より広い第２の周波数帯域幅を有する第２の信号とを生成することと、
    デュアルランダムスペクトラム拡散信号を生成するため前記第１の信号で前記第２の信号を変調することと、
    前記デュアルランダムスペクトラム拡散信号に従って前記パルス幅変調信号を生成することと、
    によって生成される、
    システム。
16. 請求項１５に記載のシステムであって、前記第１の信号が擬似ランダムスペクトラム拡散信号であり、前記第２の信号が周期的なアナログタイプの波形である、システム。
17. 請求項１６に記載のシステムであって、前記パルス幅変調生成器が、
    クロック信号によってクロックされ、前記疑似ランダム拡散スペクトラム信号を出力するように構成される、線形フィードバックシフトレジスタ（ＬＦＳＲ）、
    前記クロック信号を受信し、前記クロック信号を前記疑似ランダム拡散スペクトラム信号の少なくとも一部で分周して、分周されたクロック信号を生成及び出力するように構成される、クロック分周器、
    前記分周されたクロック信号を受信し、前記分周されたクロック信号に従って前記周期的なアナログタイプの波形を生成するように構成されるランプ生成器、
    前記疑似ランダム拡散スペクトラム信号で前記周期的なアナログタイプの波形を変調して、前記デュアルランダムスペクトラム拡散信号を生成するように構成される加算器、及び
    前記デュアルランダムスペクトラム拡散信号を受信し、前記デュアルランダムスペクトラム拡散信号に従って前記パルス幅変調信号を生成するように構成される発振器、
    を含む、システム。
18. 請求項１７に記載のシステムであって、前記デュアルランダムスペクトラム拡散信号の周波数が、前記クロック信号の連続サイクル間で、前記周期的なアナログタイプの波形又は前記疑似ランダムスペクトラム拡散信号のいずれかより大きい度合まで変動する、システム。
19. 請求項１７に記載のシステムであって、前記発振器が、前記デュアルランダムスペクトラム拡散信号に少なくとも部分的に従って決定される電流でコンデンサを充電するように電流源をプログラムすることによって、前記クロック信号の連続するサイクル間で周波数が変化する前記パルス幅変調信号を生成する、システム。
20. 請求項１５に記載のシステムであって、前記パルス幅変調信号が、前記第１の信号に起因する前記デュアルランダムスペクトラム拡散信号の成分に基づく高周波帯域における、及び、前記第２の信号に起因する前記デュアルランダムスペクトラム拡散信号の成分に基づく低周波数帯域における前記パワートランジスタのオン及びオフの切り替えにおいて電磁干渉の生成を軽減する、システム。
21. 請求項１５に記載のシステムであって、前記第１の信号が、周期的なアナログタイプの波形であり、前記第２の信号が擬似ランダムスペクトラム拡散信号である、システム。
22. 請求項１５に記載のシステムであって、前記第１の信号が、周期的なアナログタイプの波形であり、前記第２の信号が第２の周期的なアナログタイプの波形である、システム。
23. 請求項１５に記載のシステムであって、前記第１の信号が第１の周波数の三角ランプ信号であり、前記第２の信号が第２の周波数の三角ランプ信号である、システム。
24. 請求項１５に記載のシステムであって、
    負荷と、
    前記負荷及びパルス幅変調生成器に結合される切り替えモード電源と、
    をさらに含み、
    前記切り替えモード電源がパワートランジスタを含み、
    前記パワートランジスタが、前記パルス幅変調信号に少なくとも部分的に従ってオン及びオフに切り替えられて、前記負荷に提供される出力電圧を生成する、
    システム。

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