KR20170037774A - 데이터 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

데이터 구동 회로는 수신기, 천이 최소화(Transition Minimized Code; TMC) 디코더, 디더링(dithering) 가산기 및 전압 발생기를 포함한다. 수신기는 디더링 기능이 적용되었다가 제거되고 TMC 기능이 적용된 제1 영상 데이터 및 클럭 신호를 수신한다. TMC 디코더는 제1 영상 데이터에서 TMC 기능을 제거하여 제2 영상 데이터를 발생한다. 디더링 가산기는 클럭 신호 및 제2 영상 데이터를 기초로, 제1 영상 데이터에서 제거된 디더링 기능을 복원하여 제3 영상 데이터를 발생한다. 전압 발생기는 제3 영상 데이터에 기초하여 복수의 데이터 전압들을 발생한다.

Description

데이터 구동 회로 및 이를 포함하는 표시 장치{DATA DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 장치에 포함되는 데이터 구동 회로 및 상기 데이터 구동 회로를 포함하는 표시 장치에 관한 것이다.
대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
상기와 같은 표시 장치들은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA) 등과 같은 다양한 전자 시스템에 사용될 수 있다. 최근에는 전자 시스템의 주파수 사용 대역이 넓어짐에 따라, 표시 장치의 주파수 금지 대역이 증가하고 있다. 따라서, 표시 장치의 무선 광역 네트워크(Wireless Wide Area Network; WWAN) 노이즈를 감소시킴으로써 표시 품질을 향상시키기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 디더링(dithering) 기능 및 천이 최소화(Transition Minimized Code; TMC) 기능을 효과적으로 적용할 수 있는 데이터 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 구동 회로를 포함하여 WWAN 노이즈가 효과적으로 감소될 수 있는 표시 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 데이터 구동 회로는 수신기, 천이 최소화(Transition Minimized Code; TMC) 디코더, 디더링(dithering) 가산기 및 전압 발생기를 포함한다. 상기 수신기는 디더링 기능이 적용되었다가 제거되고 TMC 기능이 적용된 제1 영상 데이터 및 클럭 신호를 수신한다. 상기 TMC 디코더는 상기 제1 영상 데이터에서 상기 TMC 기능을 제거하여 제2 영상 데이터를 발생한다. 상기 디더링 가산기는 상기 클럭 신호 및 상기 제2 영상 데이터를 기초로, 상기 제1 영상 데이터에서 제거된 상기 디더링 기능을 복원하여 제3 영상 데이터를 발생한다. 상기 전압 발생기는 상기 제3 영상 데이터에 기초하여 복수의 데이터 전압들을 발생한다.
일 실시예에서, 상기 수신기는 상기 제1 영상 데이터 및 상기 클럭 신호가 결합된 클럭 임베디드 데이터 신호를 수신할 수 있다. 상기 데이터 구동 회로는 클럭 복원기를 더 포함할 수 있다. 상기 클럭 복원기는 상기 클럭 임베디드 데이터 신호를 상기 제1 영상 데이터 및 상기 클럭 신호로 분리할 수 있다.
상기 클럭 복원기는 클럭 검출기 및 영상 데이터 검출기를 포함할 수 있다. 상기 클럭 검출기는 클럭 트레이닝 신호에 기초하여 클럭 윈도우를 설정하고, 상기 클럭 윈도우에 기초하여 상기 클럭 임베디드 데이터 신호에서 상기 클럭 신호를 검출할 수 있다. 상기 영상 데이터 검출기는 상기 검출된 클럭 신호를 기초로 상기 클럭 임베디드 데이터 신호를 지연하여 상기 제1 영상 데이터를 검출할 수 있다.
일 실시예에서, 상기 클럭 신호는 제1 클럭 비트 및 제2 클럭 비트를 포함하며, 상기 제1 클럭 비트 및 상기 제2 클럭 비트는 서로 다른 논리 레벨을 가질 수 있다.
상기 클럭 검출기는 상기 클럭 윈도우를 기초로 상기 제1 클럭 비트와 상기 제2 클럭 비트 사이의 천이 에지(transition edge)를 인식하여 상기 클럭 신호를 검출할 수 있다.
일 실시예에서, 상기 디더링 가산기는 상기 클럭 신호에 포함되는 제1 클럭 비트에 기초하여 상기 제2 영상 데이터에 포함되는 n(n은 2 이상의 자연수)비트의 제1 픽셀 데이터를 상기 제3 영상 데이터에 포함되는 n비트의 제2 픽셀 데이터로 변환할 수 있다.
일 실시예에서, 상기 디더링 가산기는 n개의 XOR 게이트들 및 (n-1)개의 AND 게이트들을 포함할 수 있다. 제1 XOR 게이트는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제1 비트를 발생하고, 제1 AND 게이트는 상기 제1 XOR 게이트에 입력되는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 AND 연산하며, 제2 XOR 게이트는 상기 제1 AND 게이트의 출력과 상기 제1 픽셀 데이터의 제2 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제2 비트를 발생할 수 있다.
상기 제1 클럭 비트가 제1 논리 레벨을 가지는 경우에, 상기 제1 픽셀 데이터와 상기 제2 픽셀 데이터는 동일한 값을 가질 수 있다. 상기 제1 클럭 비트가 제2 논리 레벨을 가지는 경우에, 상기 제1 픽셀 데이터와 상기 제2 픽셀 데이터는 상이한 값을 가질 수 있다.
일 실시예에서, 상기 제1 영상 데이터에는 스크램블(scramble) 기능이 더 적용될 수 있다. 상기 데이터 구동 회로는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register; LFSR) 및 디스크램블기를 더 포함할 수 있다. 상기 LFSR은 랜덤 넘버를 발생할 수 있다. 상기 디스크램블기는 상기 랜덤 넘버에 기초하여 상기 제1 영상 데이터에서 상기 스크램블 기능을 제거할 수 있다.
일 실시예에서, 상기 전압 발생기는 래치, 디지털-아날로그 컨버터 및 버퍼를 포함할 수 있다. 상기 래치는 상기 제3 영상 데이터를 저장할 수 있다. 상기 디지털-아날로그 컨버터는 상기 제3 영상 데이터를 변환하여 상기 복수의 데이터 전압들을 발생할 수 있다. 상기 버퍼는 상기 복수의 데이터 전압들을 출력할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 타이밍 제어 회로, 데이터 구동 회로 및 표시 패널을 포함한다. 상기 타이밍 제어 회로는 디더링(dithering) 기능이 적용된 제1 입력 영상 데이터를 수신하며, 상기 제1 입력 영상 데이터에서 상기 디더링 기능을 제거하고 천이 최소화(Transition Minimized Code; TMC) 기능을 적용하여 제1 영상 데이터를 발생하며, 상기 제1 영상 데이터 및 클럭 신호를 출력한다. 상기 데이터 구동 회로는 상기 제1 영상 데이터 및 상기 클럭 신호를 수신하고, 상기 제1 영상 데이터에서 상기 TMC 기능을 제거하고, 상기 클럭 신호에 기초하여 상기 제1 영상 데이터에서 상기 디더링 기능을 복원하며, 상기 TMC 기능이 제거되고 상기 디더링 기능이 복원된 영상 데이터에 기초하여 복수의 데이터 전압들을 발생한다. 상기 표시 패널은 상기 복수의 데이터 전압들에 기초하여 영상을 표시한다.
일 실시예에서, 상기 타이밍 제어 회로는 수신기, 디더링 반전기, TMC 인코더 및 송신기를 포함할 수 있다. 상기 수신기는 상기 제1 입력 영상 데이터를 수신할 수 있다. 상기 디더링 반전기는 복수의 반전 디더링 맵(map)들을 기초로 상기 제1 입력 영상 데이터에서 상기 디더링 기능을 제거하여 제2 입력 영상 데이터를 발생할 수 있다. 상기 TMC 인코더는 상기 제2 입력 영상 데이터에 상기 TMC 기능을 적용할 수 있다. 상기 송신기는 상기 제1 영상 데이터 및 상기 클럭 신호를 출력할 수 있다.
일 실시예에서, 상기 타이밍 제어 회로는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register; LFSR) 및 스크램블기를 더 포함할 수 있다. 상기 LFSR은 랜덤 넘버를 발생할 수 있다. 상기 스크램블기는 상기 랜덤 넘버에 기초하여 상기 TMC 인코더의 출력에 스크램블(scramble) 기능을 적용할 수 있다.
일 실시예에서, 데이터 구동 회로는 수신기, TMC 디코더, 디더링 가산기 및 전압 발생기를 포함할 수 있다. 상기 수신기는 상기 제1 영상 데이터 및 상기 클럭 신호를 수신할 수 있다. 상기 TMC 디코더는 상기 제1 영상 데이터에서 상기 TMC 기능을 제거하여 제2 영상 데이터를 발생할 수 있다. 상기 디더링 가산기는 상기 클럭 신호 및 상기 제2 영상 데이터를 기초로, 상기 제1 영상 데이터에서 제거된 상기 디더링 기능을 복원하여 제3 영상 데이터를 발생할 수 있다. 상기 전압 발생기는 상기 제3 영상 데이터에 기초하여 복수의 데이터 전압들을 발생할 수 있다.
일 실시예에서, 상기 수신기는 상기 제1 영상 데이터 및 상기 클럭 신호가 결합된 클럭 임베디드 데이터 신호를 수신할 수 있다. 상기 데이터 구동 회로는 클럭 복원기를 더 포함할 수 있다. 상기 클럭 복원기는 상기 클럭 임베디드 데이터 신호를 상기 제1 영상 데이터 및 상기 클럭 신호로 분리할 수 있다.
상기 클럭 복원기는 클럭 검출기 및 영상 데이터 검출기를 포함할 수 있다. 상기 클럭 검출기는 클럭 트레이닝 신호에 기초하여 클럭 윈도우를 설정하고, 상기 클럭 윈도우에 기초하여 상기 클럭 임베디드 데이터 신호에서 상기 클럭 신호를 검출할 수 있다. 상기 영상 데이터 검출기는 상기 검출된 클럭 신호를 기초로 상기 클럭 임베디드 데이터 신호를 지연하여 상기 제1 영상 데이터를 검출할 수 있다.
일 실시예에서, 상기 클럭 신호는 제1 클럭 비트 및 제2 클럭 비트를 포함하며, 상기 제1 클럭 비트 및 상기 제2 클럭 비트는 서로 다른 논리 레벨을 가질 수 있다.
상기 클럭 검출기는 상기 클럭 윈도우를 기초로 상기 제1 클럭 비트와 상기 제2 클럭 비트 사이의 천이 에지(transition edge)를 인식하여 상기 클럭 신호를 검출할 수 있다.
일 실시예에서, 상기 디더링 가산기는 상기 클럭 신호에 포함되는 제1 클럭 비트에 기초하여 상기 제2 영상 데이터에 포함되는 n(n은 2 이상의 자연수)비트의 제1 픽셀 데이터를 상기 제3 영상 데이터에 포함되는 n비트의 제2 픽셀 데이터로 변환할 수 있다.
일 실시예에서, 상기 디더링 가산기는 n개의 XOR 게이트들 및 (n-1)개의 AND 게이트들을 포함할 수 있다. 제1 XOR 게이트는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제1 비트를 발생하고, 제1 AND 게이트는 상기 제1 XOR 게이트에 입력되는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 AND 연산하며, 제2 XOR 게이트는 상기 제1 AND 게이트의 출력과 상기 제1 픽셀 데이터의 제2 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제2 비트를 발생할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 데이터 구동 회로는, 디더링 맵을 저장하는 저장부 없이, 상대적으로 간단한 구조의 디더링 가산기를 이용하여 타이밍 제어 회로에서 제거되었던 디더링 기능을 효과적으로 복원할 수 있다.
상기와 같은 데이터 구동 회로를 포함하는 표시 장치는, 타이밍 제어 회로에서 디더링 기능을 제거하고 TMC 기능을 적용한 이후에, 데이터 구동 회로에서 TMC 기능을 제거하고 디더링 기능을 복원할 수 있다. 따라서, 디더링 기능이 적용된 영상 데이터를 수신하더라도 비용 증가, 데이터 손상 및 표시 품질의 열화 없이 영상 데이터의 내부 전송 시에 TMC 기능을 효과적으로 적용할 수 있으며, 표시 장치의 WWAN 노이즈를 효과적으로 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다.
도 3a 및 3b는 도 2의 타이밍 제어 회로의 동작을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동 회로를 나타내는 블록도이다.
도 5, 6 및 7은 도 4의 데이터 구동 회로에 포함되는 클럭 복원기의 구성 및 동작을 설명하기 위한 도면들이다.
도 8은 데이터 구동 회로에 포함되는 디더링 가산기의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300) 및 데이터 구동 회로(400)를 포함한다.
표시 패널(100)은 제1 영상 데이터(DATTS)에 기초하여 구동(즉, 영상을 표시)한다. 표시 패널(100)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)과 연결된다. 복수의 게이트 라인들(GL)은 제1 방향(D1)으로 연장될 수 있고, 복수의 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 표시 패널(100)은 매트릭스 형태로 배치된 복수의 픽셀들(미도시)을 포함할 수 있다. 상기 복수의 픽셀들 각각은 게이트 라인들(GL) 중 하나 및 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다.
타이밍 제어 회로(200)는 표시 패널(100)의 동작을 제어하며, 게이트 구동 회로(300) 및 데이터 구동 회로(400)의 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 그래픽 처리 장치)로부터 제1 입력 영상 데이터(DATD) 및 입력 제어 신호(ICONT)를 수신한다. 제1 입력 영상 데이터(DATD)는 상기 복수의 픽셀들에 대한 픽셀 데이터들을 포함할 수 있다. 입력 제어 신호(ICONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 제어 회로(200)는 제1 입력 영상 데이터(DATD)에 기초하여 제1 영상 데이터(DATTS)를 발생한다. 타이밍 제어 회로(200)는 제1 입력 영상 데이터(DATD) 및 입력 제어 신호(ICONT)에 기초하여 클럭 신호(CLK)를 발생한다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 게이트 구동 회로(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 발생한다. 제1 제어 신호(CONT1)는 수직 개시 신호, 게이트 클럭 신호 등을 포함할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 데이터 구동 회로(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 발생한다. 제2 제어 신호(CONT2)는 수평 개시 신호, 데이터 클럭 신호, 극성 제어 신호, 데이터 로드 신호 등을 포함할 수 있다.
게이트 구동 회로(300)는 제1 제어 신호(CONT1)에 기초하여 복수의 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 발생한다. 게이트 구동 회로(300)는 상기 게이트 신호들을 복수의 게이트 라인들(GL)에 순차적으로 인가할 수 있다.
데이터 구동 회로(400)는 제2 제어 신호(CONT2) 및 디지털 형태의 제1 영상 데이터(DATTS)에 기초하여 아날로그 형태의 복수의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 복수의 데이터 전압들을 복수의 데이터 라인들(DL)에 순차적으로 인가할 수 있다.
실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100)에 연결될 수 있다. 실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100)에 집적될 수도 있다.
본 발명의 실시예들에 따른 표시 장치(10)에서, 상기 외부의 장치로부터 제공되는 제1 입력 영상 데이터(DATD)에는 디더링(dithering) 기능이 적용된다. 타이밍 제어 회로(200)는 제1 입력 영상 데이터(DATD)에서 상기 디더링 기능을 제거하고 천이 최소화(Transition Minimized Code; TMC) 기능을 적용하여 제1 영상 데이터(DATTS)를 발생하며, 상기 디더링 기능의 적용 및/또는 제거에 따른 계조 변경 여부를 나타내는 클럭 신호(CLK)를 발생한다. 데이터 구동 회로(400)는 제1 영상 데이터(DATTS)에서 상기 TMC 기능을 제거하고 상기 디더링 기능을 복원하여 상기 복수의 데이터 전압들을 발생한다. 본 발명의 실시예들에 따른 표시 장치(10)는 상기 디더링 기능 및 상기 TMC 기능을 효과적으로 적용할 수 있으며, 따라서 무선 광역 네트워크(Wireless Wide Area Network; WWAN) 노이즈가 효과적으로 감소될 수 있다.
도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다. 도 3a 및 3b는 도 2의 타이밍 제어 회로의 동작을 설명하기 위한 도면들이다.
도 1 및 2를 참조하면, 타이밍 제어 회로(200)는 수신기(210), 디더링 반전기(220), TMC 인코더(230) 및 송신기(270)를 포함할 수 있다. 타이밍 제어 회로(200)는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register; LFSR)(240), 스크램블기(250) 및 제어 신호 발생기(260)를 더 포함할 수 있다.
수신기(210)는 상기 외부의 장치로부터 제1 입력 영상 데이터(DATD) 및 입력 제어 신호(ICONT)를 수신할 수 있다. 수신기(210)는 제1 입력 영상 데이터(DATD)를 디더링 반전기(220)에 제공할 수 있고, 입력 제어 신호(ICONT)를 제어 신호 발생기(260)에 제공할 수 있다.
일 실시예에서, 타이밍 제어 회로(200)는 상기 외부의 장치와 eDP(extreme Discovery Protocol) 인터페이스에 기초하여 통신할 수 있다. 다시 말하면, 제1 입력 영상 데이터(DATD) 및 입력 제어 신호(ICONT)는 상기 eDP 인터페이스에 기초하여 상기 외부의 장치로부터 타이밍 제어 회로(200)에 전송될 수 있으며, 이 경우 수신기(210)는 eDP 수신기일 수 있다.
디더링 반전기(220)는 복수의 반전 디더링 맵(map)들(IDM)을 기초로 제1 입력 영상 데이터(DATD)에서 상기 디더링 기능을 제거하여 제2 입력 영상 데이터(DAT)를 발생할 수 있다. 예를 들어, 제1 입력 영상 데이터(DATD)에 기초하여 표시 패널(100)에 복수의 프레임 영상들이 표시될 수 있으며, 디더링 반전기(220)는 복수의 반전 디더링 맵들(IDM) 각각에 기초하여 상기 복수의 프레임 영상들 각각에 적용된 상기 디더링 기능을 제거할 수 있다.
일 실시예에서, 복수의 반전 디더링 맵들(IDM)은 타이밍 제어 회로(200) 내의 임의의 저장부(미도시)에 저장되거나 또는 디더링 반전기(220) 내에 저장될 수 있다. 도시하지는 않았지만, 실시예에 따라서 복수의 반전 디더링 맵들(IDM)은 상기 외부의 장치로부터 제1 입력 영상 데이터(DATD)와 함께 제공될 수도 있다.
상기 디더링 기능은, 주어진 제한된 계조들로 원하는 컬러를 표현하고자 할 때 정확하게 표현할 수 없는 색을 근사색으로 처리하는 기능을 나타낸다. 예를 들어, 0 계조에서 255 계조까지 256개의 계조들에 의해 영상을 표시하는 표시 패널에서 21.5 계조를 표시하고자 하는 경우에, 인접한 두 개의 픽셀들에 21 계조 및 22 계조를 표시함으로써 상기 인접한 두 개의 픽셀들의 조합에 의해 21.5 계조를 표시할 수 있다.
상기 디더링 기능과 관련하여 도 3a 및 3b를 참조하면, 상기 외부의 장치는 제1 디더링 맵(DM1)에 기초하여 상기 복수의 프레임 영상들 중 제1 프레임 영상에 상기 디더링 기능을 적용할 수 있다. 예를 들어, 상기 제1 프레임 영상에서, 제1 디더링 맵(DM1)의 "0"에 상응하는 영역은 원본 계조를 유지하고 제1 디더링 맵(DM1)의 "1"에 상응하는 영역은 원본 계조보다 1 계조만큼 증가시킴으로써, 상기 제1 프레임 영상에 상기 디더링 기능을 적용할 수 있다. 디더링 반전기(220)는 제1 디더링 맵(DM1)에 대응하는 제1 반전 디더링 맵(IDM1)에 기초하여 상기 제1 프레임 영상에서 상기 디더링 기능을 제거할 수 있다. 예를 들어, 상기 디더링 기능이 적용된 상기 제1 프레임 영상에서, 제1 반전 디더링 맵(IDM1)의 "0"에 상응하는 영역은 계조를 유지하고 제1 반전 디더링 맵(IDM1)의 "-1"에 상응하는 영역은 계조를 1 계조만큼 감소시킴으로써, 상기 제1 프레임 영상에서 상기 디더링 기능을 제거할 수 있다. 다시 말하면, 상기 디더링 기능을 제거함으로써, 상기 제1 프레임 영상의 원본 계조가 복원될 수 있다.
일 실시예에서, 제1 반전 디더링 맵(IDM1)은 제1 디더링 맵(DM1)과 유사한 구조를 가질 수 있다. 예를 들어, 제1 반전 디더링 맵(IDM1)의 "0"에 상응하는 영역은 제1 디더링 맵(DM1)의 "0"에 상응하는 영역과 실질적으로 동일하게 배치될 수 있고, 제1 반전 디더링 맵(IDM1)의 "-1"에 상응하는 영역은 제1 디더링 맵(DM1)의 "1"에 상응하는 영역과 실질적으로 동일하게 배치될 수 있다.
다시 도 1 및 2를 참조하면, TMC 인코더(230)는 제2 입력 영상 데이터(DAT)에 상기 TMC 기능을 적용하여 제3 입력 영상 데이터(DATT)를 발생할 수 있다.
상기 TMC 기능은, 데이터 전송 시에 데이터의 천이를 제거하거나 천이 횟수를 최소화시키는 기능을 나타낸다. 예를 들어, 제1 픽셀의 데이터 및 상기 제1 픽셀과 인접한 제2 픽셀의 데이터가 실질적으로 동일한 경우에, 상기 제1 픽셀에 대해서는 원본 데이터를 그대로 전송하며 상기 제2 픽셀에 대해서는 원본 데이터가 아닌 0 데이터를 전송하고 수신단에서 이를 복원함으로써 데이터 전송 시에 데이터 천이 횟수를 감소시킬 수 있다.
일 실시예에서, 상기 TMC 기능을 적용하기 위해 XOR 연산이 이용될 수 있다. 예를 들어, 상술한 것처럼 상기 제1 픽셀의 데이터와 상기 제2 픽셀의 데이터가 실질적으로 동일한 경우에, 상기 제1 픽셀의 데이터 및 상기 제2 픽셀의 데이터에 대한 XOR 연산을 수행하여 상기 0 데이터를 발생할 수 있다. 또한, 도 8을 참조하여 후술하는 것처럼, 상기 TMC 기능을 제거하기 위해 XOR 연산이 이용될 수도 있다.
LFSR(240)은 제1 랜덤 넘버(RN1)를 발생할 수 있다. 스크램블기(250)는 제1 랜덤 넘버(RN1)에 기초하여, TMC 인코더(230)의 출력인 제3 입력 영상 데이터(DATT)에 스크램블(scramble) 기능을 적용하여 제1 영상 데이터(DATTS)를 발생할 수 있다. 상기 스크램블 기능은, 데이터 배열을 랜덤하게 변경하거나 더미 데이터를 삽입하거나 일부 데이터를 다른 데이터로 치환하는 것과 같이, 데이터를 부호화 또는 암호화하여 데이터 전송 성능을 향상시키는 기능을 나타낸다.
도시하지는 않았지만, 실시예에 따라서 LFSR(240) 및 스크램블기(250)는 생략될 수 있다. 이 경우, TMC 인코더(230)는 제2 입력 영상 데이터(DAT)에 상기 TMC 기능을 적용하여 제1 영상 데이터(DATTS)를 발생할 수 있다.
제어 신호 발생기(260)는 입력 제어 신호(ICONT)에 기초하여 클럭 신호(CLK), 게이트 구동 회로(300)의 구동 타이밍을 조절하기 위한 제1 제어 신호(CONT1) 및 데이터 구동 회로(400)의 구동 타이밍을 조절하기 위한 제2 제어 신호(CONT2)를 발생할 수 있다.
일 실시예에서, 클럭 신호(CLK)는 상기 디더링 기능의 적용 및/또는 제거에 따른 계조 변경 여부를 나타내는 제1 클럭 비트를 포함할 수 있다. 예를 들어, 상기 제1 클럭 비트는 제1 디더링 맵(도 3의 DM1) 및 제1 반전 디더링 맵(도 3b의 IDM1) "0"에 상응하는 영역에 대해서는 제1 논리 레벨(예를 들어, 논리 로우 레벨)을 가질 수 있고, 제1 디더링 맵(도 3의 DM1)의 "1" 및 제1 반전 디더링 맵(도 3b의 IDM1) "-1"에 상응하는 영역에 대해서는 제2 논리 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있다. 도 4 및 8을 참조하여 후술하는 것처럼, 데이터 구동 회로(400)는 클럭 신호(CLK)의 상기 제1 클럭 비트에 기초하여 디더링 반전기(220)에 의해 제거된 상기 디더링 기능을 복원할 수 있다.
송신기(270)는 제1 제어 신호(CONT1)를 출력하여 게이트 구동 회로(300)에 제공할 수 있고, 제1 영상 데이터(DATTS), 클럭 신호(CLK) 및 제2 제어 신호(CONT2)를 출력하여 데이터 구동 회로(400)에 제공할 수 있다.
일 실시예에서, 도 6을 참조하여 후술하는 것처럼, 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)는 결합되어 하나의 신호로 제공될 수 있으며, 송신기(270)는 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)가 결합된 클럭 임베디드 데이터 신호를 출력할 수 있다.
일 실시예에서, 타이밍 제어 회로(200)는 데이터 구동 회로(400)와 USI(Universal Serial Interface)-GF 인터페이스에 기초하여 통신할 수 있다. 다시 말하면, 제1 영상 데이터(DATTS), 클럭 신호(CLK) 및 제2 제어 신호(CONT2)는 상기 USI-GF 인터페이스에 기초하여 타이밍 제어 회로(200)로부터 데이터 구동 회로(400)에 전송될 수 있으며, 이 경우 송신기(270)는 USI-GF 송신기일 수 있다. 실시예에 따라서, 타이밍 제어 회로(200)는 게이트 구동 회로(300)와도 상기 USI-GF 인터페이스에 기초하여 통신할 수 있다.
한편, 도시하지는 않았지만, 타이밍 제어 회로(200)는 입력 영상 데이터들(DATD, DAT, DATT) 중 적어도 하나에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction; ACC) 및/또는 능동 커패시턴스 보상(Dynamic Capacitance Compensation; DCC) 등을 수행하는 영상 처리부를 더 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동 회로를 나타내는 블록도이다. 도 5, 6 및 7은 도 4의 데이터 구동 회로에 포함되는 클럭 복원기의 구성 및 동작을 설명하기 위한 도면들이다. 도 8은 데이터 구동 회로에 포함되는 디더링 가산기의 구성을 나타내는 블록도이다.
도 1 및 4를 참조하면, 데이터 구동 회로(400)는 수신기(410), TMC 디코더(450), 디더링 가산기(460) 및 전압 발생기(470)를 포함할 수 있다. 데이터 구동 회로(400)는 클럭 복원기(420), LFSR(430) 및 디스크램블기(440)를 더 포함할 수 있다.
수신기(410)는 타이밍 제어 회로(200)로부터 제1 영상 데이터(DATTS), 클럭 신호(CLK) 및 제2 제어 신호(CONT2)를 수신할 수 있다. 수신기(410)는 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)를 클럭 복원기(420)에 제공할 수 있고, 제2 제어 신호(CONT2)를 전압 발생기(470)에 제공할 수 있다.
일 실시예에서, 도 2를 참조하여 상술한 것처럼, 데이터 구동 회로(400)는 타이밍 제어 회로(200)와 USI-GF 인터페이스에 기초하여 통신할 수 있으며, 이 경우 수신기(410)는 USI-GF 수신기일 수 있다.
일 실시예에서, 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)는 결합되어 제공될 수 있다. 다시 말하면, 수신기(410)는 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)가 결합된 상기 클럭 임베디드 데이터 신호를 수신할 수 있다. 클럭 복원기(420)는 클럭 트레이닝 신호(CTS)에 기초하여 상기 클럭 임베디드 데이터 신호를 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)로 분리할 수 있다.
도 5, 6 및 7을 참조하면, 클럭 복원기(420)는 클럭 검출기(422) 및 영상 데이터 검출기(424)를 포함할 수 있다.
클럭 검출기(422)는 클럭 트레이닝 신호(CTS) 및 클럭 임베디드 데이터 신호(CEDS)를 수신할 수 있다. 클럭 트레이닝 신호(CTS)는 미리 설정되어 있거나 트레이닝 동작에 의해 설정될 수 있다. 클럭 검출기(422)는 클럭 트레이닝 신호(CTS)에 기초하여 클럭 윈도우(CW)를 설정할 수 있다.
예를 들어, 도 6에 도시된 것처럼, 클럭 임베디드 데이터 신호(CEDS)는 제1 영상 데이터(DATTS)의 비트들(R10, R11, R12, R13, R14, R15, G10, G11, G12, G13, G14, G15) 및 클럭 신호(CLK)의 비트들(CLK01, CLK02, CLK11, CLK12)을 포함할 수 있으며, 상기 비트들은 미리 정해진 패턴에 따라 배열될 수 있다. 예를 들어, 상기 미리 정해진 패턴은 6비트의 픽셀 데이터 2개(RD1, GD1)와 2비트의 클럭 신호 1개(CLK1)가 순차적으로 반복 배치되는 패턴을 나타낼 수 있다. 클럭 트레이닝 신호(CTS)는 상기 미리 정해진 패턴에 상응하는 클럭 트레이닝 하이 패턴 및 클럭 트레이닝 로우 패턴을 포함할 수 있다. 클럭 검출기(422)는 클럭 트레이닝 신호(CTS)의 에지(예를 들어, 시간 t1의 상승 에지)를 중심으로 일정한 시간 간격을 가지도록 클럭 윈도우 신호(CWS) 내에 클럭 윈도우(CW)를 설정할 수 있다.
클럭 검출기(422)는 클럭 윈도우(CW)에 기초하여 클럭 임베디드 데이터 신호(CEDS)에서 클럭 신호(CLK1)를 검출할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 클럭 신호(CLK1)는 제1 클럭 비트(CLK11) 및 제2 클럭 비트(CLK12)를 포함할 수 있다. 클럭 검출기(422)는 클럭 윈도우(CW)를 기초로 제1 클럭 비트(CLK11)와 제2 클럭 비트(CLK12)의 경계를 검출함으로써, 클럭 신호(CLK1)를 검출할 수 있다.
일 실시예에서, 제1 클럭 비트(CLK11) 및 제2 클럭 비트(CLK12)는 서로 다른 논리 레벨을 가지도록 설정될 수 있다. 예를 들어, 제1 클럭 비트(CLK11)가 상기 제1 논리 레벨(예를 들어, 논리 로우 레벨)을 가지는 경우에 제2 클럭 비트(CLK12)는 상기 제2 논리 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있고, 제1 클럭 비트(CLK11)가 상기 제2 논리 레벨을 가지는 경우에 제2 클럭 비트(CLK12)는 상기 제1 논리 레벨을 가질 수 있다. 이 경우, 제1 클럭 비트(CLK11)와 제2 클럭 비트(CLK12) 사이에는 상승 에지 또는 하강 에지와 같은 천이 에지(transition edge)가 항상 존재할 수 있다. 클럭 검출기(422)는 클럭 윈도우(CW)를 기초로 제1 클럭 비트(CLK11)와 제2 클럭 비트(CLK12) 사이의 상기 천이 에지를 인식하여 클럭 신호(CLK1)를 검출할 수 있다.
영상 데이터 검출기(424)는 검출된 클럭 신호(CLK1)를 기초로 클럭 임베디드 데이터 신호(CEDS)를 지연하여 제1 영상 데이터(DATTS)를 검출할 수 있다. 예를 들어, 도 7에 도시된 것처럼, 영상 데이터 검출기(424)는 복수의 지연 고정 루프(Delay Locked Loop; DLL)들(426a, 426b, 426c, 426d, 426e, 426f, 426g, 426h, 426i, 426j, 426k, 426l)을 포함할 수 있다.
DLL(426a)은 시간 t1에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t2에서 픽셀 데이터(GD1)의 제6 비트(G15)를 검출할 수 있다. 이와 유사하게, DLL(426b)은 시간 t2에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t3에서 픽셀 데이터(GD1)의 제5 비트(G14)를 검출할 수 있고, DLL(426c)은 시간 t3에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t4에서 픽셀 데이터(GD1)의 제4 비트(G13)를 검출할 수 있고, DLL(426d)은 시간 t4에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t5에서 픽셀 데이터(GD1)의 제3 비트(G12)를 검출할 수 있고, DLL(426e)은 시간 t5에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t6에서 픽셀 데이터(GD1)의 제2 비트(G11)를 검출할 수 있으며, DLL(426f)은 시간 t6에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t7에서 픽셀 데이터(GD1)의 제1 비트(G10)를 검출할 수 있다.
또한, DLL(426g)은 시간 t7에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t8에서 픽셀 데이터(RD1)의 제6 비트(R15)를 검출할 수 있고, DLL(426h)은 시간 t8에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t9에서 픽셀 데이터(RD1)의 제5 비트(R14)를 검출할 수 있고, DLL(426i)은 시간 t9에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t10에서 픽셀 데이터(RD1)의 제4 비트(R13)를 검출할 수 있고, DLL(426j)은 시간 t10에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t11에서 픽셀 데이터(RD1)의 제3 비트(R12)를 검출할 수 있고, DLL(426k)은 시간 t11에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t12에서 픽셀 데이터(RD1)의 제2 비트(R11)를 검출할 수 있으며, DLL(426l)은 시간 t12에서 클럭 임베디드 데이터 신호(CEDS)를 지연하여 시간 t13에서 픽셀 데이터(RD1)의 제1 비트(R10)를 검출할 수 있다.
상기와 같은 데이터 지연 및 검출 동작은 클럭 신호(CLK1)와 관련된 픽셀 데이터들(RD1, GD1)의 모든 비트들(R10~R15, G10~G15)이 검출될 때까지, 즉 픽셀 데이터들(RD1, GD1)과 관련되지 않은 이전 클럭 신호(즉, 클럭 비트들(CLK01, CLK02))가 검출될 때까지 반복될 수 있다.
도 6에 도시된 클럭 임베디드 데이터 신호(CEDS)의 비트 배치에 기초하여 제1 영상 데이터(DATTS)의 검출 동작 및 영상 데이터 검출기(424)의 구조를 설명하였으나, 상기 클럭 임베디드 데이터 신호는 임의의 비트 배치를 가질 수 있으며 상기 영상 데이터 검출기는 상기 임의의 비트 배치에 상응하도록 임의의 개수의 DLL들을 포함하여 구현될 수 있다.
도시하지는 않았지만, 실시예에 따라서 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)는 결합되지 않고 제공될 수도 있다. 이 경우, 클럭 복원기(420)는 생략될 수 있으며, 수신기(410)는 제1 영상 데이터(DATTS) 및 클럭 신호(CLK)를 디스크램블기(440)에 제공할 수 있다.
다시 도 1 및 4를 참조하면, LFSR(430)은 제2 랜덤 넘버(RN2)를 발생할 수 있다. 디스크램블기(440)는 제2 랜덤 넘버(RN2)에 기초하여 제1 영상 데이터(DATTS)에 적용된 상기 스크램블 기능을 제거하여 영상 데이터(DATT')를 발생할 수 있다. 영상 데이터(DATT')는 도 2의 제3 입력 영상 데이터(DATT)와 실질적으로 동일할 수 있다.
도시하지는 않았지만, 도 2의 LFSR(240) 및 스크램블기(250)가 생략된 경우에, 도 4의 LFSR(430) 및 디스크램블기(440) 또한 생략될 수 있다. 이 경우, 클럭 복원기(420)는 클럭 트레이닝 신호(CTS)에 기초하여 상기 클럭 임베디드 데이터 신호를 영상 데이터(DATT') 및 클럭 신호(CLK)로 분리할 수 있다.
TMC 디코더(450)는 제1 영상 데이터(DATTS)에서(즉, 영상 데이터(DATT')에서) 상기 TMC 기능을 제거하여 제2 영상 데이터(DAT')를 발생할 수 있다. 제2 영상 데이터(DAT')는 도 2의 제2 입력 영상 데이터(DAT)와 실질적으로 동일할 수 있다.
디더링 가산기(460)는 클럭 신호(CLK) 및 제2 영상 데이터(DAT')를 기초로 타이밍 제어 회로(200)에 의해 제1 영상 데이터(DATTS)에서 제거된 상기 디더링 기능을 복원하여 제3 영상 데이터(DATD')를 발생할 수 있다. 제3 영상 데이터(DATD')는 도 2의 제1 입력 영상 데이터(DATD)와 실질적으로 동일할 수 있다.
일 실시예에서, 디더링 가산기(460)는 클럭 신호(CLK)에 포함되는 제1 클럭 비트(예를 들어, 도 6의 CLK11)에 기초하여 제2 영상 데이터(DAT')에 포함되는 n(n은 2 이상의 자연수)비트의 픽셀 데이터(예를 들어, 도 6의 RD1)를 제3 영상 데이터(DATD')에 포함되는 n비트의 픽셀 데이터로 변환할 수 있다.
일 실시예에서, 도 8을 참조하면, 디더링 가산기(460)는 n개의 XOR 게이트들 및 (n-1)개의 AND 게이트들을 포함하여 구현될 수 있다. 예를 들어, 제2 영상 데이터(DAT')에 포함되는 픽셀 데이터가 도 6에 도시된 것처럼 6비트의 픽셀 데이터(예를 들어, RD1)인 경우에, 디더링 가산기(460)는 6개의 XOR 게이트들(462a, 462b, 462c, 462d, 462e, 462f) 및 5개의 AND 게이트들(464a, 464b, 464c, 464d, 464e)을 포함할 수 있다.
디더링 가산기(460)는 제2 영상 데이터(DAT')의 제1 픽셀 데이터(RD1)를 제3 영상 데이터(DATD')의 제2 픽셀 데이터(RD1D)로 변환할 수 있다. 예를 들어, 제1 XOR 게이트(462a)는 제1 클럭 비트(CLK11)와 제1 픽셀 데이터(RD1)의 제1 비트(R10)를 XOR 연산하여 제2 픽셀 데이터(RD1D)의 제1 비트(R10D)를 발생할 수 있다. 제1 AND 게이트(464a)는 제1 XOR 게이트(462a)에 입력되는 제1 클럭 비트(CLK11)와 제1 픽셀 데이터(RD1)의 제1 비트(R10)를 AND 연산할 수 있다. 제2 XOR 게이트(462b)는 제1 AND 게이트(464a)의 출력과 제1 픽셀 데이터(RD1)의 제2 비트(R11)를 XOR 연산하여 제2 픽셀 데이터(RD1D)의 제2 비트(R11D)를 발생할 수 있다.
이와 유사하게, 제2 AND 게이트(464b)는 제2 XOR 게이트(462b)에 입력되는 상기 제1 AND 게이트(464a)의 출력과 제1 픽셀 데이터(RD1)의 제2 비트(R11)를 AND 연산할 수 있다. 제3 XOR 게이트(462c)는 제2 AND 게이트(464b)의 출력과 제1 픽셀 데이터(RD1)의 제3 비트(R12)를 XOR 연산하여 제2 픽셀 데이터(RD1D)의 제3 비트(R12D)를 발생할 수 있다. 제3 AND 게이트(464c)는 제3 XOR 게이트(462c)에 입력되는 상기 제2 AND 게이트(464b)의 출력과 제1 픽셀 데이터(RD1)의 제3 비트(R12)를 AND 연산할 수 있다. 제4 XOR 게이트(462d)는 제3 AND 게이트(464c)의 출력과 제1 픽셀 데이터(RD1)의 제4 비트(R13)를 XOR 연산하여 제2 픽셀 데이터(RD1D)의 제4 비트(R13D)를 발생할 수 있다. 제4 AND 게이트(464d)는 제4 XOR 게이트(462d)에 입력되는 상기 제3 AND 게이트(464c)의 출력과 제1 픽셀 데이터(RD1)의 제4 비트(R13)를 AND 연산할 수 있다. 제5 XOR 게이트(462e)는 제4 AND 게이트(464d)의 출력과 제1 픽셀 데이터(RD1)의 제5 비트(R14)를 XOR 연산하여 제2 픽셀 데이터(RD1D)의 제5 비트(R14D)를 발생할 수 있다. 제5 AND 게이트(464e)는 제5 XOR 게이트(462e)에 입력되는 상기 제4 AND 게이트(464d)의 출력과 제1 픽셀 데이터(RD1)의 제5 비트(R14)를 AND 연산할 수 있다. 제6 XOR 게이트(462f)는 제5 AND 게이트(464e)의 출력과 제1 픽셀 데이터(RD1)의 제6 비트(R15)를 XOR 연산하여 제2 픽셀 데이터(RD1D)의 제6 비트(R15D)를 발생할 수 있다.
일 실시예에서, 제1 클럭 비트(CLK11)가 상기 제1 논리 레벨(예를 들어, 논리 로우 레벨)을 가지는 경우에, 제1 픽셀 데이터(RD1)와 제2 픽셀 데이터(RD1D)는 실질적으로 동일한 값을 가질 수 있다. 제1 픽셀 데이터(RD1) 및 제2 픽셀 데이터(RD1D)가 실질적으로 동일한 값을 가지는 경우에, 제2 픽셀 데이터(RD1D)에 의해 구동되는 픽셀은 제1 디더링 맵(도 3의 DM1) 및 제1 반전 디더링 맵(도 3b의 IDM1) "0"에 상응하는 영역에 배치될 수 있다.
일 실시예에서, 제1 클럭 비트(CLK11)가 상기 제2 논리 레벨(예를 들어, 논리 하이 레벨)을 가지는 경우에, 제1 픽셀 데이터(RD1)와 제2 픽셀 데이터(RD1D)는 상이한 값을 가질 수 있다. 예를 들어, 제2 픽셀 데이터(RD1D)의 계조는 제1 픽셀 데이터(RD1)의 계조보다 1 계조만큼 높을 수 있다. 제1 픽셀 데이터(RD1) 및 제2 픽셀 데이터(RD1D)가 상이한 값을 가지는 경우에, 제2 픽셀 데이터(RD1D)에 의해 구동되는 픽셀은 제1 디더링 맵(도 3의 DM1)의 "1" 및 제1 반전 디더링 맵(도 3b의 IDM1) "-1"에 상응하는 영역에 배치될 수 있다.
제2 영상 데이터(DAT')가 6비트의 픽셀 데이터를 포함하는 경우에 기초하여 디더링 가산기(460)의 구조를 설명하였으나, 디더링 가산기(460)는 임의의 개수의 XOR 게이트들 AND 게이트들을 포함하여 구현될 수도 있고, 상술한 디더링 복원 동작을 수행하기 위한 임의의 구조를 가지도록 구현될 수도 있다.
다시 도 1 및 4를 참조하면, 전압 발생기(470)는 제3 영상 데이터(DATD')에 기초하여 복수의 데이터 전압들(VD)을 발생할 수 있다. 전압 발생기(470)는 래치(472), 디지털-아날로그 컨버터(474) 및 버퍼(476)를 포함할 수 있다.
래치(472)는 제3 영상 데이터(DATD')를 저장할 수 있다. 예를 들어, 래치(472)는 직렬 형태의 제3 영상 데이터(DATD')를 수신하여 저장할 수 있고, 병렬 형태의 제3 영상 데이터(DATD")를 출력할 수 있다. 디지털-아날로그 컨버터(474)는 제3 영상 데이터(DATD")를 디지털-아날로그 변환하여 복수의 데이터 전압들(VD)을 발생할 수 있다. 버퍼(476)는 복수의 데이터 전압들(VD)을 표시 패널(100)에 출력할 수 있다.
본 발명의 실시예들에 따른 데이터 구동 회로(400)는, 디더링 맵을 저장하는 저장부 없이, 상대적으로 간단한 구조의 디더링 가산기(460)를 이용하여 타이밍 제어 회로(200)에서 제거되었던 디더링 기능을 효과적으로 복원할 수 있다. 상기와 같은 데이터 구동 회로(400)를 포함하는 표시 장치(10)는, 타이밍 제어 회로(200)에서 디더링 기능을 제거하고 TMC 기능을 적용한 이후에, 데이터 구동 회로(400)에서 TMC 기능을 제거하고 디더링 기능을 복원할 수 있다. 따라서, 디더링 기능이 적용된 영상 데이터를 수신하더라도 비용 증가, 데이터 손상 및 표시 품질의 열화 없이 영상 데이터의 내부 전송 시에 TMC 기능을 효과적으로 적용할 수 있으며, 표시 장치(10)의 WWAN 노이즈를 효과적으로 감소시킬 수 있다.
도 9는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 9를 참조하면, 표시 장치(10)는 외부의 그래픽 처리 장치(Graphic Processing Unit; GPU)(1000)로부터 제1 입력 영상 데이터(DATD), 입력 제어 신호(ICONT) 및 반전 디더링 맵(IDM)을 수신한다. 그래픽 처리 장치(1000)는 제1 입력 영상 데이터(DATD)에 상기 디더링 기능을 적용하여 제공할 수 있다. 반전 디더링 맵(IDM)은 상기 디더링 기능을 제거하는데 사용될 수 있으며, 미리 제공되어 표시 장치(10)에 저장되거나 제1 입력 영상 데이터(DATD)와 함께 제공될 수 있다.
표시 장치(10)는 도 1의 표시 장치와 실질적으로 동일하며, 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300) 및 데이터 구동 회로(400)를 포함한다. 타이밍 제어 회로(200)는 상기 디더링 기능을 제거하는 디더링 반전기(도 2의 220) 및 상기 TMC 기능을 적용하는 TMC 인코더(도 2의 220)를 포함할 수 있고, 데이터 구동 회로(400)는 상기 TMC 기능을 제거하는 TMC 디코더(도 4의 450) 및 디더링 맵 없이 상기 디더링 기능을 복원하는 디더링 가산기(도 4의 460)를 포함할 수 있다.
이상, 특정한 디더링 방식(예를 들어, 도 3a 및 3b의 DM1 및 IDM1), 특정한 패턴의 클럭 임베디드 데이터 신호(예를 들어, 도 6의 CEDS) 및 특정 구조의 디더링 가산기(예를 들어, 도 8)에 기초하여 본 발명의 실시예들에 따른 데이터 구동 회로 및 표시 장치를 설명하였으나, 본 발명의 실시예들은 다양한 구동 방식 및 구조를 가지는 임의의 데이터 구동 회로 및 표시 장치에 대해서도 적용될 수 있다.
본 발명은 데이터 구동 회로, 이를 포함하는 표시 장치 및 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP(Portable Multimedia Player), 디지털 카메라(Digital Camera), 캠코더(Camcoder), PC(Personal Computer), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop Computer), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 디더링(dithering) 기능이 적용되었다가 제거되고 천이 최소화(Transition Minimized Code; TMC) 기능이 적용된 제1 영상 데이터 및 클럭 신호를 수신하는 수신기;
    상기 제1 영상 데이터에서 상기 TMC 기능을 제거하여 제2 영상 데이터를 발생하는 TMC 디코더;
    상기 클럭 신호 및 상기 제2 영상 데이터를 기초로, 상기 제1 영상 데이터에서 제거된 상기 디더링 기능을 복원하여 제3 영상 데이터를 발생하는 디더링 가산기; 및
    상기 제3 영상 데이터에 기초하여 복수의 데이터 전압들을 발생하는 전압 발생기를 포함하는 데이터 구동 회로.
  2. 제 1 항에 있어서,
    상기 수신기는 상기 제1 영상 데이터 및 상기 클럭 신호가 결합된 클럭 임베디드 데이터 신호를 수신하고,
    상기 클럭 임베디드 데이터 신호를 상기 제1 영상 데이터 및 상기 클럭 신호로 분리하는 클럭 복원기를 더 포함하는 것을 특징으로 하는 데이터 구동 회로.
  3. 제 2 항에 있어서, 상기 클럭 복원기는,
    클럭 트레이닝 신호에 기초하여 클럭 윈도우를 설정하고, 상기 클럭 윈도우에 기초하여 상기 클럭 임베디드 데이터 신호에서 상기 클럭 신호를 검출하는 클럭 검출기; 및
    상기 검출된 클럭 신호를 기초로 상기 클럭 임베디드 데이터 신호를 지연하여 상기 제1 영상 데이터를 검출하는 영상 데이터 검출기를 포함하는 것을 특징으로 하는 데이터 구동 회로.
  4. 제 3 항에 있어서,
    상기 클럭 신호는 제1 클럭 비트 및 제2 클럭 비트를 포함하며, 상기 제1 클럭 비트 및 상기 제2 클럭 비트는 서로 다른 논리 레벨을 가지는 것을 특징으로 하는 데이터 구동 회로.
  5. 제 4 항에 있어서,
    상기 클럭 검출기는 상기 클럭 윈도우를 기초로 상기 제1 클럭 비트와 상기 제2 클럭 비트 사이의 천이 에지(transition edge)를 인식하여 상기 클럭 신호를 검출하는 것을 특징으로 하는 데이터 구동 회로.
  6. 제 1 항에 있어서, 상기 디더링 가산기는,
    상기 클럭 신호에 포함되는 제1 클럭 비트에 기초하여 상기 제2 영상 데이터에 포함되는 n(n은 2 이상의 자연수)비트의 제1 픽셀 데이터를 상기 제3 영상 데이터에 포함되는 n비트의 제2 픽셀 데이터로 변환하는 것을 특징으로 하는 데이터 구동 회로.
  7. 제 6 항에 있어서,
    상기 디더링 가산기는 n개의 XOR 게이트들 및 (n-1)개의 AND 게이트들을 포함하며,
    제1 XOR 게이트는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제1 비트를 발생하고, 제1 AND 게이트는 상기 제1 XOR 게이트에 입력되는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 AND 연산하며, 제2 XOR 게이트는 상기 제1 AND 게이트의 출력과 상기 제1 픽셀 데이터의 제2 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제2 비트를 발생하는 것을 특징으로 하는 데이터 구동 회로.
  8. 제 6 항에 있어서,
    상기 제1 클럭 비트가 제1 논리 레벨을 가지는 경우에, 상기 제1 픽셀 데이터와 상기 제2 픽셀 데이터는 동일한 값을 가지며,
    상기 제1 클럭 비트가 제2 논리 레벨을 가지는 경우에, 상기 제1 픽셀 데이터와 상기 제2 픽셀 데이터는 상이한 값을 가지는 것을 특징으로 하는 데이터 구동 회로.
  9. 제 1 항에 있어서,
    상기 제1 영상 데이터에는 스크램블(scramble) 기능이 더 적용되며,
    랜덤 넘버를 발생하는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register; LFSR); 및
    상기 랜덤 넘버에 기초하여 상기 제1 영상 데이터에서 상기 스크램블 기능을 제거하는 디스크램블기를 더 포함하는 것을 특징으로 하는 데이터 구동 회로.
  10. 제 1 항에 있어서, 상기 전압 발생기는,
    상기 제3 영상 데이터를 저장하는 래치;
    상기 제3 영상 데이터를 변환하여 상기 복수의 데이터 전압들을 발생하는 디지털-아날로그 컨버터; 및
    상기 복수의 데이터 전압들을 출력하는 버퍼를 포함하는 것을 특징으로 하는 데이터 구동 회로.
  11. 디더링(dithering) 기능이 적용된 제1 입력 영상 데이터를 수신하며, 상기 제1 입력 영상 데이터에서 상기 디더링 기능을 제거하고 천이 최소화(Transition Minimized Code; TMC) 기능을 적용하여 제1 영상 데이터를 발생하며, 상기 제1 영상 데이터 및 클럭 신호를 출력하는 타이밍 제어 회로;
    상기 제1 영상 데이터 및 상기 클럭 신호를 수신하고, 상기 제1 영상 데이터에서 상기 TMC 기능을 제거하고, 상기 클럭 신호에 기초하여 상기 제1 영상 데이터에서 상기 디더링 기능을 복원하며, 상기 TMC 기능이 제거되고 상기 디더링 기능이 복원된 영상 데이터에 기초하여 복수의 데이터 전압들을 발생하는 데이터 구동 회로; 및
    상기 복수의 데이터 전압들에 기초하여 영상을 표시하는 표시 패널을 포함하는 표시 장치.
  12. 제 11 항에 있어서, 상기 타이밍 제어 회로는,
    상기 제1 입력 영상 데이터를 수신하는 수신기;
    복수의 반전 디더링 맵(map)들을 기초로 상기 제1 입력 영상 데이터에서 상기 디더링 기능을 제거하여 제2 입력 영상 데이터를 발생하는 디더링 반전기;
    상기 제2 입력 영상 데이터에 상기 TMC 기능을 적용하는 TMC 인코더; 및
    상기 제1 영상 데이터 및 상기 클럭 신호를 출력하는 송신기를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서, 상기 타이밍 제어 회로는,
    랜덤 넘버를 발생하는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register; LFSR); 및
    상기 랜덤 넘버에 기초하여 상기 TMC 인코더의 출력에 스크램블(scramble) 기능을 적용하는 스크램블기를 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 11 항에 있어서, 상기 데이터 구동 회로는,
    상기 제1 영상 데이터 및 상기 클럭 신호를 수신하는 수신기;
    상기 제1 영상 데이터에서 상기 TMC 기능을 제거하여 제2 영상 데이터를 발생하는 TMC 디코더;
    상기 클럭 신호 및 상기 제2 영상 데이터를 기초로, 상기 제1 영상 데이터에서 제거된 상기 디더링 기능을 복원하여 제3 영상 데이터를 발생하는 디더링 가산기; 및
    상기 제3 영상 데이터에 기초하여 복수의 데이터 전압들을 발생하는 전압 발생기를 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 수신기는 상기 제1 영상 데이터 및 상기 클럭 신호가 결합된 클럭 임베디드 데이터 신호를 수신하고,
    상기 데이터 구동 회로는, 상기 클럭 임베디드 데이터 신호를 상기 제1 영상 데이터 및 상기 클럭 신호로 분리하는 클럭 복원기를 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 상기 클럭 복원기는,
    클럭 트레이닝 신호에 기초하여 클럭 윈도우를 설정하고, 상기 클럭 윈도우에 기초하여 상기 클럭 임베디드 데이터 신호에서 상기 클럭 신호를 검출하는 클럭 검출기; 및
    상기 검출된 클럭 신호를 기초로 상기 클럭 임베디드 데이터 신호를 지연하여 상기 제1 영상 데이터를 검출하는 영상 데이터 검출기를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 클럭 신호는 제1 클럭 비트 및 제2 클럭 비트를 포함하며, 상기 제1 클럭 비트 및 상기 제2 클럭 비트는 서로 다른 논리 레벨을 가지는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 클럭 검출기는 상기 클럭 윈도우를 기초로 상기 제1 클럭 비트와 상기 제2 클럭 비트 사이의 천이 에지(transition edge)를 인식하여 상기 클럭 신호를 검출하는 것을 특징으로 하는 표시 장치.
  19. 제 14 항에 있어서, 상기 디더링 가산기는,
    상기 클럭 신호에 포함되는 제1 클럭 비트에 기초하여 상기 제2 영상 데이터에 포함되는 n(n은 2 이상의 자연수)비트의 제1 픽셀 데이터를 상기 제3 영상 데이터에 포함되는 n비트의 제2 픽셀 데이터로 변환하는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 디더링 가산기는 n개의 XOR 게이트들 및 (n-1)개의 AND 게이트들을 포함하며,
    제1 XOR 게이트는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제1 비트를 발생하고, 제1 AND 게이트는 상기 제1 XOR 게이트에 입력되는 상기 제1 클럭 비트와 상기 제1 픽셀 데이터의 제1 비트를 AND 연산하며, 제2 XOR 게이트는 상기 제1 AND 게이트의 출력과 상기 제1 픽셀 데이터의 제2 비트를 XOR 연산하여 상기 제2 픽셀 데이터의 제2 비트를 발생하는 것을 특징으로 하는 표시 장치.

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