JP2000048113A - 積分方法、積分器、電圧制御発振器及び周波数−電圧変換器 - Google Patents
積分方法、積分器、電圧制御発振器及び周波数−電圧変換器Info
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- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
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- H03K9/06—Demodulating pulses which have been modulated with a continuously-variable signal of frequency- or rate-modulated pulses
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Abstract
(57)【要約】
【課題】積分器に関し、これを、例えば、電圧制御発振
器に使用する場合には、ジッタを低減化した高精度の発
振信号を得ることができ、また、周波数−電圧変換器に
使用する場合には、Ｓ／Ｎ比の高い高精度の出力電圧を
得ることができるようにする。 【解決手段】積分容量２７と、積分容量２７に直流電流
を供給する電流供給回路２８との間に開閉スイッチ回路
３１を設け、積分容量２７の積分時間中の一定時間、開
閉スイッチ回路３１をオフとし、実際に積分を行う時間
を［（積分時間）−（積分時間中の一定時間）］とす
る。
器に使用する場合には、ジッタを低減化した高精度の発
振信号を得ることができ、また、周波数−電圧変換器に
使用する場合には、Ｓ／Ｎ比の高い高精度の出力電圧を
得ることができるようにする。 【解決手段】積分容量２７と、積分容量２７に直流電流
を供給する電流供給回路２８との間に開閉スイッチ回路
３１を設け、積分容量２７の積分時間中の一定時間、開
閉スイッチ回路３１をオフとし、実際に積分を行う時間
を［（積分時間）−（積分時間中の一定時間）］とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、積分容量に電流を
供給して電荷を積分する積分方法、積分器、積分器を使
用してなる電圧制御発振器及び周波数−電圧変換器に関
する。
供給して電荷を積分する積分方法、積分器、積分器を使
用してなる電圧制御発振器及び周波数−電圧変換器に関
する。
【０００２】
【従来の技術】従来の積分器の一例・・図１２、図１３ 図１２は従来の積分器の一例を示す回路図である。図１
２中、１は積分容量、２は積分容量１に直流電流を供給
する電流供給回路、３は積分スタート信号ＳＴを電流供
給回路２に与えて電流供給回路を制御する制御回路であ
る。
２中、１は積分容量、２は積分容量１に直流電流を供給
する電流供給回路、３は積分スタート信号ＳＴを電流供
給回路２に与えて電流供給回路を制御する制御回路であ
る。
【０００３】図１３は図１２に示す従来の積分器の動作
を示す波形図であり、図１３（Ａ）は制御回路３から出
力される積分スタート信号ＳＴ、図１３（Ｂ）は積分容
量１の端子電圧Ｖcを示している。
を示す波形図であり、図１３（Ａ）は制御回路３から出
力される積分スタート信号ＳＴ、図１３（Ｂ）は積分容
量１の端子電圧Ｖcを示している。
【０００４】即ち、図１２に示す従来の積分器において
は、制御回路３から積分スタート信号ＳＴが出力される
と、電流供給回路２は、積分容量１に直流電流を供給
し、この結果、積分容量１の端子電圧Ｖcは、電流供給
回路２から供給される電流の電流値Ｉに応じて時間と共
に上昇する。
は、制御回路３から積分スタート信号ＳＴが出力される
と、電流供給回路２は、積分容量１に直流電流を供給
し、この結果、積分容量１の端子電圧Ｖcは、電流供給
回路２から供給される電流の電流値Ｉに応じて時間と共
に上昇する。
【０００５】なお、積分終了時における積分容量１の端
子電圧Ｖceは、積分容量１の容量値をＣ、積分時間をＴ
とすると、 Ｖce ＝（Ｉ／Ｃ）×Ｔ となる。
子電圧Ｖceは、積分容量１の容量値をＣ、積分時間をＴ
とすると、 Ｖce ＝（Ｉ／Ｃ）×Ｔ となる。
【０００６】従来の電圧制御発振器の一例・・図１４、
図１５ 図１４は従来の電圧制御発振器の一例を示す回路図であ
る。図１４中、Ｖinは入力電圧（制御電圧）、５は入力
電圧Ｖinが入力される電圧−電流変換器、６は電圧−電
流変換器５の出力電流値を決定する抵抗である。
図１５ 図１４は従来の電圧制御発振器の一例を示す回路図であ
る。図１４中、Ｖinは入力電圧（制御電圧）、５は入力
電圧Ｖinが入力される電圧−電流変換器、６は電圧−電
流変換器５の出力電流値を決定する抵抗である。
【０００７】また、７、８は電圧−電流変換器５の出力
電流により電流値が制御される電流制御電流源であり、
抵抗６の抵抗値をＲとすると、 Ｉ∝Ｖin／Ｒ となるように構成されている。
電流により電流値が制御される電流制御電流源であり、
抵抗６の抵抗値をＲとすると、 Ｉ∝Ｖin／Ｒ となるように構成されている。
【０００８】また、９は積分容量、１０はコンパレータ
であり、コンパレータ１０は、反転入力端子１０Ａに積
分容量９の端子電圧Ｖcが入力され、非反転入力端子１
０Ｂに基準電圧ＶRH又は基準電圧ＶRL（＜ＶRH）が入力
され、出力端子に電圧制御発振器の発振信号（ＶＣＯ出
力）Ｓoutを出力するものである。
であり、コンパレータ１０は、反転入力端子１０Ａに積
分容量９の端子電圧Ｖcが入力され、非反転入力端子１
０Ｂに基準電圧ＶRH又は基準電圧ＶRL（＜ＶRH）が入力
され、出力端子に電圧制御発振器の発振信号（ＶＣＯ出
力）Ｓoutを出力するものである。
【０００９】また、１１は発振信号Ｓoutによりオン、
オフが制御される開閉スイッチ回路であり、この開閉ス
イッチ回路１１は、発振信号Ｓout＝Ｈレベルの場合に
はオン、発振信号Ｓout＝Ｌレベルの場合にはオフとな
るものである。
オフが制御される開閉スイッチ回路であり、この開閉ス
イッチ回路１１は、発振信号Ｓout＝Ｈレベルの場合に
はオン、発振信号Ｓout＝Ｌレベルの場合にはオフとな
るものである。
【００１０】また、１２は発振信号Ｓoutを反転するイ
ンバータ、１３はインバータ１２の出力によりオン、オ
フが制御される開閉スイッチ回路であり、この開閉スイ
ッチ回路１３は、インバータ１２の出力＝Ｈレベルの場
合にはオン、インバータ１２の出力＝Ｌレベルの場合に
はオフとなるものである。
ンバータ、１３はインバータ１２の出力によりオン、オ
フが制御される開閉スイッチ回路であり、この開閉スイ
ッチ回路１３は、インバータ１２の出力＝Ｈレベルの場
合にはオン、インバータ１２の出力＝Ｌレベルの場合に
はオフとなるものである。
【００１１】また、１４は発振信号Ｓoutによりオン、
オフが制御される切換えスイッチ回路であり、入力端子
１４Ａには基準電圧ＶRHが印加され、入力端子１４Ｂに
は基準電圧ＶRLが印加され、出力端子１４Ｃはコンパレ
ータ１０の非反転入力端子１０Ｂに接続されている。
オフが制御される切換えスイッチ回路であり、入力端子
１４Ａには基準電圧ＶRHが印加され、入力端子１４Ｂに
は基準電圧ＶRLが印加され、出力端子１４Ｃはコンパレ
ータ１０の非反転入力端子１０Ｂに接続されている。
【００１２】この切換えスイッチ回路１４は、発振信号
Ｓout＝Ｈレベルの場合には、入力端子１４Ａと出力端
子１４Ｃとが接続状態、発振信号Ｓout＝Ｌレベルの場
合には、入力端子１４Ｂと出力端子１４Ｃとが接続状態
となるように構成されている。
Ｓout＝Ｈレベルの場合には、入力端子１４Ａと出力端
子１４Ｃとが接続状態、発振信号Ｓout＝Ｌレベルの場
合には、入力端子１４Ｂと出力端子１４Ｃとが接続状態
となるように構成されている。
【００１３】図１５は図１４に示す従来の電圧制御発振
器の動作を示す波形図である。図１５（Ａ）は積分容量
９の端子電圧Ｖc、図１５（Ｂ）は発振信号Ｓoutを示し
ており、二点鎖線１６で囲む部分は、図１５（Ａ）の破
線１７で囲む部分の拡大図である。
器の動作を示す波形図である。図１５（Ａ）は積分容量
９の端子電圧Ｖc、図１５（Ｂ）は発振信号Ｓoutを示し
ており、二点鎖線１６で囲む部分は、図１５（Ａ）の破
線１７で囲む部分の拡大図である。
【００１４】即ち、図１４に示す従来の電圧制御発振器
においては、例えば、発振信号Ｓout＝Ｌレベルとなっ
ている場合、切換えスイッチ回路１４においては、入力
端子１４Ｂと出力端子１４Ｃとが接続状態となり、基準
電圧ＶRLがコンパレータ１０の非反転入力端子１０Ｂに
入力されると共に、開閉スイッチ回路１１＝オフ、イン
バータ１２の出力＝Ｈレベル、開閉スイッチ回路１３＝
オンの状態にある。
においては、例えば、発振信号Ｓout＝Ｌレベルとなっ
ている場合、切換えスイッチ回路１４においては、入力
端子１４Ｂと出力端子１４Ｃとが接続状態となり、基準
電圧ＶRLがコンパレータ１０の非反転入力端子１０Ｂに
入力されると共に、開閉スイッチ回路１１＝オフ、イン
バータ１２の出力＝Ｈレベル、開閉スイッチ回路１３＝
オンの状態にある。
【００１５】この結果、積分容量９から電流制御電流源
８側に入力電圧Ｖinの電圧値に応じた直流電流が流れ、
積分容量９の端子電圧Ｖcは時間に比例して下降するこ
とになる。そして、積分容量９の端子電圧Ｖcが基準電
圧ＶRLに達すると、発振信号Ｓout＝Ｈレベルとなる。
８側に入力電圧Ｖinの電圧値に応じた直流電流が流れ、
積分容量９の端子電圧Ｖcは時間に比例して下降するこ
とになる。そして、積分容量９の端子電圧Ｖcが基準電
圧ＶRLに達すると、発振信号Ｓout＝Ｈレベルとなる。
【００１６】この結果、切換えスイッチ回路１４では、
入力端子１４Ａと出力端子１４Ｃとが接続状態となり、
コンパレータ１０の非反転入力端子１０Ｂには基準電圧
ＶRHが入力されると共に、開閉スイッチ回路１１＝オ
ン、インバータ１２の出力＝Ｌレベル、開閉スイッチ回
路１３＝オフとなる。
入力端子１４Ａと出力端子１４Ｃとが接続状態となり、
コンパレータ１０の非反転入力端子１０Ｂには基準電圧
ＶRHが入力されると共に、開閉スイッチ回路１１＝オ
ン、インバータ１２の出力＝Ｌレベル、開閉スイッチ回
路１３＝オフとなる。
【００１７】この結果、電流制御電流源７から積分容量
９に入力電圧Ｖinの電圧値に応じた直流電流が供給さ
れ、積分容量９の端子電圧Ｖcは時間に比例して上昇す
ることになる。そして、積分容量９の端子電圧Ｖcが基
準電圧ＶRHを越えると、発振信号Ｓout＝Ｌレベルとな
る。
９に入力電圧Ｖinの電圧値に応じた直流電流が供給さ
れ、積分容量９の端子電圧Ｖcは時間に比例して上昇す
ることになる。そして、積分容量９の端子電圧Ｖcが基
準電圧ＶRHを越えると、発振信号Ｓout＝Ｌレベルとな
る。
【００１８】この結果、切換えスイッチ回路１４では、
入力端子１４Ｂと出力端子１４Ｃとが接続状態となり、
コンパレータ１０の非反転入力端子１０Ｂには基準電圧
ＶRLが入力されると共に、開閉スイッチ回路１１＝オ
フ、インバータ１２の出力＝Ｈレベル、開閉スイッチ回
路１３＝オンとなる。
入力端子１４Ｂと出力端子１４Ｃとが接続状態となり、
コンパレータ１０の非反転入力端子１０Ｂには基準電圧
ＶRLが入力されると共に、開閉スイッチ回路１１＝オ
フ、インバータ１２の出力＝Ｈレベル、開閉スイッチ回
路１３＝オンとなる。
【００１９】この結果、積分容量９から電流制御電流源
８側に入力電圧Ｖinの電圧値に応じた直流電流が流れ、
積分容量９の端子電圧Ｖcは時間に比例した下降を続け
ることになる。そして、積分容量９の端子電圧Ｖcが基
準電圧ＶRLに達すると、発振信号Ｓout＝Ｈレベルとな
る。
８側に入力電圧Ｖinの電圧値に応じた直流電流が流れ、
積分容量９の端子電圧Ｖcは時間に比例した下降を続け
ることになる。そして、積分容量９の端子電圧Ｖcが基
準電圧ＶRLに達すると、発振信号Ｓout＝Ｈレベルとな
る。
【００２０】以下、同様の動作が繰り返され、入力電圧
Ｖinの電圧値に応じた周波数の発振信号Ｓoutが出力さ
れることになる。なお、発振信号Ｓoutの周期Ｔは、積
分容量９の容量値をＣとすると、 Ｔ∝（Ｃ／Ｉ）×（ＶRH−ＶRL） となる。
Ｖinの電圧値に応じた周波数の発振信号Ｓoutが出力さ
れることになる。なお、発振信号Ｓoutの周期Ｔは、積
分容量９の容量値をＣとすると、 Ｔ∝（Ｃ／Ｉ）×（ＶRH−ＶRL） となる。
【００２１】 従来の周波数−電圧変換器の一例・・図１６、図１７ 図１６は従来の周波数−電圧変換器の一例を示す回路図
である。図１６中、Ｓinは入力信号、１９は入力信号Ｓ
inを接地電圧０［Ｖ］でスライスして入力信号Ｓinと同
一周波数の方形信号Ｓpを出力するコンパレータであ
り、非反転入力端子１９Ａに入力信号Ｓinが入力され、
反転入力端子１９Ｂに接地電圧０［Ｖ］が供給されるよ
うに構成されている。
である。図１６中、Ｓinは入力信号、１９は入力信号Ｓ
inを接地電圧０［Ｖ］でスライスして入力信号Ｓinと同
一周波数の方形信号Ｓpを出力するコンパレータであ
り、非反転入力端子１９Ａに入力信号Ｓinが入力され、
反転入力端子１９Ｂに接地電圧０［Ｖ］が供給されるよ
うに構成されている。
【００２２】また、２０は方形信号Ｓpの立ち上がりエ
ッジを検出して方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを発生するエッジパルス発生回
路、２１はエッジパルスＰrを遅延して遅延エッジパル
スＰrdを出力する遅延回路である。
ッジを検出して方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを発生するエッジパルス発生回
路、２１はエッジパルスＰrを遅延して遅延エッジパル
スＰrdを出力する遅延回路である。
【００２３】また、２２は遅延回路２１から出力される
遅延エッジパルスＰrdによりオン、オフが制御される開
閉スイッチ回路であり、この開閉スイッチ回路２２は、
エッジパルスＰrdが供給される時間にはオン、エッジパ
ルスＰrdが供給されない時間にはオフとなるものであ
る。
遅延エッジパルスＰrdによりオン、オフが制御される開
閉スイッチ回路であり、この開閉スイッチ回路２２は、
エッジパルスＰrdが供給される時間にはオン、エッジパ
ルスＰrdが供給されない時間にはオフとなるものであ
る。
【００２４】また、２３は積分容量、２４は積分容量２
３に対して直流電流を供給する定電流源、２５はエッジ
パルスＰrをサンプリング信号として積分容量２３の端
子電圧Ｖc をサンプリングしてホールドするサンプルホ
ールド回路である。
３に対して直流電流を供給する定電流源、２５はエッジ
パルスＰrをサンプリング信号として積分容量２３の端
子電圧Ｖc をサンプリングしてホールドするサンプルホ
ールド回路である。
【００２５】図１７は図１６に示す従来の周波数−電圧
変換器の動作を示す波形図であり、図１７（Ａ）は入力
信号Ｓin、図１７（Ｂ）は方形信号Ｓp、図１７（Ｃ）
はエッジパルスＰr、図１７（Ｄ）は遅延エッジパルス
Ｐrd、図１７（Ｅ）は積分容量２３の端子電圧Ｖc、図
１７（Ｆ）はサンプルホールド回路の出力電圧（周波数
−電圧変換器の出力電圧）Ｖout を示している。
変換器の動作を示す波形図であり、図１７（Ａ）は入力
信号Ｓin、図１７（Ｂ）は方形信号Ｓp、図１７（Ｃ）
はエッジパルスＰr、図１７（Ｄ）は遅延エッジパルス
Ｐrd、図１７（Ｅ）は積分容量２３の端子電圧Ｖc、図
１７（Ｆ）はサンプルホールド回路の出力電圧（周波数
−電圧変換器の出力電圧）Ｖout を示している。
【００２６】即ち、図１６に示す従来の周波数−電圧変
換器においては、たとえば、図１７（Ａ）に示すような
入力信号Ｓinが入力されると、コンパレータ１９は、入
力信号Ｓinを接地電圧０［Ｖ］でスライスし、図１７
（Ｂ）に示すように、入力信号Ｓinと同一周波数の方形
信号Ｓpを出力する。
換器においては、たとえば、図１７（Ａ）に示すような
入力信号Ｓinが入力されると、コンパレータ１９は、入
力信号Ｓinを接地電圧０［Ｖ］でスライスし、図１７
（Ｂ）に示すように、入力信号Ｓinと同一周波数の方形
信号Ｓpを出力する。
【００２７】そして、エッジパルス発生回路２０は、方
形信号Ｓpの立ち上がりエッジを検出し、図１７（Ｃ）
に示すように、方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを発生し、サンプルホールド回路
２５は、エッジパルスＰrをサンプリング信号として積
分容量２３の端子電圧Ｖcをサンプリングしてホールド
する。
形信号Ｓpの立ち上がりエッジを検出し、図１７（Ｃ）
に示すように、方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを発生し、サンプルホールド回路
２５は、エッジパルスＰrをサンプリング信号として積
分容量２３の端子電圧Ｖcをサンプリングしてホールド
する。
【００２８】他方、遅延回路２１は、エッジパルスＰr
を遅延して、図１７（Ｄ）に示すように、遅延エッジパ
ルスＰrdを出力する。この結果、開閉スイッチ回路２２
は、オンとなり、定電流源２４から出力される直流電流
を接地側に流すと共に、積分容量２３を放電し、積分容
量２３の端子電圧Ｖcを０［Ｖ］にリセットする。
を遅延して、図１７（Ｄ）に示すように、遅延エッジパ
ルスＰrdを出力する。この結果、開閉スイッチ回路２２
は、オンとなり、定電流源２４から出力される直流電流
を接地側に流すと共に、積分容量２３を放電し、積分容
量２３の端子電圧Ｖcを０［Ｖ］にリセットする。
【００２９】そして、開閉スイッチ回路２２に対するエ
ッジパルスＰrdの供給がなくなると、開閉スイッチ回路
２２はオフとなり、定電流源２４から積分容量２３に直
流電流が供給され、積分動作が行われることになる。
ッジパルスＰrdの供給がなくなると、開閉スイッチ回路
２２はオフとなり、定電流源２４から積分容量２３に直
流電流が供給され、積分動作が行われることになる。
【００３０】このような積分動作が入力信号Ｓinの各周
期ごとに行われ、積分容量２３の端子電圧Ｖcは、図１
７（Ｅ）に示すように変化し、サンプルホールド回路２
５の出力電圧Ｖoutは、図１７（Ｆ）に示すように、入
力信号Ｓinの周期に比例した電圧となる。
期ごとに行われ、積分容量２３の端子電圧Ｖcは、図１
７（Ｅ）に示すように変化し、サンプルホールド回路２
５の出力電圧Ｖoutは、図１７（Ｆ）に示すように、入
力信号Ｓinの周期に比例した電圧となる。
【００３１】
【発明が解決しようとする課題】ここに、図１２に示す
従来の積分器を使用してなる図１４に示す電圧制御発振
器においては、Ｉ／Ｃを大きくし、積分容量９の端子電
圧Ｖcが電源電圧を越えない範囲で、積分容量９の端子
電圧Ｖcの変化率を大きくすることができれば、ジッタ
を低減化した高精度の発振信号Ｓoutを得ることができ
る。
従来の積分器を使用してなる図１４に示す電圧制御発振
器においては、Ｉ／Ｃを大きくし、積分容量９の端子電
圧Ｖcが電源電圧を越えない範囲で、積分容量９の端子
電圧Ｖcの変化率を大きくすることができれば、ジッタ
を低減化した高精度の発振信号Ｓoutを得ることができ
る。
【００３２】しかし、図１２に示す従来の積分器は、積
分電圧が積分時間に比例する関係を使用しているため、
Ｉ／Ｃを大きくすると、積分容量９の端子電圧Ｖcが電
源電圧を越えてしまうことから、Ｉ／Ｃを大きくするこ
とができず、図１２に示す従来の積分器を、たとえば、
電圧制御発振器に使用する場合には、ジッタを低減化し
た高精度の発振信号Ｓoutを得ることができないという
問題点があった。
分電圧が積分時間に比例する関係を使用しているため、
Ｉ／Ｃを大きくすると、積分容量９の端子電圧Ｖcが電
源電圧を越えてしまうことから、Ｉ／Ｃを大きくするこ
とができず、図１２に示す従来の積分器を、たとえば、
電圧制御発振器に使用する場合には、ジッタを低減化し
た高精度の発振信号Ｓoutを得ることができないという
問題点があった。
【００３３】また、図１２に示す従来の積分器を使用し
てなる図１６に示す周波数−電圧変換器においては、Ｉ
／Ｃを大きくし、積分容量２３の端子電圧Ｖcが電源電
圧を越えない範囲で、積分容量２３の端子電圧Ｖcの変
化率を大きくすることができれば、出力電圧Ｖoutの電
圧変化率を大きくし、Ｓ／Ｎ比の高い高精度の出力電圧
Ｖoutを得ることができる。
てなる図１６に示す周波数−電圧変換器においては、Ｉ
／Ｃを大きくし、積分容量２３の端子電圧Ｖcが電源電
圧を越えない範囲で、積分容量２３の端子電圧Ｖcの変
化率を大きくすることができれば、出力電圧Ｖoutの電
圧変化率を大きくし、Ｓ／Ｎ比の高い高精度の出力電圧
Ｖoutを得ることができる。
【００３４】しかし、図１２に示す従来の積分器は、積
分電圧が積分時間に比例する関係を使用しているため、
Ｉ／Ｃを大きくすると、積分容量２３の端子電圧Ｖcが
電源電圧を越えてしまうことから、Ｉ／Ｃを大きくする
ことができず、図１２に示す従来の積分器を、たとえ
ば、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ比
の高い高精度の出力電圧を得ることができないという問
題点があった。
分電圧が積分時間に比例する関係を使用しているため、
Ｉ／Ｃを大きくすると、積分容量２３の端子電圧Ｖcが
電源電圧を越えてしまうことから、Ｉ／Ｃを大きくする
ことができず、図１２に示す従来の積分器を、たとえ
ば、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ比
の高い高精度の出力電圧を得ることができないという問
題点があった。
【００３５】また、図１４に示す従来の電圧制御発振器
においては、例えば、基準電圧ＶRLに電圧ΔＶのノイズ
が重畳された場合、積分容量９の放電期間は、図１５の
二点鎖線１６で囲む部分に示すように、 ΔＴ＝（Ｃ／Ｉ）×ΔＶ だけばらつき、これが発振信号Ｓoutのジッタの原因と
なってしまい、高精度の発振信号を得ることができない
という問題点があった。基準電圧ＶRHにノイズが重畳さ
れた場合も同様である。
においては、例えば、基準電圧ＶRLに電圧ΔＶのノイズ
が重畳された場合、積分容量９の放電期間は、図１５の
二点鎖線１６で囲む部分に示すように、 ΔＴ＝（Ｃ／Ｉ）×ΔＶ だけばらつき、これが発振信号Ｓoutのジッタの原因と
なってしまい、高精度の発振信号を得ることができない
という問題点があった。基準電圧ＶRHにノイズが重畳さ
れた場合も同様である。
【００３６】また、図１６に示す従来の周波数−電圧変
換器においては、出力電圧Ｖoutの電圧値は、入力信号
Ｓinの周期に比例するため、入力信号Ｓinの周波数の変
化率Δｆが小さい場合、出力電圧Ｖoutの電圧変化率Δ
Ｖも小さくなってしまい、このため、ノイズの影響を受
けやすく、出力電圧ＶoutのＳ／Ｎ比が悪くなるという
問題点があった。
換器においては、出力電圧Ｖoutの電圧値は、入力信号
Ｓinの周期に比例するため、入力信号Ｓinの周波数の変
化率Δｆが小さい場合、出力電圧Ｖoutの電圧変化率Δ
Ｖも小さくなってしまい、このため、ノイズの影響を受
けやすく、出力電圧ＶoutのＳ／Ｎ比が悪くなるという
問題点があった。
【００３７】なお、出力電圧ＶoutのＳ／Ｎ比を上げる
ため、出力電圧Ｖoutの振幅を大きくする方法がある
が、このようにすると、出力電圧Ｖoutの最大値が電源
電圧の範囲を越えてしまうという問題点が発生してしま
う。
ため、出力電圧Ｖoutの振幅を大きくする方法がある
が、このようにすると、出力電圧Ｖoutの最大値が電源
電圧の範囲を越えてしまうという問題点が発生してしま
う。
【００３８】本発明は、かかる点に鑑み、電圧制御発振
器に使用する場合には、ジッタを低減化した高精度の発
振信号を得ることができ、また、周波数−電圧変換器に
使用する場合には、Ｓ／Ｎ比の高い高精度の出力電圧を
得ることができるようにした積分方法及び積分器と、ジ
ッタを低減化した高精度の発振信号を得ることができる
ようにした電圧制御発振器と、出力電圧の最大値が電源
電圧の範囲を越えることなく、出力電圧の電圧変化率を
大きくし、Ｓ／Ｎ比の高い高精度の出力電圧を得ること
ができるようにした周波数−電圧変換器とを提供するこ
とを目的とする。
器に使用する場合には、ジッタを低減化した高精度の発
振信号を得ることができ、また、周波数−電圧変換器に
使用する場合には、Ｓ／Ｎ比の高い高精度の出力電圧を
得ることができるようにした積分方法及び積分器と、ジ
ッタを低減化した高精度の発振信号を得ることができる
ようにした電圧制御発振器と、出力電圧の最大値が電源
電圧の範囲を越えることなく、出力電圧の電圧変化率を
大きくし、Ｓ／Ｎ比の高い高精度の出力電圧を得ること
ができるようにした周波数−電圧変換器とを提供するこ
とを目的とする。
【００３９】
【課題を解決するための手段】本発明中、第１の発明
は、積分方法の発明であり、積分容量に電流を供給して
電荷を積分する積分方法において、積分時間中の一定時
間、積分容量に対する電流の供給を停止するというもの
である。
は、積分方法の発明であり、積分容量に電流を供給して
電荷を積分する積分方法において、積分時間中の一定時
間、積分容量に対する電流の供給を停止するというもの
である。
【００４０】第１の発明においては、積分時間中、実際
に積分を行っている時間は、［（積分時間）−（積分時
間中の一定時間）］となるので、積分容量の端子電圧が
電源電圧を越えない範囲内で、Ｉ／Ｃを大きくし、積分
容量の端子電圧の変化率を大きくすることができ、これ
を、たとえば、電圧制御発振器に使用する場合には、ジ
ッタを低減化した高精度の発振信号を得ることができ、
また、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ
比の高い高精度の出力電圧を得ることができる。
に積分を行っている時間は、［（積分時間）−（積分時
間中の一定時間）］となるので、積分容量の端子電圧が
電源電圧を越えない範囲内で、Ｉ／Ｃを大きくし、積分
容量の端子電圧の変化率を大きくすることができ、これ
を、たとえば、電圧制御発振器に使用する場合には、ジ
ッタを低減化した高精度の発振信号を得ることができ、
また、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ
比の高い高精度の出力電圧を得ることができる。
【００４１】本発明中、第２の発明は、積分器の発明で
あり、積分容量と、積分容量に電流を供給する第１の電
流供給回路と、積分時間中の一定時間、積分容量に対す
る電流の供給を停止するように第１の電流供給回路を制
御する電流供給制御回路とを備えているというものであ
る。
あり、積分容量と、積分容量に電流を供給する第１の電
流供給回路と、積分時間中の一定時間、積分容量に対す
る電流の供給を停止するように第１の電流供給回路を制
御する電流供給制御回路とを備えているというものであ
る。
【００４２】第２の発明においては、積分時間中、実際
に積分を行っている時間は、［（積分時間）−（積分時
間中の一定時間）］となるので、積分容量の端子電圧が
電源電圧を越えない範囲内で、Ｉ／Ｃを大きくし、積分
容量の端子電圧の変化率を大きくすることができ、これ
を、たとえば、電圧制御発振器に使用する場合には、ジ
ッタを低減化した高精度の発振信号を得ることができ、
また、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ
比の高い高精度の出力電圧を得ることができる。
に積分を行っている時間は、［（積分時間）−（積分時
間中の一定時間）］となるので、積分容量の端子電圧が
電源電圧を越えない範囲内で、Ｉ／Ｃを大きくし、積分
容量の端子電圧の変化率を大きくすることができ、これ
を、たとえば、電圧制御発振器に使用する場合には、ジ
ッタを低減化した高精度の発振信号を得ることができ、
また、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ
比の高い高精度の出力電圧を得ることができる。
【００４３】本発明中、第３の発明は、第２の発明にお
いて、第１の電流供給回路は、開閉スイッチ回路と、こ
の開閉スイッチ回路を介して積分容量に電流を供給する
第２の電流供給回路とを備え、電流供給制御回路は、積
分時間中の一定時間、開閉スイッチ回路をオフ、その他
の時間、開閉スイッチ回路をオンとするものであるとい
うものである。
いて、第１の電流供給回路は、開閉スイッチ回路と、こ
の開閉スイッチ回路を介して積分容量に電流を供給する
第２の電流供給回路とを備え、電流供給制御回路は、積
分時間中の一定時間、開閉スイッチ回路をオフ、その他
の時間、開閉スイッチ回路をオンとするものであるとい
うものである。
【００４４】本発明中、第４の発明は、電圧制御発振器
の発明であり、積分容量と、入力電圧の電圧値に応じた
電流値の電流で積分容量の充放電を行う第１の充放電回
路と、充電時間中の一定時間、充電を停止し、放電時間
中の一定時間、放電を停止するように充放電回路を制御
する充放電制御回路と、充電時間中は第１の論理レベ
ル、放電時間中は第２の論理レベルとする発振信号を生
成する発振信号生成回路とを備えているというものであ
る。
の発明であり、積分容量と、入力電圧の電圧値に応じた
電流値の電流で積分容量の充放電を行う第１の充放電回
路と、充電時間中の一定時間、充電を停止し、放電時間
中の一定時間、放電を停止するように充放電回路を制御
する充放電制御回路と、充電時間中は第１の論理レベ
ル、放電時間中は第２の論理レベルとする発振信号を生
成する発振信号生成回路とを備えているというものであ
る。
【００４５】第４の発明においては、積分容量の充電時
間中、実際に積分容量の充電を行っている時間は［（充
電時間）−（充電時間中の一定時間）］となり、積分容
量の放電時間中、実際に積分容量の放電を行っている時
間は［（放電時間）−（放電時間中の一定時間）］とな
る。
間中、実際に積分容量の充電を行っている時間は［（充
電時間）−（充電時間中の一定時間）］となり、積分容
量の放電時間中、実際に積分容量の放電を行っている時
間は［（放電時間）−（放電時間中の一定時間）］とな
る。
【００４６】したがって、［（積分容量の容量値）／
（充電電流）］の値及び［（積分容量の容量値）／（放
電電流）］の値を小さくすることで、実際に積分容量の
充電又は放電を行っている場合における積分容量の端子
電圧の変化率を大きくすることができるので、ノイズ等
により積分容量の端子電圧がばらついた場合であって
も、充電時間及び放電時間のばらつきを小さくすること
ができる。
（充電電流）］の値及び［（積分容量の容量値）／（放
電電流）］の値を小さくすることで、実際に積分容量の
充電又は放電を行っている場合における積分容量の端子
電圧の変化率を大きくすることができるので、ノイズ等
により積分容量の端子電圧がばらついた場合であって
も、充電時間及び放電時間のばらつきを小さくすること
ができる。
【００４７】本発明中、第５の発明は、第４の発明にお
いて、第１の充放電回路は、第１の開閉スイッチ回路
と、第１の開閉スイッチ回路を介して積分容量を充放電
する第２の充放電回路とを備え、充放電制御回路は、充
電時間中の一定時間、及び、放電時間中の一定時間、第
１の開閉スイッチ回路をオフ、その他の時間、第１の開
閉スイッチ回路をオンとするものであるというものであ
る。
いて、第１の充放電回路は、第１の開閉スイッチ回路
と、第１の開閉スイッチ回路を介して積分容量を充放電
する第２の充放電回路とを備え、充放電制御回路は、充
電時間中の一定時間、及び、放電時間中の一定時間、第
１の開閉スイッチ回路をオフ、その他の時間、第１の開
閉スイッチ回路をオンとするものであるというものであ
る。
【００４８】本発明中、第６の発明は、第５の発明にお
いて、第２の充放電回路は、電流入力端子を電源線に接
続し、入力電圧の電圧値に応じた電流値の電流を流す第
１の電流源と、一端を第１の電流源の電流出力端子に接
続し、他端を第１の開閉スイッチ回路の一端に接続し、
発振信号が第１の論理レベルにある場合にはオン、発振
信号が第２の論理レベルにある場合にはオフとなる第２
の開閉スイッチ回路と、一端を第１の開閉スイッチ回路
の一端に接続し、発振信号が第１の論理レベルにある場
合にはオフ、発振信号が第２の論理レベルにある場合に
はオンとなる第３の開閉スイッチ回路と、電流入力端子
を第３の開閉スイッチ回路の他端に接続し、電流出力端
子を接地線に接続し、入力電圧の電圧値に応じた電流値
の電流を流す第２の電流源とを備えているというもので
ある。
いて、第２の充放電回路は、電流入力端子を電源線に接
続し、入力電圧の電圧値に応じた電流値の電流を流す第
１の電流源と、一端を第１の電流源の電流出力端子に接
続し、他端を第１の開閉スイッチ回路の一端に接続し、
発振信号が第１の論理レベルにある場合にはオン、発振
信号が第２の論理レベルにある場合にはオフとなる第２
の開閉スイッチ回路と、一端を第１の開閉スイッチ回路
の一端に接続し、発振信号が第１の論理レベルにある場
合にはオフ、発振信号が第２の論理レベルにある場合に
はオンとなる第３の開閉スイッチ回路と、電流入力端子
を第３の開閉スイッチ回路の他端に接続し、電流出力端
子を接地線に接続し、入力電圧の電圧値に応じた電流値
の電流を流す第２の電流源とを備えているというもので
ある。
【００４９】本発明中、第７の発明は、第６の発明にお
いて、入力電圧が入力される電圧−電流変換器を備え、
第１、第２の電流源として、電圧−電流変換器の出力電
流により電流値を制御される第１、第２の電流制御電流
源を備えているというものである。
いて、入力電圧が入力される電圧−電流変換器を備え、
第１、第２の電流源として、電圧−電流変換器の出力電
流により電流値を制御される第１、第２の電流制御電流
源を備えているというものである。
【００５０】本発明中、第８の発明は、第５、第６又は
第７の発明において、充放電制御回路は、発振信号のエ
ッジを検出して発振信号のエッジに同期したエッジパル
スを発生するエッジパルス発生回路と、エッジパルスと
クロックとで第１の開閉スイッチ回路のオン、オフを制
御するスイッチ制御信号を出力するスイッチ制御回路と
を備えているというものである。
第７の発明において、充放電制御回路は、発振信号のエ
ッジを検出して発振信号のエッジに同期したエッジパル
スを発生するエッジパルス発生回路と、エッジパルスと
クロックとで第１の開閉スイッチ回路のオン、オフを制
御するスイッチ制御信号を出力するスイッチ制御回路と
を備えているというものである。
【００５１】本発明中、第９の発明は、第８の発明にお
いて、スイッチ制御回路は、データ入力端子に第１の論
理レベルが入力される第１のＤフリップフロップ回路
と、データ入力端子を前段のＤフリップフロップ回路の
正相出力端子に接続するように、第１のＤフリップフロ
ップ回路を初段として縦列接続された第２、第３・・・
第ｎのＤフリップフロップ回路と、データ入力端子を第
ｎのＤフリップフロップ回路の逆相出力端子に接続した
第ｎ＋１のＤフリップフロップ回路とを備え、第１〜第
ｎ＋１のＤフリップフロップ回路は、クロック入力端子
にクロックが供給され、リセット端子にエッジパルスが
供給されるように構成されているというものである。
いて、スイッチ制御回路は、データ入力端子に第１の論
理レベルが入力される第１のＤフリップフロップ回路
と、データ入力端子を前段のＤフリップフロップ回路の
正相出力端子に接続するように、第１のＤフリップフロ
ップ回路を初段として縦列接続された第２、第３・・・
第ｎのＤフリップフロップ回路と、データ入力端子を第
ｎのＤフリップフロップ回路の逆相出力端子に接続した
第ｎ＋１のＤフリップフロップ回路とを備え、第１〜第
ｎ＋１のＤフリップフロップ回路は、クロック入力端子
にクロックが供給され、リセット端子にエッジパルスが
供給されるように構成されているというものである。
【００５２】本発明中、第１０の発明は、第６、第７、
第８又は第９の発明において、発振信号生成回路は、一
方の入力端子に積分容量の端子電圧が供給され、発振信
号を生成するコンパレータと、発振信号が第１の論理レ
ベルにある場合、第１の基準電圧をコンパレータの他方
の入力端子に供給し、発振信号が第２の論理レベルにあ
る場合、第２の基準電圧をコンパレータの他方の入力端
子に供給する基準電圧供給回路とを備えて構成されてい
るというものである。
第８又は第９の発明において、発振信号生成回路は、一
方の入力端子に積分容量の端子電圧が供給され、発振信
号を生成するコンパレータと、発振信号が第１の論理レ
ベルにある場合、第１の基準電圧をコンパレータの他方
の入力端子に供給し、発振信号が第２の論理レベルにあ
る場合、第２の基準電圧をコンパレータの他方の入力端
子に供給する基準電圧供給回路とを備えて構成されてい
るというものである。
【００５３】本発明中、第１１の発明は、第１０の発明
において、基準電圧供給回路は、第１の入力端子に第１
の基準電圧が供給され、第２の入力端子に第２の基準電
圧が供給され、出力端子をコンパレータの他方の入力端
子に接続し、発振信号が第１の論理レベルにある場合に
は、第１の入力端子と出力端子とを接続状態、第２の入
力端子と出力端子とを非接続状態とし、発振信号が第２
の論理レベルにある場合には、第１の入力端子と出力端
子とを非接続状態、第２の入力端子と出力端子とを接続
状態とする切換えスイッチ回路を備えて構成されている
というものである。
において、基準電圧供給回路は、第１の入力端子に第１
の基準電圧が供給され、第２の入力端子に第２の基準電
圧が供給され、出力端子をコンパレータの他方の入力端
子に接続し、発振信号が第１の論理レベルにある場合に
は、第１の入力端子と出力端子とを接続状態、第２の入
力端子と出力端子とを非接続状態とし、発振信号が第２
の論理レベルにある場合には、第１の入力端子と出力端
子とを非接続状態、第２の入力端子と出力端子とを接続
状態とする切換えスイッチ回路を備えて構成されている
というものである。
【００５４】本発明中、第１２の発明は、第１１の発明
において、第１の論理レベルがＨレベル、第２の論理レ
ベルがＬレベルの場合、コンパレータの一方の入力端子
は反転入力端子、コンパレータの他方の入力端子は非反
転入力端子であり、第１の基準電圧は第２の基準電圧よ
りも高い電圧であるというものである。
において、第１の論理レベルがＨレベル、第２の論理レ
ベルがＬレベルの場合、コンパレータの一方の入力端子
は反転入力端子、コンパレータの他方の入力端子は非反
転入力端子であり、第１の基準電圧は第２の基準電圧よ
りも高い電圧であるというものである。
【００５５】本発明中、第１３の発明は、周波数−電圧
変換器の発明であり、積分容量と、入力信号の一周期ご
とに積分容量の端子電圧をリセットし、積分容量の充電
を行う第１の充放電回路と、充電時間中の一定時間、充
電を停止するように充放電回路を制御する充電制御回路
と、充電時間終了前に積分容量の端子電圧をサンプリン
グしてホールドするサンプルホールド回路とを備えてい
るというものである。
変換器の発明であり、積分容量と、入力信号の一周期ご
とに積分容量の端子電圧をリセットし、積分容量の充電
を行う第１の充放電回路と、充電時間中の一定時間、充
電を停止するように充放電回路を制御する充電制御回路
と、充電時間終了前に積分容量の端子電圧をサンプリン
グしてホールドするサンプルホールド回路とを備えてい
るというものである。
【００５６】第１３の発明においては、積分容量の充電
時間中、実際に積分容量の充電を行っている時間は、
［（充電時間）−（充電時間中の一定時間）］となるの
で、実際に積分容量の充電を行っている時間における積
分容量の端子電圧の変化率を大きくすることができるの
で、出力電圧の電圧値を大きくすることなく、出力電圧
の電圧変化率を大きくすることができる。
時間中、実際に積分容量の充電を行っている時間は、
［（充電時間）−（充電時間中の一定時間）］となるの
で、実際に積分容量の充電を行っている時間における積
分容量の端子電圧の変化率を大きくすることができるの
で、出力電圧の電圧値を大きくすることなく、出力電圧
の電圧変化率を大きくすることができる。
【００５７】本発明中、第１４の発明は、第１３の発明
において、第１の充放電回路は、第１の開閉スイッチ回
路と、第１の開閉スイッチ回路を介して入力信号の一周
期ごとに積分容量の端子電圧をリセットし、積分容量の
充電を行う第２の充放電回路とを備え、充電制御回路
は、充電時間中の一定時間、第１の開閉スイッチ回路を
オフ、その他の時間、第１の開閉スイッチ回路をオンと
するものであるというものである。
において、第１の充放電回路は、第１の開閉スイッチ回
路と、第１の開閉スイッチ回路を介して入力信号の一周
期ごとに積分容量の端子電圧をリセットし、積分容量の
充電を行う第２の充放電回路とを備え、充電制御回路
は、充電時間中の一定時間、第１の開閉スイッチ回路を
オフ、その他の時間、第１の開閉スイッチ回路をオンと
するものであるというものである。
【００５８】本発明中、第１５の発明は、第１４の発明
において、第２の充放電回路は、電流入力端子を電源線
に接続し、電流出力端子を第１の開閉スイッチ回路の一
端に接続した定電流源と、一端を第１の開閉スイッチ回
路の一端に接続し、他端を接地線に接続した第２の開閉
スイッチ回路と、第２の開閉スイッチ回路のオン、オフ
を制御するスイッチ制御回路とを備えているというもの
である。
において、第２の充放電回路は、電流入力端子を電源線
に接続し、電流出力端子を第１の開閉スイッチ回路の一
端に接続した定電流源と、一端を第１の開閉スイッチ回
路の一端に接続し、他端を接地線に接続した第２の開閉
スイッチ回路と、第２の開閉スイッチ回路のオン、オフ
を制御するスイッチ制御回路とを備えているというもの
である。
【００５９】本発明中、第１６の発明は、第１５の発明
において、スイッチ制御回路は、入力信号を入力して同
一周波数の方形信号を生成する方形信号生成回路と、方
形信号の立ち上がりエッジ又は立ち下がりエッジを検出
して方形信号の立ち上がりエッジ又は立ち下がりエッジ
に同期したエッジパルスを発生するエッジパルス発生回
路と、エッジパルスを入力してエッジパルスを遅延して
なる遅延エッジパルスを出力し、遅延エッジパルスで第
２の開閉スイッチ回路のオン、オフを制御する遅延回路
とを備えているというものである。
において、スイッチ制御回路は、入力信号を入力して同
一周波数の方形信号を生成する方形信号生成回路と、方
形信号の立ち上がりエッジ又は立ち下がりエッジを検出
して方形信号の立ち上がりエッジ又は立ち下がりエッジ
に同期したエッジパルスを発生するエッジパルス発生回
路と、エッジパルスを入力してエッジパルスを遅延して
なる遅延エッジパルスを出力し、遅延エッジパルスで第
２の開閉スイッチ回路のオン、オフを制御する遅延回路
とを備えているというものである。
【００６０】本発明中、第１７の発明は、第１６の発明
において、充電制御回路は、遅延エッジパルスと、クロ
ックとを入力して第１の開閉スイッチ回路のオン、オフ
を制御するように構成されているというものである。
において、充電制御回路は、遅延エッジパルスと、クロ
ックとを入力して第１の開閉スイッチ回路のオン、オフ
を制御するように構成されているというものである。
【００６１】本発明中、第１８の発明は、第１７の発明
において、充電制御回路は、データ入力端子に第１の論
理レベルが入力される第１のＤフリップフロップ回路
と、データ入力端子を前段のＤフリップフロップ回路の
正相出力端子に接続するように、第１のＤフリップフロ
ップ回路を初段として縦列接続された第２、第３・・・
第ｎのＤフリップフロップ回路と、データ入力端子を第
ｎのＤフリップフロップ回路の逆相出力端子に接続した
第ｎ＋１のＤフリップフロップ回路とを備え、第１〜第
ｎ＋１のＤフリップフロップ回路は、クロック入力端子
にクロックが供給され、リセット端子に遅延エッジパル
スが供給されるように構成されているというものであ
る。
において、充電制御回路は、データ入力端子に第１の論
理レベルが入力される第１のＤフリップフロップ回路
と、データ入力端子を前段のＤフリップフロップ回路の
正相出力端子に接続するように、第１のＤフリップフロ
ップ回路を初段として縦列接続された第２、第３・・・
第ｎのＤフリップフロップ回路と、データ入力端子を第
ｎのＤフリップフロップ回路の逆相出力端子に接続した
第ｎ＋１のＤフリップフロップ回路とを備え、第１〜第
ｎ＋１のＤフリップフロップ回路は、クロック入力端子
にクロックが供給され、リセット端子に遅延エッジパル
スが供給されるように構成されているというものであ
る。
【００６２】本発明中、第１９の発明は、第１６、第１
７又は第１８の発明において、サンプルホールド回路
は、エッジパルスをサンプリング信号として積分容量の
端子電圧をサンプリングするように構成されているとい
うものである。
７又は第１８の発明において、サンプルホールド回路
は、エッジパルスをサンプリング信号として積分容量の
端子電圧をサンプリングするように構成されているとい
うものである。
【００６３】
【発明の実施の形態】以下、図１〜図１１を参照して、
本発明の積分器、電圧制御発振器及び周波数−電圧変換
器の一実施形態について説明する。
本発明の積分器、電圧制御発振器及び周波数−電圧変換
器の一実施形態について説明する。
【００６４】本発明の積分器の一実施形態・・図１、図
２ 図１は本発明の積分器の一実施形態を示す回路図であ
る。図１中、２７は積分容量、２８は積分容量２７に直
流電流を供給する電流供給回路、２９は積分スタート信
号ＳＴを電流供給回路２８及び後述する一定時間パルス
発生回路に出力する制御回路である。
２ 図１は本発明の積分器の一実施形態を示す回路図であ
る。図１中、２７は積分容量、２８は積分容量２７に直
流電流を供給する電流供給回路、２９は積分スタート信
号ＳＴを電流供給回路２８及び後述する一定時間パルス
発生回路に出力する制御回路である。
【００６５】また、３０はスイッチ制御回路をなす一定
時間パルス発生回路であり、この一定時間パルス発生回
路３０は、制御回路２９から積分スタート信号ＳＴが出
力されると、積分時間中の一定時間、Ｈレベルからなる
パルスＰxを発生する一定時間パルス発生回路である。
時間パルス発生回路であり、この一定時間パルス発生回
路３０は、制御回路２９から積分スタート信号ＳＴが出
力されると、積分時間中の一定時間、Ｈレベルからなる
パルスＰxを発生する一定時間パルス発生回路である。
【００６６】また、３１は一定時間パルス発生回路３０
から供給されるパルスＰxによりオン、オフが制御され
る開閉スイッチ回路であり、パルスＰxが供給されない
時間はオン、パルスＰxが供給されている時間はオフと
なるものである。
から供給されるパルスＰxによりオン、オフが制御され
る開閉スイッチ回路であり、パルスＰxが供給されない
時間はオン、パルスＰxが供給されている時間はオフと
なるものである。
【００６７】図２は本発明の積分器の一実施形態の動作
を示す波形図であり、図２（Ａ）は積分スタート信号Ｓ
Ｔ、図２（Ｂ）は一定時間パルス発生回路３０から出力
されるパルスＰx 、図２（Ｃ）は積分容量２７の端子電
圧Ｖcを示している。
を示す波形図であり、図２（Ａ）は積分スタート信号Ｓ
Ｔ、図２（Ｂ）は一定時間パルス発生回路３０から出力
されるパルスＰx 、図２（Ｃ）は積分容量２７の端子電
圧Ｖcを示している。
【００６８】即ち、本発明の積分器の一実施形態におい
ては、図２（Ａ）に示すように、制御回路２９から積分
スタート信号ＳＴが出力されると、一定時間パルス発生
回路３０は、図２（Ｂ）に示すように、積分時間（Ｔ）
中の一定時間（Ｔ0）、パルスＰxを発生し、開閉スイッ
チ回路３１は、パルスＰxが供給されている時間（Ｔ 0）
以外の時間（Ｔ−Ｔ0）だけオン状態となる。
ては、図２（Ａ）に示すように、制御回路２９から積分
スタート信号ＳＴが出力されると、一定時間パルス発生
回路３０は、図２（Ｂ）に示すように、積分時間（Ｔ）
中の一定時間（Ｔ0）、パルスＰxを発生し、開閉スイッ
チ回路３１は、パルスＰxが供給されている時間（Ｔ 0）
以外の時間（Ｔ−Ｔ0）だけオン状態となる。
【００６９】この結果、制御回路２９から積分スタート
信号ＳＴが出力されると、電流供給回路２８は、直流電
流を出力するが、電流供給回路２８から出力される直流
電流は、開閉スイッチ回路３１にパルスＰxが供給され
ていない時間（Ｔ−Ｔ0）だけ積分容量２７に供給され
ることになる。
信号ＳＴが出力されると、電流供給回路２８は、直流電
流を出力するが、電流供給回路２８から出力される直流
電流は、開閉スイッチ回路３１にパルスＰxが供給され
ていない時間（Ｔ−Ｔ0）だけ積分容量２７に供給され
ることになる。
【００７０】この結果、積分容量２７の端子電圧Ｖc
は、図２（Ｃ）に示すように、開閉スイッチ回路３１に
パルスＰxが供給されていない時間（Ｔ−Ｔ0）だけ、電
流供給回路２８から出力される電流の電流値Ｉに応じて
時間と共に上昇することになり、開閉スイッチ回路３１
にパルスＰxが供給されている時間（Ｔ0）は、一定電圧
値を維持することになる。
は、図２（Ｃ）に示すように、開閉スイッチ回路３１に
パルスＰxが供給されていない時間（Ｔ−Ｔ0）だけ、電
流供給回路２８から出力される電流の電流値Ｉに応じて
時間と共に上昇することになり、開閉スイッチ回路３１
にパルスＰxが供給されている時間（Ｔ0）は、一定電圧
値を維持することになる。
【００７１】したがって、積分終了時の積分容量２７の
端子電圧Ｖceは、積分容量２７の容量値をＣとすれば、 Ｖce ＝（Ｉ／Ｃ）×（Ｔ−Ｔ0） となる。
端子電圧Ｖceは、積分容量２７の容量値をＣとすれば、 Ｖce ＝（Ｉ／Ｃ）×（Ｔ−Ｔ0） となる。
【００７２】このように、本発明の積分器の一実施形態
によれば、積分時間（Ｔ）中、実際に積分を行う時間は
（Ｔ−Ｔ0）となるので、積分容量２７の端子電圧Ｖcが
電源電圧を越えない範囲で、Ｉ／Ｃを大きくし、積分容
量２７の端子電圧Ｖcの変化率を大きくすることがで
き、これを、たとえば、電圧制御発振器に使用する場合
には、ジッタを低減化した高精度の発振信号を得ること
ができ、また、周波数−電圧変換器に使用する場合に
は、Ｓ／Ｎ比の高い高精度の出力電圧を得ることができ
る。
によれば、積分時間（Ｔ）中、実際に積分を行う時間は
（Ｔ−Ｔ0）となるので、積分容量２７の端子電圧Ｖcが
電源電圧を越えない範囲で、Ｉ／Ｃを大きくし、積分容
量２７の端子電圧Ｖcの変化率を大きくすることがで
き、これを、たとえば、電圧制御発振器に使用する場合
には、ジッタを低減化した高精度の発振信号を得ること
ができ、また、周波数−電圧変換器に使用する場合に
は、Ｓ／Ｎ比の高い高精度の出力電圧を得ることができ
る。
【００７３】 本発明の電圧制御発振器の一実施形態・・図３〜図７ 図３は本発明の電圧制御発振器の一実施形態を示す回路
図である。図３中、Ｖinは入力電圧（制御電圧）、３３
は入力電圧Ｖinが入力される電圧−電流変換器、３４は
電圧−電流変換器３３の出力電流値を決定する抵抗であ
る。
図である。図３中、Ｖinは入力電圧（制御電圧）、３３
は入力電圧Ｖinが入力される電圧−電流変換器、３４は
電圧−電流変換器３３の出力電流値を決定する抵抗であ
る。
【００７４】また、３５、３６は電圧−電流変換器３３
の出力電流により電流値が制御される電流制御電流源で
あり、抵抗３４の抵抗値をＲとすると、 Ｉ∝Ｖin／Ｒ となるように構成されている。
の出力電流により電流値が制御される電流制御電流源で
あり、抵抗３４の抵抗値をＲとすると、 Ｉ∝Ｖin／Ｒ となるように構成されている。
【００７５】また、３７は積分容量、３８はコンパレー
タであり、このコンパレータ３８は、反転入力端子３８
Ａに積分容量３７の端子電圧Ｖcが入力され、非反転入
力端子３８Ｂに基準電圧ＶRH又は基準電圧ＶRL（＜
ＶRH）が入力され、出力端子に発振信号（本発明の電圧
制御発振器の一実施形態の出力）Ｓoutを出力するもの
である。
タであり、このコンパレータ３８は、反転入力端子３８
Ａに積分容量３７の端子電圧Ｖcが入力され、非反転入
力端子３８Ｂに基準電圧ＶRH又は基準電圧ＶRL（＜
ＶRH）が入力され、出力端子に発振信号（本発明の電圧
制御発振器の一実施形態の出力）Ｓoutを出力するもの
である。
【００７６】また、３９は発振信号Ｓout によりオン、
オフが制御される開閉スイッチ回路であり、この開閉ス
イッチ回路３９は、発振信号Ｓout＝Ｈレベルの場合に
はオン、発振信号Ｓout＝Ｌレベルの場合にはオフとな
るものである。
オフが制御される開閉スイッチ回路であり、この開閉ス
イッチ回路３９は、発振信号Ｓout＝Ｈレベルの場合に
はオン、発振信号Ｓout＝Ｌレベルの場合にはオフとな
るものである。
【００７７】また、４０は発振信号Ｓoutを反転するイ
ンバータ、４１はインバータ４０の出力によりオン、オ
フが制御される開閉スイッチ回路であり、この開閉スイ
ッチ回路４１は、インバータ４０の出力＝Ｈレベルの場
合にはオン、インバータ４０の出力＝Ｌレベルの場合に
はオフとなるものである。
ンバータ、４１はインバータ４０の出力によりオン、オ
フが制御される開閉スイッチ回路であり、この開閉スイ
ッチ回路４１は、インバータ４０の出力＝Ｈレベルの場
合にはオン、インバータ４０の出力＝Ｌレベルの場合に
はオフとなるものである。
【００７８】また、４２は発振信号Ｓoutによりオン、
オフが制御される切換えスイッチ回路であり、入力端子
４２Ａには基準電圧ＶRHが印加され、入力端子４２Ｂに
は基準電圧ＶRLが印加され、出力端子４２Ｃはコンパレ
ータ３８の非反転入力端子３８Ｂに接続されている。
オフが制御される切換えスイッチ回路であり、入力端子
４２Ａには基準電圧ＶRHが印加され、入力端子４２Ｂに
は基準電圧ＶRLが印加され、出力端子４２Ｃはコンパレ
ータ３８の非反転入力端子３８Ｂに接続されている。
【００７９】この切換えスイッチ回路４２は、発振信号
Ｓout＝Ｈレベルの場合には、入力端子４２Ａと出力端
子４２Ｃとが接続状態、発振信号Ｓout＝Ｌレベルの場
合には、入力端子４２Ｂと出力端子４２Ｃとが接続状態
となるように構成されている。
Ｓout＝Ｈレベルの場合には、入力端子４２Ａと出力端
子４２Ｃとが接続状態、発振信号Ｓout＝Ｌレベルの場
合には、入力端子４２Ｂと出力端子４２Ｃとが接続状態
となるように構成されている。
【００８０】また、４３は発振信号Ｓoutのエッジを検
出してエッジパルスＥＰを発生するエッジパルス発生回
路であり、４４は遅延時間をｔdとする遅延回路、４５
は発振信号Ｓoutと遅延回路４４の出力とを排他的ＯＲ
処理する排他的ＯＲ回路である。
出してエッジパルスＥＰを発生するエッジパルス発生回
路であり、４４は遅延時間をｔdとする遅延回路、４５
は発振信号Ｓoutと遅延回路４４の出力とを排他的ＯＲ
処理する排他的ＯＲ回路である。
【００８１】また、４６は一定時間パルス発生回路であ
り、クロック入力端子４６ＡにクロックＣＬＫが入力さ
れ、リセット端子４６ＢにエッジパルスＥＰが入力され
るように構成されており、エッジパルスＥＰが入力され
ると、一定時間だけＨレベルからなるパルスＰxを発生
するものである。
り、クロック入力端子４６ＡにクロックＣＬＫが入力さ
れ、リセット端子４６ＢにエッジパルスＥＰが入力され
るように構成されており、エッジパルスＥＰが入力され
ると、一定時間だけＨレベルからなるパルスＰxを発生
するものである。
【００８２】また、４７は一定時間パルス発生回路４６
から出力されるパルスＰxを反転するインバータ、４８
はインバータ４７の出力によりオン、オフが制御される
開閉スイッチ回路であり、この開閉スイッチ回路４８
は、インバータ４７の出力＝Ｈレベルの場合にはオン、
インバータ４７の出力＝Ｌレベルの場合にはオフとなる
ものである。
から出力されるパルスＰxを反転するインバータ、４８
はインバータ４７の出力によりオン、オフが制御される
開閉スイッチ回路であり、この開閉スイッチ回路４８
は、インバータ４７の出力＝Ｈレベルの場合にはオン、
インバータ４７の出力＝Ｌレベルの場合にはオフとなる
ものである。
【００８３】図４は一定時間パルス発生回路４６の構成
を示す回路図である。図４中、５０〜５４は縦列接続さ
れたＤフリップフロップ回路であり、Ｄフリップフロッ
プ回路５０の入力端子ＤはＶＣＣ電源線５５に接続さ
れ、Ｄフリップフロップ回路５１のデータ入力端子Ｄは
Ｄフリップフロップ回路５０の正相出力端子Ｑに接続さ
れている。
を示す回路図である。図４中、５０〜５４は縦列接続さ
れたＤフリップフロップ回路であり、Ｄフリップフロッ
プ回路５０の入力端子ＤはＶＣＣ電源線５５に接続さ
れ、Ｄフリップフロップ回路５１のデータ入力端子Ｄは
Ｄフリップフロップ回路５０の正相出力端子Ｑに接続さ
れている。
【００８４】また、Ｄフリップフロップ回路５２のデー
タ入力端子ＤはＤフリップフロップ回路５１の正相出力
端子Ｑに接続され、Ｄフリップフロップ回路５３のデー
タ入力端子ＤはＤフリップフロップ回路５２の正相出力
端子Ｑに接続され、Ｄフリップフロップ回路５４のデー
タ入力端子ＤはＤフリップフロップ回路５３の逆相入力
端子／Ｑに接続されている。
タ入力端子ＤはＤフリップフロップ回路５１の正相出力
端子Ｑに接続され、Ｄフリップフロップ回路５３のデー
タ入力端子ＤはＤフリップフロップ回路５２の正相出力
端子Ｑに接続され、Ｄフリップフロップ回路５４のデー
タ入力端子ＤはＤフリップフロップ回路５３の逆相入力
端子／Ｑに接続されている。
【００８５】また、Ｄフリップフロップ回路５０〜５４
は、それぞれ、クロック入力端子ＣにクロックＣＬＫが
入力され、リセット端子ＲにエッジパルスＥＰが入力さ
れるように構成されている。
は、それぞれ、クロック入力端子ＣにクロックＣＬＫが
入力され、リセット端子ＲにエッジパルスＥＰが入力さ
れるように構成されている。
【００８６】図５は一定時間パルス発生回路４６の動作
を示す波形図であり、図５（Ａ）はエッジパルスＥＰ、
図５（Ｂ）はクロックＣＬＫ、図５（Ｃ）はＤフリップ
フロップ回路５０の正相出力Ｑ１、図５（Ｄ）はＤフリ
ップフロップ回路５１の正相出力Ｑ２、図５（Ｅ）はＤ
フリップフロップ回路５２の正相出力Ｑ３、図５（Ｆ）
はＤフリップフロップ回路５３の逆相出力Ｑ４、図５
（Ｇ）はＤフリップフロップ回路５４から出力されるパ
ルスＰx を示している。
を示す波形図であり、図５（Ａ）はエッジパルスＥＰ、
図５（Ｂ）はクロックＣＬＫ、図５（Ｃ）はＤフリップ
フロップ回路５０の正相出力Ｑ１、図５（Ｄ）はＤフリ
ップフロップ回路５１の正相出力Ｑ２、図５（Ｅ）はＤ
フリップフロップ回路５２の正相出力Ｑ３、図５（Ｆ）
はＤフリップフロップ回路５３の逆相出力Ｑ４、図５
（Ｇ）はＤフリップフロップ回路５４から出力されるパ
ルスＰx を示している。
【００８７】即ち、一定時間パルス発生回路４６は、エ
ッジパルスＥＰが供給された後のクロックＣＬＫの最初
の立ち上がりエッジから５番目の立ち上がりエッジまで
の時間、パルスＰxを出力するように構成されたもので
ある。
ッジパルスＥＰが供給された後のクロックＣＬＫの最初
の立ち上がりエッジから５番目の立ち上がりエッジまで
の時間、パルスＰxを出力するように構成されたもので
ある。
【００８８】図６は本発明の電圧制御発振器の一実施形
態の動作を示す波形図である。図６（Ａ）は積分容量３
７の端子電圧Ｖc、図６（Ｂ）は発振信号Ｓout、図６
（Ｃ）はエッジパルスＥＰ、図６（Ｄ）はクロックＣＬ
Ｋ、図６（Ｅ）は一定時間パルス発生回路４６から出力
されるパルスＰxを示している。
態の動作を示す波形図である。図６（Ａ）は積分容量３
７の端子電圧Ｖc、図６（Ｂ）は発振信号Ｓout、図６
（Ｃ）はエッジパルスＥＰ、図６（Ｄ）はクロックＣＬ
Ｋ、図６（Ｅ）は一定時間パルス発生回路４６から出力
されるパルスＰxを示している。
【００８９】即ち、本発明の電圧制御発振器の一実施形
態では、たとえば、発振信号ＳoutがＬレベル、かつ、
パルスＰx＝Ｌレベルにあると、切換えスイッチ回路４
２では、入力端子４２Ｂと出力端子４２Ｃとが接続状態
にあり、基準電圧ＶRLがコンパレータ３８の非反転入力
端子３８Ｂに入力されると共に、開閉スイッチ回路３９
＝オフ、インバータ４０の出力＝Ｈレベル、開閉スイッ
チ回路４１＝オンの状態とされている。
態では、たとえば、発振信号ＳoutがＬレベル、かつ、
パルスＰx＝Ｌレベルにあると、切換えスイッチ回路４
２では、入力端子４２Ｂと出力端子４２Ｃとが接続状態
にあり、基準電圧ＶRLがコンパレータ３８の非反転入力
端子３８Ｂに入力されると共に、開閉スイッチ回路３９
＝オフ、インバータ４０の出力＝Ｈレベル、開閉スイッ
チ回路４１＝オンの状態とされている。
【００９０】この結果、積分容量３７から電流制御電流
源３６側に入力電圧Ｖinの電圧値に応じた電流値の電流
が流れ、積分容量３７の端子電圧Ｖcは時間に比例して
下降することになる。そして、積分容量３７の端子電圧
Ｖcが基準電圧ＶRLに下降すると、発振信号Ｓout＝Ｈレ
ベルとなると共に、エッジパルスＥＰが出力される。
源３６側に入力電圧Ｖinの電圧値に応じた電流値の電流
が流れ、積分容量３７の端子電圧Ｖcは時間に比例して
下降することになる。そして、積分容量３７の端子電圧
Ｖcが基準電圧ＶRLに下降すると、発振信号Ｓout＝Ｈレ
ベルとなると共に、エッジパルスＥＰが出力される。
【００９１】この結果、切換えスイッチ回路４２では、
入力端子４２Ａと出力端子４２Ｃとが接続状態となり、
コンパレータ３８の非反転入力端子３８Ｂに基準電圧Ｖ
RHが入力されると共に、開閉スイッチ回路３９＝オン、
インバータ４０の出力＝Ｌレベル、開閉スイッチ回路４
１＝オフとなる。
入力端子４２Ａと出力端子４２Ｃとが接続状態となり、
コンパレータ３８の非反転入力端子３８Ｂに基準電圧Ｖ
RHが入力されると共に、開閉スイッチ回路３９＝オン、
インバータ４０の出力＝Ｌレベル、開閉スイッチ回路４
１＝オフとなる。
【００９２】また、エッジパルスＥＰが出力された後、
クロックＣＬＫの最初の立ち上がりエッジが一定時間パ
ルス発生回路４６に入力されるまでの時間、パルスＰx
はＬレベル、インバータ４７の出力＝Ｈレベル、開閉ス
イッチ回路４８＝オンとなる。
クロックＣＬＫの最初の立ち上がりエッジが一定時間パ
ルス発生回路４６に入力されるまでの時間、パルスＰx
はＬレベル、インバータ４７の出力＝Ｈレベル、開閉ス
イッチ回路４８＝オンとなる。
【００９３】この結果、電流制御電流源３５から積分容
量３７に入力電圧Ｖinの電圧値に応じた電流値の電流が
供給され、積分容量３７の端子電圧Ｖcは時間に比例し
て上昇することになる。そして、エッジパルスＥＰが出
力された後、クロックＣＬＫの最初の立ち上がりエッジ
が一定時間パルス発生回路４６に入力されると、パルス
Ｐxが出力され、インバータ４７の出力＝Ｌレベル、開
閉スイッチ回路４８＝オフとなる。
量３７に入力電圧Ｖinの電圧値に応じた電流値の電流が
供給され、積分容量３７の端子電圧Ｖcは時間に比例し
て上昇することになる。そして、エッジパルスＥＰが出
力された後、クロックＣＬＫの最初の立ち上がりエッジ
が一定時間パルス発生回路４６に入力されると、パルス
Ｐxが出力され、インバータ４７の出力＝Ｌレベル、開
閉スイッチ回路４８＝オフとなる。
【００９４】この結果、積分容量３７の端子電圧Ｖcは
それまでに充電された電圧を維持することになる。そし
て、その後、一定時間パルス発生回路４６にクロックＣ
ＬＫの５番目の立ち上がりエッジが入力されると、パル
スＰxは消滅し、インバータ４７の出力＝Ｈレベル、開
閉スイッチ回路４８＝オンとなる。
それまでに充電された電圧を維持することになる。そし
て、その後、一定時間パルス発生回路４６にクロックＣ
ＬＫの５番目の立ち上がりエッジが入力されると、パル
スＰxは消滅し、インバータ４７の出力＝Ｈレベル、開
閉スイッチ回路４８＝オンとなる。
【００９５】この結果、再び、電流制御電流源３５から
積分容量３７に入力電圧Ｖinの電圧値に応じた電流値の
電流が供給され、積分容量３７の端子電圧Ｖcは時間に
比例して上昇することになる。そして、積分容量３７の
端子電圧Ｖcが基準電圧ＶRHを越えると、発振信号Ｓout
＝Ｌレベルとなると共に、エッジパルスＥＰが出力され
る。
積分容量３７に入力電圧Ｖinの電圧値に応じた電流値の
電流が供給され、積分容量３７の端子電圧Ｖcは時間に
比例して上昇することになる。そして、積分容量３７の
端子電圧Ｖcが基準電圧ＶRHを越えると、発振信号Ｓout
＝Ｌレベルとなると共に、エッジパルスＥＰが出力され
る。
【００９６】この結果、切換えスイッチ回路４２におい
ては、入力端子４２Ｂと出力端子４２Ｃとが接続状態と
なり、コンパレータ３８の非反転入力端子３８Ｂに基準
電圧ＶRLが入力されると共に、開閉スイッチ回路３９＝
オフ、インバータ４０の出力＝Ｈレベル、開閉スイッチ
回路４１＝オンとなる。
ては、入力端子４２Ｂと出力端子４２Ｃとが接続状態と
なり、コンパレータ３８の非反転入力端子３８Ｂに基準
電圧ＶRLが入力されると共に、開閉スイッチ回路３９＝
オフ、インバータ４０の出力＝Ｈレベル、開閉スイッチ
回路４１＝オンとなる。
【００９７】この結果、積分容量３７から電流制御電流
源３６側に入力電圧Ｖinの電圧値に応じた電流が流れ、
積分容量３７の端子電圧Ｖc は時間に比例して下降する
ことになる。そして、エッジパルスＥＰが出力された
後、クロックＣＬＫの最初の立ち上がりエッジが一定時
間パルス発生回路４６に入力されると、パルスＰxが出
力され、インバータ４７の出力＝Ｌレベル、開閉スイッ
チ回路４８＝オフとなる。
源３６側に入力電圧Ｖinの電圧値に応じた電流が流れ、
積分容量３７の端子電圧Ｖc は時間に比例して下降する
ことになる。そして、エッジパルスＥＰが出力された
後、クロックＣＬＫの最初の立ち上がりエッジが一定時
間パルス発生回路４６に入力されると、パルスＰxが出
力され、インバータ４７の出力＝Ｌレベル、開閉スイッ
チ回路４８＝オフとなる。
【００９８】この結果、積分容量３７の端子電圧Ｖcは
それまでに下降した電圧を維持することになる。そし
て、一定時間パルス発生回路４６にクロックＣＬＫの５
番目の立ち上がりエッジが入力されると、パルスＰxは
消滅し、インバータ４７の出力＝Ｈレベル、開閉スイッ
チ回路４８＝オンとなる。
それまでに下降した電圧を維持することになる。そし
て、一定時間パルス発生回路４６にクロックＣＬＫの５
番目の立ち上がりエッジが入力されると、パルスＰxは
消滅し、インバータ４７の出力＝Ｈレベル、開閉スイッ
チ回路４８＝オンとなる。
【００９９】この結果、再び、積分容量３７から電流制
御電流源３６側に入力電圧Ｖinの電圧値に応じた電流が
流れ、積分容量３７の端子電圧Ｖc は時間に比例して下
降することになる。そして、その後、積分容量３７の端
子電圧Ｖcが基準電圧ＶRLに下降すると、発振信号Ｓout
＝Ｈレベルとなると共に、エッジパルスＥＰが出力さ
れ、以下、同様の動作が繰り返される。
御電流源３６側に入力電圧Ｖinの電圧値に応じた電流が
流れ、積分容量３７の端子電圧Ｖc は時間に比例して下
降することになる。そして、その後、積分容量３７の端
子電圧Ｖcが基準電圧ＶRLに下降すると、発振信号Ｓout
＝Ｈレベルとなると共に、エッジパルスＥＰが出力さ
れ、以下、同様の動作が繰り返される。
【０１００】このように、本発明の電圧制御発振器の一
実施形態においては、積分容量３７の充電時間をＴc、
積分容量３７の放電時間をＴd、パルスＰx のパルス幅
をＴoとすると、積分容量３７の充電時間中、実際に積
分容量３７の充電を行っている時間は（Ｔc −Ｔo）と
なり、積分容量３７の放電時間中、実際に積分容量３７
の放電を行っている時間は（Ｔd −Ｔo）となる。
実施形態においては、積分容量３７の充電時間をＴc、
積分容量３７の放電時間をＴd、パルスＰx のパルス幅
をＴoとすると、積分容量３７の充電時間中、実際に積
分容量３７の充電を行っている時間は（Ｔc −Ｔo）と
なり、積分容量３７の放電時間中、実際に積分容量３７
の放電を行っている時間は（Ｔd −Ｔo）となる。
【０１０１】この結果、積分時間（Ｔ）中、実際に積分
を行っている時間は（Ｔ−２Ｔo）となり、積分容量３
７の容量値をＣとすると、 （Ｔ−２Ｔo ）∝（ＲＣ／Ｖin）×（ＶRH−ＶRL） となる。
を行っている時間は（Ｔ−２Ｔo）となり、積分容量３
７の容量値をＣとすると、 （Ｔ−２Ｔo ）∝（ＲＣ／Ｖin）×（ＶRH−ＶRL） となる。
【０１０２】ここに、たとえば、基準電圧ＶRLに電圧Δ
Ｖのノイズが重畳された場合、放電時間Ｔdのばらつき
ΔＴは、ΔＴ＝（Ｃ／Ｉ）×ΔＶとなるので、Ｃ／Ｉの
値を小さくすることで、実際に積分容量３７の放電を行
っている場合における積分容量３７の端子電圧Ｖcの変
化率を大きくすることができ、このようにすることで、
基準電圧ＶRLにノイズが重畳された場合においても、積
分容量３７の充電時間のばらつきを小さくすることがで
きる。
Ｖのノイズが重畳された場合、放電時間Ｔdのばらつき
ΔＴは、ΔＴ＝（Ｃ／Ｉ）×ΔＶとなるので、Ｃ／Ｉの
値を小さくすることで、実際に積分容量３７の放電を行
っている場合における積分容量３７の端子電圧Ｖcの変
化率を大きくすることができ、このようにすることで、
基準電圧ＶRLにノイズが重畳された場合においても、積
分容量３７の充電時間のばらつきを小さくすることがで
きる。
【０１０３】図７は、基準電圧ＶRLに電圧ΔＶのノイズ
が重畳された場合における積分容量３７の放電時間に与
える影響を本発明の電圧制御発振器の一実施形態の場合
と、図１４に示す従来の電圧制御発振器の場合とを比較
して示す波形図である。
が重畳された場合における積分容量３７の放電時間に与
える影響を本発明の電圧制御発振器の一実施形態の場合
と、図１４に示す従来の電圧制御発振器の場合とを比較
して示す波形図である。
【０１０４】図７中、Ｖc１は本発明の電圧制御発振器
の一実施形態における積分容量３７の端子電圧、Ｖc２
は図１４に示す従来の電圧制御発振器における積分容量
９の端子電圧を示している。
の一実施形態における積分容量３７の端子電圧、Ｖc２
は図１４に示す従来の電圧制御発振器における積分容量
９の端子電圧を示している。
【０１０５】また、ΔＴ１は本発明の電圧制御発振器の
一実施形態における積分容量３７の放電時間のばらつ
き、ΔＴ２は図１４に示す従来の電圧制御発振器におけ
る積分容量９の放電時間のばらつきを示している。
一実施形態における積分容量３７の放電時間のばらつ
き、ΔＴ２は図１４に示す従来の電圧制御発振器におけ
る積分容量９の放電時間のばらつきを示している。
【０１０６】このように、本発明の電圧制御発振器の一
実施形態によれば、基準電圧ＶRLにノイズが重畳された
場合であっても、積分容量３７の放電時間のばらつきを
小さくすることができる。なお、基準電圧ＶRHにノイズ
が重畳された場合においては、積分容量３７の充電時間
のばらつきを小さくすることができる。
実施形態によれば、基準電圧ＶRLにノイズが重畳された
場合であっても、積分容量３７の放電時間のばらつきを
小さくすることができる。なお、基準電圧ＶRHにノイズ
が重畳された場合においては、積分容量３７の充電時間
のばらつきを小さくすることができる。
【０１０７】したがって、基準電圧ＶRH、ＶRLにノイズ
が重畳された場合であっても、発振信号Ｓoutの周期に
与える影響を小さくすることができ、ジッタを低減化し
た高精度の発振信号Ｓoutを得ることができる。
が重畳された場合であっても、発振信号Ｓoutの周期に
与える影響を小さくすることができ、ジッタを低減化し
た高精度の発振信号Ｓoutを得ることができる。
【０１０８】本発明の周波数−電圧変換器の一実施形態
・・図８〜図１１ 図８は本発明の周波数−電圧変換器の一実施形態を示す
回路図である。図８中、Ｓinは入力信号、５７は入力信
号Ｓinを接地電圧０［Ｖ］でスライスして入力信号Ｓin
と同一周波数の方形信号Ｓpを生成するコンパレータで
あり、非反転入力端子５７Ａに入力信号Ｓinが入力さ
れ、反転入力端子５７Ｂに接地電圧０［Ｖ］が供給され
るように構成されている。
・・図８〜図１１ 図８は本発明の周波数−電圧変換器の一実施形態を示す
回路図である。図８中、Ｓinは入力信号、５７は入力信
号Ｓinを接地電圧０［Ｖ］でスライスして入力信号Ｓin
と同一周波数の方形信号Ｓpを生成するコンパレータで
あり、非反転入力端子５７Ａに入力信号Ｓinが入力さ
れ、反転入力端子５７Ｂに接地電圧０［Ｖ］が供給され
るように構成されている。
【０１０９】また、５８は方形信号Ｓpの立ち上がりエ
ッジを検出して方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを発生するエッジパルス発生回路
であり、５９は方形信号Ｓpを反転遅延するインバー
タ、６０はエッジパルスＰrとインバータ５９の出力と
をＡＮＤ処理するＡＮＤ回路である。
ッジを検出して方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを発生するエッジパルス発生回路
であり、５９は方形信号Ｓpを反転遅延するインバー
タ、６０はエッジパルスＰrとインバータ５９の出力と
をＡＮＤ処理するＡＮＤ回路である。
【０１１０】また、６１はエッジパルスＰrを遅延して
遅延エッジパルスＰrdを出力する遅延回路、６２は遅延
エッジパルスＰrdによりオン、オフが制御される開閉ス
イッチ回路であり、この開閉スイッチ回路６２は、遅延
エッジパルスＰrdが供給される時間にはオン、遅延エッ
ジパルスＰrdが供給されない時間にはオフとなるもので
ある。
遅延エッジパルスＰrdを出力する遅延回路、６２は遅延
エッジパルスＰrdによりオン、オフが制御される開閉ス
イッチ回路であり、この開閉スイッチ回路６２は、遅延
エッジパルスＰrdが供給される時間にはオン、遅延エッ
ジパルスＰrdが供給されない時間にはオフとなるもので
ある。
【０１１１】また、６３は積分容量、６４は積分容量６
３に直流電流を供給する定電流源、６５はエッジパルス
Ｐrをサンプリング信号として積分容量６３の端子電圧
Ｖcをサンプリングしてホールドし、本発明の周波数−
電圧変換器の一実施形態の出力電圧Ｖoutを出力するサ
ンプルホールド回路である。
３に直流電流を供給する定電流源、６５はエッジパルス
Ｐrをサンプリング信号として積分容量６３の端子電圧
Ｖcをサンプリングしてホールドし、本発明の周波数−
電圧変換器の一実施形態の出力電圧Ｖoutを出力するサ
ンプルホールド回路である。
【０１１２】また、６６は一定時間パルス発生回路であ
り、この一定時間パルス発生回路６６は、クロック入力
端子６６ＡにクロックＣＬＫが入力され、リセット端子
６６Ｂに遅延エッジパルスＰrdが入力されるように構成
されており、遅延エッジパルスＰrdが入力されると、一
定時間だけパルスＰxを発生するものである。
り、この一定時間パルス発生回路６６は、クロック入力
端子６６ＡにクロックＣＬＫが入力され、リセット端子
６６Ｂに遅延エッジパルスＰrdが入力されるように構成
されており、遅延エッジパルスＰrdが入力されると、一
定時間だけパルスＰxを発生するものである。
【０１１３】また、６７は開閉スイッチ回路であり、こ
の開閉スイッチ回路６７は、パルスＰxが出力されてい
る時間はオフ、パルスＰxが出力されていない時間には
オンとなるものである。
の開閉スイッチ回路６７は、パルスＰxが出力されてい
る時間はオフ、パルスＰxが出力されていない時間には
オンとなるものである。
【０１１４】図９は一定時間パルス発生回路６６の構成
を示す回路図である。図９中、６９〜７１は縦列接続さ
れたＤフリップフロップ回路であり、Ｄフリップフロッ
プ回路６９のデータ入力端子ＤはＶＣＣ電源線７２に接
続されている。
を示す回路図である。図９中、６９〜７１は縦列接続さ
れたＤフリップフロップ回路であり、Ｄフリップフロッ
プ回路６９のデータ入力端子ＤはＶＣＣ電源線７２に接
続されている。
【０１１５】また、Ｄフリップフロップ回路７０のデー
タ入力端子ＤはＤフリップフロップ回路６９の正相出力
端子Ｑに接続され、Ｄフリップフロップ回路７１のデー
タ入力端子ＤはＤフリップフロップ回路７０の逆相出力
端子／Ｑに接続されている。
タ入力端子ＤはＤフリップフロップ回路６９の正相出力
端子Ｑに接続され、Ｄフリップフロップ回路７１のデー
タ入力端子ＤはＤフリップフロップ回路７０の逆相出力
端子／Ｑに接続されている。
【０１１６】また、Ｄフリップフロップ回路６９〜７１
は、それぞれ、クロック入力端子ＣにクロックＣＬＫが
入力され、リセット端子Ｒに遅延エッジパルスＰrdが入
力されるように構成されている。
は、それぞれ、クロック入力端子ＣにクロックＣＬＫが
入力され、リセット端子Ｒに遅延エッジパルスＰrdが入
力されるように構成されている。
【０１１７】図１０は一定時間パルス発生回路６６の動
作を示す波形図であり、図１０（Ａ）は遅延エッジパル
スＰrd、図１０（Ｂ）はクロックＣＬＫ、図１０（Ｃ）
はＤフリップフロップ回路６９の正相出力Ｑ１、図１０
（Ｄ）はＤフリップフロップ回路７０の逆相出力Ｑ２、
図１０（Ｅ）はＤフリップフロップ回路７１から出力さ
れるパルスＰxを示している。
作を示す波形図であり、図１０（Ａ）は遅延エッジパル
スＰrd、図１０（Ｂ）はクロックＣＬＫ、図１０（Ｃ）
はＤフリップフロップ回路６９の正相出力Ｑ１、図１０
（Ｄ）はＤフリップフロップ回路７０の逆相出力Ｑ２、
図１０（Ｅ）はＤフリップフロップ回路７１から出力さ
れるパルスＰxを示している。
【０１１８】即ち、一定時間パルス発生回路６６は、遅
延エッジパルスＰrdが供給された後のクロックＣＬＫの
最初の立ち上がりエッジから３番目のクロックの立ち上
がりエッジまでの時間、パルスＰxを出力するように構
成されたものである。
延エッジパルスＰrdが供給された後のクロックＣＬＫの
最初の立ち上がりエッジから３番目のクロックの立ち上
がりエッジまでの時間、パルスＰxを出力するように構
成されたものである。
【０１１９】図１１は本発明の周波数−電圧変換器の一
実施形態の動作を示す波形図であり、図１１（Ａ）は入
力信号Ｓin、図１１（Ｂ）は方形信号Ｓp、図１１
（Ｃ）はエッジパルスＰr、図１１（Ｄ）は遅延エッジ
パルスＰrd、図１１（Ｅ）はクロックＣＬＫ、図１１
（Ｆ）は一定時間パルス発生回路６６から出力されるパ
ルスＰx、図１１（Ｇ）は積分容量６３の端子電圧Ｖc、
図１１（ｈ）はサンプルホールド回路６５の出力電圧Ｖ
outを示している。
実施形態の動作を示す波形図であり、図１１（Ａ）は入
力信号Ｓin、図１１（Ｂ）は方形信号Ｓp、図１１
（Ｃ）はエッジパルスＰr、図１１（Ｄ）は遅延エッジ
パルスＰrd、図１１（Ｅ）はクロックＣＬＫ、図１１
（Ｆ）は一定時間パルス発生回路６６から出力されるパ
ルスＰx、図１１（Ｇ）は積分容量６３の端子電圧Ｖc、
図１１（ｈ）はサンプルホールド回路６５の出力電圧Ｖ
outを示している。
【０１２０】即ち、本発明の周波数−電圧変換器の一実
施形態においては、例えば、図１１（Ａ）に示すような
入力信号Ｓinが入力されると、コンパレータ５７は、入
力信号Ｓinを接地電圧０［Ｖ］でスライスし、図１１
（Ｂ）に示すように、入力信号Ｓinと同一周波数の方形
信号Ｓpを出力する。
施形態においては、例えば、図１１（Ａ）に示すような
入力信号Ｓinが入力されると、コンパレータ５７は、入
力信号Ｓinを接地電圧０［Ｖ］でスライスし、図１１
（Ｂ）に示すように、入力信号Ｓinと同一周波数の方形
信号Ｓpを出力する。
【０１２１】そして、エッジパルス発生回路５８は、方
形信号Ｓpの立ち上がりエッジを検出し、図１１（Ｃ）
に示すように、方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを出力し、サンプルホールド回路
６５は、エッジパルスＰrをサンプリング信号として積
分容量６３の端子電圧Ｖcをサンプリングしてホールド
する。
形信号Ｓpの立ち上がりエッジを検出し、図１１（Ｃ）
に示すように、方形信号Ｓpの立ち上がりエッジに同期
したエッジパルスＰrを出力し、サンプルホールド回路
６５は、エッジパルスＰrをサンプリング信号として積
分容量６３の端子電圧Ｖcをサンプリングしてホールド
する。
【０１２２】他方、遅延回路６１は、エッジパルスＰr
を遅延して、図１１（Ｄ）に示すように、遅延エッジパ
ルスＰrdを出力する。この結果、開閉スイッチ回路６２
は、オンとなり、定電流源６４から出力される直流電流
を接地側に流すと共に、積分容量６３を放電し、積分容
量６３の端子電圧Ｖcを０［Ｖ］にリセットする。
を遅延して、図１１（Ｄ）に示すように、遅延エッジパ
ルスＰrdを出力する。この結果、開閉スイッチ回路６２
は、オンとなり、定電流源６４から出力される直流電流
を接地側に流すと共に、積分容量６３を放電し、積分容
量６３の端子電圧Ｖcを０［Ｖ］にリセットする。
【０１２３】そして、開閉スイッチ回路６２に対するエ
ッジパルスＰrdの供給がなくなると、開閉スイッチ回路
６２は、オフとなるが、この時点では、パルスＰxは出
力されていないので、開閉スイッチ回路６７はオン状態
にあり、この結果、定電流源６４から積分容量６３に直
流電流が供給され、積分容量６３において積分動作が行
われることになる。
ッジパルスＰrdの供給がなくなると、開閉スイッチ回路
６２は、オフとなるが、この時点では、パルスＰxは出
力されていないので、開閉スイッチ回路６７はオン状態
にあり、この結果、定電流源６４から積分容量６３に直
流電流が供給され、積分容量６３において積分動作が行
われることになる。
【０１２４】また、遅延回路６１から遅延エッジパルス
Ｐrdが一定時間パルス発生回路６６に供給された後、ク
ロックＣＬＫの最初の立ち上がりエッジが一定時間パル
ス発生回路６６に入力されると、パルスＰxが出力さ
れ、開閉スイッチ回路６７＝オフとなり、定電流源６４
から積分容量６３に対する電流の供給が停止され、積分
容量６３の端子電圧Ｖcはそれまでに充電された電圧を
維持されることになる。
Ｐrdが一定時間パルス発生回路６６に供給された後、ク
ロックＣＬＫの最初の立ち上がりエッジが一定時間パル
ス発生回路６６に入力されると、パルスＰxが出力さ
れ、開閉スイッチ回路６７＝オフとなり、定電流源６４
から積分容量６３に対する電流の供給が停止され、積分
容量６３の端子電圧Ｖcはそれまでに充電された電圧を
維持されることになる。
【０１２５】そして、その後、一定時間パルス発生回路
６６にクロックＣＬＫの３番目の立ち上がりエッジが入
力されると、パルスＰxは消滅するので、開閉スイッチ
回路６７＝オンとなる。この結果、再び、定電流源６４
から積分容量６３に直流電流が供給され、積分容量６３
において積分動作が行われ、以下、同様の動作が繰り返
される。
６６にクロックＣＬＫの３番目の立ち上がりエッジが入
力されると、パルスＰxは消滅するので、開閉スイッチ
回路６７＝オンとなる。この結果、再び、定電流源６４
から積分容量６３に直流電流が供給され、積分容量６３
において積分動作が行われ、以下、同様の動作が繰り返
される。
【０１２６】このように、入力信号Ｓinの各周期ごとに
積分動作が行われるので、積分容量６３の端子電圧Ｖc
は、図１１（Ｇ）に示すように変化し、サンプルホール
ド回路６５の出力電圧Ｖoutは、図１１（Ｈ）に示すよ
うに、入力信号Ｓinの周期に比例した電圧値となる。
積分動作が行われるので、積分容量６３の端子電圧Ｖc
は、図１１（Ｇ）に示すように変化し、サンプルホール
ド回路６５の出力電圧Ｖoutは、図１１（Ｈ）に示すよ
うに、入力信号Ｓinの周期に比例した電圧値となる。
【０１２７】本発明の周波数−電圧変換器の一実施形態
においては、積分容量６３の充電時間中、実際に積分容
量６３の充電を行っている時間は、充電時間をＴc 、パ
ルスＰxのパルス幅をＴoとすると、（Ｔc −Ｔo）とな
り、実際に積分容量６３の充電を行っている時間におけ
る積分容量６３の端子電圧Ｖcの変化率を大きくするこ
とができる。
においては、積分容量６３の充電時間中、実際に積分容
量６３の充電を行っている時間は、充電時間をＴc 、パ
ルスＰxのパルス幅をＴoとすると、（Ｔc −Ｔo）とな
り、実際に積分容量６３の充電を行っている時間におけ
る積分容量６３の端子電圧Ｖcの変化率を大きくするこ
とができる。
【０１２８】したがって、本発明の周波数−電圧変換器
の一実施形態によれば、出力電圧Ｖoutの電圧値を大き
くすることなく、出力電圧Ｖoutの電圧変化率を大きく
することができるので、出力電圧Ｖoutの最大値が電源
電圧の範囲を越えることなく、Ｓ／Ｎ比の良い高精度の
出力電圧Ｖout を得ることができる。
の一実施形態によれば、出力電圧Ｖoutの電圧値を大き
くすることなく、出力電圧Ｖoutの電圧変化率を大きく
することができるので、出力電圧Ｖoutの最大値が電源
電圧の範囲を越えることなく、Ｓ／Ｎ比の良い高精度の
出力電圧Ｖout を得ることができる。
【０１２９】なお、本発明の周波数−電圧変換器の一実
施形態においては、方形信号Ｓpの立ち上がりエッジを
検出してなるエッジパルスＰrを発生させるようにした
場合について説明したが、この代わりに、方形信号Ｓp
の立ち下がりエッジを検出したエッジパルスを発生させ
るようにしても良い。
施形態においては、方形信号Ｓpの立ち上がりエッジを
検出してなるエッジパルスＰrを発生させるようにした
場合について説明したが、この代わりに、方形信号Ｓp
の立ち下がりエッジを検出したエッジパルスを発生させ
るようにしても良い。
【０１３０】
【発明の効果】本発明中、第１の発明の積分方法によれ
ば、積分時間中、実際に積分を行う時間は、［（積分時
間）−（積分時間中の一定時間）］となるようにしたこ
とにより、積分容量の端子電圧が電源電圧を越えない範
囲内で、Ｉ／Ｃを大きくし、積分容量の端子電圧の変化
率を大きくすることができるので、これを、たとえば、
電圧制御発振器に使用する場合には、ジッタを低減化し
た高精度の発振信号を得ることができ、また、周波数−
電圧変換器に使用する場合には、Ｓ／Ｎ比の高い高精度
の出力電圧を得ることができる。
ば、積分時間中、実際に積分を行う時間は、［（積分時
間）−（積分時間中の一定時間）］となるようにしたこ
とにより、積分容量の端子電圧が電源電圧を越えない範
囲内で、Ｉ／Ｃを大きくし、積分容量の端子電圧の変化
率を大きくすることができるので、これを、たとえば、
電圧制御発振器に使用する場合には、ジッタを低減化し
た高精度の発振信号を得ることができ、また、周波数−
電圧変換器に使用する場合には、Ｓ／Ｎ比の高い高精度
の出力電圧を得ることができる。
【０１３１】本発明中、第２又は第３の発明の積分器に
よれば、積分時間中、実際に積分を行う時間は、［（積
分時間）−（積分時間中の一定時間）］となるようにし
たことにより、積分容量の端子電圧が電源電圧を越えな
い範囲内で、Ｉ／Ｃを大きくし、積分容量の端子電圧の
変化率を大きくすることができるので、これを、たとえ
ば、電圧制御発振器に使用する場合には、ジッタを低減
化した高精度の発振信号を得ることができ、また、周波
数−電圧変換器に使用する場合には、Ｓ／Ｎ比の高い高
精度の出力電圧を得ることができる。
よれば、積分時間中、実際に積分を行う時間は、［（積
分時間）−（積分時間中の一定時間）］となるようにし
たことにより、積分容量の端子電圧が電源電圧を越えな
い範囲内で、Ｉ／Ｃを大きくし、積分容量の端子電圧の
変化率を大きくすることができるので、これを、たとえ
ば、電圧制御発振器に使用する場合には、ジッタを低減
化した高精度の発振信号を得ることができ、また、周波
数−電圧変換器に使用する場合には、Ｓ／Ｎ比の高い高
精度の出力電圧を得ることができる。
【０１３２】本発明中、第４、第５、第６、第７、第
８、第９、第１０、第１１又は第１２の発明の電圧制御
発振器によれば、積分容量の充電時間中、実際に積分容
量の充電を行う時間は［（充電時間）−（充電時間中の
一定時間）］となり、積分容量の放電時間中、実際に積
分容量の放電を行う時間は［（放電時間）−（放電時間
中の一定時間）］となるようにしたことにより、［（積
分容量の容量値）／（充電電流）］の値及び［（積分容
量の容量値）／（放電電流）］の値を小さくし、実際に
積分容量の充電又は放電を行っている場合における積分
容量の端子電圧の変化率を大きくすることができるの
で、ノイズ等により積分容量の端子電圧がばらついた場
合であっても、充電時間及び放電時間のばらつきを小さ
くすることができ、この結果、ジッタを低減し、高精度
の発振信号を得ることができる。
８、第９、第１０、第１１又は第１２の発明の電圧制御
発振器によれば、積分容量の充電時間中、実際に積分容
量の充電を行う時間は［（充電時間）−（充電時間中の
一定時間）］となり、積分容量の放電時間中、実際に積
分容量の放電を行う時間は［（放電時間）−（放電時間
中の一定時間）］となるようにしたことにより、［（積
分容量の容量値）／（充電電流）］の値及び［（積分容
量の容量値）／（放電電流）］の値を小さくし、実際に
積分容量の充電又は放電を行っている場合における積分
容量の端子電圧の変化率を大きくすることができるの
で、ノイズ等により積分容量の端子電圧がばらついた場
合であっても、充電時間及び放電時間のばらつきを小さ
くすることができ、この結果、ジッタを低減し、高精度
の発振信号を得ることができる。
【０１３３】本発明中、第１３、第１４、第１５、第１
６、第１７、第１８又は第１９の発明の周波数−電圧変
換器によれば、積分容量の充電時間中、実際に積分容量
の充電を行う時間は、［（充電時間）−（充電時間中の
一定時間）］となるようにしたことにより、実際に積分
容量の充電を行っている時間における積分容量の端子電
圧の変化率を大きくすることができるので、出力電圧の
電圧値を大きくすることなく、出力電圧の電圧変化率を
大きくすることができ、この結果、出力電圧の最大値が
電源電圧の範囲を越えることなく、Ｓ／Ｎ比の良い高精
度の出力電圧を得ることができる。
６、第１７、第１８又は第１９の発明の周波数−電圧変
換器によれば、積分容量の充電時間中、実際に積分容量
の充電を行う時間は、［（充電時間）−（充電時間中の
一定時間）］となるようにしたことにより、実際に積分
容量の充電を行っている時間における積分容量の端子電
圧の変化率を大きくすることができるので、出力電圧の
電圧値を大きくすることなく、出力電圧の電圧変化率を
大きくすることができ、この結果、出力電圧の最大値が
電源電圧の範囲を越えることなく、Ｓ／Ｎ比の良い高精
度の出力電圧を得ることができる。
【図１】本発明の積分器の一実施形態を示す回路図であ
る。
る。
【図２】本発明の積分器の一実施形態の動作を示す波形
図である。
図である。
【図３】本発明の電圧制御発振器の一実施形態を示す回
路図である。
路図である。
【図４】本発明の電圧制御発振器の一実施形態が備える
一定時間パルス発生回路の構成を示す回路図である。
一定時間パルス発生回路の構成を示す回路図である。
【図５】本発明の電圧制御発振器の一実施形態が備える
一定時間パルス発生回路の動作を示す波形図である。
一定時間パルス発生回路の動作を示す波形図である。
【図６】本発明の電圧制御発振器の一実施形態の動作を
示す波形図である。
示す波形図である。
【図７】基準電圧にノイズが重畳された場合における積
分容量の放電時間に与える影響を電圧制御発振器の一実
施形態の場合と、図１４に示す従来の電圧制御発振器の
場合とを比較して示す波形図である。
分容量の放電時間に与える影響を電圧制御発振器の一実
施形態の場合と、図１４に示す従来の電圧制御発振器の
場合とを比較して示す波形図である。
【図８】本発明の周波数−電圧変換器の一実施形態を示
す回路図である。
す回路図である。
【図９】本発明の周波数−電圧変換器の一実施形態が備
える一定時間パルス発生回路の構成を示す回路図であ
る。
える一定時間パルス発生回路の構成を示す回路図であ
る。
【図１０】本発明の周波数−電圧変換器の一実施形態が
備える一定時間パルス発生回路の動作を示す波形図であ
る。
備える一定時間パルス発生回路の動作を示す波形図であ
る。
【図１１】本発明の周波数−電圧変換器の一実施形態の
動作を示す波形図である。
動作を示す波形図である。
【図１２】従来の積分器の一例を示す回路図である。
【図１３】図１２に示す従来の積分器の動作を示す波形
図である。
図である。
【図１４】従来の電圧制御発振器の一例を示す回路図で
ある。
ある。
【図１５】図１４に示す従来の電圧制御発振器の動作を
示す波形図である。
示す波形図である。
【図１６】従来の周波数−電圧変換器の一例を示す回路
図である。
図である。
【図１７】図１６に示す従来の周波数−電圧変換器の動
作を示す波形図である。
作を示す波形図である。
Ｖc 積分容量の端子電圧
Claims (19)
- 【請求項１】積分容量に電流を供給して電荷を積分する
積分方法において、 積分時間中の一定時間、積分容量に対する電流の供給を
停止することを特徴とする積分方法。 - 【請求項２】積分容量と、 前記積分容量に電流を供給する第１の電流供給回路と、 積分時間中の一定時間、前記積分容量に対する電流の供
給を停止するように前記第１の電流供給回路を制御する
電流供給制御回路とを備えていることを特徴とする積分
器。 - 【請求項３】前記第１の電流供給回路は、開閉スイッチ
回路と、前記開閉スイッチ回路を介して前記積分容量に
電流を供給する第２の電流供給回路とを備え、 前記電流供給制御回路は、積分時間中の一定時間、前記
開閉スイッチ回路をオフ、その他の時間、前記開閉スイ
ッチ回路をオンとするものであることを特徴とする請求
項２記載の積分器。 - 【請求項４】積分容量と、 入力電圧の電圧値に応じた電流値の電流で前記積分容量
の充放電を行う第１の充放電回路と、 充電時間中の一定時間、充電を停止し、放電時間中の一
定時間、放電を停止するように前記充放電回路を制御す
る充放電制御回路と、 前記充電時間中は第１の論理レベル、前記放電時間中は
第２の論理レベルとする発振信号を生成する発振信号生
成回路とを備えていることを特徴とする電圧制御発振
器。 - 【請求項５】前記第１の充放電回路は、第１の開閉スイ
ッチ回路と、前記第１の開閉スイッチ回路を介して前記
積分容量を充放電する第２の充放電回路とを備え、 前記充放電制御回路は、充電時間中の一定時間、及び、
放電時間中の一定時間、前記第１の開閉スイッチ回路を
オフ、その他の時間、前記第１の開閉スイッチ回路をオ
ンとするものであることを特徴とする請求項４記載の電
圧制御発振器。 - 【請求項６】前記第２の充放電回路は、電流入力端子を
電源線に接続し、前記入力電圧の電圧値に応じた電流値
の電流を流す第１の電流源と、 一端を前記第１の電流源の電流出力端子に接続し、他端
を前記第１の開閉スイッチ回路の一端に接続し、前記発
振信号が第１の論理レベルにある場合にはオン、前記発
振信号が第２の論理レベルにある場合にはオフとなる第
２の開閉スイッチ回路と、 一端を前記第１の開閉スイッチ回路の一端に接続し、前
記発振信号が第１の論理レベルにある場合にはオフ、前
記発振信号が第２の論理レベルにある場合にはオンとな
る第３の開閉スイッチ回路と、 電流入力端子を前記第３の開閉スイッチ回路の他端に接
続し、電流出力端子を接地線に接続し、前記入力電圧の
電圧値に応じた電流値の電流を流す第２の電流源とを備
えていることを特徴とする請求項５記載の電圧制御発振
器。 - 【請求項７】前記入力電圧が入力される電圧−電流変換
器を備え、 前記第１、第２の電流源として、前記電圧−電流変換器
の出力電流により電流値を制御される第１、第２の電流
制御電流源を備えていることを特徴とする請求項６記載
の電圧制御発振器。 - 【請求項８】前記充放電制御回路は、前記発振信号のエ
ッジを検出して前記発振信号のエッジに同期したエッジ
パルスを発生するエッジパルス発生回路と、 前記エッジパルスと、クロックとで前記第１の開閉スイ
ッチ回路のオン、オフを制御するスイッチ制御信号を出
力するスイッチ制御回路とを備えていることを特徴とす
る請求項５、６又は７記載の電圧制御発振器。 - 【請求項９】前記スイッチ制御回路は、データ入力端子
に第１の論理レベルが入力される第１のＤフリップフロ
ップ回路と、 データ入力端子を前段のＤフリップフロップ回路の正相
出力端子に接続するように、前記第１のＤフリップフロ
ップ回路を初段として縦列接続された第２、第３・・・
第ｎのＤフリップフロップ回路と、 データ入力端子を前記第ｎのＤフリップフロップ回路の
逆相出力端子に接続した第ｎ＋１のＤフリップフロップ
回路とを備え、 前記第１〜第ｎ＋１のＤフリップフロップ回路は、クロ
ック入力端子に前記クロックが供給され、リセット端子
に前記エッジパルスが供給されるように構成されている
ことを特徴とする請求項８記載の電圧制御発振器。 - 【請求項１０】前記発振信号生成回路は、一方の入力端
子に前記積分容量の端子電圧が供給され、前記発振信号
を生成するコンパレータと、 前記発振信号が第１の論理レベルにある場合、第１の基
準電圧を前記コンパレータの他方の入力端子に供給し、
前記発振信号が第２の論理レベルにある場合、第２の基
準電圧を前記コンパレータの他方の入力端子に供給する
基準電圧供給回路とを備えて構成されていることを特徴
とする請求項６、７、８又は９記載の電圧制御発振器。 - 【請求項１１】前記基準電圧供給回路は、第１の入力端
子に前記第１の基準電圧が供給され、前記第２の入力端
子に第２の基準電圧が供給され、出力端子を前記コンパ
レータの他方の入力端子に接続し、前記発振信号が第１
の論理レベルにある場合には、前記第１の入力端子と前
記出力端子とを接続状態、前記第２の入力端子と前記出
力端子とを非接続状態とし、前記発振信号が第２の論理
レベルにある場合には、前記第１の入力端子と前記出力
端子とを非接続状態、前記第２の入力端子と前記出力端
子とを接続状態とする切換えスイッチ回路を備えて構成
されていることを特徴とする請求項１０記載の電圧制御
発振器。 - 【請求項１２】前記第１の論理レベルがＨレベル、前記
第２の論理レベルがＬレベルの場合、前記コンパレータ
の一方の入力端子は反転入力端子、前記コンパレータの
他方の入力端子は非反転入力端子であり、前記第１の基
準電圧は前記第２の基準電圧よりも高い電圧であること
を特徴とする請求項１１記載の電圧制御発振器。 - 【請求項１３】積分容量と、 入力信号の一周期ごとに前記積分容量の端子電圧をリセ
ットし、前記積分容量の充電を行う第１の充放電回路
と、 充電時間中の一定時間、充電を停止するように前記充放
電回路を制御する充電制御回路と、 充電時間終了前に前記積分容量の端子電圧をサンプリン
グしてホールドするサンプルホールド回路とを備えてい
ることを特徴とする周波数−電圧変換器。 - 【請求項１４】前記第１の充放電回路は、第１の開閉ス
イッチ回路と、前記第１の開閉スイッチ回路を介して前
記入力信号の一周期ごとに前記積分容量の端子電圧をリ
セットし、前記積分容量の充電を行う第２の充放電回路
とを備え、 前記充電制御回路は、充電時間中の一定時間、前記第１
の開閉スイッチ回路をオフ、その他の時間、前記第１の
開閉スイッチ回路をオンとするものであることを特徴と
する請求項１３記載の周波数−電圧変換器。 - 【請求項１５】前記第２の充放電回路は、電流入力端子
を電源線に接続し、電流出力端子を前記第１の開閉スイ
ッチ回路の一端に接続した定電流源と、 一端を前記第１の開閉スイッチ回路の一端に接続し、他
端を接地線に接続した第２の開閉スイッチ回路と、 前記第２の開閉スイッチ回路のオン、オフを制御するス
イッチ制御回路とを備えていることを特徴とする請求項
１４記載の周波数−電圧変換器。 - 【請求項１６】前記スイッチ制御回路は、前記入力信号
を入力して同一周波数の方形信号を生成する方形信号生
成回路と、 前記方形信号の立ち上がりエッジ又は立ち下がりエッジ
を検出して前記方形信号の立ち上がりエッジ又は立ち下
がりエッジに同期したエッジパルスを発生するエッジパ
ルス発生回路と、 前記エッジパルスを入力して前記エッジパルスを遅延し
てなる遅延エッジパルスを出力し、前記遅延エッジパル
スで前記第２の開閉スイッチ回路のオン、オフを制御す
る遅延回路とを備えていることを特徴とする請求項１５
記載の周波数−電圧変換器。 - 【請求項１７】前記充電制御回路は、前記遅延エッジパ
ルスと、クロックとを入力して前記第１の開閉スイッチ
回路のオン、オフを制御するように構成されていること
を特徴とする請求項１６記載の周波数−電圧変換器。 - 【請求項１８】前記充電制御回路は、データ入力端子に
第１の論理レベルが入力される第１のＤフリップフロッ
プ回路と、 データ入力端子を前段のＤフリップフロップ回路の正相
出力端子に接続するように、前記第１のＤフリップフロ
ップ回路を初段として縦列接続された第２、第３・・・
第ｎのＤフリップフロップ回路と、 データ入力端子を前記第ｎのＤフリップフロップ回路の
逆相出力端子に接続した第ｎ＋１のＤフリップフロップ
回路とを備え、 前記第１〜第ｎ＋１のＤフリップフロップ回路は、クロ
ック入力端子にクロックが供給され、リセット端子に前
記遅延エッジパルスが供給されるように構成されている
ことを特徴とする請求項１７記載の周波数−電圧変換
器。 - 【請求項１９】前記サンプルホールド回路は、前記エッ
ジパルスをサンプリング信号として前記積分容量の端子
電圧をサンプリングするように構成されていることを特
徴とする請求項１６、１７又は１８記載の周波数−電圧
変換器。
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