JP2003101357A - Ｄ級増幅器 - Google Patents
Ｄ級増幅器Info
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Abstract
(57)【要約】
【課題】 Ｓ／Ｎの向上及び低歪率化の向上を図ったＤ
級増幅器を提供する。 【解決手段】 入力信号を積分する積分回路１と、積分
回路１の出力信号をＡ／Ｄ変換するフラッシュＡ／Ｄ変
換器２と、フラッシュＡ／Ｄ変換器２から出力されるデ
ィジタル値に応じたパルス幅のＰＷＭ信号を生成する波
形変換回路３と、第１の電源と、第２の電源との間に接
続される一対のＭＯＳトランジスタ５、６からなり、該
一対のＭＯＳトランジスタ５、６の接続点Ｐが負荷であ
るスピーカ５１に接続されたスイッチング回路と、波形
変換回路３から出力されるＰＷＭ信号に基づいて一対の
ＭＯＳトランジスタ５、６を駆動する駆動回路４と、前
記接続点Ｐと積分回路１の入力側とに接続されスピーカ
５１に供給する増幅器の出力信号を負帰還する帰還回路
としての帰還用抵抗ＲNFとを有する。
級増幅器を提供する。 【解決手段】 入力信号を積分する積分回路１と、積分
回路１の出力信号をＡ／Ｄ変換するフラッシュＡ／Ｄ変
換器２と、フラッシュＡ／Ｄ変換器２から出力されるデ
ィジタル値に応じたパルス幅のＰＷＭ信号を生成する波
形変換回路３と、第１の電源と、第２の電源との間に接
続される一対のＭＯＳトランジスタ５、６からなり、該
一対のＭＯＳトランジスタ５、６の接続点Ｐが負荷であ
るスピーカ５１に接続されたスイッチング回路と、波形
変換回路３から出力されるＰＷＭ信号に基づいて一対の
ＭＯＳトランジスタ５、６を駆動する駆動回路４と、前
記接続点Ｐと積分回路１の入力側とに接続されスピーカ
５１に供給する増幅器の出力信号を負帰還する帰還回路
としての帰還用抵抗ＲNFとを有する。
Description
【０００１】
【発明の属する技術分野】本発明はＤ級増幅器に係り、
特にオーディオ信号の電力増幅を行うに好適なＤ級増幅
器に関する。
特にオーディオ信号の電力増幅を行うに好適なＤ級増幅
器に関する。
【０００２】
【従来の技術】従来のＤ級増幅器の一つとしては、図８
に示す他励式のＰＷＭ増幅器が有る。同図において、１
０１はキャリア信号発生器、１０２は入力端子、１０３
は加算器、１０４は電圧比較器、１０５はパルス増幅
器、１０６、１０６’はスイッチング素子、１０７はロ
ーパスフィルタ、１０８は負荷、１０９、１０９’は電
源端子である。
に示す他励式のＰＷＭ増幅器が有る。同図において、１
０１はキャリア信号発生器、１０２は入力端子、１０３
は加算器、１０４は電圧比較器、１０５はパルス増幅
器、１０６、１０６’はスイッチング素子、１０７はロ
ーパスフィルタ、１０８は負荷、１０９、１０９’は電
源端子である。
【０００３】図９に各部の動作波形を示す。Ｓ１はキャ
リア信号、Ｓ２は入力信号、Ｓ３はＰＷＭ信号、Ｓ４は
出力信号である。上記構成において、加算器１０３は、
キャリア信号発生器１０１により発生される三角波状の
キャリア信号Ｓ１と、入力信号Ｓ２を加算し、その出力
を電圧比較器１０４に入力する。
リア信号、Ｓ２は入力信号、Ｓ３はＰＷＭ信号、Ｓ４は
出力信号である。上記構成において、加算器１０３は、
キャリア信号発生器１０１により発生される三角波状の
キャリア信号Ｓ１と、入力信号Ｓ２を加算し、その出力
を電圧比較器１０４に入力する。
【０００４】電圧比較器１０４は加算器１０３より印加
された信号を一定レベルの基準電圧と比較し、その比較
結果を出力する。この結果、電圧比較器１０４の出力
は、入力信号Ｓ２をＰＷＭ変調したＰＷＭ信号Ｓ３とな
る。このＰＷＭ信号Ｓ３は、パルス増幅器１０５を駆動
回路として、スイッチング素子１０６、１０６’を駆動
する。
された信号を一定レベルの基準電圧と比較し、その比較
結果を出力する。この結果、電圧比較器１０４の出力
は、入力信号Ｓ２をＰＷＭ変調したＰＷＭ信号Ｓ３とな
る。このＰＷＭ信号Ｓ３は、パルス増幅器１０５を駆動
回路として、スイッチング素子１０６、１０６’を駆動
する。
【０００５】スイッチング素子１０６、１０６’には、
電源端子１０９、１０９’を介して大きさの等しい正及
び負の電源電圧が加えられているので、ローパスフィル
タ１０７の入力にはＰＷＭ信号Ｓ３と相似で、その正負
の電圧値が電源端子１０９、１０９’に加えられる正負
の電源電圧に等しい信号が加えられることになる。ロー
パスフィルタ１０７は、このような信号からキャリア信
号Ｓ１による高周波成分を除去し、入力信号Ｓ２と相似
の電力増幅された出力信号Ｓ４を負荷に供給する。
電源端子１０９、１０９’を介して大きさの等しい正及
び負の電源電圧が加えられているので、ローパスフィル
タ１０７の入力にはＰＷＭ信号Ｓ３と相似で、その正負
の電圧値が電源端子１０９、１０９’に加えられる正負
の電源電圧に等しい信号が加えられることになる。ロー
パスフィルタ１０７は、このような信号からキャリア信
号Ｓ１による高周波成分を除去し、入力信号Ｓ２と相似
の電力増幅された出力信号Ｓ４を負荷に供給する。
【０００６】また、従来のＤ級増幅器としては、１ビッ
ト増幅器が有る。１ビット増幅器の構成を図１０に示
す。同図において、１ビット増幅器２００は、加算器２
０１と、積分器２０２と、ヒステリシス特性を有する比
較器２０３と、遅延回路２０４とを有している。２０５
はアナログ信号が入力される入力端子、２０６は１ビッ
トデータが出力される出力端子である。
ト増幅器が有る。１ビット増幅器の構成を図１０に示
す。同図において、１ビット増幅器２００は、加算器２
０１と、積分器２０２と、ヒステリシス特性を有する比
較器２０３と、遅延回路２０４とを有している。２０５
はアナログ信号が入力される入力端子、２０６は１ビッ
トデータが出力される出力端子である。
【０００７】上記構成において、入力端子２０５より入
力されるアナログ信号Ｘは遅延回路２０４から出力され
る１ビットに対応する量子化信号＋Ｖまたは−Ｖと加算
器２０１で加算され、加算器２０１の出力は、積分器２
０２で積分され、比較器２０３に入力される。比較器２
０３では、入力された積分器２０２の出力と基準電圧と
を比較し、出力極性がプラスであればディジタル出力は
１でＡ／Ｄ変換するアナログ入力の最大値＋Ｖを量子化
出力として加算器２０１に帰還する。また、出力極性が
マイナスであれば、ディジタル出力は０で−Ｖを量子化
出力として加算器２０１に帰還する。このようにして、
図１１に示すような１ビット出力Ｙが１ビット増幅器２
００より出力される。
力されるアナログ信号Ｘは遅延回路２０４から出力され
る１ビットに対応する量子化信号＋Ｖまたは−Ｖと加算
器２０１で加算され、加算器２０１の出力は、積分器２
０２で積分され、比較器２０３に入力される。比較器２
０３では、入力された積分器２０２の出力と基準電圧と
を比較し、出力極性がプラスであればディジタル出力は
１でＡ／Ｄ変換するアナログ入力の最大値＋Ｖを量子化
出力として加算器２０１に帰還する。また、出力極性が
マイナスであれば、ディジタル出力は０で−Ｖを量子化
出力として加算器２０１に帰還する。このようにして、
図１１に示すような１ビット出力Ｙが１ビット増幅器２
００より出力される。
【０００８】
【発明が解決しようとする課題】上述した従来のＤ級増
幅器のうち、他励式のＰＷＭ増幅器では、増幅器の出力
を入力側に負帰還する構成にできないためにＳ／Ｎの向
上及び低歪率化を図るのは困難であり、自励式のＰＷＭ
増幅器では、Ｓ／Ｎの向上及び低歪率化を図ることはで
きるものの、発振周波数を制御することができないとい
う問題が有った。また、従来のＤ級増幅器のうち、１ビ
ット増幅器ではＳ／Ｎの向上及び低歪率化を図るには、
極めて高いスイッチング周波数で動作させる必要が有
り、増幅器の効率及びオーディオ性能等で不利であると
いう問題が有った。
幅器のうち、他励式のＰＷＭ増幅器では、増幅器の出力
を入力側に負帰還する構成にできないためにＳ／Ｎの向
上及び低歪率化を図るのは困難であり、自励式のＰＷＭ
増幅器では、Ｓ／Ｎの向上及び低歪率化を図ることはで
きるものの、発振周波数を制御することができないとい
う問題が有った。また、従来のＤ級増幅器のうち、１ビ
ット増幅器ではＳ／Ｎの向上及び低歪率化を図るには、
極めて高いスイッチング周波数で動作させる必要が有
り、増幅器の効率及びオーディオ性能等で不利であると
いう問題が有った。
【０００９】本発明はこのような事情に鑑みてなされた
ものであり、Ｓ／Ｎの向上及び低歪率化の向上を図った
Ｄ級増幅器を提供することを目的とする。
ものであり、Ｓ／Ｎの向上及び低歪率化の向上を図った
Ｄ級増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、入力信号を積分する積分回
路と、該積分回路の出力信号をＡ／Ｄ変換するフラッシ
ュＡ／Ｄ変換器と、該フラッシュＡ／Ｄ変換器から出力
されるディジタル値に応じたパルス幅のＰＷＭ信号を生
成する波形変換回路と、第１の電源と、第２の電源との
間に接続される一対のスイッチング素子からなり、該一
対のスイッチング素子の接続点が負荷に接続されたスイ
ッチング回路と、前記波形変換回路から出力されるＰＷ
Ｍ信号に基づいて前記一対のスイッチング素子を駆動す
る駆動回路と、前記一対のスイッチング素子の接続点と
前記積分回路の入力側とに接続され前記負荷に供給する
増幅器の出力信号を負帰還する帰還回路とを有すること
を特徴とする。
に請求項１に記載の発明は、入力信号を積分する積分回
路と、該積分回路の出力信号をＡ／Ｄ変換するフラッシ
ュＡ／Ｄ変換器と、該フラッシュＡ／Ｄ変換器から出力
されるディジタル値に応じたパルス幅のＰＷＭ信号を生
成する波形変換回路と、第１の電源と、第２の電源との
間に接続される一対のスイッチング素子からなり、該一
対のスイッチング素子の接続点が負荷に接続されたスイ
ッチング回路と、前記波形変換回路から出力されるＰＷ
Ｍ信号に基づいて前記一対のスイッチング素子を駆動す
る駆動回路と、前記一対のスイッチング素子の接続点と
前記積分回路の入力側とに接続され前記負荷に供給する
増幅器の出力信号を負帰還する帰還回路とを有すること
を特徴とする。
【００１１】また、請求項２に記載の発明は、請求項１
に記載のＤ級増幅器において、前記波形変換回路は、デ
ィジタル値に対応するパルス幅のＰＷＭ信号の波形情報
を記憶する記憶手段と、前記フラッシュＡ／Ｄ変換器か
ら出力されたディジタル値に基づいて前記記憶手段より
ＰＷＭ信号の波形情報を読み出す読み出し手段と、該読
み出し手段により読み出された波形情報に基づいてＰＷ
Ｍ信号を出力する出力手段とを有することを特徴とす
る。
に記載のＤ級増幅器において、前記波形変換回路は、デ
ィジタル値に対応するパルス幅のＰＷＭ信号の波形情報
を記憶する記憶手段と、前記フラッシュＡ／Ｄ変換器か
ら出力されたディジタル値に基づいて前記記憶手段より
ＰＷＭ信号の波形情報を読み出す読み出し手段と、該読
み出し手段により読み出された波形情報に基づいてＰＷ
Ｍ信号を出力する出力手段とを有することを特徴とす
る。
【００１２】また、請求項３に記載の発明は、請求項１
または２のいずれかに記載のＤ級増幅器において、前記
帰還回路は、前記負荷に供給する出力信号のうち高域周
波数成分を通過させる第１の帰還ループと、前記出力信
号のうち低域周波数成分を通過させる第２の帰還ループ
とから構成されることを特徴とする。
または２のいずれかに記載のＤ級増幅器において、前記
帰還回路は、前記負荷に供給する出力信号のうち高域周
波数成分を通過させる第１の帰還ループと、前記出力信
号のうち低域周波数成分を通過させる第２の帰還ループ
とから構成されることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。図１に本発明の第１の実
施の形態に係るＤ級増幅器の構成を示す。同図におい
て、本発明の実施の形態に係るＤ級増幅器は、入力信号
を積分する積分回路１と、フラッシュＡ／Ｄ変換器２
と、波形変換回路３と、駆動回路４と、電源端子８と電
源端子９との間に接続される一対のスイッチング素子と
してのＭＯＳトランジスタ５、６とを有している。
面を参照して詳細に説明する。図１に本発明の第１の実
施の形態に係るＤ級増幅器の構成を示す。同図におい
て、本発明の実施の形態に係るＤ級増幅器は、入力信号
を積分する積分回路１と、フラッシュＡ／Ｄ変換器２
と、波形変換回路３と、駆動回路４と、電源端子８と電
源端子９との間に接続される一対のスイッチング素子と
してのＭＯＳトランジスタ５、６とを有している。
【００１４】電源端子８には正の電源電圧＋Ｖccを供給
する第１の電源が接続されており、電源端子９には、負
の電源電圧−Ｖccを供給する第２の電源が接続されてい
る。ＭＯＳトランジスタ５、６の接続点Ｐはインダクタ
ンスＬ１及びコンデンサＣ１からなるローパスフィルタ
を介して負荷であるスピーカ５１に接続されている。
する第１の電源が接続されており、電源端子９には、負
の電源電圧−Ｖccを供給する第２の電源が接続されてい
る。ＭＯＳトランジスタ５、６の接続点Ｐはインダクタ
ンスＬ１及びコンデンサＣ１からなるローパスフィルタ
を介して負荷であるスピーカ５１に接続されている。
【００１５】また、積分回路１は、オペアンプ１０と、
オペアンプ１０の反転入力端子と出力端子間に直列接続
されたコンデンサ１１、１２と、コンデンサ１１、１２
の接続点と一端が接続され、他端が接地された抵抗１３
とからなり、オペアンプ１０の非反転入力端子は接地さ
れ、反転入力端子は入力抵抗ＲINを介して入力端子７に
接続されている。
オペアンプ１０の反転入力端子と出力端子間に直列接続
されたコンデンサ１１、１２と、コンデンサ１１、１２
の接続点と一端が接続され、他端が接地された抵抗１３
とからなり、オペアンプ１０の非反転入力端子は接地さ
れ、反転入力端子は入力抵抗ＲINを介して入力端子７に
接続されている。
【００１６】さらに、入力端子７にはオーディオ信号等
のアナログ信号を出力する信号源が接地との間に接続さ
れ、オペアンプ１０の反転入力端子は帰還用抵抗ＲNFを
介してＭＯＳトランジスタ５、６の接続点Ｐに接続され
ている。帰還用抵抗ＲNFは、ＭＯＳトランジスタ５、６
の接続点Ｐと積分回路１の入力側とに接続され負荷とし
てのスピーカ５１に供給する増幅器の出力信号を負帰還
する帰還回路として機能する。
のアナログ信号を出力する信号源が接地との間に接続さ
れ、オペアンプ１０の反転入力端子は帰還用抵抗ＲNFを
介してＭＯＳトランジスタ５、６の接続点Ｐに接続され
ている。帰還用抵抗ＲNFは、ＭＯＳトランジスタ５、６
の接続点Ｐと積分回路１の入力側とに接続され負荷とし
てのスピーカ５１に供給する増幅器の出力信号を負帰還
する帰還回路として機能する。
【００１７】また、フラッシュＡ／Ｄ変換器２は基準電
圧＋ＶREFと、基準電圧−ＶREFとの間に直列接続される
抵抗群２０−１、２０−２、…、２０−ｎからなり、重
み付けした基準信号を出力する基準電圧発生回路２０
と、基準電圧発生回路２０より出力される重み付けされ
た各基準信号がそれぞれ、入力される比較器２１−１、
２１−２、…、２１−（ｎ−１）と、エンコーダ２２と
を有している。
圧＋ＶREFと、基準電圧−ＶREFとの間に直列接続される
抵抗群２０−１、２０−２、…、２０−ｎからなり、重
み付けした基準信号を出力する基準電圧発生回路２０
と、基準電圧発生回路２０より出力される重み付けされ
た各基準信号がそれぞれ、入力される比較器２１−１、
２１−２、…、２１−（ｎ−１）と、エンコーダ２２と
を有している。
【００１８】比較器２１−１、２１−２、…、２１−
（ｎ−１）の一方の入力端は、基準電圧発生回路２０を
構成する抵抗群２０−１、２０−２、…、２０−ｎにお
ける隣接する抵抗の各接続点にそれぞれ接続され、他方
の入力端は、共通接続され積分回路１の出力端であるオ
ペアンプ１０の出力端に接続されている。そして比較器
２１−１、２１−２、…、２１−（ｎ−１）の各出力端
は、エンコーダ２２の入力端に接続されている。
（ｎ−１）の一方の入力端は、基準電圧発生回路２０を
構成する抵抗群２０−１、２０−２、…、２０−ｎにお
ける隣接する抵抗の各接続点にそれぞれ接続され、他方
の入力端は、共通接続され積分回路１の出力端であるオ
ペアンプ１０の出力端に接続されている。そして比較器
２１−１、２１−２、…、２１−（ｎ−１）の各出力端
は、エンコーダ２２の入力端に接続されている。
【００１９】上記構成において、信号源５０より出力さ
れるアナログ信号は入力抵抗ＲINを介して積分回路１を
構成するオペアンプ１０の反転入力端子に入力される。
また、このオペアンプ１０の反転入力端子には、帰還抵
抗用ＲNFを介してＭＯＳトランジスタ５、６によりスイ
ッチングされ電源電圧＋Ｖccと、電源電圧−Ｖccとの間
で反転する信号が上記アナログ信号と共に入力される。
れるアナログ信号は入力抵抗ＲINを介して積分回路１を
構成するオペアンプ１０の反転入力端子に入力される。
また、このオペアンプ１０の反転入力端子には、帰還抵
抗用ＲNFを介してＭＯＳトランジスタ５、６によりスイ
ッチングされ電源電圧＋Ｖccと、電源電圧−Ｖccとの間
で反転する信号が上記アナログ信号と共に入力される。
【００２０】積分回路１では、信号源５０から入力され
るアナログ信号と接続点Ｐより帰還抵抗ＲNFを介して入
力されるＭＯＳトランジスタ５、６によりスイッチング
された信号とを加算した信号を積分し、その積分出力を
フラッシュＡ／Ｄ変換器２に入力する。フラッシュＡ／
Ｄ変換器２では、入力された積分出力（アナログ信号）
が、比較器２１−１、２１−２、…、２１−（ｎ−１）
によりどの基準電圧（比較電圧）と一致するかを瞬時に
判定し、エンコーダ２２に出力する。
るアナログ信号と接続点Ｐより帰還抵抗ＲNFを介して入
力されるＭＯＳトランジスタ５、６によりスイッチング
された信号とを加算した信号を積分し、その積分出力を
フラッシュＡ／Ｄ変換器２に入力する。フラッシュＡ／
Ｄ変換器２では、入力された積分出力（アナログ信号）
が、比較器２１−１、２１−２、…、２１−（ｎ−１）
によりどの基準電圧（比較電圧）と一致するかを瞬時に
判定し、エンコーダ２２に出力する。
【００２１】次いで、エンコーダ２２では入力されたア
ナログ信号と一致する基準電圧値をＮビット（本実施の
形態では５ビット）のバイナリコードに変換し、このデ
ィジタルデータを波形変換回路３に出力する。波形変換
回路３は、フラッシュＡ／Ｄ変換器２から出力されるデ
ィジタルデータが示すディジタル値に応じたパルス幅の
ＰＷＭ信号を生成し、駆動回路４に出力する。駆動回路
４は波形変換回路３から出力されるＰＷＭ信号に基づい
てＭＯＳトランジスタ５、６を駆動する。
ナログ信号と一致する基準電圧値をＮビット（本実施の
形態では５ビット）のバイナリコードに変換し、このデ
ィジタルデータを波形変換回路３に出力する。波形変換
回路３は、フラッシュＡ／Ｄ変換器２から出力されるデ
ィジタルデータが示すディジタル値に応じたパルス幅の
ＰＷＭ信号を生成し、駆動回路４に出力する。駆動回路
４は波形変換回路３から出力されるＰＷＭ信号に基づい
てＭＯＳトランジスタ５、６を駆動する。
【００２２】この結果、ＭＯＳトランジスタ５、６は、
駆動回路４より出力されるＰＷＭ信号に相似した信号に
よりスイッチング動作し、電源電圧＋Ｖccと電源電圧−
Ｖccとの間で反転するパルス出力電圧がインダクタンス
Ｌ１、コンデンサＣ１からなるローパスフィルタを介し
てスピーカ５１に出力されると共に、上記パルス電圧出
力の一部は帰還用抵抗ＲNFを介して積分回路１の入力端
に負帰還される。インダクタンスＬ１、コンデンサＣ１
からなるローパスフィルタは増幅器の出力のうちキャリ
ア周波数信号成分を除去する。
駆動回路４より出力されるＰＷＭ信号に相似した信号に
よりスイッチング動作し、電源電圧＋Ｖccと電源電圧−
Ｖccとの間で反転するパルス出力電圧がインダクタンス
Ｌ１、コンデンサＣ１からなるローパスフィルタを介し
てスピーカ５１に出力されると共に、上記パルス電圧出
力の一部は帰還用抵抗ＲNFを介して積分回路１の入力端
に負帰還される。インダクタンスＬ１、コンデンサＣ１
からなるローパスフィルタは増幅器の出力のうちキャリ
ア周波数信号成分を除去する。
【００２３】このように、本実施の形態に係るＤ級増幅
器では、信号源５０より入力されるアナログ信号を積分
回路１で積分し、この積分出力をフラッシュＡ／Ｄ変換
器２で高速にＡ／Ｄ変換すると共に、ディジタル的なパ
ルス信号である増幅器出力を積分回路の入力側に負帰還
するようにしている。すなわち、積分回路１は、信号源
５０より入力されるアナログ信号と、負帰還される増幅
器出力とを加算した信号を積分するものであり、ΔΣ変
調器を構成する積分回路として機能している。
器では、信号源５０より入力されるアナログ信号を積分
回路１で積分し、この積分出力をフラッシュＡ／Ｄ変換
器２で高速にＡ／Ｄ変換すると共に、ディジタル的なパ
ルス信号である増幅器出力を積分回路の入力側に負帰還
するようにしている。すなわち、積分回路１は、信号源
５０より入力されるアナログ信号と、負帰還される増幅
器出力とを加算した信号を積分するものであり、ΔΣ変
調器を構成する積分回路として機能している。
【００２４】次に波形変換回路３について具体的に説明
する。図２に示すように、波形変換回路３は、フラッシ
ュＡ／Ｄ変換器２にサンプリング周波数ｆsのサンプリ
ングクロックを供給し、フラッシュＡ／Ｄ変換器２から
入力された５ビットのディジタルデータに基づいてこの
データの示すディジタル値に応じたパルス幅のＰＷＭ信
号を駆動回路４に出力する。
する。図２に示すように、波形変換回路３は、フラッシ
ュＡ／Ｄ変換器２にサンプリング周波数ｆsのサンプリ
ングクロックを供給し、フラッシュＡ／Ｄ変換器２から
入力された５ビットのディジタルデータに基づいてこの
データの示すディジタル値に応じたパルス幅のＰＷＭ信
号を駆動回路４に出力する。
【００２５】この波形変換回路３は、例えば、２２．６
ＭＨｚ（５１２ｆs）のクロックＣＫ０に同期して動作
し、図３に示すように５ビットのディジタル値をクロッ
クＣＫ０のパルス幅を単位として、単位周期（７０５．
６ＫＨｚ（１６ｆs））毎に０から３１のパルス幅のＰ
ＷＭ信号を生成する。
ＭＨｚ（５１２ｆs）のクロックＣＫ０に同期して動作
し、図３に示すように５ビットのディジタル値をクロッ
クＣＫ０のパルス幅を単位として、単位周期（７０５．
６ＫＨｚ（１６ｆs））毎に０から３１のパルス幅のＰ
ＷＭ信号を生成する。
【００２６】次に、波形変換回路３の具体的構成を図４
に示す。同図において、波形変換回路３は、ラッチ回路
Ａ３０と、ビットカウンタ３１と、波形データが格納さ
れているＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３と、ＲＯＭ−
Ａ３２、ＲＯＭ−Ｂ３３から出力されるデータをそれぞ
れ、ラッチするラッチ回路Ｂ３４、ラッチ回路Ｃ３５と
を有している。
に示す。同図において、波形変換回路３は、ラッチ回路
Ａ３０と、ビットカウンタ３１と、波形データが格納さ
れているＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３と、ＲＯＭ−
Ａ３２、ＲＯＭ−Ｂ３３から出力されるデータをそれぞ
れ、ラッチするラッチ回路Ｂ３４、ラッチ回路Ｃ３５と
を有している。
【００２７】さらに、波形変換回路３は、ラッチ回路Ｂ
３４にラッチされているディジタル値とビットカウンタ
３１のカウンタ出力とを比較し、両者が一致したときに
セット（ＳＥＴ）信号をラッチ回路Ｄ３８に出力すると
共に、ビットカウンタ３１をリセットする比較回路Ａ３
６と、ラッチ回路Ｃ３５にラッチされているディジタル
値とビットカウンタ３１のカウンタ出力とを比較し、両
者が一致したときにリセット（ＲＳＴ）信号をラッチ回
路Ｄ３８に出力する比較回路Ｂ３７と、比較回路Ａ３
６、比較回路Ｂ３７の出力をラッチするラッチ回路Ｄ３
８とを有している。
３４にラッチされているディジタル値とビットカウンタ
３１のカウンタ出力とを比較し、両者が一致したときに
セット（ＳＥＴ）信号をラッチ回路Ｄ３８に出力すると
共に、ビットカウンタ３１をリセットする比較回路Ａ３
６と、ラッチ回路Ｃ３５にラッチされているディジタル
値とビットカウンタ３１のカウンタ出力とを比較し、両
者が一致したときにリセット（ＲＳＴ）信号をラッチ回
路Ｄ３８に出力する比較回路Ｂ３７と、比較回路Ａ３
６、比較回路Ｂ３７の出力をラッチするラッチ回路Ｄ３
８とを有している。
【００２８】ラッチ回路Ａ３０は、フラッシュＡ／Ｄ変
換器２から出力されるディジタルデータをクロックLATC
H-CK1の出力タイミング（立ち上がり）に同期してラッ
チする。また、ラッチ回路Ｂ３４、ラッチ回路Ｃ３５
は、ＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３からそれぞれ、出
力されるデータをクロックLATCH-CK2の出力タイミング
（立ち上がり）に同期してラッチする。
換器２から出力されるディジタルデータをクロックLATC
H-CK1の出力タイミング（立ち上がり）に同期してラッ
チする。また、ラッチ回路Ｂ３４、ラッチ回路Ｃ３５
は、ＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３からそれぞれ、出
力されるデータをクロックLATCH-CK2の出力タイミング
（立ち上がり）に同期してラッチする。
【００２９】ＲＯＭ−Ａ３２には、ディジタル値に応じ
たＰＷＭ信号の立ち上がりのタイミングを指定するタイ
ミングデータが上記ディジタル値に対応するアドレスに
格納されており、ＲＯＭ−Ｂ３３には、ディジタル値に
応じたＰＷＭ信号の立下りのタイミングを指定するタイ
ミングデータが上記ディジタル値に対応するアドレスに
格納されている。また、ビットカウンタ３１は、２２．
６ＭＨｚ（５１２ｆs）のクロックＣＫ０（図５
（Ａ））で動作する５ビットのカウンタであり、１６進
表示で「００」から「１Ｆ」まで計数する３２進カウン
タである（図５（Ｂ））。
たＰＷＭ信号の立ち上がりのタイミングを指定するタイ
ミングデータが上記ディジタル値に対応するアドレスに
格納されており、ＲＯＭ−Ｂ３３には、ディジタル値に
応じたＰＷＭ信号の立下りのタイミングを指定するタイ
ミングデータが上記ディジタル値に対応するアドレスに
格納されている。また、ビットカウンタ３１は、２２．
６ＭＨｚ（５１２ｆs）のクロックＣＫ０（図５
（Ａ））で動作する５ビットのカウンタであり、１６進
表示で「００」から「１Ｆ」まで計数する３２進カウン
タである（図５（Ｂ））。
【００３０】上記構成からなる波形変換回路３の動作を
図５に示すタイミングチャートを参照して説明する。デ
ィジタルデータが時刻ｔ1でクロックLATCH-CK1の立ち上
がりに同期してラッチ回路Ａ３０によりラッチされる
（図５（Ｅ））。ラッチ回路Ａ３０によりラッチされた
ディジタルデータ（ディジタル値）をアドレスとして、
このアドレスがＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３に入力
される。
図５に示すタイミングチャートを参照して説明する。デ
ィジタルデータが時刻ｔ1でクロックLATCH-CK1の立ち上
がりに同期してラッチ回路Ａ３０によりラッチされる
（図５（Ｅ））。ラッチ回路Ａ３０によりラッチされた
ディジタルデータ（ディジタル値）をアドレスとして、
このアドレスがＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３に入力
される。
【００３１】この結果、フラッシュＡ／Ｄ変換器２から
出力されるディジタルデータの示すディジタル値に対応
するＰＷＭ信号の立ち上がりのタイミングを示すタイミ
ングデータがＲＯＭ−Ａ３２より、また、上記ディジタ
ルデータの示すディジタル値に対応するＰＷＭ信号の立
ち下がりのタイミングを示すタイミングデータがＲＯＭ
−Ｂ３３より読み出される。
出力されるディジタルデータの示すディジタル値に対応
するＰＷＭ信号の立ち上がりのタイミングを示すタイミ
ングデータがＲＯＭ−Ａ３２より、また、上記ディジタ
ルデータの示すディジタル値に対応するＰＷＭ信号の立
ち下がりのタイミングを示すタイミングデータがＲＯＭ
−Ｂ３３より読み出される。
【００３２】次いで、時刻ｔ2でクロックLATCH-CK2の立
ち上がりに同期して、ＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３
より読み出されたタイミングデータがラッチ回路Ｂ３
４、ラッチ回路Ｃ３５にラッチされる（図５（Ｆ））。
ここで、ＲＯＭ−Ａ３２より読み出されたタイミングデ
ータが「１Ｆ」であり、ＲＯＭ−Ｂ３３より読み出され
たタイミングデータが「０Ａ」であるとする。
ち上がりに同期して、ＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３
より読み出されたタイミングデータがラッチ回路Ｂ３
４、ラッチ回路Ｃ３５にラッチされる（図５（Ｆ））。
ここで、ＲＯＭ−Ａ３２より読み出されたタイミングデ
ータが「１Ｆ」であり、ＲＯＭ−Ｂ３３より読み出され
たタイミングデータが「０Ａ」であるとする。
【００３３】ラッチ回路Ｂ３４によりラッチされたタイ
ミングデータ「１Ｆ」は比較回路Ａ３６に、ラッチ回路
Ｃ３５によりラッチされたタイミングデータ「０Ａ」は
比較回路Ｂ３７にそれぞれ入力される。比較回路Ａ３６
では、ビットカウンタ３１のカウンタ出力が「１Ｆ」と
なったときにおけるクロックＣＫ０の立ち上がりのタイ
ミングでラッチ回路Ｄ３８にセット信号を出力すると共
に、このセット信号をビットカウンタ３１のリセット端
子（ＲＳＴ）にリセット信号として出力する。
ミングデータ「１Ｆ」は比較回路Ａ３６に、ラッチ回路
Ｃ３５によりラッチされたタイミングデータ「０Ａ」は
比較回路Ｂ３７にそれぞれ入力される。比較回路Ａ３６
では、ビットカウンタ３１のカウンタ出力が「１Ｆ」と
なったときにおけるクロックＣＫ０の立ち上がりのタイ
ミングでラッチ回路Ｄ３８にセット信号を出力すると共
に、このセット信号をビットカウンタ３１のリセット端
子（ＲＳＴ）にリセット信号として出力する。
【００３４】この結果、ビットカウンタ３１は「００」
からカウント動作を開始すると共に、ラッチ回路Ｄ３８
より、時刻ｔ３でハイレベルとなるＰＷＭ信号が出力さ
れる。その後、比較回路Ｂ３７に入力されたタイミング
データ「０Ａ」とビットカウンタ３１のカウンタ出力と
が一致したときにおけるクロックＣＫ０の立ち上がりの
タイミングｔ４で、比較回路Ｂ３７はリセット（ＲＳ
Ｔ）信号をラッチ回路Ｄ３８に出力する。
からカウント動作を開始すると共に、ラッチ回路Ｄ３８
より、時刻ｔ３でハイレベルとなるＰＷＭ信号が出力さ
れる。その後、比較回路Ｂ３７に入力されたタイミング
データ「０Ａ」とビットカウンタ３１のカウンタ出力と
が一致したときにおけるクロックＣＫ０の立ち上がりの
タイミングｔ４で、比較回路Ｂ３７はリセット（ＲＳ
Ｔ）信号をラッチ回路Ｄ３８に出力する。
【００３５】この結果、ラッチ回路Ｄ３８より出力をロ
ーレベルとする。このようにして時刻ｔ３で立ち上が
り、時刻ｔ４で立ち下がるＰＷＭ信号が出力される（図
５（Ｄ））。なお、図５（Ｃ）は波形変換回路３よりフ
ラッシュＡ／Ｄ変換回路２に供給されるサンプリングク
ロックである。
ーレベルとする。このようにして時刻ｔ３で立ち上が
り、時刻ｔ４で立ち下がるＰＷＭ信号が出力される（図
５（Ｄ））。なお、図５（Ｃ）は波形変換回路３よりフ
ラッシュＡ／Ｄ変換回路２に供給されるサンプリングク
ロックである。
【００３６】以上に説明した本発明の第１の実施の形態
に係るＤ級増幅器によれば、入力信号を積分する積分回
路１と、積分回路１の出力信号を高速でＡ／Ｄ変換する
フラッシュＡ／Ｄ変換器２と、フラッシュＡ／Ｄ変換器
２から出力されるディジタル値に応じたパルス幅のＰＷ
Ｍ信号を生成する波形変換回路３と、第１の電源と、第
２の電源との間に接続される一対のＭＯＳトランジスタ
５、６からなり、該一対のＭＯＳトランジスタ５、６の
接続点が負荷５１に接続されたスイッチング回路と、波
形変換回路３から出力されるＰＷＭ信号に基づいて前記
一対のＭＯＳトランジスタ５、６を駆動する駆動回路４
と、前記一対のＭＯＳトランジスタ５、６の接続点と積
分回路１の入力側とに接続され負荷５１に供給する増幅
器の出力信号を負帰還する帰還回路（帰還用抵抗ＲNF）
とを有するので、Ｓ／Ｎの向上及び低歪率化の向上が図
れる。
に係るＤ級増幅器によれば、入力信号を積分する積分回
路１と、積分回路１の出力信号を高速でＡ／Ｄ変換する
フラッシュＡ／Ｄ変換器２と、フラッシュＡ／Ｄ変換器
２から出力されるディジタル値に応じたパルス幅のＰＷ
Ｍ信号を生成する波形変換回路３と、第１の電源と、第
２の電源との間に接続される一対のＭＯＳトランジスタ
５、６からなり、該一対のＭＯＳトランジスタ５、６の
接続点が負荷５１に接続されたスイッチング回路と、波
形変換回路３から出力されるＰＷＭ信号に基づいて前記
一対のＭＯＳトランジスタ５、６を駆動する駆動回路４
と、前記一対のＭＯＳトランジスタ５、６の接続点と積
分回路１の入力側とに接続され負荷５１に供給する増幅
器の出力信号を負帰還する帰還回路（帰還用抵抗ＲNF）
とを有するので、Ｓ／Ｎの向上及び低歪率化の向上が図
れる。
【００３７】また、本発明の第１の実施の形態に係るＤ
級増幅器によれば、波形変換回路３は、ディジタル値に
対応するパルス幅のＰＷＭ信号の波形情報を記憶する記
憶手段としてのＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３と、フ
ラッシュＡ／Ｄ変換器２から出力されたディジタル値に
基づいてＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３よりＰＷＭ信
号の波形情報を読み出す読み出し手段としてのラッチ回
路Ａ３０、ラッチ回路Ｂ３４、ラッチ回路Ｃ３５と、読
み出された波形情報に基づいてＰＷＭ信号を出力する出
力手段としてのビットカウンタ３１、比較回路Ａ３６、
比較回路Ｂ３７及びラッチ回路Ｄ３８とを有するので、
スイッチング周波数を管理でき、同期関係にある信号、
例えば、１ビット信号を入力させることも可能になる。
級増幅器によれば、波形変換回路３は、ディジタル値に
対応するパルス幅のＰＷＭ信号の波形情報を記憶する記
憶手段としてのＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３と、フ
ラッシュＡ／Ｄ変換器２から出力されたディジタル値に
基づいてＲＯＭ−Ａ３２、ＲＯＭ−Ｂ３３よりＰＷＭ信
号の波形情報を読み出す読み出し手段としてのラッチ回
路Ａ３０、ラッチ回路Ｂ３４、ラッチ回路Ｃ３５と、読
み出された波形情報に基づいてＰＷＭ信号を出力する出
力手段としてのビットカウンタ３１、比較回路Ａ３６、
比較回路Ｂ３７及びラッチ回路Ｄ３８とを有するので、
スイッチング周波数を管理でき、同期関係にある信号、
例えば、１ビット信号を入力させることも可能になる。
【００３８】次に、本発明の第２の実施の形態に係るＤ
級増幅器の構成を図６に示す。本実施の形態に係るＤ級
増幅器が図１に示した第１の実施の形態に係るＤ級増幅
器と構成上、異なるのは、帰還回路の構成が異なるのみ
で、他の構成は同一であるので、同一の要素には同一の
符号を付して、重複する説明は省略する。
級増幅器の構成を図６に示す。本実施の形態に係るＤ級
増幅器が図１に示した第１の実施の形態に係るＤ級増幅
器と構成上、異なるのは、帰還回路の構成が異なるのみ
で、他の構成は同一であるので、同一の要素には同一の
符号を付して、重複する説明は省略する。
【００３９】同図に示すように、本実施の形態に係るＤ
級増幅器では、増幅器の出力を積分回路１を入力側に帰
還させる帰還回路を、前記負荷に供給する出力信号のう
ち高域周波数成分を通過させる第１の帰還ループと、前
記出力信号のうち低域周波数成分を通過させる第２の帰
還ループとからなる多重帰還回路で構成したことを特徴
としている。
級増幅器では、増幅器の出力を積分回路１を入力側に帰
還させる帰還回路を、前記負荷に供給する出力信号のう
ち高域周波数成分を通過させる第１の帰還ループと、前
記出力信号のうち低域周波数成分を通過させる第２の帰
還ループとからなる多重帰還回路で構成したことを特徴
としている。
【００４０】帰還回路のうち第１の帰還ループは、ＭＯ
Ｓトランジスタ５、６の接続点Ｐと積分回路１を構成す
るオペアンプ１０の反転入力端子との間に、帰還用抵抗
ＲNF1と帰還用コンデンサＣNF1との直列回路を接続する
ことにより形成される。また、第２の帰還ループは、イ
ンダクタンスＬ１、コンデンサＣ１からなるローパスフ
ィルタの出力端と積分回路１を構成するオペアンプ１０
の反転入力端子との間に、帰還用抵抗ＲNF2、ＲNF3及び
帰還用コンデンサＣNF2からなるＴ型回路を接続するこ
とにより形成される。
Ｓトランジスタ５、６の接続点Ｐと積分回路１を構成す
るオペアンプ１０の反転入力端子との間に、帰還用抵抗
ＲNF1と帰還用コンデンサＣNF1との直列回路を接続する
ことにより形成される。また、第２の帰還ループは、イ
ンダクタンスＬ１、コンデンサＣ１からなるローパスフ
ィルタの出力端と積分回路１を構成するオペアンプ１０
の反転入力端子との間に、帰還用抵抗ＲNF2、ＲNF3及び
帰還用コンデンサＣNF2からなるＴ型回路を接続するこ
とにより形成される。
【００４１】このＴ型回路は、ローパスフィルタの出力
端と積分回路１を構成するオペアンプ１０の反転入力端
子との間に帰還用抵抗ＲNF2、ＲNF3の直列回路を接続
し、この直列回路における帰還用抵抗ＲNF2、ＲNF3の接
続点と接地間に帰還用コンデンサＣNF2を接続すること
により第２の帰還ループを構成する。ＲNF1の抵抗値を
Ｒとし、帰還用コンデンサＣNF1の容量値をＣとする
と、帰還用抵抗ＲNF2、ＲNF3の抵抗値はＲNF2＝ＲNF3＝
Ｒ／２、帰還用コンデンサＣNF2の容量値はＣNF2＝４Ｃ
である。
端と積分回路１を構成するオペアンプ１０の反転入力端
子との間に帰還用抵抗ＲNF2、ＲNF3の直列回路を接続
し、この直列回路における帰還用抵抗ＲNF2、ＲNF3の接
続点と接地間に帰還用コンデンサＣNF2を接続すること
により第２の帰還ループを構成する。ＲNF1の抵抗値を
Ｒとし、帰還用コンデンサＣNF1の容量値をＣとする
と、帰還用抵抗ＲNF2、ＲNF3の抵抗値はＲNF2＝ＲNF3＝
Ｒ／２、帰還用コンデンサＣNF2の容量値はＣNF2＝４Ｃ
である。
【００４２】図７に示すように、第１の帰還ループによ
り負荷であるスピーカ５１に供給する出力信号のうち高
域周波数成分を通過させる周波数特性Ｑ１が得られ、ま
た第２の帰還ループによりスピーカ５１に供給する出力
信号のうち低域周波数成分を通過させる周波数特性Ｑ２
が得られ、結果として、周波数特性Ｑ１、Ｑ２を合成し
た低域から高域の周波数帯域にわたって平坦な周波数特
性となる。ここで、出力が−３ｄＢとなるカットオフ周
波数ｆcは、周波数特性Ｑ１、Ｑ２とも、ｆc＝１／２π
ＣＲとなり、例えば、１０ＫＨｚに選択される。
り負荷であるスピーカ５１に供給する出力信号のうち高
域周波数成分を通過させる周波数特性Ｑ１が得られ、ま
た第２の帰還ループによりスピーカ５１に供給する出力
信号のうち低域周波数成分を通過させる周波数特性Ｑ２
が得られ、結果として、周波数特性Ｑ１、Ｑ２を合成し
た低域から高域の周波数帯域にわたって平坦な周波数特
性となる。ここで、出力が−３ｄＢとなるカットオフ周
波数ｆcは、周波数特性Ｑ１、Ｑ２とも、ｆc＝１／２π
ＣＲとなり、例えば、１０ＫＨｚに選択される。
【００４３】本発明の第２の実施の形態に係るＤ級増幅
器によれば、帰還回路は、前記負荷に供給する出力信号
のうち高域周波数成分を通過させる第１の帰還ループ
と、前記出力信号のうち低域周波数成分を通過させる第
２の帰還ループとから構成されるので、入力信号の周波
帯域において、低域から高域にわたってＳ／Ｎの向上及
び低歪率化の向上が図れる。
器によれば、帰還回路は、前記負荷に供給する出力信号
のうち高域周波数成分を通過させる第１の帰還ループ
と、前記出力信号のうち低域周波数成分を通過させる第
２の帰還ループとから構成されるので、入力信号の周波
帯域において、低域から高域にわたってＳ／Ｎの向上及
び低歪率化の向上が図れる。
【００４４】
【発明の効果】請求項１に記載の発明によれば、入力信
号を積分する積分回路と、該積分回路の出力信号をＡ／
Ｄ変換するフラッシュＡ／Ｄ変換器と、該フラッシュＡ
／Ｄ変換器から出力されるディジタル値に応じたパルス
幅のＰＷＭ信号を生成する波形変換回路と、第１の電源
と、第２の電源との間に接続される一対のスイッチング
素子からなり、該一対のスイッチング素子の接続点が負
荷に接続されたスイッチング回路と、前記波形変換回路
から出力されるＰＷＭ信号に基づいて前記一対のスイッ
チング素子を駆動する駆動回路と、前記一対のスイッチ
ング素子の接続点と前記積分回路の入力側とに接続され
前記負荷に供給する増幅器の出力信号を負帰還する帰還
回路とを有するので、Ｓ／Ｎの向上及び低歪率化の向上
が図れる。
号を積分する積分回路と、該積分回路の出力信号をＡ／
Ｄ変換するフラッシュＡ／Ｄ変換器と、該フラッシュＡ
／Ｄ変換器から出力されるディジタル値に応じたパルス
幅のＰＷＭ信号を生成する波形変換回路と、第１の電源
と、第２の電源との間に接続される一対のスイッチング
素子からなり、該一対のスイッチング素子の接続点が負
荷に接続されたスイッチング回路と、前記波形変換回路
から出力されるＰＷＭ信号に基づいて前記一対のスイッ
チング素子を駆動する駆動回路と、前記一対のスイッチ
ング素子の接続点と前記積分回路の入力側とに接続され
前記負荷に供給する増幅器の出力信号を負帰還する帰還
回路とを有するので、Ｓ／Ｎの向上及び低歪率化の向上
が図れる。
【００４５】請求項２に記載の発明によれば、前記波形
変換回路は、ディジタル値に対応するパルス幅のＰＷＭ
信号の波形情報を記憶する記憶手段と、前記フラッシュ
Ａ／Ｄ変換器から出力されたディジタル値に基づいて前
記記憶手段よりＰＷＭ信号の波形情報を読み出す読み出
し手段と、該読み出し手段により読み出された波形情報
に基づいてＰＷＭ信号を出力する出力手段とを有するの
で、スイッチング周波数を管理でき、同期関係にある信
号、例えば、１ビット信号を入力させることも可能にな
る。
変換回路は、ディジタル値に対応するパルス幅のＰＷＭ
信号の波形情報を記憶する記憶手段と、前記フラッシュ
Ａ／Ｄ変換器から出力されたディジタル値に基づいて前
記記憶手段よりＰＷＭ信号の波形情報を読み出す読み出
し手段と、該読み出し手段により読み出された波形情報
に基づいてＰＷＭ信号を出力する出力手段とを有するの
で、スイッチング周波数を管理でき、同期関係にある信
号、例えば、１ビット信号を入力させることも可能にな
る。
【００４６】請求項３に記載の発明によれば、前記帰還
回路は、前記負荷に供給する出力信号のうち高域周波数
成分を通過させる第１の帰還ループと、前記出力信号の
うち低域周波数成分を通過させる第２の帰還ループとか
ら構成されるので、入力信号の周波帯域において、低域
から高域にわたってＳ／Ｎの向上及び低歪率化の向上が
図れる。
回路は、前記負荷に供給する出力信号のうち高域周波数
成分を通過させる第１の帰還ループと、前記出力信号の
うち低域周波数成分を通過させる第２の帰還ループとか
ら構成されるので、入力信号の周波帯域において、低域
から高域にわたってＳ／Ｎの向上及び低歪率化の向上が
図れる。
【図１】 本発明の第１の実施の形態に係るＤ級増幅器
の構成を示すブロック図。
の構成を示すブロック図。
【図２】 図１に示したＤ級増幅器におけるフラッシュ
Ａ／Ｄ変換器と波形変換回路との関係を示す構成図。
Ａ／Ｄ変換器と波形変換回路との関係を示す構成図。
【図３】 図１に示したフラッシュＡ／Ｄ変換器より出
力されるディジタルデータと波形変換回路より出力され
るＰＷＭ信号との関係を示す説明図。
力されるディジタルデータと波形変換回路より出力され
るＰＷＭ信号との関係を示す説明図。
【図４】 図１に示したＤ級増幅器における波形変換回
路の具体的構成を示すブロック図。
路の具体的構成を示すブロック図。
【図５】 図４に示した波形変換回路の各部の動作状態
を示すタイミングチャート。
を示すタイミングチャート。
【図６】 本発明の第２の実施の形態に係るＤ級増幅器
の具体的構成を示すブロック図。
の具体的構成を示すブロック図。
【図７】 図６に示した本発明の第２の実施の形態に係
るＤ級増幅器における増幅器出力の周波数特性を示す特
性図。
るＤ級増幅器における増幅器出力の周波数特性を示す特
性図。
【図８】 従来のアナログ方式の他励式ＰＷＭ増幅器の
具体的構成を示すブロック図。
具体的構成を示すブロック図。
【図９】 図８に示した従来の他励式ＰＷＭ増幅器の各
部の動作状態を示す波形図。
部の動作状態を示す波形図。
【図１０】 従来の１ビット増幅器の構成を概念的に示
したブロック図。
したブロック図。
【図１１】 図１０に示した１ビット増幅器における入
力信号と出力信号の波形を示す図。
力信号と出力信号の波形を示す図。
1…積分回路、２…フラッシュＡ／Ｄ変換器、３…波形
変換回路、４…駆動回路、５、６…ＭＯＳトランジス
タ、３０、３４、３５、３８…ラッチ回路、３１…ビッ
トカウンタ、３２，３３…ＲＯＭ、３６、３７…比較回
路、５０…信号源、５１…スピーカ
変換回路、４…駆動回路、５、６…ＭＯＳトランジス
タ、３０、３４、３５、３８…ラッチ回路、３１…ビッ
トカウンタ、３２，３３…ＲＯＭ、３６、３７…比較回
路、５０…信号源、５１…スピーカ
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Ｆターム(参考） 5J022 AA06 BA02 CA10 CB01 CE01
CE08 CF02 CF03 CF07
5J090 AA02 AA18 AA41 AA66 CA21
CA41 FA17 HA10 HA17 HA25
HA29 HA33 KA01 KA11 KA15
KA17 KA26 KA31 KA32 KA33
KA34 KA35 KA42 KA46 KA53
KA62 MA13 MN04 NN12 SA05
TA01 TA03 TA06
5J091 AA02 AA18 AA41 AA66 CA21
CA41 FA17 HA10 HA17 HA25
HA29 HA33 KA01 KA11 KA15
KA17 KA26 KA31 KA32 KA33
KA34 KA35 KA42 KA46 KA53
KA62 MA13 SA05 TA01 TA03
TA06 UW01 UW09
5J500 AA02 AA18 AA41 AA66 AC21
AC41 AF17 AH10 AH17 AH25
AH29 AH33 AK01 AK11 AK15
AK17 AK26 AK31 AK32 AK33
AK34 AK35 AK42 AK46 AK53
AK62 AM13 AS05 AT01 AT03
AT06 NM04 NN12 WU01 WU09
Claims (3)
- 【請求項１】 入力信号を積分する積分回路と、 該積分回路の出力信号をＡ／Ｄ変換するフラッシュＡ／
Ｄ変換器と、 該フラッシュＡ／Ｄ変換器から出力されるディジタル値
に応じたパルス幅のＰＷＭ信号を生成する波形変換回路
と、 第１の電源と、第２の電源との間に接続される一対のス
イッチング素子からなり、該一対のスイッチング素子の
接続点が負荷に接続されたスイッチング回路と、 前記波形変換回路から出力されるＰＷＭ信号に基づいて
前記一対のスイッチング素子を駆動する駆動回路と、 前記一対のスイッチング素子の接続点と前記積分回路の
入力側とに接続され前記負荷に供給する増幅器の出力信
号を負帰還する帰還回路と、 を有することを特徴とするＤ級増幅器。 - 【請求項２】 前記波形変換回路は、 ディジタル値に対応するパルス幅のＰＷＭ信号の波形情
報を記憶する記憶手段と、 前記フラッシュＡ／Ｄ変換器から出力されたディジタル
値に基づいて前記記憶手段よりＰＷＭ信号の波形情報を
読み出す読み出し手段と、 該読み出し手段により読み出された波形情報に基づいて
ＰＷＭ信号を出力する出力手段と、 を有することを特徴とする請求項１に記載のＤ級増幅
器。 - 【請求項３】 前記帰還回路は、前記負荷に供給する出
力信号のうち高域周波数成分を通過させる第１の帰還ル
ープと、前記出力信号のうち低域周波数成分を通過させ
る第２の帰還ループとから構成されることを特徴とする
請求項１または２のいずれかに記載のＤ級増幅器。
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