KR100536514B1 - 디급증폭기 - Google Patents

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KR100536514B1
KR100536514B1 KR10-2002-0057151A KR20020057151A KR100536514B1 KR 100536514 B1 KR100536514 B1 KR 100536514B1 KR 20020057151 A KR20020057151 A KR 20020057151A KR 100536514 B1 KR100536514 B1 KR 100536514B1
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야마하 가부시키가이샤
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Abstract

(과제) S/N의 향상 및 저왜율화의 향상을 도모한 D급증폭기를 제공한다.
(해결수단) 입력신호를 적분하는 적분회로(1)와, 적분회로(1)의 출력신호를 A/D변환하는 플래시A/D변환기(2)와, 플래시A/D변환기(2)로부터 출력되는 디지털값에 따른 펄스폭의 PWM신호를 생성하는 파형변환회로(3)와, 제 1 전원과, 제 2 전원 사이에 접속되는 한쌍의 MOS트랜지스터(5, 6)로 이루어지고, 상기 한쌍의 MOS트랜지스터(5, 6)의 접속점(P)이 부하인 스피커(51)에 접속된 스위칭회로와, 파형변환회로(3)로부터 출력되는 PWM신호에 기초하여 한쌍의 MOS트랜지스터(5, 6)를 구동하는 구동회로(4)와, 상기 접속점(P)과 접속회로(1)의 입력측에 접속되어 스피커(51)에 공급하는 증폭기의 출력신호를 부귀환하는 귀환회로로서의 귀환용저항(RNF)을 갖는다.

Description

디급증폭기{CLASS D AMPLIFIER}
본 발명은 D급증폭기에 관한 것으로서, 특히 오디오신호의 전력증폭을 행하기에 적합한 D급증폭기에 관한 것이다.
종래의 D급증폭기의 하나로서는 도 8에 나타내는 타려식의 PWM증폭기가 있다. 도 8에 있어서, 101은 캐리어신호발생기, 102는 입력단자, 103은 가산기, 104는 전압비교기, 105는 펄스증폭기, 106, 106'는 스위칭소자, 107은 로우패스필터, 108은 부하, 109, 109'는 전원단자이다.
도 9에 각 부의 동작파형을 나타낸다. S1은 캐리어신호, S2는 입력신호, S3은 PWM신호, S4는 출력신호이다.
상기 구성에 있어서, 가산기(103)는 캐리어신호 발생기(101)에 의해 발생되는 삼각파형상의 캐리어신호(S1)와, 입력신호(S2)를 가산하고, 그 출력을 전압비교기(104)에 입력한다.
전압비교기(104)는 가산기(103)로부터 인가된 신호를 일정레벨의 기준전압과 비교하고, 그 비교결과를 출력한다. 이 결과, 전압비교기(104)의 출력은 입력신호(S2)를 PWM변조한 PWM신호(S3)로 된다. 이 PWM신호(S3)는 펄스증폭기(105)를 구동회로로서 스위칭소자(106, 106')를 구동한다.
스위칭소자(106, 106')에는 전원단자(109, 109')를 통해 크기가 같은 양 및 음의 전원전압이 가해져 있으므로, 로우패스필터(107)의 입력에는 PWM신호(S3)와 비슷하고, 그 음양의 전압값이 전원단자(109, 109')에 가해지는 음양의 전원전압과 같은 신호가 가해지게 된다. 로우패스필터(107)는 이와 같은 신호로부터 캐리어신호(S1)에 의한 고주파성분을 제거하고, 입력신호(S2)와 비슷한 전력증폭된 출력신호(S4)를 부하에 공급한다.
또, 종래의 D급증폭기로서는 1비트 증폭기가 있다. 1비트 증폭기의 구성을 도 10에 나타낸다. 동도에 있어서, 1비트 증폭기(200)는 가산기(201)와, 적분기(202)와, 히스테리시스특성을 갖는 비교기(203)와, 지연회로(204)를 갖고 있다. 205는 아날로그신호가 입력되는 입력단자, 206은 1비트데이터가 출력되는 출력단자이다.
상기 구성에 있어서, 입력단자(205)로부터 입력되는 아날로그신호(X)는 지연회로(204)로부터 출력되는 1비트에 대응하는 양자화신호 +V또는 -V와 가산기(201)에서 가산되고, 가산기(201)의 출력은 적분기(202)에서 적분되고, 비교기(203)에 입력된다. 비교기(203)에서는 입력된 적분기(202)의 출력과 기준전압을 비교하여, 출력극성이 플러스이면 디지털출력은 1이고 A/D변환하는 아날로그입력의 최대값 +V를 양자화출력으로 해서 가산기(201)에 귀환한다.
또, 출력극성이 마이너스이면, 디지털출력은 0이고 -V를 양자화출력으로 해서 가산기(201)에 귀환한다. 이와 같이 하여, 도 11에 나타내는 바와 같은 1비트출력(Y)이 1비트증폭기(200)로부터 출력된다.
상술한 종래의 D급증폭기 중, 타려식의 PWM증폭기에서는 증폭기의 출력을 입력측에 부귀환하는 구성으로 할 수 없기 때문에, S/N의 향상 및 저왜율화를 도모하기에는 곤란하며, 자려식의 PWM증폭기에서는 S/N의 향상 및 저왜율화를 도모할 수 있지만, 발진주파수를 제어할 수 없다는 문제가 있었다.
또, 종래의 D급증폭기 중, 1비트 증폭기에서는 S/N의 향상 및 저왜율화를 도모하기에는 매우 높은 스위칭 주파수로 동작시킬 필요가 있고, 증폭기의 효율 및 오디오성능 등에서 불리하다는 문제가 있었다.
본 발명은 이와 같은 사정을 감안하여 이루어진 것이며, S/N의 향상 및 저왜율화의 향상을 도모한 D급증폭기를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 청구항 1에 기재된 발명은 입력신호를 적분하는 적분회로와, 상기 적분회로의 출력신호를 A/D변환하는 플래시A/D변환기와, 상기 플래시A/D변환기로부터 출력되는 디지털값에 따른 펄스폭의 PWM신호를 생성하는 파형변환회로와, 제 1 전원과, 제 2 전원 사이에 접속되는 한쌍의 스위칭소자로 이루어지며, 상기 한쌍의 스위칭소자의 접속점이 부하에 접속된 스위칭회로와, 상기 파형변환회로로부터 출력되는 PWM신호에 기초하여 상기 한쌍의 스위칭소자를 구동하는 구동회로와, 상기 한쌍의 스위칭소자의 접속점과 상기 적분회로의 입력측에 접속되어 상기 부하에 공급하는 증폭기의 출력신호를 부귀환하는 귀환회로를 포함하고, 상기 파형변환회로는, 디지털값에 대응하는 펄스폭의 PWM신호의 파형정보를 기억하는 기억수단과, 상기 플래시A/D변환기로부터 출력된 디지털값에 기초하여 상기 기억수단으로부터 PWM신호의 파형정보를 판독하는 판독수단 및 상기 판독수단에 의해 판독된 파형정보에 기초하여 PWM신호를 출력하는 출력수단을 갖는 것을 특징으로 한다.
삭제
또, 청구항 3에 기재된 발명은 청구항 1에 기재된 D급증폭기에 있어서, 상기 증폭신호로부터 캐리어주파수 신호성분을 제거하기 위한 로우패스필터가 상기 한쌍의 스위칭소자와 상기 부하 사이에 삽입되고, 그리고 상기 귀한회로가 상기 로우패스필터의 입력측에 접속되는 것을 특징으로 한다.또한, 청구항 4에 기재된 발명은 청구항 1 또는 청구항 3에 기재된 D급증폭기에 있어서, 상기 귀환회로는 상기 부하에 공급하는 출력신호 중 고역주파수성분을 통과시키는 제 1 귀환루프와, 상기 출력신호 중 저역주파수성분을 통과시키는 제 2 귀환루프로 구성되는 것을 특징으로 한다.아울러, 청구항 5에 기재된 발명은 청구항 1에 기재된 D급증폭기에 있어서, 상기 기억수단은 ROM인 것을 특징으로 한다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 도 1에 본 발명의 제 1 실시예에 관한 D급증폭기의 구성을 나타낸다. 동도에 있어서, 본 발명의 실시예에 관한 D급증폭기는 입력신호를 적분하는 적분회로(1)와, 플래시A/D변환회로(2)와, 파형변환회로(3)와, 구동회로(4)와, 전원단자(8)와 전원단자(9) 사이에 접속되는 한쌍의 스위칭소자로서의 MOS트랜지스터(5, 6)를 갖고 있다.
전원단자(8)에는 양의 전원전압 +VCC을 공급하는 제 1 전원이 접속되어 있고, 전원단자(9)에는 음의 전원전압 -VCC을 공급하는 제 2 전원이 접속되어 있다. MOS트랜지스터(5, 6)의 접속점(P)은 인덕턴스(L1) 및 콘덴서(C1)로 이루어지는 로우패스필터를 통해 부하인 스피커(51)에 접속되어 있다.
또, 적분회로(1)는 연산증폭기(10)와, 연산증폭기(10)의 반전입력단자와 출력단자사이에 직렬접속된 콘덴서(11, 12)와, 콘덴서(11, 12)의 접속점과 일단이 접속되고, 타단이 접지된 저항(13)으로 이루어지고, 연산증폭기(10)의 비반전입력단자는 접지되고, 반전입력단자는 입력저항(RIN)을 통해 입력단자(7)에 접속되어 있다.
더욱이, 입력단자(7)에는 오디오신호 등의 아날로그신호를 출력하는 신호원이 접지와의 사이에 접속되고, 연산증폭기(10)의 반전입력단자는 귀환용저항(RNF)을 통해 MOS트랜지스터(5, 6)의 접속점(P)에 접속되어 있다.
귀환용저항(RNF)은 MOS트랜지스터(5, 6)의 접속점(P)과 적분회로(1)의 입력측에 접속되어 부하로서의 스피커(51)에 공급하는 증폭기의 출력신호를 부귀환하는 귀환회로로서 기능한다.
또, 플래시A/D변환기(2)는 기준전압 +VREF와, 기준전압 -VREF 사이에 직렬접속되는 저항군(20-1, 20-2, ..., 20-n)으로 이루어지고, 가중된 기준신호를 출력하는 기준전압 발생회로(20)와, 기준전압 발생회로(20)로부터 출력되는 가중된 각 기준신호가 각각 입력되는 비교기(21-1, 21-2, ..., 21-(n-1))와, 인코더(22)를 갖고 있다.
비교기(21-1, 21-2, ..., 21-(n-1))의 한쪽의 입력단은 기준전압발생회로(20)를 구성하는 저항군(20-1, 20-2, ..., 20-n)에 있어서의 인접하는 저항의 각 접속점에 각각 접속되고, 다른쪽의 입력단은 공통접속되어 적분회로(1)의 출력단인 연산증폭기(10)의 출력단에 접속되어 있다. 그리고, 비교기(21-1, 21-2, ..., 21-(n-1))의 각 출력단은 인코더(22)의 입력단에 접속되어 있다.
상기 구성에 있어서, 신호원(50)으로부터 출력되는 아날로그신호는 입력저항(RIN)을 통해 적분회로(1)를 구성하는 연산증폭기(10)의 반전입력단자에 입력된다.
또, 이 연산증폭기(10)의 반전입력단자에는 귀환용저항(RNF)을 통해 MOS트랜지스터(5, 6)에 의해 스위칭되어 전원전압 +VCC와, 전원전압 -VCC의 사이에서 반전하는 신호가 상기 아날로그신호와 함께 입력된다.
적분회로(1)에서는 신호원(50)으로부터 입력되는 아날로그신호와 접속점(P)으로부터 귀환저항(RNF)을 통해 입력되는 MOS트랜지스터(5, 6)에 의해 스위칭된 신호를 가산한 신호를 적분하고, 그 적분출력을 플래시A/D변환기(2)에 입력한다.
플래시A/D변환기(2)에서는 입력된 적분출력(아날로그신호)이 비교기(21-1, 21-2, ..., 21-(n-1))에 의해 어느 기준전압(비교전압)과 일치하는지를 빠른시간 내에 판정하고, 인코더(22)에 출력한다.
이어서, 인코더(22)에서는 입력된 아날로그신호와 일치하는 기준전압값을 N비트(본 실시예에서는 5비트)의 2진코드로 변환하고, 이 디지털데이터를 파형변환회로(3)에 출력한다.
파형변환회로(3)는 플래시A/D변환기(2)로부터 출력되는 디지털데이터가 나타내는 디지털값에 따른 펄스폭의 PWM신호를 생성하고, 구동회로(4)에 출력한다.
구동회로(4)는 파형변환회로(3)로부터 출력되는 PWM신호에 기초하여 MOS트랜지스터(5, 6)를 구동한다.
이 결과, MOS트랜지스터(5, 6)는 구동회로(4)로부터 출력되는 PWM신호와 비슷한 신호에 의해 스위칭동작하고, 전원전압 +VCC와 전원전압 -VCC 사이에서 반전하는 펄스출력전압이 인덕턴스(L1), 콘덴서(C1)로 이루어지는 로우패스필터를 통해 스피커(51)에 출력됨과 아울러, 상기 펄스전압출력의 일부는 귀환용저항(RNF)을 통해 적분회로(1)의 입력단에 부귀환된다. 인덕턴스(L1), 콘덴서(C1)로 이루어지는 로우패스필터는 증폭기의 출력 중 캐리어주파수 신호성분을 제거한다.
이와 같이, 본 실시예에 관한 D급증폭기에서는 신호원(50)으로부터 입력되는 아날로그신호를 적분회로(1)에서 적분하고, 이 적분출력을 플래시A/D변환기(2)에서 고속으로 A/D변환함과 아울러, 디지털적인 펄스신호인 증폭기출력을 적분회로의 입력측에 부귀환하도록 하고 있다. 즉, 적분회로(1)는 신호원(50)으로부터 입력되는 아날로그신호와, 부귀환되는 증폭기출력을 가산한 신호를 적분하는 것이며, △∑변조기를 구성하는 적분회로로서 기능하고 있다.
다음에 파형변환회로(3)에 관해서 구체적으로 설명한다. 도 2에 나타내는 바와 같이, 파형변환회로(3)는 플래시A/D변환기(2)에 샘플링주파수(fs)의 샘플링클록을 공급하고, 플래시A/D변환기(2)로부터 입력된 5비트의 디지털데이터에 기초하여 이 데이터가 나타내는 디지털값에 따른 펄스폭의 PWM신호를 구동회로(4)에 출력한다.
이 파형변환회로(3)는 예를 들면, 22.6㎒(512fs)의 클록(CK0)에 동기하여 동작하고, 도 3에 나타내는 바와 같이 5비트의 디지털값을 클록(CK0)의 펄스폭을 단위로 하여, 단위주기(705.6K㎐(16fs))마다 0에서 31의 펄스폭의 PWM신호를 생성한다.
다음에 파형변환회로(3)의 구체적 구성을 도 4에 나타낸다. 동도에 있어서, 파형변환회로(3)는 래치회로A(30)와, 비트카운터(31)와, 파형데이터가 격납되어 있는 ROM-A32, ROM-B33과, ROM-A32, ROM-B33으로부터 출력되는 데이터를 각각 래치하는 래치회로B(34), 래치회로C(35)를 갖고 있다.
더욱이, 파형변환회로(3)는 래치회로B(34)에 래치되어 있는 디지털값과 비트카운터(31)의 카운터출력을 비교하여, 양자가 일치했을 때에 세트(SET)신호를 래치회로D(38)에 출력함과 아울러, 비트카운터(31)를 리세트하는 비교회로A(36)와, 래치회로C(35)에 래치되어 있는 디지털값과 비트카운터(31)의 카운터출력을 비교하여, 양자가 일치했을 때에 리세트(RST)신호를 래치회로D(38)에 출력하는 비교회로B(37)와, 비교회로A(36), 비교회로B(37)의 출력을 래치하는 래치회로D(38)를 갖고 있다.
래치회로A(30)는 플래시A/D변환기(2)로부터 출력되는 디지털데이터를 클록 LATCH-CK1의 출력타이밍(상승)에 동기하여 래치한다.
또, 래치회로B(34), 래치회로C(35)는 ROM-A32, ROM-B33으로부터 각각 출력되는 데이터를 클록LATCH-CK2의 출력타이밍(상승)에 동기하여 래치한다.
ROM-A32에는 디지털값에 따른 PWM신호의 상승 타이밍을 지정하는 타이밍데이터가 상기 디지털값에 대응하는 어드레스에 격납되어 있고, ROM-B33에는 디지털값에 따른 PWM신호의 상승 타이밍을 지정하는 타이밍데이터가 상기 디지털값에 대응하는 어드레스에 격납되어 있다.
또, 비트카운터(31)는 22.6㎒(512fs)의 클록(CK0)(도 5의 (A))에서 동작하는 5비트의 카운터이며, 16진표시에서 「00」으로부터 「1F」까지 계수하는 32진카운터이다(도 5의 (B)).
상기 구성으로 이루어지는 파형변환회로(3)의 동작을 도 5에 나타내는 타이밍차트를 참조하여 설명한다. 디지털데이터가 시각(t1)에서 클록 LATCH-CK1의 상승에 동기하여 래치회로A(30)에 의해 래치된다(도 5의 (E)). 래치회로A(30)에 의해 래치된 디지털데이터(디지털값)를 어드레스로 하고, 이 어드레스가 ROM-A32, ROM-B33에 입력된다.
이 결과, 플래시A/D변환기(2)로부터 출력되는 디지털데이터가 나타내는 디지털값에 대응하는 PWM신호의 상승 타이밍을 나타내는 타이밍데이터가 ROM-A32로부터, 또는 상기 디지털데이터가 나타내는 디지털값에 대응하는 PWM신호의 상승 타이밍을 나타내는 타이밍데이터가 ROM-B33으로부터 판독된다.
이어서, 시각(t2)에서 클록LATCH-CK2의 상승에 동기하여, ROM-A32, ROM-B33으로부터 판독된 타이밍데이터가 래치회로B(34), 래치회로C(35)에 래치된다(도 5의 (F)). 여기서, ROM-A32로부터 판독된 타이밍데이터가 「1F」이며, ROM-B33으로부터 판독된 타이밍데이터가 「0A」이라고 한다.
래치회로B(34)에 의해 래치된 타이밍데이터 「1F」는 비교회로A(36)에, 래치회로C(35)에 의해 래치된 타이밍데이터 「0A」는 비교회로B(37)에 각각 입력된다.
비교회로A(36)에서는 비트카운터(31)의 카운터출력이 「1F」로 되어있을 때에 있어서의 클록(CK0)의 상승 타이밍에서 래치회로D(38)에 세트신호를 출력함과 아울러, 이 세트신호를 비트카운터(31)의 리세트단자(RST)에 리세트신호로서 출력한다.
이 결과, 비트카운터(31)는 「00」으로부터 카운트동작을 개시함과 아울러, 래치회로D(38)로부터 시각(t3)에서 하이레벨이 되는 PWM신호가 출력된다.
그 후, 비교회로B(37)에 입력된 타이밍데이터 「0A」와 비트카운터(31)의 카운터출력이 일치했을 때에 있어서의 클록(CK0)의 상승타이밍(t4)에서 비교회로B(37)는 리세트(RST)신호를 래치회로D(38)에 출력한다.
이 결과, 래치회로D(38)로부터 출력을 로우레벨로 한다. 이와 같이 하여 시각(t3)에서 상승하고, 시각(t4)에서 하강하는 PWM신호가 출력된다(도 5의 (D)). 또한, 도 5의 (C)는 파형변환회로(3)로부터 플래시A/D변환회로(2)에 공급되는 샘플링클록이다.
이상에 설명한 본 발명의 제 1 실시예에 관한 D급증폭기에 의하면, 입력신호를 적분하는 적분회로(1)와, 적분회로(1)의 출력신호를 고속으로 A/D변환하는 플래시A/D변환기(2)와, 플래시A/D변환기(2)로부터 출력되는 디지털값에 따른 펄스폭의 PWM신호를 생성하는 파형변환회로(3)와, 제 1 전원과, 제 2 전원 사이에 접속되는 한쌍의 MOS트랜지스터(5, 6)로 이루어지며, 상기 한쌍의 MOS트랜지스터(5, 6)의 접속점이 부하(51)에 접속된 스위칭회로와, 파형변환회로(3)로부터 출력되는 PWM신호에 기초하여 상기 한쌍의 MOS트랜지스터(5, 6)를 구동하는 구동회로(4)와, 상기 한쌍의 MOS트랜지스터(5, 6)의 접속점과 적분회로(1)의 입력측에 접속되어 부하(51)에 공급하는 증폭기의 출력신호를 부귀환하는 귀한회로(귀환용저항(RNF))를 갖기 때문에, S/N의 향상 및 저왜율화의 향상이 도모된다.
또, 본 발명의 제 1 실시예에 관한 D급증폭기에 의하면, 파형변환회로(3)는 디지털값에 대응하는 펄스폭의 PWM신호의 파형정보를 기억하는 기억수단으로서의 ROM-A32, ROM-B33과, 플래시A/D변환기(2)로부터 출력된 디지털값에 기초하여 ROM-A32, ROM-33으로부터 PWM신호의 파형정보를 판독하는 판독수단으로서의 래치회로A(30), 래치회로B(34), 래치회로C(35)와, 판독된 파형정보에 기초하여 PWM신호를 출력하는 출력수단으로서의 비트카운터(31), 비교회로A(36), 비교회로B(37) 및 래치회로D(38)를 갖기 때문에, 스위칭주파수를 관리할 수 있고, 동기관계에 있는 신호, 예를 들면, 1비트신호를 입력시킬 수도 있게 된다.
이어서, 본 발명의 제 2 실시예에 관한 D급증폭기의 구성을 도 6에 나타낸다. 본 실시예에 관한 D급증폭기가 도 1에 나타낸 제 1 실시예에 관한 D급증폭기와 구성상, 다른 것은 귀환회로의 구성이 다르기 때문이고, 다른 구성은 동일하므로, 동일요소에는 동일한 부호를 붙여 중복하는 설명은 생략한다.
동도에 나타내는 바와 같이, 본 실시예에 관한 D급증폭기에서는 증폭기의 출력을 적분회로(1)를 입력측에 귀환시키는 귀환회로를, 상기 부하에 공급하는 출력신호 중 고역주파수성분을 통과시키는 제 1 귀환루프와, 상기 출력신호 중 저역주파수성분을 통과시키는 제 2 귀환루프로 이루어지는 다중귀환회로로 구성한 것을 특징으로 하고 있다.
귀환회로중 제 1 귀환루프는 MOS트랜지스터(5, 6)의 접속점(P)과 적분회로(1)를 구성하는 연산증폭기(10)의 반전입력단자 사이에 귀환용저항(RNF1)과 귀환용콘덴서(CNF1)의 직렬회로를 접속함으로써 형성된다.
또한, 제 2 귀환루프는 인덕턴스(L1), 콘덴서(C1)로 이루어지는 로우패스필터의 출력단과 적분회로(1)를 구성하는 연산증폭기(10)의 반전입력단자 사이에, 귀환용저항(RNF2, RNF3) 및 귀환용 콘덴서(CNF2)로 이루어지는 T형회로를 접속함으로써 형성된다.
이 T형회로는 로우패스필터의 출력단과 적분회로(1)를 구성하는 연산증폭기(10)의 반전입력단자 사이에 귀환용저항(RNF2, RNF3)의 직렬회로를 접속하고, 이 직렬회로에 있어서의 귀환용저항(RNF2, RNF3)의 접속점과 접지사이에 귀환용 콘덴서(CNF2)를 접속함으로써 제 2 귀환루프를 구성한다.
RNF1의 저항값을 R로 하고, 귀환용 콘덴서(CNF1)의 용량값을 C로 하면, 귀환용저항(RNF2, RNF3)의 저항값은 RNF2=RNF3=R/2, 귀환용콘덴서(CNF2)의 용량값은 CNF2=4C이다.
도 7에 나타내는 바와 같이, 제 1 귀환루프에 의해 부하인 스피커(51)에 공급하는 출력신호 중 고역주파수성분을 통과시키는 주파수특성(Q1)이 얻어지고, 또 제 2 귀환루프에 의해 스피커(51)에 공급하는 출력신호 중 저역주파수성분을 통과시키는 주파수특성(Q2)이 얻어지고, 결과로서 주파수특성(Q1, Q2)을 합성한 저역으로부터 고역의 주파수대역에 걸쳐 평탄한 주파특성이 된다.
여기서, 출력이 -3dB가 되는 컷오프주파수(fc)는 주파수특성(Q1, Q2) 모두 fc=1/2πCR이 되며, 예를 들면, 10K㎐에 선택된다.
본 발명의 제 2 실시예에 관한 D급증폭기에 의하면, 귀환회로는 상기 부하에 공급하는 출력신호 중 고역주파성분을 통과시키는 제 1 귀환루프와, 상기 출력신호 중 저역주파수성분을 통과시키는 제 2 귀환루프로 구성되기 때문에, 입력신호의 주파대역에 있어서, 저역으로부터 고역에 걸쳐 S/N의 향상 및 저왜율화의 향상이 도모된다.
청구항 1에 기재된 발명에 의하면, 입력신호를 적분하는 적분회로와, 상기 적분회로의 출력신호를 A/D변환하는 플래시A/D변환기와, 상기 플래시A/D변환기로부터 출력되는 디지털값에 따른 펄스폭의 PWM신호를 생성하는 파형변환회로와, 제 1 전원과, 제 2 전원 사이에 접속되는 한쌍의 스위칭소자로 이루어지고, 상기 한쌍의 스위칭소자의 접속점이 부하에 접속된 스위칭회로와, 상기 파형변환회로로부터 출력되는 PWM신호에 기초하여 상기 한쌍의 스위칭소자를 구동하는 구동회로와, 상기 한쌍의 스위칭소자의 접속점과 상기 적분회로의 입력측에 접속되어 상기 부하에 공급하는 증폭기의 출력신호를 부귀환하는 귀환회로를 갖기 때문에, S/N의 향상 및 저왜율화의 향상이 도모된다.
그리고 청구항 1에 기재된 발명에 의하면, 상기 파형변환회로는 디지털값에 대응하는 펄스폭의 PWM신호의 파형정보를 기억하는 기억수단과, 상기 플래시A/D변환기로부터 출력된 디지털값에 기초하여 상기 기억수단으로부터 PWM신호의 파형정보를 판독하는 판독수단과, 상기 판독수단에 의해 판독된 파형정보에 기초하여 PWM신호를 출력하는 출력수단을 갖기 때문에, 스위칭주파수를 관리할 수 있고, 동기관계에 있는 신호, 예를 들면, 1비트신호를 입력시킬 수도 있게 된다.
청구항 3에 기재된 발명에 의하면, 상기 귀환회로는 상기 부하에 공급하는 출력신호 중 고역주파수성분을 통과시키는 제 1 귀환루프와, 상기 출력신호 중 저역주파수성분을 통과시키는 제 2 귀환루프로 구성되기 때문에, 입력신호의 주파대역에 있어서, 저역으로부터 고역에 걸쳐 S/N의 향상 및 저왜율화의 향상이 도모된다.
도 1은 본 발명의 제 1 실시예에 관한 D급증폭기의 성분을 나타내는 블록도.
도 2는 도 1에 나타낸 D급증폭기에 있어서의 플래시A/D변환기와 파형변환회로의 관계를 나타내는 구성도.
도 3은 도 1에 나타낸 플래시A/D변환기로부터 출력되는 디지털데이터와 파형변환회로로부터 출력되는 PWM신호의 관계를 나타내는 설명도.
도 4는 도 1에 나타낸 D급증폭기에 있어서의 파형변환회로의 구체적 구성을 나타내는 블록도.
도 5는 도 4에 나타낸 파형변환회로의 각 부의 동작상태를 나타내는 타이밍챠트.
도 6은 본 발명의 제 2 실시예에 관한 D급증폭기의 구체적 구성을 나타내는 블록도.
도 7은 도 6에 나타낸 본 발명의 제 2 실시예에 관한 D급증폭기에 있어서의 증폭기출력의 주파수특성을 나타내는 특성도.
도 8은 종래의 아날로그방식의 타려식 PWM증폭기의 구체적 구성을 나타내는 블록도.
도 9는 도 8에 나타낸 종래의 타려식 PWM증폭기의 각 부의 동작상태를 나타내는 파형도.
도 10은 종래의 1비트증폭기의 구성을 개념적으로 나타낸 블록도.
도 11은 도 10에 나타낸 1비트증폭기에 있어서의 입력신호와 출력신호의 파형을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명*
1 : 적분회로 2 : 플래시A/D변환기
3 : 파형변환회로 4 : 구동회로
5, 6 : MOS트랜지스터 30, 34, 35, 38 : 래치회로
31 : 비트카운터 32, 33 : ROM
36, 37 : 비교회로 50 : 신호원
51 : 스피커

Claims (5)

  1. 입력신호를 적분하는 적분회로;
    상기 적분회로의 출력신호를 A/D변환하는 플래시A/D변환기;
    상기 플래시A/D변환기로부터 출력되는 디지털값에 따른 펄스폭의 PWM신호를 생성하는 파형변환회로;
    제 1 전원과, 제 2 전원 사이에 접속되는 한쌍의 스위칭소자로 이루어지고, 상기 한쌍의 스위칭소자의 접속점이 부하에 접속된 증폭신호를 출력하기 위한 스위칭회로;
    상기 파형변환회로로부터 출력되는 PWM신호에 기초하여 상기 한쌍의 스위칭소자를 구동하는 구동회로; 및
    상기 한쌍의 스위칭소자의 접속점과 상기 적분회로의 입력측에 접속되어 상기 부하에 공급되는 상기 증폭신호를 부귀환하는 귀환회로를 포함하고,
    상기 파형변환회로는, 디지털값에 대응하는 펄스폭의 PWM신호의 파형정보를 기억하는 기억수단;
    상기 플래시A/D변환기로부터 출력된 디지털값에 기초하여 상기 기억수단으로부터 PWM신호의 파형정보를 판독하는 판독수단; 및
    상기 판독수단에 의해 판독된 파형정보에 기초하여 PWM신호를 출력하는 출력수단을 갖는 것을 특징으로 하는 D급증폭기.
  2. 삭제
  3. 제 1항에 있어서, 상기 증폭신호로부터 캐리어주파수 신호성분을 제거하기 위한 로우패스필터가 상기 한쌍의 스위칭소자와 상기 부하 사이에 삽입되고, 그리고 상기 귀환회로가 상기 로우패스필터의 입력측에 접속되는 것을 특징으로 하는 D급증폭기.
  4. 제 1항 또는 제 3항에 있어서, 상기 귀환회로는 상기 부하에 공급하는 출력신호 중 고역주파수성분을 통과시키는 제 1 귀환루프와, 상기 출력신호 중 저역주파수성분을 통과시키는 제 2 귀환루프로 구성되는 것을 특징으로 하는 D급증폭기.
  5. 제 1항에 있어서, 상기 기억수단은 ROM인 것을 특징으로 하는 D급증폭기.
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