KR20010006057A - 줄어든 클럭요구를 갖는 디급 증폭기 및 관련방법 - Google Patents

줄어든 클럭요구를 갖는 디급 증폭기 및 관련방법 Download PDF

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Abstract

D급 증폭기는 펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위한 분리회로; L MSB 신호를 PWM 신호로 변환하기 위한 PCM/PWM 변환기; 및 PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 프로세서를 포함한다. PCM 입력신호는 N-1 비트 PCM 크기신호일 수도 있다. 상기 증폭기는 N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하기 위한 사인 및 크기 추출회로를 포함한다. 또한, 상기 D급 증폭기는 각각 극성과 온 시간을 제어하기 위해, 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 포함한다. PCM/PWM 변환기는 대칭 PCM/PWM 변환기; 트레일링 에지(trailing edge) PCM/PWM 변환기; 및 리딩 에지(leading edge) PCM/PWM 변환기 중 어느 하나일 수도 있다.

Description

줄어든 클럭요구를 갖는 디급 증폭기 및 관련방법{Class D Amplifier With Reduced Clock Requirement And Related Methods}
증폭기는 입력신호레벨을 소망하는 출력레벨까지 증가시키기 위한 많은 전자소자에 널리 이용된다. D급 증폭기는 온-오프 스위치로써 사용되는 능동소자를 포함하고, 출력전력의 변화는 펄스폭 변조로 달성된다. D급 증폭기는 라디오 방송 송신기 및 오디오 증폭기에 사용될 수도 있다. 예를 들어 전력 금속-산화물-전계효과트랜지스터(MOSFET)의 매우 높은 스위칭 효율로 인해, 상대적으로 콤팩트하고 성능좋은 회로에 고충실도의 신호를 발생시키는 D급 오디오 증폭기에서 사용할 수 있다.
통상의 디지털 입력 D급 증폭기(10)가 도 1에 도시된다. 증폭기(10)는 표준형의 입력신호를 수신하는 디지털 포맷 변환기(11)를 포함한다. 샘플 레이트 변환기(sample rate converter)(12)는 입력에 대한 디지털 포맷 변환기의 출력을 펄스부호변조(PCM)/PWM 변환기(13)로 변환한다. PCM/PWM 변환기(13)의 출력은 도시된 레벨시프터(14), 브리지, 그리고 궁극적으로 예를 들어 확성기와 같은 트랜스듀서(16)에 결합된다. 참조부호 17은 증폭기(10)에 대해 많은 가능한 궤환통로를 도시한다.
불행하게도, 높은 리솔루션(resolution)의 PCM 신호를 대응하는 높은 리솔루션의 PWM 신호로 변환하는데 심각한 어려움이 생긴다. 이는 펄스폭이 증가함에 따라, 직류(dc) 내용이 1 대 1 관계로 증가하기 때문이다. 각 개별 펄스는 동기(x) 주파수 응답을 갖는다. 펄스반복수가 충분히 높다면, 저역통과필터는 근본적으로 각 펄스의 dc성분만을 통과시키고, dc값이 시간의 함수로써 변함에 따라 일 dc레벨에서 다른 dc레벨로의 전이를 수월하게 한다. 이 시스템이 샘플 시간 시스템이므로, 펄스폭은 도 2의 플롯 그래프에 도시한 바와 같이 시간으로 양자화되며, 여기서 P1-P5는 도시한 펄스이고 상부 플롯(18)은 펄스 리솔루션 클럭 에지를 도시한다. 이 PWM 폭 양자화는 dc 진폭 양자화로 직접 이동한다. 펄스 리솔루션 클럭(18)에 대한 실제의 한계가 있으며, 상기 클럭은 펄스폭 양자화를 한정한다. 이는 교대로 출력신호의 총 고조파 일그러짐(THD)을 제한하는 펄스폭 리솔루션에 고유한 제한을 한다.
예를 들어, 350KHz의 펄스반복을 가정하면, 이 반복수는 증폭기의 출력에 있는 저역통과필터가 낮은 리솔루션에 대해 높은 펄스 리솔루션 클럭을 금지시킬 정도로 높지 않은 반면 가까운 dc신호성분만을 통과시킨다는 작동 가정을 지지하기에 충분히 높다. 높은 리솔루션은 꽤 다르다. 예를 들어, PCM/PWM 변환을 통해 16비트의 정확도를 보존하는 것이 바람직하다면, 필요한 펄스 반복 클럭속도는 350KHz × 216또는 23GHz이다. 이렇게 높이 소요되는 클럭속도는 비실용적이다.
이런 어려움을 극복하기 위한 종래기술의 접근은 도 3에 도시된 바와 같은 회로(20)의 PCM/PWM 변환기(13)의 프로세싱 체인 업스트림에 노이즈 셰이퍼(noise shaper) 또는 필터(21)를 추가하는 것이다. 노이즈 셰이퍼(21)는 PCM신호의 소요 리솔루션을 감소시키므로, 후속 PWM신호의 소요 시간 리솔루션을 감소시킨다. 노이즈 셰이퍼(21)는 궁극적으로 저지된 높은 주파수를 향해 양자화 노이즈를 가중함으로써 이를 수행하고, 낮은 리솔루션의 PCM/PWM 변환기(13)를 통해 중요한 신호를 디더링 하도록(dithering) 높은 주파수의 노이즈를 사용한다. 입력신호는 N비트의 리솔루션을 갖고 출력신호는 M비트의 리솔루션을 가지며, 여기서 N은 M보다 크다. 노이즈를 셰이핑하기 위한 노이즈 셰이퍼(21)의 능력은 인접한 입력 샘플이 매우 상관되어 있다는 사실에 기초한다. 이 상관관계는 샘플 레이트 변환 블록(12)의 이전 보간에 의해 지지된다.
출력신호 대 노이즈 비(SNR)는 입력신호의 오버샘플링 정도를 증가시키거나 노이즈 셰이핑 필터(21)의 차수를 증가시킴으로써 증가될 수 있다. 불행하게도, 오버샘플링 정도를 증가시키는 것은 전체 시스템 복잡성을 급격히 증가시키고, 반면 노이즈 셰이핑 필터의 차수를 3을 초과해 증가시키는 것은 적절한 오버샘플링 속도의 성능 개선을 저하시킨다. 증가된 시스템 복잡성의 한 원인은 보간 필터 복잡성이 증가되어야만 하기 때문에 생긴다.
또 다른 어려움은 오버샘플링을 증가시키는 것이 PWM 반복수를 증가시키기 때문에 생긴다. 따라서, 동일한 펄스 리솔루션 클럭 속도를 유지하기 위해, 일 이하의 비트는 샘플링 속도가 증가되는 두 인자 중 각 인자에 대해 양자화기에서 허용된다. 이는 3차 노이즈 셰이핑 필터에 대해, 약 1.6비트의 네트 노이즈 바닥 이득이 샘플링 속도가 증가되는 두 인자 중 각 인자에 대해 실현되고, 이상적인 보간을 가정한다는 것을 의미할 수도 있다.
그러나, 종래 노이즈 셰이핑 필터(21)가 갖는 또 다른 어려움은 필요한 PWM 타이머 리솔루션을 감소시키기 위하여 PCM/PWM 변환기(13)를 통해 수행되어야 하는 디더링 노이즈(dithering noise)에 기초한다. 이 디더링은 저역통과필터(22)로 나중에 제거될 수도 있다. 그러나, 디더링으로부터 생기는 음질에 지각할 수 있는 영향이 있을 수도 있다.
본 발명은 전자회로 및 소자, 특히 D급 증폭기 및 관련 방법에 관한 것이다.
도 1은 종래기술에 따른 D급 증폭기의 개략적인 블록다이어그램.
도 2는 도 1의 종래기술의 D급 증폭기에 대한 PWM 펄스 및 펄스 리솔루션 클럭신호의 플롯도.
도 3은 종래기술에 따른 노이즈 셰이퍼를 포함하는 D급 증폭기의 개략적인 블록다이어그램.
도 4는 본 발명에 따른 D급 증폭기의 일 실시예의 개략적인 블록다이어그램.
도 5는 도 4에 도시한 본 발명의 실시예에 의해 발생된 신호의 타이밍 다이어그램.
도 6은 본 발명에 따른 D급 증폭기의 또 다른 실시예의 개략적인 블록다이어그램.
도 7은 도 6에 도시한 본 발명의 실시예에 의해 발생된 신호의 타이밍 다이어그램.
도 8은 도 6에 도시한 본 발명의 실시예의 변형에 의해 발생된 신호의 타이밍 다이어그램.
〈도면의 주요부분에 대한 부호의 설명〉
10: 증폭기 20: 회로 30,30': D급 증폭기
본 발명은
N비트 2의 보수 펄스부호변조(PCM) 입력신호를 수신하기 위한 입력수단;
N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하기 위한 사인 및 크기 추출수단;
N-1 비트 크기 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위한 분리수단;
L MSB 신호를 PWM 신호로 변환하기 위한 PCM/PWM 변환기;
PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 처리수단; 및
추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 포함하는 D급 증폭기를 포함한다.
본 발명의 목적은
펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위한 분리수단;
L MSB 신호를 PWM 신호로 변환하기 위한 PCM/PWM 변환기; 및
PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 처리수단을 포함하는 D급 증폭기와 노이즈 셰이핑 회로에 대해 감소 또는 제거된 요구사항을 갖는 관련 방법을 제공하는데 있다. 특히, PCM 입력신호는 N-1 비트 PCM 크기신호일 수도 있다. 따라서, 상기 증폭기는 N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하기 위한 사인 및 크기 추출수단을 추가로 포함하는 것이 바람직하다. 또한 상기 D급 증폭기는 각각 극성과 온(on) 시간을 제어하기 위해, 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 포함할 수도 있다.
PCM/PWM 변환기는 대칭 PCM/PWM 변환기; 트레일링 에지(trailing edge) PCM/PWM 변환기; 및 리딩 에지(leading edge) PCM/PWM 변환기 중 어느 하나일 수도 있다. 따라서, LSB 처리수단은 PCM/PWM 변환기의 각각의 유형과 협동하기 위한 수단을 포함하는 것이 바람직하다.
LSB 처리수단은 톱니파신호를 발생시키기 위한 톱니파발생기; K LSB 크기신호와 관련된 신호를 아날로그신호로 변환하기 위한 디지털/아날로그 변환기(DAC); 및 톱니파신호와 아날로그신호의 비교에 기초하여 임계신호를 발생시키기 위한 비교기를 포함할 수도 있다. LSB 처리수단은 임계신호와 PWM 신호에 기초하여 PWM 제어신호를 발생시키기 위한 논리수단을 추가로 포함할 수도 있다. 또한, 상기 증폭기는 톱니파발생기에 접속된 기준클럭; 및 동기변환을 위해 톱니파발생기와 PCM/PWM 변환기 사이에 작동적으로 접속되는 클럭추출수단을 추가로 포함할 수도 있다. 또한, 본 발명은 펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하는 단계; L MSB 신호를 PWM 신호로 변환하는 단계; 및 PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 PWM 신호를 비례적으로 변경하는 단계를 포함하며, 여기서 상기 PCM 입력신호는 N-1 비트 PCM 크기신호이고; N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하는 단계를 추가로 포함하고, 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 작동시키는 단계를 포함하는 D급 증폭기를 작동시키기 위한 방법을 포함한다.
본 발명의 방법은 D급 증폭기를 작동시키기 위한 것이다. 이 방법은 펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하는 단계; L MSB 신호를 PWM 신호로 변환하는 단계; 및 PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 PWM 신호를 비례적으로 변경하는 단계를 포함한다. 이 PCM 입력신호는 N-1 비트 PCM 크기신호일 수도 있다. 따라서, 이 방법은 N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하는 단계 및; 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 작동시키는 단계를 추가로 포함할 수도 있다.
본 발명을 예로써 수반하는 도면을 참조하여 이제 기술하겠다.
전체에 걸쳐서 동일한 도면부호는 동일한 요소를 나타낸다.
도 4 및 5를 참조하면, D급 증폭기(30)의 제1실시예는 도시된 실시예에서 N비트 2의 보수 PCM 신호를 발생시키기 위한 입력수단(32)을 포함한다. 또한 본 발명은 2의 보수 입력과 다르게 예측한다. 또한 D급 증폭기(30)의 제1실시예는 도시할 목적으로 대칭 변조에 대해 구성된다.
N비트 PCM 입력신호는 우선 사인비트신호를 발생하는 사인 및 크기 추출회로(34)에 의해 도시적으로 처리되고, 또한 N-1비트 크기신호도 당해분야에 숙련된 사람들에 의해 용이하게 이해될 것이다. 사인 및 크기 추출회로(34)로부터의 다운스트림에서, 분리수단(35)은 N-1 비트 PCM 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위해 제공된다. 사인비트신호는 스위치 구동장치(45)에 공급되며, 여기서 최종 PWM 신호간격은 적절하게 포맷된다. L과 K의 크기는 2워드에 작용하기 위해 사용된 회로의 복잡성 사이의 트레이드오프에 기초하여 결정된다.
또한 D급 증폭기(30)는 L MSB 신호를 변환하기 위한, 개략적으로 도시된 PCM/PWM 변환기(37)를 포함한다. PCM/PWM 변환기(37)는 펄스 리솔루션 클럭에 의해 클럭된 L 의존값에 사용되고 미리 설정된 PWM의 유형에 의존하는 하나 이상의 카운터를 포함할 수도 있다. 이 카운터는 L과 펄스반복수에 의존하는 소정의 시간으로 변조펄스를 턴온 또는 턴오프한다. 이 실시예에서, PCM/PWM 변환기(37)의 카운터는 K LSB 워드 또는 신호를 처리하는데 사용되는 톱니파발생기(42)로 동기된 클럭신호에 의해 구동된다. PCM/PWM 변환기(37)는 PWM 신호를 발생시킨다.
또한 증폭기(30)는 스위치 구동장치(45)에 입력된 PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기(37)로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 처리수단을 포함한다. 스위치 구동장치(45)는 스위치 구동장치에 대해 각각 극성과 온 시간을 제어하기 위해, 추출한 사인비트신호 및 PWM 출력제어신호에 응한다. 스위치 구동장치(45)는 개략적으로 도시한 파워 스위치(47)에 결합될 수도 있고, 차례로, 이 파워스위치는 도시한 오디오 스피커(48)와 같은 트랜스듀서에 결합될 수도 있다.
PCM/PWM 변환기는 대칭 PCM/PWM 변환기; 트레일링 에지(trailing edge) PCM/PWM 변환기; 및 리딩 에지(leading edge) PCM/PWM 변환기 중 어느 하나일 수도 있다. 따라서, LSB 처리수단은 PCM/PWM 변환기의 각각의 유형과 협동하기 위한 수단을 포함하는 것이 바람직하다. D급 증폭기(30)에 대해, PCM/PWM 변환기(37)는 대칭 변환기이다.
LSB 처리수단은 톱니파신호를 발생시키기 위한 톱니파발생기(42); K LSB 크기신호와 관련된 신호를 아날로그신호로 변환하기 위한 디지털/아날로그 변환기(DAC)(43); 및 톱니파신호와 아날로그신호의 비교에 기초하여 임계신호를 발생시키기 위한 비교기(44)를 포함할 수도 있다. LSB 처리수단은 임계신호와 PWM 신호에 기초하여 PWM 제어신호를 발생시키기 위한 논리수단을 추가로 포함할 수도 있다. 또한, 상기 D급 증폭기(30)는 톱니파발생기(42)에 접속된 도시한 기준클럭(52); 및 동기변환을 위해 톱니파발생기와 PCM/PWM 변환기(37) 사이에 작동적으로 접속되는 클럭추출수단(53)을 추가로 포함한다.
대칭 PWM의 도시한 실시예에 대해, LSB 처리결과는 MSB 처리로 생긴 펄스의 시작 전에 일 클럭에지가 이네이블되고, MSB 처리로 펄스가 턴오프한 후 일 클럭에지는 디스에이블된다. 이는 도 5의 블록(61,62)으로 도시된다. 또한 이 도면은 톱니파발생기(42)에 생긴 톱니파(67)를 도시한다. 예를 들어, 모든 MSB 크기비트가 0이면, LSB 처리회로는 2 클럭주기에 대해서만 이네이블된다.
N-1 PCM 신호의 K LSB 신호는 아날로그 임계회로를 구동하는데 사용되며, 상기 아날로그 임계회로는 PCM/PWM 변환기(37) 생성 펄스의 시작 또는 끝의 직전 또는 직후에 펄스 리솔루션 클럭시간으로 PWM 펄스를 턴온 및 턴오프하는데 사용된다. 실제 온 및 오프 시간은 LSB PCM 값에 직접 비례하고, 당해분야에 숙련된 사람들은 이를 용이하게 이해할 수 있을 것이다. 따라서, 사인비트, MSB 및 LSB 신호처리체인의 결합으로 정확한 N비트 PCM/PWM 변환을 제공하게 된다.
D급 증폭기(30)는 다음 예를 참조하여 이해하게 된다. 177ns의 부동작시간(dead time)을 갖는 352.8 KHz의 펄스반복수를 가정하면(펄스반복주기의 1/16), 최대펄스지속시간은 15/16×1/352.8KHz = 2.657㎲이다. 또한, L을 7비트로 선택한다고 가정하면, 펄스 리솔루션 클럭 주파수는 48.16896MHz이고, 클럭주기는 20.76ns이다. 소망하는 펄스폭을 238.74ns 또는 11.5 클럭주기로 가정하고, 이 펄스가 네거티브라고 가정한다. 입력 2진값은 1111010010000000 이다. 전술한 바와 같이, 사인비트는 스트립 오프되어 스위치 구동장치(45)에 보내진다. 따라서, 펄스출력이 오프될 때, D급 증폭기의 출력은 0볼트가 될 것이고, 펄스출력이 턴온될 때, D급 증폭기의 출력은 V 볼트가 될 것이다. 사인추출회로(34)는 입력크기를 받아들이고, 0001011을 PCM/PWM 변환기(37)에, 10000000을 분주기(65)에 보낸다.
LSB에 의해 제공된 펄스폭은 리딩 펄스에지와 트레일링 펄스에지 사이에서 동일하게 분할될 필요가 있으므로, 분주기(65)는 대칭 PWM에 사용된다. 이 분할은 단지 개략적인 것으로 생각할 수 있고, 임계 스케일링에 의해 실행될 수도 있다.
PCM/PWM 변환기(37)는 도 5의 수직마크(66)로 표시한 것처럼 11 클럭계수 동안 하나의 펄스를 턴온한다. 또한 도 5에 도시한 것처럼, LSB 처리의 임무는 이 방법의 3/4 출력을 제1 이네이블 클럭주기로 발생시키고, 이 방법의 1/4 출력을 마지막 이네이블 클럭으로 턴오프한다.
이 예에 사용된 톱니파(67)는 리딩 에지에 상승한다. 아날로그 비교기(44)가 K비트 PCM 신호의 변환버전을 톱니파와 비교하고, PCM 값이 작으면 작을수록 비교기가 더 일찍 트리거해야 하므로, K비트 디지털 워드는 회로(71)에 의한 제1의 2의 보수이다. 2의 보수 출력은 리딩 에지 이네이블 주기 동안만 사용된다. 모든 K비트가 0으로 동일한 특별한 경우 때문에, 2의 보수 수행 신호는 도시한 인버터(73) 및 AND 게이트(74)를 통해 비교기(44)의 출력을 디스에이블시키는데 사용된다. 다시 말해, 0의 K비트 값이 수신되면, LSB 처리회로는 작동하지 말아야 한다. 그러나, 0의 K비트 2의 보수값은 0이고, 이 회로는 클럭신호사이클의 초기에 트리거하므로, 디스에이블신호가 필요하다.
트레일링 에지 이네이블 주기 동안, 비교기(44)의 출력은 반전되어 톱니파(67) 상의 리딩 에지 상승을 보상한다. 도 5는 LSB 처리회로가 출력펄스의 트레일링부를 이네이블할 필요가 있을 때의 주기 동안, 톱니파(67)가 비교기의 임계값 이하인 것을 기술하고 있다. 또한 이는 LSB가 0과 같을 때의 경우에 대해 설명한다. 물론, 2의 보수 회로(71)의 출력은 이네이블(보수)되든 디스에이블(통과)되든 PCM 신호가 아날로그 포맷으로 변환되는 낮은 리솔루션 DAC(43)에 전달된다. DAC(43)의 출력은 출력신호를 매끄럽게 하기 위해 약간의 필터링을 요구할 수도 있다. 출력필터가 신호재건에 사용되지 않는 것처럼, 하지만 신호 정확도에 대해, 출력필터는 전형적인 DAC 안티-이미징 필터와 동일한 구속력을 갖지 않는다.
아날로그 신호는 비교기(44)에 공급되고, 도시한 이 실시예의 선형으로 증가하는 파형(67)에 비교된다. 일 입력이 다른 신호보다 크거나 이와 동일할 때, 출력신호가 생긴다. PCM/PWM 변환기(37)로부터의 리딩 에지 이네이블 신호도 또한 도시한 인버터(82)를 통해 배타적 OR 게이트(81)에 결합된다. 또한, 배타적 OR 게이트(81)는 입력으로써 비교기(44)의 출력을 수신한다.
여기에 기술된 DAC(43), 비교기(44), 및 톱니파발생기(42)의 결합은 시간 기준(time reference)으로부터 지연된 출력신호를 발생시키는 임의의 장치/회로로 교체될 수 있으며, 여기서 이 지연은 입력 디지털 값에 선형으로 비례한다.
일단 비교기(44)의 출력이 전술한 이네이블링 신호로 게이트제어되면, 도시한 OR 게이트(77)에서 PCM/PWM 변환기(37)의 출력과 OR 되고, 소망하는 최종 펄스폭을 형성한다. OR 게이트(77)에 대해 두개의 입력신호가 클럭추출회로(53)로 동기되었다고 가정하자. 스위치 구동장치(45)는 PWM 신호를 실제 파워스위치(47)와 호환가능한 포맷으로 변형한다. 파워스위치(47)는 도시한 저역통과필터(49)를 통해 도시한 확성기(48)와 같은 트랜스듀서에 결합될 수도 있다.
이제 도 6 및 7을 참조하여, D급 증폭기(30')의 제2실시예를 설명하겠다. 이 실시예는 전술하고 일 프라임 기호법으로 표시한 바와 같은 비슷한 부품을 포함한다. 이 실시예는 또한 2의 보수 입력을 가리키는 설명이다. D급 증폭기(30')의 이 실시예는 또한 트레일링 에지 변조 및 3의 펄스를 가정한다.
N비트 2의 보수 PCM 신호는 사인 및 크기 추출회로(34')에 공급된다. 이 신호는 스위치 구동장치(45')에 공급된다. 이 크기출력은 N-1비트 크기값으로서 분리회로(35')에 의해 L비트 MSB 워드 및 K비트 LSB 워드로 분할 또는 분리된다. K 및 L의 선택은 D급 증폭기(30')의 다양한 부분에서 회로복잡성 사이에서 트레이드오프의 고려에 기초하여 이루어질 수도 있다.
절단된 PCM 크기값(L)은 L비트 PCM/PWM 변환기(37')에 공급된다. 변환기(37')의 카운터는 도 7의 타이밍 다이어그램에서 도시한 바와 같이 LSB 워드를 처리하는데 사용되는 파형발생기로 동기가 맞추어진 클럭으로 구동된다. 도시한 이 실시예에 대해, 트레일링 에지 PWM은 MSB 처리로 펄스가 턴오프된 후 LSB 처리결과가 하나의 클럭에지로 디스에이블되는데 사용된다. 이는 도 7의 블록(80)을 참조하면 이해된다. 모든 MSB 크기 비트가 0이면, LSB 처리회로는 일 클럭주기 동안만 이네이블된다.
N-1비트 PCM 크기의 K LSB 신호는 아날로그 임계회로를 구동하는데 사용되며, 상기 아날로그 임계회로는 차례로 PCM/PWM 변환기(37')에 의해 발생된 펄스의 끝의 직후에 펄스 리솔루션 클럭주기로 PWM 펄스를 턴오프하는데 사용된다. 실제 오프 시간은 LSB PCM 값에 직접 비례한다. 요컨대, 사인비트, MSB 및 LSB 신호처리체인의 결합으로 정확한 N비트 PCM/PWM 변환을 제공하게 된다.
실예를 들면, 177ns의 부동작시간을 갖는 352.8 KHz의 펄스반복수를 가정하면(펄스반복주기의 1/16), 최대펄스지속시간은 15/16×1/352.8KHz = 2.657㎲이다. 또한, L을 7비트로 선택한다고 가정하면, 펄스 리솔루션 클럭 주파수는 48.16896MHz이고, 클럭주기는 20.76ns이다.
또한, 소망하는 펄스폭을 238.74ns 또는 11.5 클럭주기로 가정하고, 이 펄스가 포지티브라고 가정한다. 입력 2진값은 0000101110000000 이다. 사인비트는 스트립 오프되어 스위치 구동장치(45')에 보내진다. 따라서, 펄스출력이 오프될 때, D급 증폭기의 출력은 0볼트가 될 것이고, 펄스출력이 턴온될 때, 증폭기의 출력은 V 볼트가 될 것이다. 사인 및 크기 추출회로(34')와 분리회로(35')는 0001011을 PCM/PWM 변환기(37')에, 10000000을 LSB 처리회로부의 DAC(43')에 보낸다. DAC(43')의 출력은 출력신호를 매끄럽게 하기 위해 약간의 필터링을 하는 것이 유리할 수도 있다.
아날로그 신호는 비교기(44')에 공급되고, 도 7에 도시한 바와 같은 선형으로 증가하는 파형에 비교된다. DAC(43')로부터의 입력이 톱니파형(67') 보다 크거나 이와 동일할 때, 출력신호가 생긴다. DAC(43'), 비교기(44'), 및 톱니파발생기(42')의 결합은 시간 기준으로부터 지연된 출력신호를 발생시키는 등가회로로 교체될 수 있으며, 여기서 이 지연은 입력 디지털 값에 선형으로 비례한다.
도시한 실시예 및 예의 경우, PCM/PWM 변환기(37')는 11 클럭계수 동안 일 펄스를 턴온하고, 11 클럭주기 후 LSB 처리회로출력을 일 클럭에지로 이네이블한다. LSB 처리는 도 7에 도시한 바와 같이 이 방법의 절반 출력을 제1 이네이블 클럭시간으로 발생시키고, 그 출력을 턴오프한다.
일단 비교기(44')의 출력이 전술한 AND 게이트(81)를 거쳐 이네이블링 신호로 게이트제어되면, OR 게이트(82)에서 PCM/PWM 변환기(37')의 출력과 OR 되고, 소망하는 최종 펄스폭을 형성한다. OR 게이트(82)에 대해 두개의 입력신호가 클럭추출회로로 동기되었다고 가정하자. 이 결과신호는 스위치 구동장치(45')에 공급된다. 일 프라임으로 지시하고 도 6과 관련하여 상세히 기술하지 않은 이들 소자는 도 4와 관련하여 상기에 충분히 기술하였므로, 이들 소자에 대해서는 더 이상의 설명을 않겠다.
도 8의 타이밍 다이어그램을 추가로 참조하면, D급 증폭기(30")의 또 다른 실시예를 이제 설명한다. 이 실시예는 리딩 에지 변조를 가리킨다. 이 회로는 도 6에 도시한 것과 비슷한 회로를 이용하여 쉽게 실행될 수도 있다. 그러나, 리딩 에지 변조에 대해, 톱니파발생기는 도 8에 도시된 바와 같은 리딩 에지로부터 감소하는 톱니파(85)를 발생시킨다. 이 실시예에서, LSB 처리회로는 PCM/PWM 변환기(37')가 펄스의 시작을 트리거하기 전에 일 클럭사이클로 이네이블된다. LSB 이네이블 영역은 도 8에 박스(86)로 도시된다. 도 8에서 쉽게 결정될 수 있듯이, LSB 회로는 DAC(43')의 전압출력이 톱니파(85)의 대응부 보다 클 때 화이어(fire)한다.
본 발명의 방법 양상은 D급 증폭기를 작동시키기 위한 것이다. 이 방법은
펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하는 단계; L MSB 신호를 PWM 신호로 변환하는 단계; 및 PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 PWM 신호를 비례적으로 변경하는 단계를 포함한다. 상기 PCM 입력신호는 N-1 비트 PCM 크기신호일 수도 있다. 따라서, 이 방법은 N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하는 단계와, 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 작동시키는 단계를 추가로 포함할 수도 있다.
D급 증폭기는 펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위한 분리회로; L MSB 신호를 PWM 신호로 변환하기 위한 PCM/PWM 변환기; 및 PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 프로세서를 포함한다. PCM 입력신호는 N-1 비트 PCM 크기신호일 수도 있다. 상기 증폭기는 N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하기 위한 사인 및 크기 추출회로를 포함한다. 또한, 상기 D급 증폭기는 각각 극성과 온 시간을 제어하기 위해, 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 포함한다. PCM/PWM 변환기는 대칭 PCM/PWM 변환기; 트레일링 에지(trailing edge) PCM/PWM 변환기; 및 리딩 에지(leading edge) PCM/PWM 변환기 중 어느 하나일 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따라, 줄어든 클럭요구를 갖는 D급 증폭기 및 그 관련방법을 제공받을 수 있다.

Claims (11)

  1. N비트 2의 보수 펄스부호변조(PCM) 입력신호를 수신하기 위한 입력수단;
    N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하기 위한 사인 및 크기 추출수단;
    N-1 비트 크기 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위한 분리수단;
    L MSB 신호를 PWM 신호로 변환하기 위한 PCM/PWM 변환기;
    PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 처리수단; 및
    추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 포함하는 것을 특징으로 하는 D급 증폭기.
  2. 제 1 항에 있어서,
    상기 PCM/PWM 변환기는 대칭 PCM/PWM 변환기이고;
    상기 LSB 처리수단은 상기 대칭 PCM/PWM 변환기와 협동하기 위한 수단을 포함하는 것을 특징으로 하는 D급 증폭기.
  3. 제 1 항에 있어서,
    상기 PCM/PWM 변환기는 트레일링 에지(trailing edge) PCM/PWM 변환기이고;
    상기 LSB 처리수단은 상기 트레일링 에지 PCM/PWM 변환기와 협동하기 위한 수단을 포함하는 것을 특징으로 하는 D급 증폭기.
  4. 제 1 항에 있어서,
    상기 PCM/PWM 변환기는 리딩 에지(leading edge) PCM/PWM 변환기이고;
    상기 LSB 처리수단은 상기 리딩 에지 PCM/PWM 변환기와 협동하기 위한 수단을 포함하는 것을 특징으로 하는 D급 증폭기.
  5. 제 1 항에 있어서,
    상기 LSB 처리수단은
    톱니파신호를 발생시키기 위한 톱니파발생기;
    K LSB 신호와 관련된 신호를 아날로그신호로 변환하기 위한 디지털/아날로그 변환기(DAC); 및
    톱니파신호와 아날로그신호의 비교에 기초하여 임계신호를 발생시키기 위한 비교기를 포함하고,
    상기 LSB 처리수단은 임계신호와 PWM 신호에 기초하여 PWM 출력제어신호를 발생시키기 위한 논리수단을 추가로 포함하며, 여기서 상기 논리수단은 "OR" 게이트를 포함하는 것을 특징으로 하는 D급 증폭기.
  6. 제 5 항에 있어서,
    상기 톱니파발생기에 접속된 기준클럭; 및 상기 PCM/PWM 변환기의 변환과 동기시키기 위해 상기 톱니파발생기와 상기 PCM/PWM 변환기 사이에 작동적으로 접속되는 클럭추출수단을 추가로 포함하고,
    상기 PCM/PWM 변환기는 상기 논리수단에 의한 사용을 위해 제1 이네이블신호를 발생시키는 제1 이네이블 수단을 포함하고, 상기 LSB 처리수단은 2로 K LSB 크기신호를 분할하기 위한 2에 의한 분할수단, 및 상기 2에 의한 분할수단과 상기 DAC 사이에 접속된 2의 보수수단을 포함하고, 상기 2의 보수수단은 캐리 출력(carry output)을 구비하고, 상기 논리수단은 캐리출력에 접속된 제1 인버터를 포함하고, 상기 PCM/PWM 변환기는 상기 2의 보수수단 및 상기 논리수단에 결합되어 제2 이네이블신호를 발생시키는 제2 이네이블 수단을 포함하고, 상기 논리수단은 제2 이네이블신호를 수신하는 제2 인버터를 포함하는 것을 특징으로 하는 D급 증폭기.
  7. 제 1 항에 있어서,
    상기 스위치 구동장치는 추출한 사인비트신호에 응하는 제어가능 극성을 구비하고, 상기 스위치 구동장치는 상기 스위치 구동장치에 접속된 적어도 하나 이상의 파워스위치를 가지고 PWM 출력제어신호에 응하는 온(on) 시간을 구비하는 것을 특징으로 하는D급 증폭기.
  8. 펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위한 분리수단;
    L MSB 신호를 PWM 신호로 변환하기 위한 PCM/PWM 변환기; 및
    PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 처리수단을 포함하고,
    상기 PCM 입력신호는 N-1 비트 PCM 크기신호이고,
    N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하기 위한 사인 및 크기 추출수단과, 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 추가로 포함하며,
    상기 스위치 구동장치는 추출한 사인비트신호에 응하는 제어가능 극성을 구비하고, PWM 출력제어신호에 응하는 온 시간을 구비하는 것을 특징으로 하는 D급 증폭기.
  9. N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하기 위한 사인 및 크기 추출수단;
    N-1 비트 크기 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하기 위한 분리수단;
    L MSB 신호를 PWM 신호로 변환하기 위한 PCM/PWM 변환기;
    PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 상기 PCM/PWM 변환기로부터의 PWM 신호를 비례적으로 변경하기 위한 LSB 처리수단,
    여기서 상기 LSB 처리수단은 톱니파신호를 발생시키기 위한 톱니파발생기; K LSB 크기신호와 관련된 신호를 아날로그신호로 변환하기 위한 디지털/아날로그 변환기(DAC); 톱니파신호와 아날로그신호의 비교에 기초하여 임계신호를 발생시키기 위한 비교기; 임계신호와 PWM 신호에 기초하여 PWM 출력제어신호를 발생시키기 위한 논리수단; 및 상기 PCM/PWM 변환기의 변환과 동기시키기 위해 상기 톱니파발생기와 PCM/PWM 변환기 사이에 작동적으로 접속되는 클럭추출수단을 포함하고; 및
    추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 포함하며,
    상기 PCM/PWM 변환기는 대칭 PCM/PWM 변환기이고; 상기 LSB 처리수단은 상기 대칭 PCM/PWM 변환기와 협동하기 위한 수단을 포함하고,
    상기 PCM/PWM 변환기는 트레일링 에지 PCM/PWM 변환기이고; 상기 LSB 처리수단은 상기 트레일링 에지 PCM/PWM 변환기와 협동하기 위한 수단을 포함하는 것을 특징으로 하는 D급 증폭기.
  10. 펄스부호변조(PCM) 신호를 K 최하위비트(LSB) 신호와 L 최상위비트(MSB) 신호로 분리하는 단계; L MSB 신호를 PWM 신호로 변환하는 단계; 및 PWM 출력제어신호를 한정하기 위해 K LSB 신호에 기초하여 PWM 신호를 비례적으로 변경하는 단계를 포함하며, 여기서 상기 PCM 입력신호는 N-1 비트 PCM 크기신호이고;
    N비트 2의 보수 PCM 입력신호로부터 사인비트신호 및 N-1 비트 크기 신호를 추출하는 단계; 및 추출한 사인비트신호 및 PWM 출력제어신호에 응하는 스위치 구동장치를 작동시키는 단계를 추가로 포함하는 것을 특징으로 하는 D급 증폭기를 작동시키기 위한 방법.
  11. 제 10 항에 있어서,
    상기 변환기 단계는 L MSB 신호를 PWM 신호로 대칭적으로 변환하는 것을 포함하며, 여기서 상기 변환기 단계는 트레일링 에지 변환을 이용한 변환과 리딩 에지 변환을 이용한 변환을 포함하는 것을 특징으로 하는 D급 증폭기를 작동시키기 위한 방법.
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