JP2003110428A - 増幅器 - Google Patents

Abstract

(57)【要約】 【課題】歪みが少なく、且つ不要輻射を抑制した増幅器
を提供する。 【解決手段】デジタル入力信号の全ビット信号からその
上位ビット信号を分割して抽出するビット分割手段１
と、前記上位ビット信号をＰＷＭ信号に変換するＰＷＭ
手段２と、該ＰＷＭ手段２の出力をスイッチングにより
増幅するスイッチング増幅回路３と、前記全ビット信号
をＤ／Ａ変換するＤ／Ａ変換手段４と、該Ｄ／Ａ変換手
段の出力を線形増幅する線形増幅回路５と、前記スイッ
チング増幅回路の出力および前記線形増幅回路の出力を
加算して出力する加算手段７を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は増幅器に係り、特に
高効率の増幅器に関する。

【０００２】

【従来の技術】高効率増幅器としてＤ級増幅器が知られ
ている。このＤ級増幅器は入力アナログ信号と鋸歯状波
信号とを比較することにより、入力信号をパルス幅変調
(PulseWidth Modulation)：ＰＷＭし、変調したＰＷＭ
信号でスイッチング素子を駆動して電力増幅し、さらに
電力増幅した信号をローパスフィルターに通すことによ
りもとの信号を再生するものである。

【０００３】この装置では電力増幅段がスイッチング素
子で構成されているため、電力損失が極めて少なく、９
０〜１００％の効率を得ることができる。前記比較用の
鋸歯状波の周波数は再生信号の歪みを考慮して高く設定
することが必要である。しかし、周波数を高く設定する
とＰＷＭ信号のパルス幅が減少し不要輻射が増大する。
また、パルス幅が減少した細いパルスは増幅することが
困難で再生信号の歪みが増大する。

【０００４】また、入力ＰＣＭ（Pulse Code Modulatio
n）信号の振幅値に応じて細かいパルスを足し合わせて
必要なパルス幅信号を生成する方式（パルスカウント方
式）が知られている。

【０００５】この方式を、例えばＣＤに記録したオーデ
ィオ信号に適用する場合、サンプリング周波数４４．１
ｋＨｚで１６ビット分解能の信号であるため、これをＰ
ＷＭする場合、最低でも４４．１ｋＨｚ×２^１６＝２．
８９ＧＨｚのクロック信号が必要となり、現在の技術で
は実現することは困難である。また、実現可能な分解能
までクロック周波数を低減すると歪みが増大する。

【０００６】また、信号レベルが設定したスレシホール
ドより低い場合はアナログ信号のままで出力し、高いと
きはＰＷＭを行って出力する方法が知られている（ＵＳ
Ｐ５３８２９１５号参照）。しかし、この方法は、スレ
シホールドを超える信号に対してＰＷＭのみを行って出
力するため、ＰＷＭ信号を作る基準となる比較用の鋸歯
状波の周波数は前述の例と同様に高周波信号とする必要
がある。

【０００７】

【発明が解決しようとする課題】上述のように、Ｄ級増
幅器では歪みの発生を避けることができない。これを改
善しようとすると、鋸歯状波との比較によりＰＷＭ信号
を得る場合には、鋸歯状波の繰り返し周波数を高くしな
ければならない。また、入力ＰＣＭ信号の振幅値に応じ
たパルス幅信号を生成する方式を採用する場合には、パ
ルスの繰り返し周波数を高くしなければならない。この
ように、いずれの方法を採用する場合にも使用する周波
数が高くなるため、技術的な困難を伴うとともに不要輻
射の増大は避けられない。本発明はこれらの問題点に鑑
みてなされたもので、歪みが少なく、且つ不要輻射を抑
制した増幅器を提供する。

【０００８】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を採用した。

【０００９】デジタル入力信号の全ビット信号からその
上位ビット信号を分割して抽出するビット分割手段と、
前記上位ビット信号をＰＷＭ信号に変換するＰＷＭ手段
と、該ＰＷＭ手段の出力をスイッチングにより増幅する
スイッチング増幅回路と、前記全ビット信号をＤ／Ａ変
換するＤ／Ａ変換手段と、該Ｄ／Ａ変換手段の出力を線
形増幅する線形増幅回路と、前記スイッチング増幅回路
の出力および前記線形増幅回路の出力を加算して出力す
る加算手段を備えた。

【００１０】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照しながら説明する。図１は、本発明の第１の実
施形態にかかる増幅器の概略を示す図である。

【００１１】入力したＮビットの入力ＰＣＭ信号は、ビ
ット分割手段１によりその上位Ｍビットを分割抽出し
て、上位Ｍビット信号と、全ビット（Ｎビット）信号に
分割して出力する。上位Ｍビットの出力はＰＷＭ(Pulse
Width Modulation)回路２に接続され、ＰＷＭ信号とな
る。ＰＷＭ回路２の構成としては、パルスカウント方式
により入力ＰＣＭ信号をデジタルのままＰＷＭする方式
を採用することができる。これによりＰＷＭする際の誤
差をなくすることができる。また、ＰＷＭすべきＰＣＭ
データは入力ＰＣＭ信号の上位Ｍビットに制限している
ため、必要なクロック周波数はサンプリング周波数をｆ
とすると２^Ｍ×ｆである。すなわち、入力ＰＣＭ信号の
全ビットをＰＷＭする場合のクロック周波数２^Ｎ×ｆに
対してクロック周波数を１／２^Ｎ−Ｍに低減することが
できる。このため装置構成を簡易化することができる。

【００１２】ＰＷＭ回路２の出力はスイッチング回路３
により増幅する。スイッチング回路３は、例えばＦＥＴ
（Field-Effect Transistor）で構成し、電源電圧は規
定のオーディオ出力が得られる第１の電源電圧（ＶＨ）
に設定する。したがって、スイッチング回路３の出力は
波高値ＶＨのＰＷＭ信号となる。この信号はコイル８、
コンデンサ９からなるローパスフィルターを通して平滑
化されてアナログ信号となる。

【００１３】一方、入力されたＮビットの入力ＰＣＭ信
号はＤ／Ａ変換器４に入力し、アナログオーディオ信号
となる。次段の線形増幅回路５はアナログの線形増幅器
である。電源は第１の電源電圧（ＶＨ）により低い第２
の電源電圧（ＶＬ）に設定する。

【００１４】上位Ｍビットから得られたアナログ信号と
全ビットから得られたアナログ信号は加算手段７で加算
して最終的な出力を得る。また、この最終出力は負帰還
回路６を介して前記線形増幅回路５の入力側に負帰還す
る。

【００１５】図２は、図１に示す増幅器の詳細図であ
る。この例ではスイッチング回路３および線形増幅回路
５を単一電源で構成している。図において、１１，１２
はスイッチング回路３を構成するスイッチング素子であ
り、例えばＦＥＴ(Field Effect Transistor)で構成す
る。１３はスイッチング回路３の電源（第１の電源）で
ある。１４は増幅器、１５はドライバ、１６，１７は増
幅用のトランジスタ、１８は増幅用トランジスタの電源
（第２の電源）であり、これらにより線形増幅回路５を
構成する。また、第１の電源１３の電源電圧（ＶＨ）は
第２の電源１８の電源電圧（ＶＬ）よりも高く設定す
る。なお、図２において図１に示される部分と同一部分
については同一符号を付してその説明を省略する。

【００１６】ＰＷＭ回路２の動作は入力信号がゼロクロ
スの時、ＶＨ／２にバイアスされたデューティ比５０％
の矩形波であり、振幅が大きくなるに従いデューティ比
が大きくなり、逆に振幅が小さくなるに従いデューティ
比が小さくなるように構成する。また、ＦＥＴ１１は入
力ＰＣＭ信号の上位Ｍビットがサインビットのみの時は
常にオフとなるようにＰＷＭ回路２により制御される。
また、ＦＥＴ１２は上位Ｍビットがサインビットのみの
時常にオンとなるようにＰＷＭ回路２により制御され
る。

【００１７】したがって、ＦＥＴ１１，１２は上位ビッ
トにサインビット以外の信号がある時のみ、上述のよう
にデューティ５０％を基準としてスイッチング動作を行
うことになる。また、スイッチング回路３の出力は、コ
イル８、コンデンサ９からなるローパスフィルターを通
して平滑化されてアナログ信号を再生する。

【００１８】一方、Ｄ／Ａ変換回路４によりアナログ変
換された信号は線形増幅回路５に入力される。

【００１９】線形増幅回路の電源電圧はＶＬ＝ＶＨ／２
^Ｍに設定する。スイッチング素子１１，１２の交点Ａの
電圧をＶＡ、線形増幅器１６，１７の交点の電圧をＶＢ
とすればＶＡ＝０〜ＶＨ，ＶＢ＝ＶＡ＋（０〜ＶＢ）で
ある。

【００２０】出力電圧をＶ_０，Ｄ／Ａ変換回路４の出力
をＶ、増幅器１４の入力電圧をＶｉ、負帰還回路１６の
伝達関数をβ、増幅器１４の利得をＡとすれば、 Ｖ_０＝ＡＶｉ Ｖｉ＝Ｖ−βＶ_０ これをＶ０について解くとＶ_０＝ＡＶ／（１＋Ａβ）と
なり、Ａが大きければＶ_０＝Ｖ／βとなる。

【００２１】すなわち、出力はＤ／Ａ変換器４の出力
と、負帰還伝達関数で決定されることが分かる。

【００２２】図３は、電源電圧ＶＨおよびＶＬを前述の
ように設定した場合における増幅器の各部波形を示す図
である。なお、単純化のため、電源電圧はＶＬ＝８Ｖ，
ＶＨ＝２４Ｖに設定（出力電圧範囲は０から３２Ｖにな
る）し、入力ＰＣＭ信号は全５ビット信号とし、上位ビ
ット信号として上位２ビットを利用するものとする。

【００２３】図３（ａ）は、入力信号レベルが小さく出
力電圧が８Ｖ以下で動作可能な場合を示したものであ
る。すなわち、第１の電源１３は出力に寄与せず、第２
の電源１８の電圧ＶＬ＝８Ｖでのみ動作している。

【００２４】図３（ｂ）は、入力信号レベルが大きくな
り、出力電圧がＶＬ＝８Ｖを超えるようになった場合に
おけるスイッチング回路３の出力（平均値）を示してい
る。なお、簡単のために出力電圧は時間ｘ１，ｘ２，ｘ
３でサンプリングした結果で示している。

【００２５】図３（ｃ）は、スイッチング回路３および
線形増幅回路５により合成出力が得られる様子を示した
ものである。

【００２６】（１）ｘ１タイミング 入力信号レベルが大きくなり、図２におけるＢ点の電圧
が８Ｖ、Ａ点の電圧が８Ｖになり、出力電圧が合計１６
Ｖになろうとしている状態を示すものである。この場
合、前記線形増幅回路５では合成出力電圧がフィードバ
ックされ、線形増幅回路５は網掛け部分の出力を絞るこ
とにより希望の出力を得るよう動作する。

【００２７】（２）ｘ２のタイミング さらに入力信号レベルが大きくなり、図２におけるＢ点
の電圧が８Ｖ、Ａ点の電圧が１６Ｖとなり、出力が合計
２４Ｖになろうとしている場合を示したものである。こ
の電圧が、フィードバックされると線形増幅回路１６は
網掛け部分の出力を絞ることにより希望の出力を得るよ
う動作する。

【００２８】（３）ｘ３のタイミング さらに入力信号レベルが大きくなり、図２におけるＢ点
の電圧が８Ｖ、Ａ点の電圧が２４Ｖとなり、出力が合計
３２Ｖになろうとしている場合を示したものである。こ
の電圧がフィードバックされると線形増幅回路５は網掛
け部分の出力を絞ることにより希望の出力を得るよう動
作する。

【００２９】以上のように出力電圧がＶＬを超える場合
は線形増幅回路５は常に電力を吸収するように動作を行
う。この時、線形増幅回路５のトランジスタ１６，１７
に損失が発生するが、Ａ点の電圧が出力レベルに応じて
段階的に変化するため、損失を押さえることができる。

【００３０】図４は、本発明の第２の実施形態にかかる
増幅器を示す図である。図において、１３’はスイッチ
ング回路３の電源（第１の電源）であり、中点タップＮ
１を備える。１８’は増幅用トランジスタの電源（第２
の電源）であり、中点タップＮ２を備える。また、第１
の電源１３’の電源電圧（ＶＨ）と第２の電源１８’の
電源電圧（ＶＬ）を、ＶＬ＝ＶＨ／２^Ｍに設定すること
は前述の例と同様である。１９は入力ＰＣＭ信号の上位
ビットがサインビットのみのときオンとなるスイッチン
グ素子であり、例えばＦＥＴで構成する。なお、図４に
おいて図１に示される部分と同一部分については同一符
号を付してその説明を省略する。

【００３１】スイッチング回路３のＦＥＴ１１，１２
は、上位ビットがサインビットのみの場合オフする。こ
のときＦＥＴ１９がオンとなり、ＦＥＴ１１，１２の交
点を接地する。上位ビットにサインビット以外の信号が
ある場合は、ＦＥＴ１９はオフとなり、ＦＥＴ１１，１
２はスイッチ動作を行うよう制御される。

【００３２】入力された信号レベルが低く、ビット分割
回路で設定された上位Ｍビットの信号がない場合は線形
増幅回路５により増幅されるため、従来のアナログ増幅
回路と同一精度の信号を得ることができる。

【００３３】入力された信号が上位Ｍビットを含む信号
である場合は、上位ビットがスイッチング回路３からな
るＤ級増幅回路で増幅され、これらの二つの信号は再合
成されて出力される。このときＰＷＭに必要なクロック
周波数は１／２^Ｎ−Ｍとなるため、実現しやすい周波数
とすることができる。

【００３４】このように構成された増幅器を電力効率の
面から考えてみると、線形増幅回路５は従来と同じ電力
損失を生じるが、電源電圧が小さいことを考慮すると電
力損失の絶対量は少なくてすむ。また、スイッチング回
路３で構成したＤ級増幅器の損失は非常に少ない。した
がって、全体的には非常に効率の良い増幅器を構成する
ことができる。

【００３５】次に不要輻射の面から見ると、本発明によ
る増幅回路では、Ｄ級増幅回路に入力するビット数が制
限されるため、使用するパルスの周波数が低減され、不
要輻射についても有利である。

【００３６】

【発明の効果】以上説明したように本発明によれば、歪
みが少なく、且つ不要輻射を抑制した増幅器を提供する
ことができる。。

【図面の簡単な説明】

【図１】本発明の第１の実施形態にかかる増幅器の概略
を示す図である。

【図２】図１に示す増幅器の詳細図である。

【図３】増幅器の各部波形を示す図である。

【図４】本発明の第２の実施形態にかかる増幅器を示す
図である。

【符号の説明】

１ ビット分割手段 ２ ＰＷＭ回路 ３ スイッチング回路 ４ Ｄ／Ａ変換器 ５ 線形増幅回路 ６ 帰還回路 ７ 加算器手段 ８ コイル ９ コンデンサ １０ 負荷 １１，１２ スイッチング素子（ＦＥＴ） １３，１３’ 第１の電源 １４ 増幅器 １５ ドライバ １６，１７ トランジスタ １８，１８’ 第２の電源 １９ スイッチング素子（ＦＥＴ）

フロントページの続き Ｆターム(参考） 5J022 AB01 AB08 BA01 CA07 CF02 CF07 5J069 AA02 AA41 AA66 CA21 CA41 FA15 FA17 HA18 HA25 HA29 HA33 HA39 KA26 KA33 KA34 KA35 KA42 KA48 KA53 MA13 SA05 TA01 TA06 5J091 AA02 AA41 AA66 CA21 CA41 FA15 FA17 HA18 HA25 HA29 HA33 HA39 KA26 KA33 KA34 KA35 KA42 KA48 KA53 MA13 SA05 TA01 TA06 UW01 UW09 5J500 AA02 AA41 AA66 AC21 AC41 AF15 AF17 AH18 AH25 AH29 AH33 AH39 AK26 AK33 AK34 AK35 AK42 AK48 AK53 AM13 AS05 AT01 AT06 WU01 WU09

Claims (5)

【特許請求の範囲】
1. 【請求項１】 デジタル入力信号の全ビット信号からそ
   の上位ビット信号を分割して抽出するビット分割手段
   と、 前記上位ビット信号をＰＷＭ信号に変換するＰＷＭ手段
   と、 該ＰＷＭ手段の出力をスイッチングにより増幅するスイ
   ッチング増幅回路と、 前記全ビット信号をＤ／Ａ変換するＤ／Ａ変換手段と、 該Ｄ／Ａ変換手段の出力を線形増幅する線形増幅回路
   と、 前記スイッチング増幅回路の出力および前記線形増幅回
   路の出力を加算して出力する加算手段を備えたことを特
   徴とする増幅器。
2. 【請求項２】 請求項１の記載において、前記ＰＷＭ手
   段はパルスカウント方式によりデジタル入力信号の上位
   ビット信号を直接ＰＷＭ信号に変換することを特徴とす
   る増幅器。
3. 【請求項３】 請求項１ないし請求項２の何れか１の記
   載において、前記加算手段出力を前記Ｄ／Ａ変換手段の
   出力側に負帰還する負帰還回路を備えたことを特徴とす
   る増幅器。
4. 【請求項４】 請求項１ないし請求項３の何れか１の記
   載において、前記スイッチング増幅回路の電源電圧は前
   記線形増幅回路の電源電圧よりも大であることを特徴と
   する増幅器。
5. 【請求項５】 請求項１ないし請求項３の何れか１の記
   載において、前記ＰＷＭ手段は、前記上位ビットがサイ
   ンビットのみであるとき前記前記スイッチング増幅回路
   の出力を一定値に固定することを特徴とする増幅器。