JP4212647B2 - 三状態パワースイッチへの小さい入力信号の線形化のためのデジタル信号処理 - Google Patents
三状態パワースイッチへの小さい入力信号の線形化のためのデジタル信号処理 Download PDFInfo
- Publication number
- JP4212647B2 JP4212647B2 JP51890197A JP51890197A JP4212647B2 JP 4212647 B2 JP4212647 B2 JP 4212647B2 JP 51890197 A JP51890197 A JP 51890197A JP 51890197 A JP51890197 A JP 51890197A JP 4212647 B2 JP4212647 B2 JP 4212647B2
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- power
- pulse
- signal
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
- H03F1/3264—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits in audio amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/331—Sigma delta modulation being used in an amplifying circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
発明の分野
本発明は、一般にパワースイッチング増幅器に関し、さらに詳細には、スイッチング増幅器中の三状態パワースイッチへの小さい入力信号の線形化のための全デジタル方法および装置に関する。
発明の背景
アナログ増幅器の欠点はよく知られており、それらの欠陥を克服する多数の機構が当技術分野において実施されている。特に、アナログ増幅器の不十分な効率を克服する努力は、比較的効率の高いスイッチング増幅器の開発をもたらした。しかしながら、スイッチング増幅器は、望ましくないひずみなしに小さい信号を処理する際の問題を含めて、それ自体の欠陥を有する。特に、二進スイッチング増幅器は、変調搬送周波数が増幅された信号から除去されるときに小さい出力信号中にリプルをもたらすことが知られている。
二進スイッチング増幅器の性能に改善を加える機構では、より多くの出力スイッチング状態を実施する必要があった。二進スイッチング増幅器の従来の二出力状態は補足され、知られている第三の（「三値」）出力スイッチング状態および第四の（「四値」）出力スイッチング状態を実施するスイッチング増幅器によって性能が改善されている。例えば、本発明の譲受人によって所有され、かつ参照により本発明の一部となる米国特許出願第５０７７５３９号（「’５３９特許」）には、スイッチング増幅器への小さい信号入力に影響を及ぼすひずみを克服するために増幅器設計中に実施される三値スイッチング動作モードおよび四値スイッチング動作モードが記載されている。
三値モード波形または三状態モード波形は、ゼロ、正または負の極性の個別の振幅を含むパルスの刻時幅および極性として入力信号振幅情報を与える。三値技法によれば、信号情報は、正または負の極性の適切な幅のパルスに直接変換される。
しかしながら、前掲の特許に開示されている三値モードの実施形態は、オーディオ増幅器用途またはサーボモータ増幅器用途におけるその使用を妨げる誤差発生源を含んでいる。この誤差発生源は、特に入力信号がゼロを通過するとき、小さい入力信号に対する出力伝達関数中の非線形性のために出力信号ひずみをもたらす。小さい入力信号の場合、電源スイッチング回路によってもたらされる出力信号の有限の立上り時間および立下り時間のために性能劣化がもたらされる。これらのスイッチ時間は、信号ひずみをもたらす非線形利得特性を生成する、大きさが減少する信号から引かれた固定の大きさの誤差を表す。
三状態実施形態の非線形挙動を克服するために、従来技術では、特にゼロを通過する出力遷移を線形化するために四状態を導入することが知られている。小さい入力信号の場合、前掲の特許に詳細に説明されている四状態または四値実施形態は、アナログ増幅器を使用して、ゼロを通過する線形遷移に影響を与える。この第四出力状態は、三値スイッチングとともに線形アナログ増幅器を使用して、小さい信号性能を線形化する。信号が所定の大きさよりも小さい場合、負荷は線形アナログ増幅器に切り替えられ、三値パワースイッチはディスエーブルになる。大きさがしきい値よりも大きい場合、パワースイッチはイネーブルになり、負荷は線形増幅器から切り離される。この折衷解決策はある利点をもたらすが、二値実施形態および三値実施形態のように特定の欠点を有する。
当技術分野において知られている三値技法および四値技法は、アナログ入力信号を受け入れる。それらのアナログ実施形態では、線形アナログ増幅器とのインタフェースをとる信号変換手段を必要としない。それらの実施形態では、すべての信号処理は、アナログ手段を使用する。すなわち、アナログ回路を使用して、小さい信号に対して信号変換、パルス幅変調制御、および出力線形化を実施する。
従来技術によるアナログ手段を使用して、所望の性能特性を有するスイッチング増幅器を構成することの一つの大きな欠点は、アナログ実施形態がコスト効果が最大ではないことである。含まれるアナログ回路の性質は、回路の一部がアナログ回路の他の部分との統合のための互換性がないようなものである。例えば、高速コンパレータ回路は、モノリシック集積回路上への高精度サンプリング回路との集積が安価または容易に行えない。したがって、高性能目的は当技術分野において知れているアナログ実施形態によってほぼ得られるが、そのような実施形態は、コンパクトな超大規模集積回路を使用して、経済的にアナログ設計を実施することができないので、大きな経済上の不利益を有する。コストの低減および個々の回路構成要素の集積は困難であり、回路を複数のアナログ特定用途集積回路（ＡＳＩＣ）に分割する必要がある。したがって、論理上、回路をモノリシック集積回路中で容易にかつ経済的に構成することができない場合、そのような非集積的構成を実施するためにより多くのスペースが必要になる。
さらに、デジタルオーディオ媒体、ＣＤ−ＲＯＭ、デジタル制御システムなどの出力からの信号など、本来デジタルである増幅器入力信号の場合、アナログ従来技術は、アナログスイッチング増幅器実施形態とのインタフェースをとる信号変換回路を必要とする。増幅器の前段にあるインタフェース回路は、性能を劣化させ、さらにシステムコストに負担をかける。
さらに、四値実施形態の第四の状態中で使用されるアナログ増幅器の設計制約は厳しく、複数のパラメータを三状態増幅器に一致させる必要がある。第四の状態にスイッチインされたアナログ増幅器の伝達関数が三値出力に一致しなければならないことが重要である。また、三値増幅器および四値モード用のアナログ増幅器の出力インピーダンスが一致しなければならない。したがって、パラメータの不一致は、従来技術の増幅器中で出力信号のひずみをもたらす。四値状態アナログ増幅器のスイッチングインおよびスイッチングアウトによってもたらされる雑音によって性能がさらに劣化する。第四の状態中で必要とされるアナログ増幅器はまた、追加の構成要素を備える必要があり、システムコストを著しく増大させる。
同様に、従来技術において知られているデジタルスイッチング増幅器は、様々な不利な態様を有する。デジタル領域内で十分に実施される従来技術の増幅器は、アナログ実施形態の場合と同様に、低レベル入力信号の場合に信号劣化およびひずみを受ける。従来技術では、それぞれＡｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙから出版されている二つのＡｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙの論文、すなわちｔｈｅ ８９ｔｈ Ｃｏｎｖｅｎｔｉｏｎ ｏｆ Ａｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙ、１９９０、Ｌｏｓ Ａｎｇｅｌｅｓ、Ｐｒｅｐｒｉｎｔ＃２９６０においてＲ．Ｅ．Ｈｉｏｒｎｓ、Ｊ．Ｍ．ＧｏｌｄｂｅｒｇおよびＭ．Ｂ．Ｓａｎｄｌｅｒによって提示された「ＲＥＡＬＩＺＩＮＧＡＮ ＡＬＬ ＤＩＧＩＴＡＬ ＰＯＷＥＲ ＡＭＰＬＩＦＩＥＲ」、およびｔｈｅ ８９ｔｈ Ｃｏｎｖｅｎｔｉｏｎ ｏｆ Ａｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙ、１９９０、Ｌｏｓ Ａｎｇｅｌｅｓ、Ｐｒｅｐｒｉｎｔ＃２９５９においてＪ．Ｍ．ＧｏｌｄｂｅｒｇおよびＭ．Ｂ．Ｓａｎｄｌｅｒによって提示された「ＮＥＷ ＲＥＳＵＬＴＳ ＩＮＰＷＭ ＦＯＲ ＤＩＧＩＴＡＬ ＰＯＷＥＲ ＡＭＰＬＩＦＩＣＡＴＩＯＮ」で示唆されているように、高性能目的は全デジタル実施形態によって理論上達成可能であることが理解できる。しかしながら、それらの論文で言及されているように、「パワースイッチが非理想的なことはこのシミュレーションに含まれないことに留意されたい」。現実は、全デジタル増幅器の理論上達成可能な性能は、負荷と相互作用するパワースイッチの性能によって漸近的に制限されることを示す。これまで現実のパワースイッチの非線形性は、全デジタルスイッチング増幅器実施形態において真に高性能および高忠実度の達成に対する大きな障害を示した。
発明の概要
本発明は、パワースイッチの線形化が三つの状態のみを使用して達成される全デジタルスイッチング増幅器を提供する。
本発明によれば、全デジタル実施形態において、小さい固定の幅の二状態補償パルス波形をオーバサンプリングされた主入力パルスの立上りまたは立下りに加え、補償された複合波形をもたらす。この補償パルスは、スイッチ時間誤差のコモンモード消去を実施することによってパワースイッチからの出力を線形化する。補償パルスを含む複合波形は、実行中すなわちリアルタイムで計算するのではなく、メモリ中に記憶されたルックアップテーブルから出力されるすべてのパルス幅組合せを得る計算上効率的な形で実施される。
変調レベルまたは変調指数に依存するパルス搬送波または搬送波とも呼ばれる補償パルスによってもたらされる高調波ひずみを補正する補正機構が実施される。高調波ひずみは、補正機構がオーバサンプリングされた入力信号に変調誘導ひずみの逆を加えることによって補正される。補正機構は、三状態パワースイッチの性能を線形化するために小さい搬送波を加えるために使用される変調方式によってもたらされるひずみの積がゼロになるように入力信号振幅情報の前処理を実施する。
補正機構は、オーバサンプリングされた入力信号への変調誘導ひずみの逆の印加を容易にするデジタル信号処理（ＤＳＰ）を使用して実施される。補正機構が誘導ひずみ補正を計算するために必要な係数は、入力信号の推定振幅によって参照されるルックアップテーブルから導出される。
さらに本発明によれば、パワースイッチの不感帯のデジタルタイミング制御が実施される。デジタル不感帯制御は、パワースイッチＨブリッジ中の個々のスイッチがターンオンおよびターンオフされるタイミングおよびシーケンスの確度を保証し、それによりブリッジの片側の上側スイッチならびに下側スイッチがどちらも同時にターンオンする状況を防ぐ。正確なデジタルタイミングは、ブレークビフォアメークスイッチタイミングを適切に順序付けし、電源の両端間の短絡を防ぐ。また、本発明による全デジタル設計では、スイッチ時間誤差の共通モード消去によってパワースイッチからの出力を線形化するためにパルス幅変調波形を生成するべく使用される高速クロックを使用して、パワースイッチ用に必要とされる必要な不感帯タイミング遅延をもたらすタイミング基準を与え、はるかに安定なスイッチング状況をもたらすことができる。
さらに、全デジタルオーディオ増幅器実施形態では、いずれのスイッチもターンオンされない短い周期を与えることによって、主パルスと補償パルスとの間のゼロ電圧スイッチ遷移を達成するように各個々のスイッチのタイミングを適切に調整することができる。従来のブリッジは、ターンオンすべき二つの交番スイッチの本体ソースドレイン間ダイオード中を電流が流れ続け、ダイオードが順方向バイアス状態になるようにエンハンスメントモードＭＯＳＦＥＴを使用して実施される。ダイオードが順方向バイアス状態になっているとき、オフスイッチの両端間の電圧は実質上ゼロであり、よりきれいなターンオンが可能になる。
本発明の全デジタル増幅器信号処理回路の特徴は、一つまたは二つの全デジタル特定用途集積回路中の低コスト実施形態を含む。パワースイッチング増幅器の実施形態のスペース要件は、従来技術の三値構成または四値構成よりも十分に軽減される。三値出力モードの利点は、二進スイッチングの小さい信号の線形性利点を示すデジタルスイッチング増幅器においてもたらされる。本発明による補償三値デジタルスイッチング増幅器は、同じ性能の二進実施形態に対して変調器クロック速度は二分の一でよく、変調器クロック速度を理想的な（かつより経済的な）大きさに制限することができるので固有の製造コスト利点を有する。変調器クロック速度は、処理に使用されるデジタル集積回路技術内で必要とされる精度によって決定される製造コストに対する大きな影響を表す。したがって、本発明によれば、パワースイッチの性能に一致するオーバサンプリング比、ノイズシェーパの次数、および変調タイプを使用し、かつコストを最小限に抑えながら高度の集積を可能にすることが利点である。
また、パワー伝達の見地から大きな性能利点がある。出力の三値ゼロパワー状態中に負荷の短絡によって可能になる効果的な増幅器ダンピングは、優れた動的制動を与える。出力回路が出力信号に比例して主にパワーを消費するので、補償三値スイッチング動作によってより効率的な動作が与えられる。補償三値変調は、最小のパワーが搬送波によって使用されるので、全体的な高い効率に寄与する搬送波抑制によく似ている。あらゆるスイッチ増幅器に関連するＥＭＩ／ＲＦＩ放出は、高周波エネルギーが最小限に抑えられるので少なくなる。Ｈブリッジスイッチ構成中でエンハンスメントモードＭＯＳＦＥＴを使用すれば、全デジタル増幅器実施形態に関連して、より高い効率、より速いスイッチング速度、およびＥＭＩの少ないよりきれいな出力が得られる。補償三値変調パワー出力信号は、特にリプルの大きさが信号性能を最も劣化させる低いレベルで、フィルタリングされた出力において最小のリプルをもたらす。
高忠実度オーディオ増幅器用途では、低いパワー損失は、増幅器のコスト、サイズおよび重量、および関連する電源のコスト、サイズおよび重量の低減の点で大きな利点をもたらす。サイズおよび重量の低減は、製造コストおよび流通コストの低減をもたらす。
【図面の簡単な説明】
本発明の上記その他の特徴は、添付の図面とともに行った以下の詳細な説明を読めばよりよく理解できよう。
第１Ａ図および第１Ｂ図は、それぞれ従来技術において理解される理想的なアナログ三値増幅器信号波形およびデジタル三値増幅器信号波形を示す図である。
第２Ａ図、第２Ｂ図、および第２Ｃ図は、それぞれ理想的なスイッチコマンドパルス、実際のスイッチの立上り時間および立下り時間特性の結果としてひずみ、かつ中心のずれた第２Ａ図のコマンドパルス、および第２Ｂ図のひずんだパルスから生じた中心のずれた実効パルスを示す図である。
第３Ａ図、第３Ｂ図、および第３Ｃ図は、それぞれ従来技術の三値増幅器の理想的なパルス波形、実際のパルス波形および実効パルス波形を示す図である。
第４図は、従来技術において知られている純粋な三値スイッチング増幅器の小さい信号における非線形性を示すグラフである。
第５図は、パワースイッチング要素の理想的でない立上り時間および立下り時間によってもたらされる非線形性を克服する本発明による補償三値出力スイッチング増幅器中で使用される最小パルスおよび逆位相補償パルスを示す図である。
第６Ａ図および第６Ｂ図は、第５図の補償パルスおよびコマンド信号の前または後に導入される補償パルスによって与えられる消去エネルギーを示す図である。
第７図は、本発明による補償三値スイッチング出力の出力の実質的な線形性を示すグラフである。
第８Ａ図および第８Ｂ図は、本発明による補償三値スイッチング増幅器の実施形態の概略的ブロック図である。
第９Ａ図、第９Ｂ図、第９Ｃ図、および第９Ｄ図は、それぞれ第８Ａ図および第８Ｂ図の補償三値スイッチング増幅器の入力信号、スイッチコマンド信号、スイッチ出力信号、およびフィルタリングされた出力信号の図である。
第１０図は、本発明によるデジタルスイッチング増幅器のより具体的な実施形態の図である。
第１１図は、第１０図の増幅器のデジタル信号プロセッサで実施される機能要素の概略ブロック図である。
第１１Ａ図は、第１０図の増幅器のデジタル信号プロセッサで実施される補間フィルタの信号流れ図である。
第１１Ｂ図は、第１０図の増幅器のデジタル信号プロセッサの補正機構で実施される高調波補償流れ図である。
第１１Ｃ図は、第１０図の増幅器のデジタル信号プロセッサで実施されるノイズシェーパの信号流れ図である。
第１２図は、第１０図の増幅器で実施される振幅／時間変換器パルス幅論理回路のブロック図である。
第１３Ａ図および第１３Ｂ図は、それぞれ本発明によるオーディオパワー増幅器実施形態のブロック図および広範なレイアウトである。
詳細な説明
本発明を理解するために、全デジタル三値多重状態スイッチング増幅器の全体的な性能に影響を及ぼす実際的な考察について手短に論じることが有用である。一般に、増幅器回路は、デジタル信号処理制御セクションとパワー適用セクションの二つのセクションに分割される。信号処理内では、性能を決定する特性は、オーバサンプリング比、ノイズシェーピング次数、パルス幅変調タイプ、および変調器クロック速度である。パワーセクション内では、性能は、変調入力コマンドに応答する、パワースイッチの出力振幅／時間積の理想的な線形単調挙動への近似度によって決定される。
第１Ａ図の場合と同様に、ゼロを通過するアナログ等価信号を再生する理想的な三値増幅器の場合、増幅器からのパルスは、第１Ｂ図に示すように完全に正方形になり、その幅が無限小的に小さくなるにつれてゼロまで減少する。デジタル三値増幅器を実施する際の主要な問題は、現実のパワースイッチデバイスは理想的な波形をもたらさず、充電および放電を必要とする寄生リアクタンス（キャパシタンスおよびインダクタンス）のためにひずんだパルスをもたらすことである。この挙動は、大きい非線形性誤差発生源に起因する。第２Ａ図に示すように、通常のコマンドパルスは、スイッチ要素の有限の立上り時間および立下り時間によってひずまされる。このひずみは、第２Ｂ図に示すように台形パルスとしてモデル化できる。
第２Ｂ図に示すように、理想的でないパルスの一つのアーチファクトは、パルスエネルギーの実効時間中心の変化である。実効パルスは、第２Ｃ図に示すように、理想的でないスイッチの立上り時間および立下り時間の時間ならびに形状の関数としてシフトされる。
前掲の「’５３９特許」に開示されているように、本明細書の第３Ａ図に示すようにパルス幅が小さくなるにつれて、第３Ｂ図に示すようにその実効幅は時間とともに非線形になる。パルス幅が時間がたって減少するにつれて、伝達されたエネルギーは、時間間隔の線形関数ではなくなるが、立上り時間および立下り時間ならびにパルス幅の関数になる。実効パルス振幅は、第３Ｃ図に示すように維持されない。このため、出力利得がパルス幅の関数として変化する。理想的でない挙動は、知られている三値増幅器実施形態における振幅／時間変換に悪影響を及ぼし、小さい信号およびゼロクロスオーバにおいて非線形性をもたらす。これを、第４図の小さい入力信号用のパワースイッチの非線形利得特性のグラフに示す。非線形性しきい値は、パワースイッチの立上り時間および立下り時間が信号パルスの幅よりも大きくなり、ダンピングする振幅の三角形パルス（例えば第３Ｂ図）をもたらしたときに現れる。非線形性は、クラスＢアナログ増幅器におけるそれと同じクロスオーバひずみをもたらす。
本発明による全デジタルスイッチング増幅器の一実施形態では、理想的でないスイッチによってもたらされる非線形性は、実効出力パルスエネルギーが出力スイッチ要素の理想的でない立上り時間および立下り時間によって低下しないように最小出力パルス幅を設定することによって補償される。実効パルス形状は、台形のままであり、三角形にはならない。出力において理想的でないスイッチ立上り時間および立下り時間の影響を補償するために、最小出力パルスを再度同じフレーム中で反対の位相で負荷に加えて、第５図に示されるような波形を再生する。
この波形の結果は、正味ゼロのエネルギーがフレーム中に負荷に伝達されることである。最小パルスおよび補償パルスが互いのフレームの一部分内に加えられ、かつ外部の影響による電源電圧または負荷特性の変化がフレーム速度よりもはるかに遅い速度で起こったとき、補償はスイッチの外部の要因に依存しない。補償は、異なる要素が異なる立上り時間および立下り時間を有するのでスイッチ要素の整合に依存する。同じタイプの別個のスイッチ要素またはスイッチのモノリシック構成の場合、これらの差は最小である。補償はまた、信号プロセッサからのワードを出力パルス幅に変換するために使用されるスイッチドライバおよび論理回路のタイミング特性に依存する。正および負のパルスをもたらす際の差を最小限に抑えるためにこれらの要素のタイミング特性に対する慎重な考慮がなされている。単一のフレームの時間中、残っている差は不変であると考えられ、補償の性能に影響を及ぼさない。二つのパルス間の正味の残留差は、ゼロ出力の固定のずれをもたらす。このずれは、元のデジタルデータから引くことによって補償されるが、一般に時間や温度など外部の影響によるずれの変化と同様に、ほとんどの用途にとって無視できる。
信号が加えられた場合、得られた実効パルス幅は、命令された時間インクリメントにのみ依存する。したがって、出力解像度は、パルス幅の連続的制御を実施するために延長することができる相対的インクリメントを制御する能力によってのみ制限される。
第６Ａ図および第６Ｂ図に、それぞれ理想的なパルスコマンドから導出された負および正の補償された出力を示す。最小パルスおよび補償パルスによって与えられた消去は、理想的な命令された幅にのみ依存する正味の実効エネルギーを残す。本発明によれば、以下でより詳細に論じるように、変調コマンド、すなわち最小パルスおよび補償パルスは、実行中に計算されるのではなく、パルスコマンドテーブル中に記憶される。ノイズシェーパの出力は、パルスコマンドテーブルを指示する。補償パルスの印加によってもたらされた実質的に線形の出力を第７図に示す。
実効パルス、すなわち補償されたパルスのエネルギー中心は、命令されたパルス幅、および補償パルスが所望の極性の前に印加されるのか、それとも所望の極性の後に印加されるのかの関数であることに留意されたい。補償パルスの追加のために変調エネルギー中心がシフトするのを防ぐために、デジタル信号処理（ＤＳＰ）を使用して、出力の新しいエネルギー中心を計算し、もたらされるかもしれない高調波ひずみを事前に補償する。ＤＳＰは、適切な場合フレーム中でもっと前かまたはもっと後で出力パルスの開始を実施する。結局、パルスコマンドテーブルに事前に補償された遅延ワードをプリロードすることが計算上より効率的である。本発明によるそのような事前補償は、負荷が非常に再現性の高いスピーカを備えている増幅器用途など、非常に高い性能が望まれる場合にのみ必要である。
補償された三値オーディオパワー増幅器の特定の実施形態を一般に第８Ａ図に示し、様々な段階における入力信号の一部（例えば七つのサンプルフレーム）を第９Ａ図、第９Ｂ図、第９Ｃ図および第９Ｄ図に示す。図示の全デジタルスイッチング増幅器の実施形態は、パルスコード変調（ＰＣＭ）デジタル入力信号を受信する入力オーバサンプリングフィルタ２０を含む。ＰＣＭデジタル入力は、当技術分野において知られているように、まずデジタル補間フィルタを使用してオーバサンプリングされる。オーバサンプリングされたＰＣＭデータは、量子化誤差を周波数成形するマルチビットノイズシェーパ２２に供給され、所与の信号対雑音要件に対して信号ワード長の短縮を可能にする。信号ワード長の短縮は、オーバサンプリング比、信号ワード長、および変調タイプが所要の変調器クロック速度を決定するので重要である。ノイズシェーパ２２および入力オーバサンプリングフィルタ２０の特定の実施形態については、どちらもデジタル信号プロセッサ集積回路中で実施されるので以下でより詳細に説明する。
第９Ａ図に示されるようなオーバサンプリングされた入力信号は、入力信号の振幅を表すデジタル信号、または二進ワードから構成される。信号処理は、オーバサンプリングされたノイズシェーピングされたＰＣＭデータが振幅／時間変換器２４（すなわち第８Ａ図の「Ａ」）に加えられると継続する。振幅／時間変換器２４は、オーバサンプリングされた入力コマンド（第９Ａ図）に応答して、第９Ｂ図に示すように、変調器クロック周期の整数倍である規則的タイミングマーカを中心とした可変幅パルスをもたらす（すなわち第８Ａ図の「Ｂ」）。入力信号が所定の大きさよりも小さい場合、信号とともに小さい搬送波がもたらされる（第９Ｂ図のサンプルフレーム２から６）。搬送波は、第９Ｃ図に示されるパワースイッチ２６の立上り時間の非理想的部分および立下り時間の非理想的部分を補償する。搬送波の正および負のエネルギーは相殺され、入力信号がゼロを通過するときに出力パワースイッチ２６を線形化する効果を有する。搬送波パルス幅はスイッチ時間よりも大きくなるように命令されるので、搬送波の導入は（第３Ｂ図に関して論じたような）非常に小さい信号における三角形パルスの生成を防ぐ。搬送波の存在はまた、正の出力勾配と負の出力勾配との間のゼロオフセットの差をなくし（第４図）、ゼロを通過する単調線形応答をもたらす（第７図）。
入力信号が所定の大きさよりも大きい場合、変調信号は、十分に搬送波抑制される。しかしながら、より低いレベルの信号入力に対して小さい搬送波を導入した場合、第９Ｄ図に示すように、増幅器のフィルタリングされた出力（すなわち第８Ａ図の「Ｄ」）においてリプルの大きさがごくわずかに大きくなる。それにもかかわらず、そのようなリプルは、二進スイッチ出力中に存在するものとほぼ同じ大きさのリプル増大ではない。小さい搬送波は、出力パワースイッチの振幅／時間積の利得勾配線形性を大幅に改善する。これは、ごくわずかに高いリプルの結果をはるかに上回る利点である。
振幅／時間変換器２４からのコマンドパルスは、スイッチ駆動論理回路２８に加えられて、個々のスイッチ２６がフィルタ３０および負荷３２を電源３４に接続することを可能にする。フィルタ３０は、搬送波およびその高調波のコモンモードフィルタリングを実施する。負荷３２は、４〜８オームのオーディオトランスデューサである。第８Ａ図の実施形態では、電源３４は、同位相または位相外で接続することができるユニポーラ電源である。本明細書で説明した補償三値動作に従うスイッチ駆動論理回路２８はまた、フィルタ３０および負荷３２の両端間に短絡回路を接続するようにスイッチ２６を構成することができる。フィルタリングされたスイッチング出力信号は、第９Ｄ図に示すように、若干のリプルが存在するにもかかわらず、より大きいパワーで入力信号の変換を実質的に反復する。
第８Ｂ図に示される代替実施形態は、パワーが負荷に供給される形だけが第８Ａ図の実施形態と異なる。第８Ｂ図の実施形態は、離散的三値モード、すなわちゼロ振幅、正振幅および負振幅をつくり出すために三つのスイッチ４０、４２、４４およびバイポーラ電源４６を組み込んでいる。スイッチ４０のみを閉じることによって正のパワーが負荷に伝達され、またスイッチ４２のみを閉じることによって負のパワーが伝達される。負荷は、スイッチ４４のみを閉じることによってゼロパワーにダンピングする。この代替実施形態の利点を次に示す。
１）パワーを伝達するのに一つのスイッチを閉じるだけでよいので、効率が高くなる。
２）より高い出力パワーを得るために増幅器をブリッジすることができる。
３）平衡フィルタが不要であるので、出力フィルタの複雑さが低減する。
この手法の欠点は、バイポーラ電源に対する要件およびそのコスト、サイズ、および複雑さである。
所望の性能基準に応じて、設計中にすでに存在するハードウェアをより十分に利用する補足的信号処理、例えばＤＳＰによって、上記で説明した基本的増幅器アーキテクチャを向上させることができる。変調性能について考えるとき、変調変数から分析的に予測することができるスイッチ出力を線形化するプロセスに固有のいくつかの高調波関係にあるひずみ積が存在する。したがって、これらの積は、本発明によるオーディオ増幅器のより具体的な実施形態に関して以下で説明するように、反転ひずみプロファイルを有するように信号振幅を事前配置することによって、すなわち変調を導入する前に信号を事前にひずませることによってゼロにすることができる。
第１０図に示されるより具体的な実施形態では、デジタルスイッチング増幅器は、二進数によって示される個別の振幅が固定のサンプリング時間間隔を置いて処理されるパルスコード変調（ＰＣＭ）デジタル入力フォーマットを受け入れる。標準のインタフェース、例えば、ＡＥＳ／ＥＢＵ、Ｓ／ＰＤＩＦ、Ｉ2Ｓシリアルなどは、適切なデジタルフォーマット変換によって調整される。
第１０図に示される増幅器の特定の実施形態は、デジタル信号処理（ＤＳＰ）５０を使用して、デジタルＰＣＭ入力情報をコード化時間変調フォーマットになるように調整される。最初に、デジタル増幅器は、アナログ波形を表すＰＣＭデジタルデータストリーム、例えば４４．１ｋＨｚにおける１６ビットワードをＤＳＰ ５０を使用して、パルス幅変調（ＰＷＭ）ストリームに変換する。ＤＳＰ ５０は、入力オーバサンプリング補間フィルタ（第８Ａ図の２０）、マルチビットノイズシェーパ（第８Ａ図の２２）、変調ひずみ事前補償、または高調波ひずみを補正する補正機構、およびＰＷＭ制御を実施するように構成される。
ノイズシェーパと組み合わされたオーバサンプリング補間フィルタは、信号の量子化雑音のスペクトルを修正し、所要の帯域幅内の雑音の床を小さくする役目をする。信号は補間され、サンプル速度が上がり、その中に雑音を配置すべきスペア帯域幅を与える。マルチビットノイズシェーパは、量子化装置のまわりでフィードバックを使用して、量子化雑音のスペクトルを周波数成形する。これにより、ノイズシェーパは、細かく量子化された入力から導出されたオーバサンプリングレートでより粗く量子化された出力をもたらし、同時に注目する周波数帯域内で細かく量子化された解像度を維持する。
上記で論じ、かつ以下で第１０図の振幅／時間変換器パルス幅論理回路５２に関してより詳細に論じるデジタル増幅器出力を線形化するために開発された変調手法は、変調レベルまたは変調指数に依存する高調波ひずみをもたらす。ＤＳＰは、変調ひずみ事前補償、または高調波ひずみを補正する補正機構を実施する。ＤＳＰは、変調誘導ひずみの逆を測定し、オーバサンプリングされた信号に加える。ＤＳＰが変調ひずみ事前補償を実施するために必要な係数は、入力信号の推定振幅によって参照されるルックアップテーブルから導出される。
次に第１０図から第１２図を参照すると、４４．１ｋＨｚ、１６ビットワードは、ＤＳＰのシリアル入力を介して読み取られる。ワードが読み取られた後、処理を開始する割込みが発生する。以下に記載するＤＳＰを構成するコードは、初期設定時に８ビット双方向バス５３を介して読取り専用メモリ（ＲＯＭ）５１からロードされる。初期設定後の処理中の最初の段は、有限インパルス応答（ＦＩＲ）低域通過補間フィルタおよび線形補間を使用して、データサンプルを増大させる。これは３５２．８ｋＨｚの１６ビット信号、または八倍（×８）オーバサンプリングされた信号をもたらす。
ＦＩＲフィルタおよび線形補間（第１１図の６２）を使用して、４４．１ｋＨｚ、１６ビット信号を八倍オーバサンプリングされた３５２．８ｋＨｚ信号に変換する。ＦＩＲフィルタは、サンプル速度変換を行うために信号処理中に広く使用される（例えば、参照により本発明の一部となるＬ．ＲａｂｉｎｅｒおよびＢ．Ｇｏｌｄ、ＴＨＥＯＲＹ ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ ＯＦ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ、Ｐｒｅｎｔｉｓｓ−Ｈａｌｌ、１９７５参照）。
このフィルタの畳込み式は
上式で、Ｎはｈ（ｋ）中のフィルタ係数または「タップ」の番号であり、ｗ（ｍ−ｋ）は入力ｘ（ｎ）の速度拡大バージョンであり、またｗ（ｍ−ｋ）は
ｍ−ｋ＝０、±Ｌ、±２Ｌ、．．．、の場合は、
、そうでない場合はゼロによってｘ（ｎ）に関連付けられる。
二つの基本的設計手法を使用して、ＦＩＲフィルタ係数を計算する。第一の手法は「ウィンドウ」設計であり、第二の手法はイクイリプル設計である。ウィンドウ設計の係数は、ウィンドウ関数にサイン関数を掛けることによって計算される。例えば、
によって与えられる正規化四項ブラックマン−ハリスウィンドウを使用すると、
フィルタ係数は
となる。
上式で、ｆｃはフィルタ遮断周波数であり、ｆｓはフィルタサンプリング周波数であり、またｓｉｎｃ（ｘ）＝ｓｉｎ（ｘ）／ｘが成り立つ。
イクイリプル係数は、計算技法（例えば、Ｒｅｍｅｚ交換アルゴリズム）を使用して計算される。これらの設計は、帯域通過リプルとフィルタロールオフおよび阻止帯域ダンピングとの兼ね合いをとる。急峻なロールオフは、帯域通過リプルを犠牲にすれば達成することができる。標準のウィンドウ設計は、帯域通過リプルをもたらさない（計算効果は無視する）が、同じ数のフィルタタップを仮定すれば制限された阻止帯域ダンピングおよびロールオフを有する。
ＦＩＲフィルタ性能は、使用されるタップの数の関数である。イクイリプル設計の場合、タップの数を多くすればロールオフが急峻になり、また帯域通過リプルが小さくなる。したがって、フィルタタップの数と使用可能な計算スループットとの兼ね合いをとらなければならない。
本明細書に記載のデジタル増幅器用の補間手法は、二倍線形補間とともに四倍ＦＩＲ補間フィルタを使用して、八倍オーバサンプリング出力を得る。イクイリプル設計中、計算上の簡単さおよびフレキシビリティのために単一段のウィンドウフィルタを選択した。上記で識別されたアルゴリズムを実施して、２２ｋＨｚの遮断周波数を有する１２０タップ四倍補間フィルタの係数を計算した。
この例示的な実施形態では、アナログデバイス社のＡＤＳＰ−２１０１デジタル信号プロセッサなどのＤＳＰを使用して、上で論じた入力オーバサンプリング補間（ＦＩＲ）フィルタ、および以下で論じるマルチビットノイズシェーパおよび変調ひずみ事前補償または補正機構を実施する。
プロセッサは、次の機能を含む。
計算ユニット。１６ビット演算／論理ユニット（ＡＬＵ）、４０ビット乗算器／累算器（ＭＡＣ）、および３２ビットバレルシフタ。
データアドレス発生器およびプログラムシーケンサ。二重オペランドフェッチに対してシングルサイクル条件分岐および同時アドレス指定を支持する専用アドレス発生器を与える。
シリアルポート。二つの二重バッファシリアルポート。
ＤＳＰ機能の実施形態は、固定小数点計算ユニットおよびデータアドレス発生器を使用して実施する。
ＡＤＳＰ−２１０１ ＤＳＰは、信号処理用に設計されたものであり、アドレス発生器とともにＭＡＣ命令を使用して、非常に効率的にＦＩＲフィルタ処理を実施する。ＦＩＲフィルタは、入力データを長さ（ｎ＿ｔａｐｓ／Ｌ）の円形バッファ中に記憶することによって実施される。ただし、ｎ＿ｔａｐｓはフィルタタップの数であり、ＬはＦＩＲオーバサンプリングレート（例えば４）である。その場合、ループは、各出力をもたらすためにＬ回実行される。ＭＡＣ動作を使用して、ＦＩＲ係数に入力データバッファを掛け、累積する。ＡＤＳＰ ＭＡＣ命令を次に示す。
mr=mr+mx0*my0(ss),mx0-dm(i2,m1),my0=pm(i6,m6);
上式で、ｍｒは４０ビット累算器（３２ビット、うち８ビットはオーバフロー用）であり、レジスタｍｘ０およびｍｙ０は円形バッファから得られた入力バッファおよびＦＩＲ係数の現在値である。バッファは、ｍ１およびｍ６のステップインクリメントでインデックスレジスタｉ２およびｉ６を使用してアドレス指定される。この組み合わされた命令は、次のレジスタの自動ローディングを可能にする。この手法は、非常に効率的なＦＩＲフィルタ実施形態を与える。
ＦＩＲフィルタの流れ図を第１１Ａ図に示す。入力信号は、データ間をゼロで充填することによってＬレートまで変換される。記憶された入力バッファは、乗算および加算とともに離散的演算子（ｚ）を使用して、Ｌｘのサンプルレートでフィルタ出力を得るものとして示されている。
線形補間を使用して、八倍の最終的なオーバサンプリングレート（Ｆｓ）を得る。増幅器の単一のチャネルを実施するために必要な命令の数を表Ｉに記載する。
この場合も、本明細書で論じるように、スイッチが非理想的なことに対してデジタル増幅器出力を線形化するために開発された手法は、変調レベルまたは変調指数に依存する高調波ひずみをもたらす。この誤差を補償するために、高調波ひずみ事前補償補正機構（第１１図の６４）を開発し、ＤＳＰ中で実施して、変調誘導ひずみの逆を測定し、オーバサンプリングされた信号に加えた。前に示したように、ＤＳＰが変調ひずみ事前補償を実施するために必要な係数は、入力信号の推定振幅によって参照されるルックアップテーブル（第１１図の６６）から導出される。
補正機構は、変調方式によってもたらされるひずみ積がゼロになるように信号入力振幅情報の事前処理を実施する。実際、入力振幅情報は、変調によってもたらされる出力信号ひずみに従って補正される。出力信号ひずみは、サンプルフレームに対する搬送波の大きさ幅に比例する。出力信号ひずみはまた、変調されたパルスの変化率（すなわち入力信号の周波数）に比例する。この変調誘導ひずみは、入力信号に対して偶数高調波関係を有する。スイッチ立上り時間および立下り時間に対する線形化によってもたらされる偶数高調波ひずみは次式によって特徴付けられる。
偶数高調波ひずみは、変調指数（Ｍ）および信号周波数ωに対して線形である。また、振幅は、高調波に比例して減少する（すなわち、第四高調波は第二高調波の二分の一である）。定数Ｋωは、補償パルスサイズの関数である。増幅器設計のトレードオフでは、クロスオーバひずみを防ぎ、かつ所要の線形性をもたらすために十分に大きく、かつ高調波ひずみを最小限に抑えるために十分に小さい補償パルスを選択した。
補償パルスによってもたらされる高調波ひずみの形が分かったので、入力を修正することによってそれを除去することができる。上式中の第一項（すなわち第二高調波）は次のように縮減される。
H(M,ω)=M・Kω(CP)・ω・sin(2・ω・t)
補償信号を生成するために、次の関係式を使用する。
sin(2・ω・t)=2・sin(ω・t)・cos(ω・t)
入力信号
a=Asin(ω・t)
を仮定し、その導関数をとると、
を得る。
入力に導関数を掛け、倍率を考慮すると、補償信号が得られる。入力は次のように補正される。
この手法は、第四高調波および第六高調波をなくすためにさらに拡大することができる。補償パルスひずみ式中の最初の三つの項を使用すると、次式が得られる。
補償式は、入力、導関数および入力信号の積分を組み合わせることによって得られる。入力の積分（ｉａ）は次式によって表される。
初期条件を差し引き、振幅の二乗のマイナスで割り、導関数に積分を掛けることによって、次式を得る。
この式を三項式中に代入すると、次式によって与えられる補償式が得られる。
この式を実施するために、入力信号導関数（ｄａ／ｄｔ）、積分（ｉａ）、振幅（Ａ）、および積分初期条件（Ｃ）をデジタルデータから計算する。導関数は、補間されたデータ信号の時間インクリメントで割った単純な差を使用して計算する。積分の初期条件は、積分信号のＤＣを得る低域通過フィルタを使用して決定する。入力信号振幅は、整流された入力信号を低域通過フィルタにかけ、適切にスケーリングすることによって計算する。
また、以下で論じるパルス幅変調方式によってもたらされたひずみを補正するために使用される補正機構をＡＤＳＰ−２１０１ ＤＳＰ上で実施する。上の表Ｉには、第二高調波補償を実施する命令の数が記載されている。拡大された高調波補償方法の信号流れ図を第１１Ｂ図に示す。伝達関数項は、便宜上ラプラスで示してある。これらの伝達関数は、ＤＳＰコード中の離散的領域内で実施される。
これもＤＳＰ中で実施されるマルチビットノイズシェーパ（第１１図の６８）を使用して、１６ビット信号を、２４ビット出力ルックアップテーブルを指すために使用される８ビット出力に変換することによってもたらされる雑音およびひずみを克服する。増幅器出力は、システムのクロック速度で制御される三値（プラス、マイナス、およびゼロ）ＰＷＭ方式に基づいている。八倍オーバサンプリングシステムの場合、３３．８６８８ＭＨｚクロックを使用して、９６制御値を有するフレーム幅、または約＋／−６．６ビットの同等物を得る。この大きい量子化レベルのために、ノイズシェーパを使用して、オーディオ帯域幅の外側の雑音をシフトする。
この設計に使用されるノイズシェーパは、次式
の形をしている。上式で、ｚは離散的演算子であり、ｎはノイズシェーパの次数である。
三次ノイズシェーパを増幅器設計用に選択した。これは、ベース雑音および高調波ひずみをノイズシェーピング次数に比較した感度分析に基づいている。補償パルスによってもたらされた偶数高調波ひずみは、ノイズシェーパ次数の関数ではないことに留意されたい。しかしながら、第三高調波は、ノイズシェーパ次数の強い関数である。次数を３よりも大きくすればこの高調波の大きな減少は得られない。
ＡＤＳＰ−２１０１ ＤＳＰ上で実施され、かつほぼ同じバンド内雑音性能とともに１６ビット補間値を８ビット値に変換するために使用されるノイズシェーパは、第１１Ｃ図の信号流れ図として示される。量子化プロセスは分割として示される。量子化の残りは、ノイズシェーパ中のフィードバックとして与えられる。この動作を実施するために使用される命令の数もオーバサンプリングレートの関数として表Ｉに記載されている。
第１１図に示されるノイズシェーパの出力を使用して、変調コマンドを生成するパルスコマンドテーブル７０を指示する。テーブルは、遅延コマンド、第一のパルス幅コマンド、および第二のパルス幅コマンドを表す２４ビットワードを含んでいる。これらは、増幅器制御論理回路が可能な＋／−９１増幅器レベル間で変化する出力をもたらすために使用される。この実施形態では、四つのパルス幅量子化クロックサイクルがローディング用に使用され、一つのパルス幅量子化クロックサイクルがマージン用に使用されることに留意されたい。ハードウェア実施形態では、クロック制御下で搬送波において９６のレベルをつくり出すことができる。
遅延コマンド、第一のパルス幅コマンド、および第二のパルス幅コマンドを表す２４ビットワード、すなわちＤＳＰから出力されるコード化時間情報はさらに、補償された三値パルス幅変調（ＰＷＭ）駆動信号をもたらす振幅／時間変換器パルス幅論理回路５２（第１０図）によって処理される。第１０図に示すように、ＤＳＰは、ＤＳＰからの大きいオーバヘッドをかけずに最小時間内に最大情報を出力する便利かつ効率的な手段として使用される並列プログラムメモリデータ（ＰＭＤ）上に２４ビットワードを出力する。
ルックアップテーブル中にコード化された２４ビットワードは、所望の三値波形に関連する遅延時間、信号パルスの幅時間、および補償パルスの幅時間に関する情報を与える。２４ビットワードは、ＤＳＰのＰＭＤバス上に置かれ、第１２図に詳細に示される振幅／時間変換器パルス幅論理回路（第１０図の５２）に加えられる。コード化時間情報は、高速パルス幅変調器クロック（ＰＷＣＬＫ）のインクリメントとして表される。ＤＳＰ ５０からの遅延情報は、パルス幅論理回路５２がパルスエネルギーを調心するために使用され、信号振幅に依存する。ＤＳＰ ５０からの信号パルス幅情報は、パルス幅論理回路５２が、増幅器の出力からの所望のパワーを決定するために使用する。ＤＳＰ ５０からの補償パルス幅情報は、パルス幅論理回路５２が小さい信号に対してパワースイッチを線形化するために使用される。
第１２図に示すように、ＰＭＤバスは、それぞれ遅延時間、信号パルス、および補償パルスごとに一つある三つの８ビット同期プリセット可能二進ダウンカウンタにマッピングされる。第１２図には、フレキシビリティを得るためにこの実施形態において使用される８ビットカウンタが示されている。しかしながら、カウンタの実際のサイズ要件は、パルス幅クロック、フレームレート、およびデータフォーマットによって決定される。８未満のビットが実施される用途では、使用されるカウンタは、それに応じて寸法決定される。第１２図に示される実施形態では、論理機能は、ダウンカウンタのみを必要とする符号付き大きさ二進フォーマットに対して実施される。４４．１ＫＨｚ入力データ速度、３５２．８ＫＨｚフレームレートを与える入力データの八倍オーバサンプリング、および３３．８６８８ＭＨｚパルス幅変調クロックを使用する増幅器の例示的な実施形態では、サンプルフレームは、信号パルス幅用に７ビット、＋極性用に１ビットを必要とする９６個のクロック周期に分割される。最大遅延時間は、６ビットを必要とするサンプルフレームの二分の一である。補償パルス幅は、三角形パルスにならないように、出力パワースイッチの立上り時間および立下り時間によって決定される。例えば、２５ナノ秒の代表的な立上り時間および立下り時間を仮定すれば、三つのクロック周期の補償パルス幅は、２ビットのみを必要とする良好な小さな信号の線形性をもたらす。
カウンタはすべて、ＤＳＰから出されたコマンド信号によって同期的にロードされる。カウンタは１フレーム時間ごとにプリセットされ、ゼロにデクリメントされる。ＤＳＰはこの動作のタイミングを制御する。パルス幅変調クロックの同期とカウンタのロードを行うための配慮がなされる。カウンタの出力値は３個のゼロカウント検出器を含むゼロカウント検出回路の入力に供給される。この回路の動作は、カウンタの出力がゼロにデクリメントされているときにのみ論理「１」を出力する。３個のゼロカウント検出器からの出力値と信号パルスカウンタからの符号ビットが「三状態波形発生論理回路」に供給される。波形発生論理回路は組合せ論理回路を使用して、３個のゼロカウント検出器からの出力値と信号パルス符号ビットを組み合わせて四つの出力制御信号ＡＨＯ、ＡＬＯ、ＢＬＯ、およびＢＨＯを生成する。
さらに、同期回路がパワースイッチのブレークビフォアメークを行うのに必要な遅延タイミングを発生する。概して、ブレークビフォアメークの時間安定性は、これらの時間遅延をアナログ技法を使用して発生させた場合よりもパルス幅変調クロックと同期して発生させた場合に飛躍的に向上する。論理回路は、カウンタのイネーブルシーケンスを制御する出力信号も発生する。
カウンタと、ゼロ検出回路と、三状態波形発生論理回路とを含む振幅／時間変換器パルス幅論理回路５２の動作は以下の通りである。電源投入リセット後、カウントゼロ検出回路からの三つの出力値はすべて論理「１」であり、すべてのカウンタがディスエーブルにされる。ＤＳＰからロードコマンドが出された後、ＰＭＤバスからのデータによってカウンタ出力値がプリセットされ、カウントゼロ検出器の状態を変化させる。カウンタのロードの直後に、遅延カウンタがイネーブルにされ、パルス幅クロックのインクリメントで遅延時間をカウントダウンする。遅延カウンタが（ゼロカウントで）終了すると、カウントゼロ検出器が遅延カウンタをディスエーブルにし、それと同時に、信号パルス符号ビットの極性に応じて信号パルスカウンタまたは補償パルスカウンタをイネーブルにする。信号パルスの符号が正（論理「０」）の場合、信号パルスカウンタはイネーブルになり、信号パルスの符号が負（論理「１」）の場合、補償パルスカウンタがイネーブルになる。同様にして、この中間カウンタはゼロにデクリメントし、対応するカウントゼロ検出器の状態を変化させる。中間カウンタがディスエーブルになり、最後に残ったカウンタがイネーブルになって、同様にゼロにデクリメントする。カウンタがすべて終了すると、ＤＳＰから次のロードコマンドが出されてＰＭＤワードがラッチされるまでディスエーブル状態を維持する。
遅延カウントゼロ検出器と中間カウンタの検出器との遷移の間のタイミング差によって、最初のパルスの時間幅が決まる。同様に、中間カウンタの検出器と最後のカウンタの検出器との遷移の間のタイミング差によって第二のパルスの時間幅が決まる。波形発生論理回路の内部で二つの中間信号が発生される。Ｈブリッジ符号信号（Ｈ＿ＳＩＧＮ）（第１２図に記載の式を参照）によって、信号パルス符号ビットと、信号パルスカウンタおよび補償パルスカウンタの検出器出力値の状態とに応じて、Ｈブリッジによって伝達されるパワーの極性が決まる。遅延後に、信号パルスの符号が正であって信号パルスカウンタがデクリメントされる場合、Ｈブリッジの極性は正（Ｈ＿ＳＩＧＮ＝「０」）である。信号パルスカウンタが終了し、補償パルスカウンタがデクリメントされる場合、Ｈブリッジの符号は負（Ｈ＿ＳＩＧＮ＝「１」）である。逆に、信号パルスの符号が負で補償パルスカウンタがデクリメントする場合、Ｈブリッジの符号は正である。補償パルスカウンタが完了し、信号パルスカウンタがデクリメントする場合、Ｈブリッジの符号は負である。Ｈブリッジ制御信号（Ｈ＿ＣＴＬ）（第１２図に記載の式を参照）によって、ダンピング状態から二つのパワー状態のいずれかに遷移する時点が決まる。ダンピング状態は、遅延時間中と配電後に、すべてのカウンタが終了していると開始される。
Ｈブリッジ制御出力ＡＨＯ．Ｑ、ＡＬＯ．Ｑ、ＢＬＯ．Ｑ、およびＢＨＯ．Ｑは、二つの中間信号Ｈ＿ＳＩＧＮとＨ＿ＣＴＬの組合せである（第１２図に記載の式参照）。ブリッジ制御出力端子における論理「１」によって、対応するパワースイッチがオンになる。正のパワーを供給するには、ＡＨＯとＢＬＯ（第１２図に示す式と制御信号出力を参照）のみをオンにする。負のパワーを供給するには、ＢＨＯとＡＬＯ（第１２図に示す式と制御信号出力を参照）のみをオンにする。ダンピング状態にするには、ＡＬＯとＢＬＯ（第１２図に示す式と制御信号出力を参照）のみをオンにする。これらの論理出力制御信号は、Ｈａｒｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ．のＨＩＰ４０８１Ａなど知られているフルブリッジドライバ集積回路（「Ｈ−ブリッジドライバ回路）に必要な入力信号と整合し、その仕様書は参照により本明細書に組み込まれる。
パルス幅タイミングスキューを最小限にし、不感帯タイミング制御を行うために、波形発生論理回路出力ＡＨＯ、ＡＬＯ、ＢＬＯ、およびＢＨＯは、Ｈブリッジドライバ回路の入力端子に供給される前にパルス幅変調クロックと再同期される。不感帯制御は、ブリッジの一方の側にある上部スイッチと下部スイッチの両方が短時間であっても同時にオンになって電源両端間に短絡が発生する状態が起こらないようにＨブリッジ内の個々のスイッチのターンオンとターンオフを行うシーケンスを指す。従来の技術では、高速のクロックがないため、ブレークビフォアメークスイッチングのタイミングを適切に順序づけるためにアナログ技法を使用して短い（数十ナノ秒）遅延を生じさせてきた。このような技法の経験的観察により、これらの不感帯タイミング遅延はかなり変化し、それによってパルス幅誤差が生じてスイッチの出力線形性に悪影響を及ぼすことがわかっている。
本発明による全デジタル増幅器の設計は高速クロック（ＰＷＣＬＫ）の使用に依存してパルス幅変調波形を発生させるため、同じタイミング基準を使用してパワースイッチに必要な不感帯タイミング遅延を発生させることができ、はるかに安定した状況が生じる。したがって、波形発生論理回路出力信号ＡＨＯ、ＡＬＯ、ＢＬＯ、およびＢＨＯは、Ｈブリッジドライバ回路の入力端子に供給される前にパルス幅変調クロック（ＰＷＣＬＫ）と同期させられる。この技法を使用すると、パワースイッチの線形性の大幅な向上が実証された。
振幅／時間変換器パルス幅論理回路からの制御出力信号ＡＨＯ．Ｑ、ＡＬＯ．Ｑ、ＢＬＯ．Ｑ、およびＢＨＯ．Ｑが、第１０図に示すようにＨＩＰ４０８１Ａ Ｈブリッジドライバ回路５４の制御入力端子に供給される。ＨＩＰ４０８１Ａ回路は、始動および不足電圧保護とプログラム可能な不感帯制御機能を備えるモノリシック、高周波、中電圧、ＮチャネルのＭＯＳＦＥＴ Ｈブリッジドライバである。このドライバは、きわめて短時間にＭＯＳＦＥＴゲート寄生容量の充電と放電を行うために必要な電流駆動機能を有する。このドライバは、HarrisのＲＰＦ１４Ｎ０５およびＲＰＮ２５Ｎ０５トランジスタなどのいくつかの電源ＭＯＳＦＥＴスイッチ５６や、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．のＴＰＩＣ５４０４集積フルブリッジトランジスタアレイにも正常に適応した。
本発明による全デジタル増幅器でＨブリッジドライバ回路のプログラム可能機能を使用して、個々のスイッチのタイミングを適切に調整してどのスイッチもオンにならない短い期間を設けることによって主パルスと補償パルスとの間のゼロ電圧スイッチ遷移を実現することができる。前述のように、最小限のドライバ遅延を設定し、デジタル制御を使用することによって、線形性に大幅な向上が達成される。出力フィルタと負荷は誘導性であるため、回路を流れる電流は一方向に流れ続けようとする。ブリッジにエンハンスメントモードＭＯＳＦＥＴを使用すると、電流は交互にオンにする二つのスイッチの本体ソース−ドレインダイオードを流れ続け、それによってダイオードが順方向バイアス状態になる。ダイオードに順方向バイアスが加えられた場合、スイッチ両端の電圧は−０．７Ｖ（十分にゼロに近い）であり、オンになるように指示することができる。エンハンスメントモードＭＯＳＦＥＴを使用しない場合、外部ダイオードを付加することができる。この技法によって、本発明による全デジタル増幅器の実施形態において、効率が向上し、スイッチング速度が高速化し、ＥＭＩが少ない、よりきれいな出力信号になる。
パワーＨブリッジドライバ回路５４からの二つの出力信号が、受動ＬＣバターワース低域フィルタ５８（第１０図）の入力端子に供給される。この低域フィルタは搬送波周波数（すなわちフレーム周波数）付近の信号の小さい搬送波と高調波のコモンモードフィルタリングを行うように設計されている。このフィルタは、４〜８オームの負荷との最小限の相互作用、オーディオ帯域における線形位相での平坦な振幅応答、群遅延、および受容可能な搬送波抑圧のために最適化されている。このオーディオ実施形態では、低域フィルタの後に、増幅器の出力信号の最終的トランスデューサであるスピーカ６０が接続される。
本発明によるデジタル信号処理は、第１３Ａ図に示すように全デジタルステレオまたはマルチチャネル高忠実度オーディオ増幅器で実施することができる。
前述のように、アナログパワー増幅器にはスイッチモード離散状態パワー増幅器の開発の要因となったいくつかの欠点がある。所与のパワー出力、特に比較的高い振幅レベルでは、アナログ増幅器は、ひずみのない増幅のために能動素子を線形領域にバイアスさせる必要があることが主な原因で効率が悪い。能動素子で消費されるパワーが大きいため、その結果としての増幅器効率は低い。さらに、アナログ増幅器の低効率の結果、受動的機械熱交換器の必要と、無駄なエネルギー需要に対応するためのより大型の電源の必要のために、大きさと重量に関する不利が生じる。パワー処理要素は電流容量が大きく、動作温度範囲が広い大きな構成要素であるためと、機械熱交換器自体が増幅器の予算全体のかなりの部分を占めるため、低効率の結果としてコストが高くなる。
さらに、入力信号の発生源がデジタルである場合、入力形式に基本的に互換性がなく、中間変換が必要なため、アナログ増幅器には追加の欠点がある。この変換によって、増幅器の複雑さとコストが増大し、信号劣化が生じることが多い。オーディオの録音、処理、および再生がますますデジタルの領域に進むにつれて、この変換の不利益はますます顕著になり、入力信号が基本的にデジタルである経済的な高忠実度増幅器が必要になる。
経済的で効率の高い高忠実度スイッチモード増幅器は、第８Ａ図、第８Ｂ図、および第１０図ないし第１２図に関して以下に述べるアーキテクチャと概念を用いて実施することができる。本発明による補償型三値全デジタル増幅器の第三のダンピングされたパワー状態は、高忠実度オーディオ応用分野において特に重要である。いずれの供給接続も不要な時間中、すなわち第三の状態の間は、実質的にパワー消費はなく、両方のスピーカ端子が互いに接続され、それによって負荷にとってすぐれた増幅器ダンピングが実現される。出力スイッチは前記で詳述した補正（および前処理）機構によって「理想化」され、増幅器の入力信号によって時変調されたデジタルコマンドに応答してイネーブルになる。フィルタリングされ、時変調された出力信号によって、負荷トランスデューサでアナログ出力が得られる。このアナログ出力はデジタルオーディオ入力信号の増幅された複製である。
第１３Ａ図および第１３Ｂ図に図示する全デジタルオーディオ増幅器は、パーソナルコンピュータのマルチメディア市場などの状況で有用である。この増幅器はパーソナルコンピュータのＩＳＡバススロットに収容されるように構成されたフィンガ２１０を有し、その電源をコンピュータの内部電源からとるように構成されている。この増幅器はアナログ入力端子２１２と標準Ｉ2Ｓシリアルデジタル入力端子２１４を備える。
信号処理は、ステレオアナログ／デジタル変換器２１６への入力から開始される。このＡ／Ｄ変換器は、４４．１ＫＨｚの出力サンプリング周波数および１６ビットの出力ワード長用に構成された既製のユニポーラ直流５Ｖ電源シグマ／デルタオーバサンプリング変換器である。Ａ／Ｄ変換器のアナログ入力信号はＡＣ結合され、フィルタリングされ、それによってエイリアシング誤差を最小限にし、その出力がデジタル信号プロセッサ２１８のシリアル入力端子に入力される。このデジタル信号プロセッサ２１８は、第８Ａ図および第８Ｂ図、および第１０図ないし第１２図の実施形態に関して前述したＤＳＰと同じ装置とすることができ、同じように機能する。
ＤＳＰは６０ナノ秒命令サイクル（１６．６７ＭＩＰＳ）を実行し、１ＫワードのオンチッププログラムメモリＲＡＭを有し、５１２ワードのオンチップデータメモリＲＡＭを有し、２個の二重バッファシリアルポート（ＳＰＯＲＴＯおよび１）を有する。ＤＳＰの機能は、６４ＫのＥＰＲＯＭ２２０内に記憶されたコードで表され、主として入力オーバサンプリング補間、ノイズシェーピング、およびパルス幅変調制御の三つの信号処理機能を実行する。
２０ＫＨｚのオーディオ帯域幅のナイキスト基準を満たす４４．１ＫＨｚでサンプリングされたデータの場合、ＰＷＭ技法を使用して１６ビット品質の増幅器性能を達成するのにほぼ３ＧＨｚの量子化クロックレートが必要になることが、比較的単純な計算によってわかり、その結果、そのような増幅器は非現実的になる。しかし、オーバサンプリングノイズシェーパを使用して、他の場所の雑音を犠牲にして必要な帯域幅内の信号の量子化雑音のスペクトルを変更することができる。この技法によって、オーバサンプリングノイズシェーパへの精細に量子化されたηビット入力を可能にし、ノイズシェーパからより粗く量子化されたη’ビットの出力を、オーバサンプリングレートで、オーディオ帯域幅内のηビット分解能で、生じさせることができる。ステレオ増幅器用のＤＳＰの性能制約の範囲内で、６Ｘオーバサンプリングされた三次ノイズシェーピングアルゴリズムが開発され、この応用分野だけでなく前述の応用分野でも実施されている。
３３．８６８８ＭＨｚの量子化クロックレートを選定し、オーバサンプリングレートで実効８ビット制御（７ビット幅＋１ビット極性）が得られた。このアルゴリズムを使用した増幅器の理論上の信号対雑音性能はオーディオ帯域内で−７３．８ｄＢであり、１２ビット以上に相当する。これは厳密にはハイエンド性能ではないが、これはマルチメディアのコスト目的には適合する。ステレオ増幅器はより高速性能のＤＳＰを使用し、より高いオーバサンプリングおよび量子化クロックレートを使用して実施することもでき、理論的にはオーディオ帯域内で１６ビットの実効信号対雑音性能、−９６．３ｄＢが達成される。
オーバサンプリングノイズシェーパの後に、信号処理は前述のようにパルス幅変調機能に進む。情報が幅だけでなく、周期的に発生するパルスの極性によっても表されるため、この変調タイプは補償型三値出力アーキテクチャと整合する。選定したＤＳＰは量子化クロックレートで時間を制御することができないため、プロセッサのプログラムメモリデータ（ＰＭＤ）バス２２２から左右のチャネル遅延、極性、および幅情報をコード化する出力コマンドワードを発行する。次にＤＳＰのＰＭＤバスが複合プログラマブルロジックデバイス２２４の入力端子に結合される。
ＣＰＬＤ２２４は、システムプログラマビリティと、４０００個のゲートと、４８個のＩ／Ｏピンと、１４４個のレジスタと、６０ＭＨｚのｆmax定格とを特徴とする。ＣＰＬＤ２２４の機能は、コマンドをＰＷＭアルゴリズムから、他の実施形態に関して前述したように量子化クロック周期の整数倍の周期的タイミング間隔を中心として厳密に規定された幅のパルスにデコードすることである。
ＤＳＰ２１８からのＰＭＤバス２２２出力はＣＰＬＤ２２４への入力端子でラッチされ、前述のＰＭＤバスの場合と同様に、パルス遅延と幅の適切な値がカウンタにロードされる。カウンタは空になるまでクロック制御され、論理出力はカウンタが開始されると設定され、カウンタが終了するとリセットされる。論理出力は、タイミングスキューが除去され、各チャネルに設けられているパワースイッチドライバ２２６の入力端子に送られる。
前記と同様に、パワースイッチドライバは、始動および不足電圧保護とプログラム可能な不感帯制御機能を備えるモノリシック、高周波、中電圧、ＮチャネルのＭＯＳＦＥＴ ＨブリッジドライブＩＣである。これらのドライバは、論理レベル入力から４個のＮチャネル装置の独立制御を行うことができる。ドライバの出力はパワースイッチ２２８に合わせて構成されている。
パワースイッチ２２８は、Ｈブリッジに構成されたモノリシックＮチャネルパワーＭＯＳＦＥＴトランジスタアレイである。これらのスイッチは、６０Ｖの降伏定格、１スイッチ当たり０．３Ωのオン抵抗、２Ａの直流電流、１０Ａの最大定格電流、誘導負荷のフライバック保護機能を備える。パワースイッチは、低コスト、小型サイズ、および応用分野への適合特性を備えるように選定した。この装置は三値動作の的確さを示すものである。５０ワットのオーディオ増幅器（ダイナミック音楽入力によって駆動される４Ωへの２４ＶＤＣのパワー供給）のためのパワー出力段ステージ全体が一つの１６ピンＤＩＰ内に含まれている。スイッチは４〜８Ωの負荷を駆動し、良好なパフォーマンスを達成すると評価された。Ｈブリッジパワースイッチからの出力は出力アナログ低域フィルタ２３０に合わせて構成されている。
出力フィルタ２３０は、オーディオ帯域幅より上に設定された１オクターブ当たり２４ｄＢ勾配を使用する受動ＬＣ型バターワース低域フィルタである。これらのフィルタは、４〜８Ωの負荷との最小相互作用のために設計され、構成要素のサイズ、オーディオ帯域内の線形位相での平坦な振幅応答、群遅延、および受容可能な搬送波抑圧のために最適化されている。低域フィルタ２３０の後に、増幅器の出力であるスピーカ負荷が接続されている。
マルチメディアＰＣ応用分野に固有の装置仕様は別として、第１３Ａ図および第１３Ｂ図に示す実施形態は前述の実施形態の機能と基本的に同じである。五つの基本構成要素である初期設定、オーバサンプリングフィルタ、高調波補償、ノイズシェーピングおよび出力論理が実施される。基本的機能要素については前記で詳述したため、以下ではそれぞれについて簡単に述べる。
電源投入初期設定時に、従来技術で知られているように、プログラム変数およびアレイポインタが初期設定され、ＤＳＰシリアルポートがセットアップされる。シリアルポートは４個の１６ビットワードを読み取る自動バッファフォーマットを使用するように初期設定される。自動バッファモードによって、シリアルポートは、４４．１ｋＨｚで４８ビットのデータを受信した後で割込みを生成する。この割り込みを使用して、初期設定が完了した後で信号処理が開始される。
最初の信号処理タスクはオーバサンプリングフィルタによって行われる。マルチタップオーバサンプリングＦＩＲを使用して、読み取られた１６ビットの線形ＰＣＭデータからＮ個のサンプルを生成する。ＦＩＲ係数は、サンプリングイメージを減衰させている間に全オーディオ帯域幅（２０ｋＨｚ）を含む低域フィルタを生じさせるように計算した。タップ数は装置のスループット能力に合わせて最大化した。
通常は、前述のように、オーバサンプリングフィルタからのＮ個のサンプルには、線形化出力パルスおよび変調方式によって生じる高調波ひずみの事前補償が含まれることになる。これは、前述の単一チャネル実施態様を使用して第二高調波について行い、示した。このＰＣ応用分野および設計のコストとパフォーマンスの制約のために、ここで説明するステレオバージョンでは高調波補償は実施しなかった。しかし、当業者なら、コストとパフォーマンス上の配慮がそれほど制約されていない場合には、本発明により高調波補償を実施することができることがわかるであろう。
オーバサンプリングされたデータを三次ノイズシェーパを介して処理し、１６ビットのデータを出力量子化レベルまで低減する。この処理によって量子化雑音がオーディオ帯域幅の外側にシフトする。ノイズシェーパの出力データ点を、出力論理回路がアクセスする環状バッファアレイに記憶する。二重バッファ方式を使用して同時のアレイ読取りおよび書込みを防止する。
ＤＳＰタイマ割り込みを使用して、出力論理を４４．１ｋＨｚサイクル当たりＮ回実行する。出力論理を実行した後は、ＤＳＰは通常の処理に戻る。ＤＳＰタイマは初期設定時にセットアップされ、４４．１ｋＨｚサイクルにロックされる。
出力論理はノイズシェーパの出力を使用して、変調カウンタを実施するデータアレイにアクセスする。このカウンタデータアレイの中央を指すようにポインタが設定される。このポインタはノイズシェーパ出力の値によってシフトされる。次にこのアレイ要素は外部プログラムメモリへの書出しによって出力される。カウンタデータは２４ビット幅であり、遅延カウンタと、第一のパルスカウンタと、第二のパルスカウンタとを含む。これらのカウンタは４４．１ｋＨｚサイクル当たりＮ個のフレームの各フレーム中に増幅器の出力レベルを制御する。前述のように、遅延カウンタはゼロ状態を示し、第一および第二のカウンタの符号は正または負の出力を示す。
前の実施形態では単一のチャネルのみを示し、第１３Ａ図の実施形態では二つのチャネルまたはステレオ応用分野を示したが、本発明により実施された全デジタル増幅器は１、２、４、またはＮ個のチャネル動作のいずれに対しても実施可能であることがわかるであろう。
本発明について、スイッチング増幅器、より具体的にはオーディオ増幅器の実施形態で図示し、説明したが、上述の本発明は、サーボモータ増幅器や合成ＡＣ電源など他の多くの応用分野でも実施可能であることがわかるであろう。
さらに、本明細書に記載の信号処理はコード方式ＤＳＰとして実施されているという事実に関わらず、本発明による信号処理は特定用途向け集積回路における結線方式またはコード方式要素あるいはその両方として、あるいは、マイクロプロセッサなどで実行されるプロセスとしても実施することができることがわかるであろう。
上記では、事前補償ルックアップテーブルを使用してパワースイッチの出力の非線形性を補償したが、信号プロセッサの時間分解能が十分なレベルである場合には、パワースイッチのゼロクロス遷移を直接モデリングすることも可能であることがわかるであろう。
本明細書の実施形態ではＤＳＰから情報を出力する２４ビットＰＭＤバスについて説明したが、当業者ならシリアルインタフェースなどの他のインタフェースも実施することができることがわかるであろう。さらに、回路分割によっては２４ビット以下または２４ビット以上を必要とする他のコード化出力形式が可能である。
以上、本発明について実施形態に関して説明したが、本発明の精神および範囲から逸脱することなく、本発明の態様および詳細には上記およびその他の様々な変更、省略、および追加を加えることができることがわかるであろう。
本発明は、一般にパワースイッチング増幅器に関し、さらに詳細には、スイッチング増幅器中の三状態パワースイッチへの小さい入力信号の線形化のための全デジタル方法および装置に関する。
発明の背景
アナログ増幅器の欠点はよく知られており、それらの欠陥を克服する多数の機構が当技術分野において実施されている。特に、アナログ増幅器の不十分な効率を克服する努力は、比較的効率の高いスイッチング増幅器の開発をもたらした。しかしながら、スイッチング増幅器は、望ましくないひずみなしに小さい信号を処理する際の問題を含めて、それ自体の欠陥を有する。特に、二進スイッチング増幅器は、変調搬送周波数が増幅された信号から除去されるときに小さい出力信号中にリプルをもたらすことが知られている。
二進スイッチング増幅器の性能に改善を加える機構では、より多くの出力スイッチング状態を実施する必要があった。二進スイッチング増幅器の従来の二出力状態は補足され、知られている第三の（「三値」）出力スイッチング状態および第四の（「四値」）出力スイッチング状態を実施するスイッチング増幅器によって性能が改善されている。例えば、本発明の譲受人によって所有され、かつ参照により本発明の一部となる米国特許出願第５０７７５３９号（「’５３９特許」）には、スイッチング増幅器への小さい信号入力に影響を及ぼすひずみを克服するために増幅器設計中に実施される三値スイッチング動作モードおよび四値スイッチング動作モードが記載されている。
三値モード波形または三状態モード波形は、ゼロ、正または負の極性の個別の振幅を含むパルスの刻時幅および極性として入力信号振幅情報を与える。三値技法によれば、信号情報は、正または負の極性の適切な幅のパルスに直接変換される。
しかしながら、前掲の特許に開示されている三値モードの実施形態は、オーディオ増幅器用途またはサーボモータ増幅器用途におけるその使用を妨げる誤差発生源を含んでいる。この誤差発生源は、特に入力信号がゼロを通過するとき、小さい入力信号に対する出力伝達関数中の非線形性のために出力信号ひずみをもたらす。小さい入力信号の場合、電源スイッチング回路によってもたらされる出力信号の有限の立上り時間および立下り時間のために性能劣化がもたらされる。これらのスイッチ時間は、信号ひずみをもたらす非線形利得特性を生成する、大きさが減少する信号から引かれた固定の大きさの誤差を表す。
三状態実施形態の非線形挙動を克服するために、従来技術では、特にゼロを通過する出力遷移を線形化するために四状態を導入することが知られている。小さい入力信号の場合、前掲の特許に詳細に説明されている四状態または四値実施形態は、アナログ増幅器を使用して、ゼロを通過する線形遷移に影響を与える。この第四出力状態は、三値スイッチングとともに線形アナログ増幅器を使用して、小さい信号性能を線形化する。信号が所定の大きさよりも小さい場合、負荷は線形アナログ増幅器に切り替えられ、三値パワースイッチはディスエーブルになる。大きさがしきい値よりも大きい場合、パワースイッチはイネーブルになり、負荷は線形増幅器から切り離される。この折衷解決策はある利点をもたらすが、二値実施形態および三値実施形態のように特定の欠点を有する。
当技術分野において知られている三値技法および四値技法は、アナログ入力信号を受け入れる。それらのアナログ実施形態では、線形アナログ増幅器とのインタフェースをとる信号変換手段を必要としない。それらの実施形態では、すべての信号処理は、アナログ手段を使用する。すなわち、アナログ回路を使用して、小さい信号に対して信号変換、パルス幅変調制御、および出力線形化を実施する。
従来技術によるアナログ手段を使用して、所望の性能特性を有するスイッチング増幅器を構成することの一つの大きな欠点は、アナログ実施形態がコスト効果が最大ではないことである。含まれるアナログ回路の性質は、回路の一部がアナログ回路の他の部分との統合のための互換性がないようなものである。例えば、高速コンパレータ回路は、モノリシック集積回路上への高精度サンプリング回路との集積が安価または容易に行えない。したがって、高性能目的は当技術分野において知れているアナログ実施形態によってほぼ得られるが、そのような実施形態は、コンパクトな超大規模集積回路を使用して、経済的にアナログ設計を実施することができないので、大きな経済上の不利益を有する。コストの低減および個々の回路構成要素の集積は困難であり、回路を複数のアナログ特定用途集積回路（ＡＳＩＣ）に分割する必要がある。したがって、論理上、回路をモノリシック集積回路中で容易にかつ経済的に構成することができない場合、そのような非集積的構成を実施するためにより多くのスペースが必要になる。
さらに、デジタルオーディオ媒体、ＣＤ−ＲＯＭ、デジタル制御システムなどの出力からの信号など、本来デジタルである増幅器入力信号の場合、アナログ従来技術は、アナログスイッチング増幅器実施形態とのインタフェースをとる信号変換回路を必要とする。増幅器の前段にあるインタフェース回路は、性能を劣化させ、さらにシステムコストに負担をかける。
さらに、四値実施形態の第四の状態中で使用されるアナログ増幅器の設計制約は厳しく、複数のパラメータを三状態増幅器に一致させる必要がある。第四の状態にスイッチインされたアナログ増幅器の伝達関数が三値出力に一致しなければならないことが重要である。また、三値増幅器および四値モード用のアナログ増幅器の出力インピーダンスが一致しなければならない。したがって、パラメータの不一致は、従来技術の増幅器中で出力信号のひずみをもたらす。四値状態アナログ増幅器のスイッチングインおよびスイッチングアウトによってもたらされる雑音によって性能がさらに劣化する。第四の状態中で必要とされるアナログ増幅器はまた、追加の構成要素を備える必要があり、システムコストを著しく増大させる。
同様に、従来技術において知られているデジタルスイッチング増幅器は、様々な不利な態様を有する。デジタル領域内で十分に実施される従来技術の増幅器は、アナログ実施形態の場合と同様に、低レベル入力信号の場合に信号劣化およびひずみを受ける。従来技術では、それぞれＡｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙから出版されている二つのＡｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙの論文、すなわちｔｈｅ ８９ｔｈ Ｃｏｎｖｅｎｔｉｏｎ ｏｆ Ａｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙ、１９９０、Ｌｏｓ Ａｎｇｅｌｅｓ、Ｐｒｅｐｒｉｎｔ＃２９６０においてＲ．Ｅ．Ｈｉｏｒｎｓ、Ｊ．Ｍ．ＧｏｌｄｂｅｒｇおよびＭ．Ｂ．Ｓａｎｄｌｅｒによって提示された「ＲＥＡＬＩＺＩＮＧＡＮ ＡＬＬ ＤＩＧＩＴＡＬ ＰＯＷＥＲ ＡＭＰＬＩＦＩＥＲ」、およびｔｈｅ ８９ｔｈ Ｃｏｎｖｅｎｔｉｏｎ ｏｆ Ａｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙ、１９９０、Ｌｏｓ Ａｎｇｅｌｅｓ、Ｐｒｅｐｒｉｎｔ＃２９５９においてＪ．Ｍ．ＧｏｌｄｂｅｒｇおよびＭ．Ｂ．Ｓａｎｄｌｅｒによって提示された「ＮＥＷ ＲＥＳＵＬＴＳ ＩＮＰＷＭ ＦＯＲ ＤＩＧＩＴＡＬ ＰＯＷＥＲ ＡＭＰＬＩＦＩＣＡＴＩＯＮ」で示唆されているように、高性能目的は全デジタル実施形態によって理論上達成可能であることが理解できる。しかしながら、それらの論文で言及されているように、「パワースイッチが非理想的なことはこのシミュレーションに含まれないことに留意されたい」。現実は、全デジタル増幅器の理論上達成可能な性能は、負荷と相互作用するパワースイッチの性能によって漸近的に制限されることを示す。これまで現実のパワースイッチの非線形性は、全デジタルスイッチング増幅器実施形態において真に高性能および高忠実度の達成に対する大きな障害を示した。
発明の概要
本発明は、パワースイッチの線形化が三つの状態のみを使用して達成される全デジタルスイッチング増幅器を提供する。
本発明によれば、全デジタル実施形態において、小さい固定の幅の二状態補償パルス波形をオーバサンプリングされた主入力パルスの立上りまたは立下りに加え、補償された複合波形をもたらす。この補償パルスは、スイッチ時間誤差のコモンモード消去を実施することによってパワースイッチからの出力を線形化する。補償パルスを含む複合波形は、実行中すなわちリアルタイムで計算するのではなく、メモリ中に記憶されたルックアップテーブルから出力されるすべてのパルス幅組合せを得る計算上効率的な形で実施される。
変調レベルまたは変調指数に依存するパルス搬送波または搬送波とも呼ばれる補償パルスによってもたらされる高調波ひずみを補正する補正機構が実施される。高調波ひずみは、補正機構がオーバサンプリングされた入力信号に変調誘導ひずみの逆を加えることによって補正される。補正機構は、三状態パワースイッチの性能を線形化するために小さい搬送波を加えるために使用される変調方式によってもたらされるひずみの積がゼロになるように入力信号振幅情報の前処理を実施する。
補正機構は、オーバサンプリングされた入力信号への変調誘導ひずみの逆の印加を容易にするデジタル信号処理（ＤＳＰ）を使用して実施される。補正機構が誘導ひずみ補正を計算するために必要な係数は、入力信号の推定振幅によって参照されるルックアップテーブルから導出される。
さらに本発明によれば、パワースイッチの不感帯のデジタルタイミング制御が実施される。デジタル不感帯制御は、パワースイッチＨブリッジ中の個々のスイッチがターンオンおよびターンオフされるタイミングおよびシーケンスの確度を保証し、それによりブリッジの片側の上側スイッチならびに下側スイッチがどちらも同時にターンオンする状況を防ぐ。正確なデジタルタイミングは、ブレークビフォアメークスイッチタイミングを適切に順序付けし、電源の両端間の短絡を防ぐ。また、本発明による全デジタル設計では、スイッチ時間誤差の共通モード消去によってパワースイッチからの出力を線形化するためにパルス幅変調波形を生成するべく使用される高速クロックを使用して、パワースイッチ用に必要とされる必要な不感帯タイミング遅延をもたらすタイミング基準を与え、はるかに安定なスイッチング状況をもたらすことができる。
さらに、全デジタルオーディオ増幅器実施形態では、いずれのスイッチもターンオンされない短い周期を与えることによって、主パルスと補償パルスとの間のゼロ電圧スイッチ遷移を達成するように各個々のスイッチのタイミングを適切に調整することができる。従来のブリッジは、ターンオンすべき二つの交番スイッチの本体ソースドレイン間ダイオード中を電流が流れ続け、ダイオードが順方向バイアス状態になるようにエンハンスメントモードＭＯＳＦＥＴを使用して実施される。ダイオードが順方向バイアス状態になっているとき、オフスイッチの両端間の電圧は実質上ゼロであり、よりきれいなターンオンが可能になる。
本発明の全デジタル増幅器信号処理回路の特徴は、一つまたは二つの全デジタル特定用途集積回路中の低コスト実施形態を含む。パワースイッチング増幅器の実施形態のスペース要件は、従来技術の三値構成または四値構成よりも十分に軽減される。三値出力モードの利点は、二進スイッチングの小さい信号の線形性利点を示すデジタルスイッチング増幅器においてもたらされる。本発明による補償三値デジタルスイッチング増幅器は、同じ性能の二進実施形態に対して変調器クロック速度は二分の一でよく、変調器クロック速度を理想的な（かつより経済的な）大きさに制限することができるので固有の製造コスト利点を有する。変調器クロック速度は、処理に使用されるデジタル集積回路技術内で必要とされる精度によって決定される製造コストに対する大きな影響を表す。したがって、本発明によれば、パワースイッチの性能に一致するオーバサンプリング比、ノイズシェーパの次数、および変調タイプを使用し、かつコストを最小限に抑えながら高度の集積を可能にすることが利点である。
また、パワー伝達の見地から大きな性能利点がある。出力の三値ゼロパワー状態中に負荷の短絡によって可能になる効果的な増幅器ダンピングは、優れた動的制動を与える。出力回路が出力信号に比例して主にパワーを消費するので、補償三値スイッチング動作によってより効率的な動作が与えられる。補償三値変調は、最小のパワーが搬送波によって使用されるので、全体的な高い効率に寄与する搬送波抑制によく似ている。あらゆるスイッチ増幅器に関連するＥＭＩ／ＲＦＩ放出は、高周波エネルギーが最小限に抑えられるので少なくなる。Ｈブリッジスイッチ構成中でエンハンスメントモードＭＯＳＦＥＴを使用すれば、全デジタル増幅器実施形態に関連して、より高い効率、より速いスイッチング速度、およびＥＭＩの少ないよりきれいな出力が得られる。補償三値変調パワー出力信号は、特にリプルの大きさが信号性能を最も劣化させる低いレベルで、フィルタリングされた出力において最小のリプルをもたらす。
高忠実度オーディオ増幅器用途では、低いパワー損失は、増幅器のコスト、サイズおよび重量、および関連する電源のコスト、サイズおよび重量の低減の点で大きな利点をもたらす。サイズおよび重量の低減は、製造コストおよび流通コストの低減をもたらす。
【図面の簡単な説明】
本発明の上記その他の特徴は、添付の図面とともに行った以下の詳細な説明を読めばよりよく理解できよう。
第１Ａ図および第１Ｂ図は、それぞれ従来技術において理解される理想的なアナログ三値増幅器信号波形およびデジタル三値増幅器信号波形を示す図である。
第２Ａ図、第２Ｂ図、および第２Ｃ図は、それぞれ理想的なスイッチコマンドパルス、実際のスイッチの立上り時間および立下り時間特性の結果としてひずみ、かつ中心のずれた第２Ａ図のコマンドパルス、および第２Ｂ図のひずんだパルスから生じた中心のずれた実効パルスを示す図である。
第３Ａ図、第３Ｂ図、および第３Ｃ図は、それぞれ従来技術の三値増幅器の理想的なパルス波形、実際のパルス波形および実効パルス波形を示す図である。
第４図は、従来技術において知られている純粋な三値スイッチング増幅器の小さい信号における非線形性を示すグラフである。
第５図は、パワースイッチング要素の理想的でない立上り時間および立下り時間によってもたらされる非線形性を克服する本発明による補償三値出力スイッチング増幅器中で使用される最小パルスおよび逆位相補償パルスを示す図である。
第６Ａ図および第６Ｂ図は、第５図の補償パルスおよびコマンド信号の前または後に導入される補償パルスによって与えられる消去エネルギーを示す図である。
第７図は、本発明による補償三値スイッチング出力の出力の実質的な線形性を示すグラフである。
第８Ａ図および第８Ｂ図は、本発明による補償三値スイッチング増幅器の実施形態の概略的ブロック図である。
第９Ａ図、第９Ｂ図、第９Ｃ図、および第９Ｄ図は、それぞれ第８Ａ図および第８Ｂ図の補償三値スイッチング増幅器の入力信号、スイッチコマンド信号、スイッチ出力信号、およびフィルタリングされた出力信号の図である。
第１０図は、本発明によるデジタルスイッチング増幅器のより具体的な実施形態の図である。
第１１図は、第１０図の増幅器のデジタル信号プロセッサで実施される機能要素の概略ブロック図である。
第１１Ａ図は、第１０図の増幅器のデジタル信号プロセッサで実施される補間フィルタの信号流れ図である。
第１１Ｂ図は、第１０図の増幅器のデジタル信号プロセッサの補正機構で実施される高調波補償流れ図である。
第１１Ｃ図は、第１０図の増幅器のデジタル信号プロセッサで実施されるノイズシェーパの信号流れ図である。
第１２図は、第１０図の増幅器で実施される振幅／時間変換器パルス幅論理回路のブロック図である。
第１３Ａ図および第１３Ｂ図は、それぞれ本発明によるオーディオパワー増幅器実施形態のブロック図および広範なレイアウトである。
詳細な説明
本発明を理解するために、全デジタル三値多重状態スイッチング増幅器の全体的な性能に影響を及ぼす実際的な考察について手短に論じることが有用である。一般に、増幅器回路は、デジタル信号処理制御セクションとパワー適用セクションの二つのセクションに分割される。信号処理内では、性能を決定する特性は、オーバサンプリング比、ノイズシェーピング次数、パルス幅変調タイプ、および変調器クロック速度である。パワーセクション内では、性能は、変調入力コマンドに応答する、パワースイッチの出力振幅／時間積の理想的な線形単調挙動への近似度によって決定される。
第１Ａ図の場合と同様に、ゼロを通過するアナログ等価信号を再生する理想的な三値増幅器の場合、増幅器からのパルスは、第１Ｂ図に示すように完全に正方形になり、その幅が無限小的に小さくなるにつれてゼロまで減少する。デジタル三値増幅器を実施する際の主要な問題は、現実のパワースイッチデバイスは理想的な波形をもたらさず、充電および放電を必要とする寄生リアクタンス（キャパシタンスおよびインダクタンス）のためにひずんだパルスをもたらすことである。この挙動は、大きい非線形性誤差発生源に起因する。第２Ａ図に示すように、通常のコマンドパルスは、スイッチ要素の有限の立上り時間および立下り時間によってひずまされる。このひずみは、第２Ｂ図に示すように台形パルスとしてモデル化できる。
第２Ｂ図に示すように、理想的でないパルスの一つのアーチファクトは、パルスエネルギーの実効時間中心の変化である。実効パルスは、第２Ｃ図に示すように、理想的でないスイッチの立上り時間および立下り時間の時間ならびに形状の関数としてシフトされる。
前掲の「’５３９特許」に開示されているように、本明細書の第３Ａ図に示すようにパルス幅が小さくなるにつれて、第３Ｂ図に示すようにその実効幅は時間とともに非線形になる。パルス幅が時間がたって減少するにつれて、伝達されたエネルギーは、時間間隔の線形関数ではなくなるが、立上り時間および立下り時間ならびにパルス幅の関数になる。実効パルス振幅は、第３Ｃ図に示すように維持されない。このため、出力利得がパルス幅の関数として変化する。理想的でない挙動は、知られている三値増幅器実施形態における振幅／時間変換に悪影響を及ぼし、小さい信号およびゼロクロスオーバにおいて非線形性をもたらす。これを、第４図の小さい入力信号用のパワースイッチの非線形利得特性のグラフに示す。非線形性しきい値は、パワースイッチの立上り時間および立下り時間が信号パルスの幅よりも大きくなり、ダンピングする振幅の三角形パルス（例えば第３Ｂ図）をもたらしたときに現れる。非線形性は、クラスＢアナログ増幅器におけるそれと同じクロスオーバひずみをもたらす。
本発明による全デジタルスイッチング増幅器の一実施形態では、理想的でないスイッチによってもたらされる非線形性は、実効出力パルスエネルギーが出力スイッチ要素の理想的でない立上り時間および立下り時間によって低下しないように最小出力パルス幅を設定することによって補償される。実効パルス形状は、台形のままであり、三角形にはならない。出力において理想的でないスイッチ立上り時間および立下り時間の影響を補償するために、最小出力パルスを再度同じフレーム中で反対の位相で負荷に加えて、第５図に示されるような波形を再生する。
この波形の結果は、正味ゼロのエネルギーがフレーム中に負荷に伝達されることである。最小パルスおよび補償パルスが互いのフレームの一部分内に加えられ、かつ外部の影響による電源電圧または負荷特性の変化がフレーム速度よりもはるかに遅い速度で起こったとき、補償はスイッチの外部の要因に依存しない。補償は、異なる要素が異なる立上り時間および立下り時間を有するのでスイッチ要素の整合に依存する。同じタイプの別個のスイッチ要素またはスイッチのモノリシック構成の場合、これらの差は最小である。補償はまた、信号プロセッサからのワードを出力パルス幅に変換するために使用されるスイッチドライバおよび論理回路のタイミング特性に依存する。正および負のパルスをもたらす際の差を最小限に抑えるためにこれらの要素のタイミング特性に対する慎重な考慮がなされている。単一のフレームの時間中、残っている差は不変であると考えられ、補償の性能に影響を及ぼさない。二つのパルス間の正味の残留差は、ゼロ出力の固定のずれをもたらす。このずれは、元のデジタルデータから引くことによって補償されるが、一般に時間や温度など外部の影響によるずれの変化と同様に、ほとんどの用途にとって無視できる。
信号が加えられた場合、得られた実効パルス幅は、命令された時間インクリメントにのみ依存する。したがって、出力解像度は、パルス幅の連続的制御を実施するために延長することができる相対的インクリメントを制御する能力によってのみ制限される。
第６Ａ図および第６Ｂ図に、それぞれ理想的なパルスコマンドから導出された負および正の補償された出力を示す。最小パルスおよび補償パルスによって与えられた消去は、理想的な命令された幅にのみ依存する正味の実効エネルギーを残す。本発明によれば、以下でより詳細に論じるように、変調コマンド、すなわち最小パルスおよび補償パルスは、実行中に計算されるのではなく、パルスコマンドテーブル中に記憶される。ノイズシェーパの出力は、パルスコマンドテーブルを指示する。補償パルスの印加によってもたらされた実質的に線形の出力を第７図に示す。
実効パルス、すなわち補償されたパルスのエネルギー中心は、命令されたパルス幅、および補償パルスが所望の極性の前に印加されるのか、それとも所望の極性の後に印加されるのかの関数であることに留意されたい。補償パルスの追加のために変調エネルギー中心がシフトするのを防ぐために、デジタル信号処理（ＤＳＰ）を使用して、出力の新しいエネルギー中心を計算し、もたらされるかもしれない高調波ひずみを事前に補償する。ＤＳＰは、適切な場合フレーム中でもっと前かまたはもっと後で出力パルスの開始を実施する。結局、パルスコマンドテーブルに事前に補償された遅延ワードをプリロードすることが計算上より効率的である。本発明によるそのような事前補償は、負荷が非常に再現性の高いスピーカを備えている増幅器用途など、非常に高い性能が望まれる場合にのみ必要である。
補償された三値オーディオパワー増幅器の特定の実施形態を一般に第８Ａ図に示し、様々な段階における入力信号の一部（例えば七つのサンプルフレーム）を第９Ａ図、第９Ｂ図、第９Ｃ図および第９Ｄ図に示す。図示の全デジタルスイッチング増幅器の実施形態は、パルスコード変調（ＰＣＭ）デジタル入力信号を受信する入力オーバサンプリングフィルタ２０を含む。ＰＣＭデジタル入力は、当技術分野において知られているように、まずデジタル補間フィルタを使用してオーバサンプリングされる。オーバサンプリングされたＰＣＭデータは、量子化誤差を周波数成形するマルチビットノイズシェーパ２２に供給され、所与の信号対雑音要件に対して信号ワード長の短縮を可能にする。信号ワード長の短縮は、オーバサンプリング比、信号ワード長、および変調タイプが所要の変調器クロック速度を決定するので重要である。ノイズシェーパ２２および入力オーバサンプリングフィルタ２０の特定の実施形態については、どちらもデジタル信号プロセッサ集積回路中で実施されるので以下でより詳細に説明する。
第９Ａ図に示されるようなオーバサンプリングされた入力信号は、入力信号の振幅を表すデジタル信号、または二進ワードから構成される。信号処理は、オーバサンプリングされたノイズシェーピングされたＰＣＭデータが振幅／時間変換器２４（すなわち第８Ａ図の「Ａ」）に加えられると継続する。振幅／時間変換器２４は、オーバサンプリングされた入力コマンド（第９Ａ図）に応答して、第９Ｂ図に示すように、変調器クロック周期の整数倍である規則的タイミングマーカを中心とした可変幅パルスをもたらす（すなわち第８Ａ図の「Ｂ」）。入力信号が所定の大きさよりも小さい場合、信号とともに小さい搬送波がもたらされる（第９Ｂ図のサンプルフレーム２から６）。搬送波は、第９Ｃ図に示されるパワースイッチ２６の立上り時間の非理想的部分および立下り時間の非理想的部分を補償する。搬送波の正および負のエネルギーは相殺され、入力信号がゼロを通過するときに出力パワースイッチ２６を線形化する効果を有する。搬送波パルス幅はスイッチ時間よりも大きくなるように命令されるので、搬送波の導入は（第３Ｂ図に関して論じたような）非常に小さい信号における三角形パルスの生成を防ぐ。搬送波の存在はまた、正の出力勾配と負の出力勾配との間のゼロオフセットの差をなくし（第４図）、ゼロを通過する単調線形応答をもたらす（第７図）。
入力信号が所定の大きさよりも大きい場合、変調信号は、十分に搬送波抑制される。しかしながら、より低いレベルの信号入力に対して小さい搬送波を導入した場合、第９Ｄ図に示すように、増幅器のフィルタリングされた出力（すなわち第８Ａ図の「Ｄ」）においてリプルの大きさがごくわずかに大きくなる。それにもかかわらず、そのようなリプルは、二進スイッチ出力中に存在するものとほぼ同じ大きさのリプル増大ではない。小さい搬送波は、出力パワースイッチの振幅／時間積の利得勾配線形性を大幅に改善する。これは、ごくわずかに高いリプルの結果をはるかに上回る利点である。
振幅／時間変換器２４からのコマンドパルスは、スイッチ駆動論理回路２８に加えられて、個々のスイッチ２６がフィルタ３０および負荷３２を電源３４に接続することを可能にする。フィルタ３０は、搬送波およびその高調波のコモンモードフィルタリングを実施する。負荷３２は、４〜８オームのオーディオトランスデューサである。第８Ａ図の実施形態では、電源３４は、同位相または位相外で接続することができるユニポーラ電源である。本明細書で説明した補償三値動作に従うスイッチ駆動論理回路２８はまた、フィルタ３０および負荷３２の両端間に短絡回路を接続するようにスイッチ２６を構成することができる。フィルタリングされたスイッチング出力信号は、第９Ｄ図に示すように、若干のリプルが存在するにもかかわらず、より大きいパワーで入力信号の変換を実質的に反復する。
第８Ｂ図に示される代替実施形態は、パワーが負荷に供給される形だけが第８Ａ図の実施形態と異なる。第８Ｂ図の実施形態は、離散的三値モード、すなわちゼロ振幅、正振幅および負振幅をつくり出すために三つのスイッチ４０、４２、４４およびバイポーラ電源４６を組み込んでいる。スイッチ４０のみを閉じることによって正のパワーが負荷に伝達され、またスイッチ４２のみを閉じることによって負のパワーが伝達される。負荷は、スイッチ４４のみを閉じることによってゼロパワーにダンピングする。この代替実施形態の利点を次に示す。
１）パワーを伝達するのに一つのスイッチを閉じるだけでよいので、効率が高くなる。
２）より高い出力パワーを得るために増幅器をブリッジすることができる。
３）平衡フィルタが不要であるので、出力フィルタの複雑さが低減する。
この手法の欠点は、バイポーラ電源に対する要件およびそのコスト、サイズ、および複雑さである。
所望の性能基準に応じて、設計中にすでに存在するハードウェアをより十分に利用する補足的信号処理、例えばＤＳＰによって、上記で説明した基本的増幅器アーキテクチャを向上させることができる。変調性能について考えるとき、変調変数から分析的に予測することができるスイッチ出力を線形化するプロセスに固有のいくつかの高調波関係にあるひずみ積が存在する。したがって、これらの積は、本発明によるオーディオ増幅器のより具体的な実施形態に関して以下で説明するように、反転ひずみプロファイルを有するように信号振幅を事前配置することによって、すなわち変調を導入する前に信号を事前にひずませることによってゼロにすることができる。
第１０図に示されるより具体的な実施形態では、デジタルスイッチング増幅器は、二進数によって示される個別の振幅が固定のサンプリング時間間隔を置いて処理されるパルスコード変調（ＰＣＭ）デジタル入力フォーマットを受け入れる。標準のインタフェース、例えば、ＡＥＳ／ＥＢＵ、Ｓ／ＰＤＩＦ、Ｉ2Ｓシリアルなどは、適切なデジタルフォーマット変換によって調整される。
第１０図に示される増幅器の特定の実施形態は、デジタル信号処理（ＤＳＰ）５０を使用して、デジタルＰＣＭ入力情報をコード化時間変調フォーマットになるように調整される。最初に、デジタル増幅器は、アナログ波形を表すＰＣＭデジタルデータストリーム、例えば４４．１ｋＨｚにおける１６ビットワードをＤＳＰ ５０を使用して、パルス幅変調（ＰＷＭ）ストリームに変換する。ＤＳＰ ５０は、入力オーバサンプリング補間フィルタ（第８Ａ図の２０）、マルチビットノイズシェーパ（第８Ａ図の２２）、変調ひずみ事前補償、または高調波ひずみを補正する補正機構、およびＰＷＭ制御を実施するように構成される。
ノイズシェーパと組み合わされたオーバサンプリング補間フィルタは、信号の量子化雑音のスペクトルを修正し、所要の帯域幅内の雑音の床を小さくする役目をする。信号は補間され、サンプル速度が上がり、その中に雑音を配置すべきスペア帯域幅を与える。マルチビットノイズシェーパは、量子化装置のまわりでフィードバックを使用して、量子化雑音のスペクトルを周波数成形する。これにより、ノイズシェーパは、細かく量子化された入力から導出されたオーバサンプリングレートでより粗く量子化された出力をもたらし、同時に注目する周波数帯域内で細かく量子化された解像度を維持する。
上記で論じ、かつ以下で第１０図の振幅／時間変換器パルス幅論理回路５２に関してより詳細に論じるデジタル増幅器出力を線形化するために開発された変調手法は、変調レベルまたは変調指数に依存する高調波ひずみをもたらす。ＤＳＰは、変調ひずみ事前補償、または高調波ひずみを補正する補正機構を実施する。ＤＳＰは、変調誘導ひずみの逆を測定し、オーバサンプリングされた信号に加える。ＤＳＰが変調ひずみ事前補償を実施するために必要な係数は、入力信号の推定振幅によって参照されるルックアップテーブルから導出される。
次に第１０図から第１２図を参照すると、４４．１ｋＨｚ、１６ビットワードは、ＤＳＰのシリアル入力を介して読み取られる。ワードが読み取られた後、処理を開始する割込みが発生する。以下に記載するＤＳＰを構成するコードは、初期設定時に８ビット双方向バス５３を介して読取り専用メモリ（ＲＯＭ）５１からロードされる。初期設定後の処理中の最初の段は、有限インパルス応答（ＦＩＲ）低域通過補間フィルタおよび線形補間を使用して、データサンプルを増大させる。これは３５２．８ｋＨｚの１６ビット信号、または八倍（×８）オーバサンプリングされた信号をもたらす。
ＦＩＲフィルタおよび線形補間（第１１図の６２）を使用して、４４．１ｋＨｚ、１６ビット信号を八倍オーバサンプリングされた３５２．８ｋＨｚ信号に変換する。ＦＩＲフィルタは、サンプル速度変換を行うために信号処理中に広く使用される（例えば、参照により本発明の一部となるＬ．ＲａｂｉｎｅｒおよびＢ．Ｇｏｌｄ、ＴＨＥＯＲＹ ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ ＯＦ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ、Ｐｒｅｎｔｉｓｓ−Ｈａｌｌ、１９７５参照）。
このフィルタの畳込み式は
ｍ−ｋ＝０、±Ｌ、±２Ｌ、．．．、の場合は、
二つの基本的設計手法を使用して、ＦＩＲフィルタ係数を計算する。第一の手法は「ウィンドウ」設計であり、第二の手法はイクイリプル設計である。ウィンドウ設計の係数は、ウィンドウ関数にサイン関数を掛けることによって計算される。例えば、
フィルタ係数は
上式で、ｆｃはフィルタ遮断周波数であり、ｆｓはフィルタサンプリング周波数であり、またｓｉｎｃ（ｘ）＝ｓｉｎ（ｘ）／ｘが成り立つ。
イクイリプル係数は、計算技法（例えば、Ｒｅｍｅｚ交換アルゴリズム）を使用して計算される。これらの設計は、帯域通過リプルとフィルタロールオフおよび阻止帯域ダンピングとの兼ね合いをとる。急峻なロールオフは、帯域通過リプルを犠牲にすれば達成することができる。標準のウィンドウ設計は、帯域通過リプルをもたらさない（計算効果は無視する）が、同じ数のフィルタタップを仮定すれば制限された阻止帯域ダンピングおよびロールオフを有する。
ＦＩＲフィルタ性能は、使用されるタップの数の関数である。イクイリプル設計の場合、タップの数を多くすればロールオフが急峻になり、また帯域通過リプルが小さくなる。したがって、フィルタタップの数と使用可能な計算スループットとの兼ね合いをとらなければならない。
本明細書に記載のデジタル増幅器用の補間手法は、二倍線形補間とともに四倍ＦＩＲ補間フィルタを使用して、八倍オーバサンプリング出力を得る。イクイリプル設計中、計算上の簡単さおよびフレキシビリティのために単一段のウィンドウフィルタを選択した。上記で識別されたアルゴリズムを実施して、２２ｋＨｚの遮断周波数を有する１２０タップ四倍補間フィルタの係数を計算した。
この例示的な実施形態では、アナログデバイス社のＡＤＳＰ−２１０１デジタル信号プロセッサなどのＤＳＰを使用して、上で論じた入力オーバサンプリング補間（ＦＩＲ）フィルタ、および以下で論じるマルチビットノイズシェーパおよび変調ひずみ事前補償または補正機構を実施する。
プロセッサは、次の機能を含む。
計算ユニット。１６ビット演算／論理ユニット（ＡＬＵ）、４０ビット乗算器／累算器（ＭＡＣ）、および３２ビットバレルシフタ。
データアドレス発生器およびプログラムシーケンサ。二重オペランドフェッチに対してシングルサイクル条件分岐および同時アドレス指定を支持する専用アドレス発生器を与える。
シリアルポート。二つの二重バッファシリアルポート。
ＤＳＰ機能の実施形態は、固定小数点計算ユニットおよびデータアドレス発生器を使用して実施する。
ＡＤＳＰ−２１０１ ＤＳＰは、信号処理用に設計されたものであり、アドレス発生器とともにＭＡＣ命令を使用して、非常に効率的にＦＩＲフィルタ処理を実施する。ＦＩＲフィルタは、入力データを長さ（ｎ＿ｔａｐｓ／Ｌ）の円形バッファ中に記憶することによって実施される。ただし、ｎ＿ｔａｐｓはフィルタタップの数であり、ＬはＦＩＲオーバサンプリングレート（例えば４）である。その場合、ループは、各出力をもたらすためにＬ回実行される。ＭＡＣ動作を使用して、ＦＩＲ係数に入力データバッファを掛け、累積する。ＡＤＳＰ ＭＡＣ命令を次に示す。
mr=mr+mx0*my0(ss),mx0-dm(i2,m1),my0=pm(i6,m6);
上式で、ｍｒは４０ビット累算器（３２ビット、うち８ビットはオーバフロー用）であり、レジスタｍｘ０およびｍｙ０は円形バッファから得られた入力バッファおよびＦＩＲ係数の現在値である。バッファは、ｍ１およびｍ６のステップインクリメントでインデックスレジスタｉ２およびｉ６を使用してアドレス指定される。この組み合わされた命令は、次のレジスタの自動ローディングを可能にする。この手法は、非常に効率的なＦＩＲフィルタ実施形態を与える。
ＦＩＲフィルタの流れ図を第１１Ａ図に示す。入力信号は、データ間をゼロで充填することによってＬレートまで変換される。記憶された入力バッファは、乗算および加算とともに離散的演算子（ｚ）を使用して、Ｌｘのサンプルレートでフィルタ出力を得るものとして示されている。
線形補間を使用して、八倍の最終的なオーバサンプリングレート（Ｆｓ）を得る。増幅器の単一のチャネルを実施するために必要な命令の数を表Ｉに記載する。
補正機構は、変調方式によってもたらされるひずみ積がゼロになるように信号入力振幅情報の事前処理を実施する。実際、入力振幅情報は、変調によってもたらされる出力信号ひずみに従って補正される。出力信号ひずみは、サンプルフレームに対する搬送波の大きさ幅に比例する。出力信号ひずみはまた、変調されたパルスの変化率（すなわち入力信号の周波数）に比例する。この変調誘導ひずみは、入力信号に対して偶数高調波関係を有する。スイッチ立上り時間および立下り時間に対する線形化によってもたらされる偶数高調波ひずみは次式によって特徴付けられる。
補償パルスによってもたらされる高調波ひずみの形が分かったので、入力を修正することによってそれを除去することができる。上式中の第一項（すなわち第二高調波）は次のように縮減される。
H(M,ω)=M・Kω(CP)・ω・sin(2・ω・t)
補償信号を生成するために、次の関係式を使用する。
sin(2・ω・t)=2・sin(ω・t)・cos(ω・t)
入力信号
a=Asin(ω・t)
を仮定し、その導関数をとると、
入力に導関数を掛け、倍率を考慮すると、補償信号が得られる。入力は次のように補正される。
また、以下で論じるパルス幅変調方式によってもたらされたひずみを補正するために使用される補正機構をＡＤＳＰ−２１０１ ＤＳＰ上で実施する。上の表Ｉには、第二高調波補償を実施する命令の数が記載されている。拡大された高調波補償方法の信号流れ図を第１１Ｂ図に示す。伝達関数項は、便宜上ラプラスで示してある。これらの伝達関数は、ＤＳＰコード中の離散的領域内で実施される。
これもＤＳＰ中で実施されるマルチビットノイズシェーパ（第１１図の６８）を使用して、１６ビット信号を、２４ビット出力ルックアップテーブルを指すために使用される８ビット出力に変換することによってもたらされる雑音およびひずみを克服する。増幅器出力は、システムのクロック速度で制御される三値（プラス、マイナス、およびゼロ）ＰＷＭ方式に基づいている。八倍オーバサンプリングシステムの場合、３３．８６８８ＭＨｚクロックを使用して、９６制御値を有するフレーム幅、または約＋／−６．６ビットの同等物を得る。この大きい量子化レベルのために、ノイズシェーパを使用して、オーディオ帯域幅の外側の雑音をシフトする。
この設計に使用されるノイズシェーパは、次式
三次ノイズシェーパを増幅器設計用に選択した。これは、ベース雑音および高調波ひずみをノイズシェーピング次数に比較した感度分析に基づいている。補償パルスによってもたらされた偶数高調波ひずみは、ノイズシェーパ次数の関数ではないことに留意されたい。しかしながら、第三高調波は、ノイズシェーパ次数の強い関数である。次数を３よりも大きくすればこの高調波の大きな減少は得られない。
ＡＤＳＰ−２１０１ ＤＳＰ上で実施され、かつほぼ同じバンド内雑音性能とともに１６ビット補間値を８ビット値に変換するために使用されるノイズシェーパは、第１１Ｃ図の信号流れ図として示される。量子化プロセスは分割として示される。量子化の残りは、ノイズシェーパ中のフィードバックとして与えられる。この動作を実施するために使用される命令の数もオーバサンプリングレートの関数として表Ｉに記載されている。
第１１図に示されるノイズシェーパの出力を使用して、変調コマンドを生成するパルスコマンドテーブル７０を指示する。テーブルは、遅延コマンド、第一のパルス幅コマンド、および第二のパルス幅コマンドを表す２４ビットワードを含んでいる。これらは、増幅器制御論理回路が可能な＋／−９１増幅器レベル間で変化する出力をもたらすために使用される。この実施形態では、四つのパルス幅量子化クロックサイクルがローディング用に使用され、一つのパルス幅量子化クロックサイクルがマージン用に使用されることに留意されたい。ハードウェア実施形態では、クロック制御下で搬送波において９６のレベルをつくり出すことができる。
遅延コマンド、第一のパルス幅コマンド、および第二のパルス幅コマンドを表す２４ビットワード、すなわちＤＳＰから出力されるコード化時間情報はさらに、補償された三値パルス幅変調（ＰＷＭ）駆動信号をもたらす振幅／時間変換器パルス幅論理回路５２（第１０図）によって処理される。第１０図に示すように、ＤＳＰは、ＤＳＰからの大きいオーバヘッドをかけずに最小時間内に最大情報を出力する便利かつ効率的な手段として使用される並列プログラムメモリデータ（ＰＭＤ）上に２４ビットワードを出力する。
ルックアップテーブル中にコード化された２４ビットワードは、所望の三値波形に関連する遅延時間、信号パルスの幅時間、および補償パルスの幅時間に関する情報を与える。２４ビットワードは、ＤＳＰのＰＭＤバス上に置かれ、第１２図に詳細に示される振幅／時間変換器パルス幅論理回路（第１０図の５２）に加えられる。コード化時間情報は、高速パルス幅変調器クロック（ＰＷＣＬＫ）のインクリメントとして表される。ＤＳＰ ５０からの遅延情報は、パルス幅論理回路５２がパルスエネルギーを調心するために使用され、信号振幅に依存する。ＤＳＰ ５０からの信号パルス幅情報は、パルス幅論理回路５２が、増幅器の出力からの所望のパワーを決定するために使用する。ＤＳＰ ５０からの補償パルス幅情報は、パルス幅論理回路５２が小さい信号に対してパワースイッチを線形化するために使用される。
第１２図に示すように、ＰＭＤバスは、それぞれ遅延時間、信号パルス、および補償パルスごとに一つある三つの８ビット同期プリセット可能二進ダウンカウンタにマッピングされる。第１２図には、フレキシビリティを得るためにこの実施形態において使用される８ビットカウンタが示されている。しかしながら、カウンタの実際のサイズ要件は、パルス幅クロック、フレームレート、およびデータフォーマットによって決定される。８未満のビットが実施される用途では、使用されるカウンタは、それに応じて寸法決定される。第１２図に示される実施形態では、論理機能は、ダウンカウンタのみを必要とする符号付き大きさ二進フォーマットに対して実施される。４４．１ＫＨｚ入力データ速度、３５２．８ＫＨｚフレームレートを与える入力データの八倍オーバサンプリング、および３３．８６８８ＭＨｚパルス幅変調クロックを使用する増幅器の例示的な実施形態では、サンプルフレームは、信号パルス幅用に７ビット、＋極性用に１ビットを必要とする９６個のクロック周期に分割される。最大遅延時間は、６ビットを必要とするサンプルフレームの二分の一である。補償パルス幅は、三角形パルスにならないように、出力パワースイッチの立上り時間および立下り時間によって決定される。例えば、２５ナノ秒の代表的な立上り時間および立下り時間を仮定すれば、三つのクロック周期の補償パルス幅は、２ビットのみを必要とする良好な小さな信号の線形性をもたらす。
カウンタはすべて、ＤＳＰから出されたコマンド信号によって同期的にロードされる。カウンタは１フレーム時間ごとにプリセットされ、ゼロにデクリメントされる。ＤＳＰはこの動作のタイミングを制御する。パルス幅変調クロックの同期とカウンタのロードを行うための配慮がなされる。カウンタの出力値は３個のゼロカウント検出器を含むゼロカウント検出回路の入力に供給される。この回路の動作は、カウンタの出力がゼロにデクリメントされているときにのみ論理「１」を出力する。３個のゼロカウント検出器からの出力値と信号パルスカウンタからの符号ビットが「三状態波形発生論理回路」に供給される。波形発生論理回路は組合せ論理回路を使用して、３個のゼロカウント検出器からの出力値と信号パルス符号ビットを組み合わせて四つの出力制御信号ＡＨＯ、ＡＬＯ、ＢＬＯ、およびＢＨＯを生成する。
さらに、同期回路がパワースイッチのブレークビフォアメークを行うのに必要な遅延タイミングを発生する。概して、ブレークビフォアメークの時間安定性は、これらの時間遅延をアナログ技法を使用して発生させた場合よりもパルス幅変調クロックと同期して発生させた場合に飛躍的に向上する。論理回路は、カウンタのイネーブルシーケンスを制御する出力信号も発生する。
カウンタと、ゼロ検出回路と、三状態波形発生論理回路とを含む振幅／時間変換器パルス幅論理回路５２の動作は以下の通りである。電源投入リセット後、カウントゼロ検出回路からの三つの出力値はすべて論理「１」であり、すべてのカウンタがディスエーブルにされる。ＤＳＰからロードコマンドが出された後、ＰＭＤバスからのデータによってカウンタ出力値がプリセットされ、カウントゼロ検出器の状態を変化させる。カウンタのロードの直後に、遅延カウンタがイネーブルにされ、パルス幅クロックのインクリメントで遅延時間をカウントダウンする。遅延カウンタが（ゼロカウントで）終了すると、カウントゼロ検出器が遅延カウンタをディスエーブルにし、それと同時に、信号パルス符号ビットの極性に応じて信号パルスカウンタまたは補償パルスカウンタをイネーブルにする。信号パルスの符号が正（論理「０」）の場合、信号パルスカウンタはイネーブルになり、信号パルスの符号が負（論理「１」）の場合、補償パルスカウンタがイネーブルになる。同様にして、この中間カウンタはゼロにデクリメントし、対応するカウントゼロ検出器の状態を変化させる。中間カウンタがディスエーブルになり、最後に残ったカウンタがイネーブルになって、同様にゼロにデクリメントする。カウンタがすべて終了すると、ＤＳＰから次のロードコマンドが出されてＰＭＤワードがラッチされるまでディスエーブル状態を維持する。
遅延カウントゼロ検出器と中間カウンタの検出器との遷移の間のタイミング差によって、最初のパルスの時間幅が決まる。同様に、中間カウンタの検出器と最後のカウンタの検出器との遷移の間のタイミング差によって第二のパルスの時間幅が決まる。波形発生論理回路の内部で二つの中間信号が発生される。Ｈブリッジ符号信号（Ｈ＿ＳＩＧＮ）（第１２図に記載の式を参照）によって、信号パルス符号ビットと、信号パルスカウンタおよび補償パルスカウンタの検出器出力値の状態とに応じて、Ｈブリッジによって伝達されるパワーの極性が決まる。遅延後に、信号パルスの符号が正であって信号パルスカウンタがデクリメントされる場合、Ｈブリッジの極性は正（Ｈ＿ＳＩＧＮ＝「０」）である。信号パルスカウンタが終了し、補償パルスカウンタがデクリメントされる場合、Ｈブリッジの符号は負（Ｈ＿ＳＩＧＮ＝「１」）である。逆に、信号パルスの符号が負で補償パルスカウンタがデクリメントする場合、Ｈブリッジの符号は正である。補償パルスカウンタが完了し、信号パルスカウンタがデクリメントする場合、Ｈブリッジの符号は負である。Ｈブリッジ制御信号（Ｈ＿ＣＴＬ）（第１２図に記載の式を参照）によって、ダンピング状態から二つのパワー状態のいずれかに遷移する時点が決まる。ダンピング状態は、遅延時間中と配電後に、すべてのカウンタが終了していると開始される。
Ｈブリッジ制御出力ＡＨＯ．Ｑ、ＡＬＯ．Ｑ、ＢＬＯ．Ｑ、およびＢＨＯ．Ｑは、二つの中間信号Ｈ＿ＳＩＧＮとＨ＿ＣＴＬの組合せである（第１２図に記載の式参照）。ブリッジ制御出力端子における論理「１」によって、対応するパワースイッチがオンになる。正のパワーを供給するには、ＡＨＯとＢＬＯ（第１２図に示す式と制御信号出力を参照）のみをオンにする。負のパワーを供給するには、ＢＨＯとＡＬＯ（第１２図に示す式と制御信号出力を参照）のみをオンにする。ダンピング状態にするには、ＡＬＯとＢＬＯ（第１２図に示す式と制御信号出力を参照）のみをオンにする。これらの論理出力制御信号は、Ｈａｒｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ．のＨＩＰ４０８１Ａなど知られているフルブリッジドライバ集積回路（「Ｈ−ブリッジドライバ回路）に必要な入力信号と整合し、その仕様書は参照により本明細書に組み込まれる。
パルス幅タイミングスキューを最小限にし、不感帯タイミング制御を行うために、波形発生論理回路出力ＡＨＯ、ＡＬＯ、ＢＬＯ、およびＢＨＯは、Ｈブリッジドライバ回路の入力端子に供給される前にパルス幅変調クロックと再同期される。不感帯制御は、ブリッジの一方の側にある上部スイッチと下部スイッチの両方が短時間であっても同時にオンになって電源両端間に短絡が発生する状態が起こらないようにＨブリッジ内の個々のスイッチのターンオンとターンオフを行うシーケンスを指す。従来の技術では、高速のクロックがないため、ブレークビフォアメークスイッチングのタイミングを適切に順序づけるためにアナログ技法を使用して短い（数十ナノ秒）遅延を生じさせてきた。このような技法の経験的観察により、これらの不感帯タイミング遅延はかなり変化し、それによってパルス幅誤差が生じてスイッチの出力線形性に悪影響を及ぼすことがわかっている。
本発明による全デジタル増幅器の設計は高速クロック（ＰＷＣＬＫ）の使用に依存してパルス幅変調波形を発生させるため、同じタイミング基準を使用してパワースイッチに必要な不感帯タイミング遅延を発生させることができ、はるかに安定した状況が生じる。したがって、波形発生論理回路出力信号ＡＨＯ、ＡＬＯ、ＢＬＯ、およびＢＨＯは、Ｈブリッジドライバ回路の入力端子に供給される前にパルス幅変調クロック（ＰＷＣＬＫ）と同期させられる。この技法を使用すると、パワースイッチの線形性の大幅な向上が実証された。
振幅／時間変換器パルス幅論理回路からの制御出力信号ＡＨＯ．Ｑ、ＡＬＯ．Ｑ、ＢＬＯ．Ｑ、およびＢＨＯ．Ｑが、第１０図に示すようにＨＩＰ４０８１Ａ Ｈブリッジドライバ回路５４の制御入力端子に供給される。ＨＩＰ４０８１Ａ回路は、始動および不足電圧保護とプログラム可能な不感帯制御機能を備えるモノリシック、高周波、中電圧、ＮチャネルのＭＯＳＦＥＴ Ｈブリッジドライバである。このドライバは、きわめて短時間にＭＯＳＦＥＴゲート寄生容量の充電と放電を行うために必要な電流駆動機能を有する。このドライバは、HarrisのＲＰＦ１４Ｎ０５およびＲＰＮ２５Ｎ０５トランジスタなどのいくつかの電源ＭＯＳＦＥＴスイッチ５６や、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．のＴＰＩＣ５４０４集積フルブリッジトランジスタアレイにも正常に適応した。
本発明による全デジタル増幅器でＨブリッジドライバ回路のプログラム可能機能を使用して、個々のスイッチのタイミングを適切に調整してどのスイッチもオンにならない短い期間を設けることによって主パルスと補償パルスとの間のゼロ電圧スイッチ遷移を実現することができる。前述のように、最小限のドライバ遅延を設定し、デジタル制御を使用することによって、線形性に大幅な向上が達成される。出力フィルタと負荷は誘導性であるため、回路を流れる電流は一方向に流れ続けようとする。ブリッジにエンハンスメントモードＭＯＳＦＥＴを使用すると、電流は交互にオンにする二つのスイッチの本体ソース−ドレインダイオードを流れ続け、それによってダイオードが順方向バイアス状態になる。ダイオードに順方向バイアスが加えられた場合、スイッチ両端の電圧は−０．７Ｖ（十分にゼロに近い）であり、オンになるように指示することができる。エンハンスメントモードＭＯＳＦＥＴを使用しない場合、外部ダイオードを付加することができる。この技法によって、本発明による全デジタル増幅器の実施形態において、効率が向上し、スイッチング速度が高速化し、ＥＭＩが少ない、よりきれいな出力信号になる。
パワーＨブリッジドライバ回路５４からの二つの出力信号が、受動ＬＣバターワース低域フィルタ５８（第１０図）の入力端子に供給される。この低域フィルタは搬送波周波数（すなわちフレーム周波数）付近の信号の小さい搬送波と高調波のコモンモードフィルタリングを行うように設計されている。このフィルタは、４〜８オームの負荷との最小限の相互作用、オーディオ帯域における線形位相での平坦な振幅応答、群遅延、および受容可能な搬送波抑圧のために最適化されている。このオーディオ実施形態では、低域フィルタの後に、増幅器の出力信号の最終的トランスデューサであるスピーカ６０が接続される。
本発明によるデジタル信号処理は、第１３Ａ図に示すように全デジタルステレオまたはマルチチャネル高忠実度オーディオ増幅器で実施することができる。
前述のように、アナログパワー増幅器にはスイッチモード離散状態パワー増幅器の開発の要因となったいくつかの欠点がある。所与のパワー出力、特に比較的高い振幅レベルでは、アナログ増幅器は、ひずみのない増幅のために能動素子を線形領域にバイアスさせる必要があることが主な原因で効率が悪い。能動素子で消費されるパワーが大きいため、その結果としての増幅器効率は低い。さらに、アナログ増幅器の低効率の結果、受動的機械熱交換器の必要と、無駄なエネルギー需要に対応するためのより大型の電源の必要のために、大きさと重量に関する不利が生じる。パワー処理要素は電流容量が大きく、動作温度範囲が広い大きな構成要素であるためと、機械熱交換器自体が増幅器の予算全体のかなりの部分を占めるため、低効率の結果としてコストが高くなる。
さらに、入力信号の発生源がデジタルである場合、入力形式に基本的に互換性がなく、中間変換が必要なため、アナログ増幅器には追加の欠点がある。この変換によって、増幅器の複雑さとコストが増大し、信号劣化が生じることが多い。オーディオの録音、処理、および再生がますますデジタルの領域に進むにつれて、この変換の不利益はますます顕著になり、入力信号が基本的にデジタルである経済的な高忠実度増幅器が必要になる。
経済的で効率の高い高忠実度スイッチモード増幅器は、第８Ａ図、第８Ｂ図、および第１０図ないし第１２図に関して以下に述べるアーキテクチャと概念を用いて実施することができる。本発明による補償型三値全デジタル増幅器の第三のダンピングされたパワー状態は、高忠実度オーディオ応用分野において特に重要である。いずれの供給接続も不要な時間中、すなわち第三の状態の間は、実質的にパワー消費はなく、両方のスピーカ端子が互いに接続され、それによって負荷にとってすぐれた増幅器ダンピングが実現される。出力スイッチは前記で詳述した補正（および前処理）機構によって「理想化」され、増幅器の入力信号によって時変調されたデジタルコマンドに応答してイネーブルになる。フィルタリングされ、時変調された出力信号によって、負荷トランスデューサでアナログ出力が得られる。このアナログ出力はデジタルオーディオ入力信号の増幅された複製である。
第１３Ａ図および第１３Ｂ図に図示する全デジタルオーディオ増幅器は、パーソナルコンピュータのマルチメディア市場などの状況で有用である。この増幅器はパーソナルコンピュータのＩＳＡバススロットに収容されるように構成されたフィンガ２１０を有し、その電源をコンピュータの内部電源からとるように構成されている。この増幅器はアナログ入力端子２１２と標準Ｉ2Ｓシリアルデジタル入力端子２１４を備える。
信号処理は、ステレオアナログ／デジタル変換器２１６への入力から開始される。このＡ／Ｄ変換器は、４４．１ＫＨｚの出力サンプリング周波数および１６ビットの出力ワード長用に構成された既製のユニポーラ直流５Ｖ電源シグマ／デルタオーバサンプリング変換器である。Ａ／Ｄ変換器のアナログ入力信号はＡＣ結合され、フィルタリングされ、それによってエイリアシング誤差を最小限にし、その出力がデジタル信号プロセッサ２１８のシリアル入力端子に入力される。このデジタル信号プロセッサ２１８は、第８Ａ図および第８Ｂ図、および第１０図ないし第１２図の実施形態に関して前述したＤＳＰと同じ装置とすることができ、同じように機能する。
ＤＳＰは６０ナノ秒命令サイクル（１６．６７ＭＩＰＳ）を実行し、１ＫワードのオンチッププログラムメモリＲＡＭを有し、５１２ワードのオンチップデータメモリＲＡＭを有し、２個の二重バッファシリアルポート（ＳＰＯＲＴＯおよび１）を有する。ＤＳＰの機能は、６４ＫのＥＰＲＯＭ２２０内に記憶されたコードで表され、主として入力オーバサンプリング補間、ノイズシェーピング、およびパルス幅変調制御の三つの信号処理機能を実行する。
２０ＫＨｚのオーディオ帯域幅のナイキスト基準を満たす４４．１ＫＨｚでサンプリングされたデータの場合、ＰＷＭ技法を使用して１６ビット品質の増幅器性能を達成するのにほぼ３ＧＨｚの量子化クロックレートが必要になることが、比較的単純な計算によってわかり、その結果、そのような増幅器は非現実的になる。しかし、オーバサンプリングノイズシェーパを使用して、他の場所の雑音を犠牲にして必要な帯域幅内の信号の量子化雑音のスペクトルを変更することができる。この技法によって、オーバサンプリングノイズシェーパへの精細に量子化されたηビット入力を可能にし、ノイズシェーパからより粗く量子化されたη’ビットの出力を、オーバサンプリングレートで、オーディオ帯域幅内のηビット分解能で、生じさせることができる。ステレオ増幅器用のＤＳＰの性能制約の範囲内で、６Ｘオーバサンプリングされた三次ノイズシェーピングアルゴリズムが開発され、この応用分野だけでなく前述の応用分野でも実施されている。
３３．８６８８ＭＨｚの量子化クロックレートを選定し、オーバサンプリングレートで実効８ビット制御（７ビット幅＋１ビット極性）が得られた。このアルゴリズムを使用した増幅器の理論上の信号対雑音性能はオーディオ帯域内で−７３．８ｄＢであり、１２ビット以上に相当する。これは厳密にはハイエンド性能ではないが、これはマルチメディアのコスト目的には適合する。ステレオ増幅器はより高速性能のＤＳＰを使用し、より高いオーバサンプリングおよび量子化クロックレートを使用して実施することもでき、理論的にはオーディオ帯域内で１６ビットの実効信号対雑音性能、−９６．３ｄＢが達成される。
オーバサンプリングノイズシェーパの後に、信号処理は前述のようにパルス幅変調機能に進む。情報が幅だけでなく、周期的に発生するパルスの極性によっても表されるため、この変調タイプは補償型三値出力アーキテクチャと整合する。選定したＤＳＰは量子化クロックレートで時間を制御することができないため、プロセッサのプログラムメモリデータ（ＰＭＤ）バス２２２から左右のチャネル遅延、極性、および幅情報をコード化する出力コマンドワードを発行する。次にＤＳＰのＰＭＤバスが複合プログラマブルロジックデバイス２２４の入力端子に結合される。
ＣＰＬＤ２２４は、システムプログラマビリティと、４０００個のゲートと、４８個のＩ／Ｏピンと、１４４個のレジスタと、６０ＭＨｚのｆmax定格とを特徴とする。ＣＰＬＤ２２４の機能は、コマンドをＰＷＭアルゴリズムから、他の実施形態に関して前述したように量子化クロック周期の整数倍の周期的タイミング間隔を中心として厳密に規定された幅のパルスにデコードすることである。
ＤＳＰ２１８からのＰＭＤバス２２２出力はＣＰＬＤ２２４への入力端子でラッチされ、前述のＰＭＤバスの場合と同様に、パルス遅延と幅の適切な値がカウンタにロードされる。カウンタは空になるまでクロック制御され、論理出力はカウンタが開始されると設定され、カウンタが終了するとリセットされる。論理出力は、タイミングスキューが除去され、各チャネルに設けられているパワースイッチドライバ２２６の入力端子に送られる。
前記と同様に、パワースイッチドライバは、始動および不足電圧保護とプログラム可能な不感帯制御機能を備えるモノリシック、高周波、中電圧、ＮチャネルのＭＯＳＦＥＴ ＨブリッジドライブＩＣである。これらのドライバは、論理レベル入力から４個のＮチャネル装置の独立制御を行うことができる。ドライバの出力はパワースイッチ２２８に合わせて構成されている。
パワースイッチ２２８は、Ｈブリッジに構成されたモノリシックＮチャネルパワーＭＯＳＦＥＴトランジスタアレイである。これらのスイッチは、６０Ｖの降伏定格、１スイッチ当たり０．３Ωのオン抵抗、２Ａの直流電流、１０Ａの最大定格電流、誘導負荷のフライバック保護機能を備える。パワースイッチは、低コスト、小型サイズ、および応用分野への適合特性を備えるように選定した。この装置は三値動作の的確さを示すものである。５０ワットのオーディオ増幅器（ダイナミック音楽入力によって駆動される４Ωへの２４ＶＤＣのパワー供給）のためのパワー出力段ステージ全体が一つの１６ピンＤＩＰ内に含まれている。スイッチは４〜８Ωの負荷を駆動し、良好なパフォーマンスを達成すると評価された。Ｈブリッジパワースイッチからの出力は出力アナログ低域フィルタ２３０に合わせて構成されている。
出力フィルタ２３０は、オーディオ帯域幅より上に設定された１オクターブ当たり２４ｄＢ勾配を使用する受動ＬＣ型バターワース低域フィルタである。これらのフィルタは、４〜８Ωの負荷との最小相互作用のために設計され、構成要素のサイズ、オーディオ帯域内の線形位相での平坦な振幅応答、群遅延、および受容可能な搬送波抑圧のために最適化されている。低域フィルタ２３０の後に、増幅器の出力であるスピーカ負荷が接続されている。
マルチメディアＰＣ応用分野に固有の装置仕様は別として、第１３Ａ図および第１３Ｂ図に示す実施形態は前述の実施形態の機能と基本的に同じである。五つの基本構成要素である初期設定、オーバサンプリングフィルタ、高調波補償、ノイズシェーピングおよび出力論理が実施される。基本的機能要素については前記で詳述したため、以下ではそれぞれについて簡単に述べる。
電源投入初期設定時に、従来技術で知られているように、プログラム変数およびアレイポインタが初期設定され、ＤＳＰシリアルポートがセットアップされる。シリアルポートは４個の１６ビットワードを読み取る自動バッファフォーマットを使用するように初期設定される。自動バッファモードによって、シリアルポートは、４４．１ｋＨｚで４８ビットのデータを受信した後で割込みを生成する。この割り込みを使用して、初期設定が完了した後で信号処理が開始される。
最初の信号処理タスクはオーバサンプリングフィルタによって行われる。マルチタップオーバサンプリングＦＩＲを使用して、読み取られた１６ビットの線形ＰＣＭデータからＮ個のサンプルを生成する。ＦＩＲ係数は、サンプリングイメージを減衰させている間に全オーディオ帯域幅（２０ｋＨｚ）を含む低域フィルタを生じさせるように計算した。タップ数は装置のスループット能力に合わせて最大化した。
通常は、前述のように、オーバサンプリングフィルタからのＮ個のサンプルには、線形化出力パルスおよび変調方式によって生じる高調波ひずみの事前補償が含まれることになる。これは、前述の単一チャネル実施態様を使用して第二高調波について行い、示した。このＰＣ応用分野および設計のコストとパフォーマンスの制約のために、ここで説明するステレオバージョンでは高調波補償は実施しなかった。しかし、当業者なら、コストとパフォーマンス上の配慮がそれほど制約されていない場合には、本発明により高調波補償を実施することができることがわかるであろう。
オーバサンプリングされたデータを三次ノイズシェーパを介して処理し、１６ビットのデータを出力量子化レベルまで低減する。この処理によって量子化雑音がオーディオ帯域幅の外側にシフトする。ノイズシェーパの出力データ点を、出力論理回路がアクセスする環状バッファアレイに記憶する。二重バッファ方式を使用して同時のアレイ読取りおよび書込みを防止する。
ＤＳＰタイマ割り込みを使用して、出力論理を４４．１ｋＨｚサイクル当たりＮ回実行する。出力論理を実行した後は、ＤＳＰは通常の処理に戻る。ＤＳＰタイマは初期設定時にセットアップされ、４４．１ｋＨｚサイクルにロックされる。
出力論理はノイズシェーパの出力を使用して、変調カウンタを実施するデータアレイにアクセスする。このカウンタデータアレイの中央を指すようにポインタが設定される。このポインタはノイズシェーパ出力の値によってシフトされる。次にこのアレイ要素は外部プログラムメモリへの書出しによって出力される。カウンタデータは２４ビット幅であり、遅延カウンタと、第一のパルスカウンタと、第二のパルスカウンタとを含む。これらのカウンタは４４．１ｋＨｚサイクル当たりＮ個のフレームの各フレーム中に増幅器の出力レベルを制御する。前述のように、遅延カウンタはゼロ状態を示し、第一および第二のカウンタの符号は正または負の出力を示す。
前の実施形態では単一のチャネルのみを示し、第１３Ａ図の実施形態では二つのチャネルまたはステレオ応用分野を示したが、本発明により実施された全デジタル増幅器は１、２、４、またはＮ個のチャネル動作のいずれに対しても実施可能であることがわかるであろう。
本発明について、スイッチング増幅器、より具体的にはオーディオ増幅器の実施形態で図示し、説明したが、上述の本発明は、サーボモータ増幅器や合成ＡＣ電源など他の多くの応用分野でも実施可能であることがわかるであろう。
さらに、本明細書に記載の信号処理はコード方式ＤＳＰとして実施されているという事実に関わらず、本発明による信号処理は特定用途向け集積回路における結線方式またはコード方式要素あるいはその両方として、あるいは、マイクロプロセッサなどで実行されるプロセスとしても実施することができることがわかるであろう。
上記では、事前補償ルックアップテーブルを使用してパワースイッチの出力の非線形性を補償したが、信号プロセッサの時間分解能が十分なレベルである場合には、パワースイッチのゼロクロス遷移を直接モデリングすることも可能であることがわかるであろう。
本明細書の実施形態ではＤＳＰから情報を出力する２４ビットＰＭＤバスについて説明したが、当業者ならシリアルインタフェースなどの他のインタフェースも実施することができることがわかるであろう。さらに、回路分割によっては２４ビット以下または２４ビット以上を必要とする他のコード化出力形式が可能である。
以上、本発明について実施形態に関して説明したが、本発明の精神および範囲から逸脱することなく、本発明の態様および詳細には上記およびその他の様々な変更、省略、および追加を加えることができることがわかるであろう。
Claims (16)
- 入力信号を受信し、スイッチされた出力信号を供給する増幅器においてスイッチタイミング誤差を有する少なくとも一つのパワースイッチの出力を線形化する方法であって、
前記入力信号を立上りパルスと立下りパルスの二状態を有する補償パルス（以下、二状態補償パルス波形という）を使用して変調することによって補償された複合波形を生成するステップを含み、前記変調は前記入力信号に基づいて前記補償された複合波形のパルス幅を決定するものであり、
前記補償された複合波形をスイッチタイミング誤差を有する前記少なくとも一つのパワースイッチを通過させることによって前記スイッチタイミング誤差のコモンモード消去を行って前記スイッチされた出力信号を供給するステップを含む方法。 - 前記二状態補償波形が、メモリ内のルックアップテーブルにアクセスすることによって生成されるパルス幅を有する、請求の範囲第１項に記載の方法。
- 変調によって誘導されたひずみを決定し、前記変調によって誘導されたひずみは前記入力信号を前記二状態補償パルス波形で変調することにより誘導されたひずみを含み、前記入力信号に前記変調によって誘導されたひずみの逆を加えることによって前記入力信号を事前補償するステップをさらに含む、請求の範囲第１項に記載の方法。
- 前記変調によって誘導されたひずみの前記逆を決定するために使用される係数が、ルックアップテーブルに記憶される、請求の範囲第３項に記載の方法。
- 前記少なくとも一つのパワースイッチが複数のパワースイッチを含み、前記方法が、
前記複数のパワースイッチの個々のパワースイッチのオフとオンが行われるタイミングと順序を制御して前記複数のスイッチによって制御される電源両端間のいずれかの期間の短絡を実質的になくすステップをさらに含む、請求の範囲第１項に記載の方法。 - 前記少なくとも一つのパワースイッチが複数のパワースイッチを含み、前記方法が、
前記入力信号の一部を処理して固定長と固定周波数を有するオーバサンプリングされた入力信号を生成するステップと、
前記複数のパワースイッチの個々のパワースイッチのターンオフとターンオンが行われるタイミングと順序を制御して、前記複数のスイッチによって制御される電源両端間のいずれかの期間の短絡を実質的になくすステップとをさらに含む、請求の範囲第１項に記載の方法。 - 前記複数のパワースイッチの個々のパワースイッチのターンオフとターンオンを行うタイミングと順序を制御する前記ステップが、高速デジタルクロックを使用してタイミングおよび前記順序を制御するステップを含み、前記高速デジタルクロックが前記オーバサンプリングされた入力信号の前記固定周波数と同期する、請求の範囲第６項に記載の方法。
- 前記少なくとも一つのパワースイッチが複数のパワースイッチを含み、前記複数のパワースイッチの各パワースイッチがエンハンスメントモードＭＯＳＦＥＴを含む、請求の範囲第１項に記載の方法。
- 入力信号を受信し、第一のモードと第二のモードと第三のモードとを含む複数の出力モードを有し、スイッチされた出力信号を供給する三状態デジタルスイッチング増幅器であって、
前記入力信号を受信し、立上りパルスと立下りパルスの二状態を有する補償パルス（以下、二状態補償パルス波形という）を使用して前記入力信号を変調することによって前記入力信号を処理して補償された複合波形を生成するデジタル信号プロセッサを含み、前記変調は前記入力信号に基づいて前記補償された複合波形のパルス幅を決定するものであり、
スイッチタイミング誤差を含み、前記第一のモードと前記第二のモードと前記第三のモードとの間でスイッチングを行い、前記デジタル信号プロセッサから前記補償された複合波形を受信し、前記第一のモードと前記第二のモードと前記第三のモードとのうちの少なくとも一つのモードで前記補償された複合波形を出力して前記スイッチタイミング誤差が実質的にない前記スイッチされた出力信号を供給する少なくとも一つのパワースイッチとを含む三状態デジタルスイッチング増幅器。 - 前記二状態補償波形が、メモリ内のルックアップテーブルにアクセスすることによって生成されるパルス幅を有する、請求の範囲第９項に記載の三状態デジタルスイッチング増幅器。
- 前記デジタル信号プロセッサが、変調誘導ひずみを決定し、前記変調誘導ひずみの逆を前記入力信号に加えることによって前記入力信号を事前補償する事前補償機構を含む、請求の範囲第９項に記載の三状態デジタルスイッチング増幅器。
- 前記デジタル信号プロセッサがアクセスすることができるメモリをさらに含み、前記変調誘導ひずみの前記逆を決定するために使用される係数が、前記メモリ内のルックアップテーブルに記憶される、請求の範囲第１１項に記載の三状態デジタルスイッチング増幅器。
- 前記少なくとも一つのパワースイッチが複数のパワースイッチを含み、前記増幅器が前記複数のパワースイッチと通信して前記複数のパワースイッチの個々のパワースイッチのオフとオンが行われるタイミングと順序を制御して、前記複数のスイッチによって制御される電源両端間の短絡を実質的に防ぐ同期化およびタイミング制御機構をさらに含む、請求の範囲第９項に記載の三状態デジタルスイッチング増幅器。
- 前記デジタル信号プロセッサが、前記入力信号の一部を処理して固定長と固定周波数とを有するオーバサンプリングされた入力信号を生成する入力オーバサンプリング機構を含み、前記複数のパワースイッチと通信して前記複数のパワースイッチの個々のパワースイッチのオフとオンが行われるタイミングと順序を制御して前記複数のスイッチによって制御される電源両端間のいずれかの期間の短絡を実質的に防ぐ同期化およびタイミング制御機構をさらに含む、請求の範囲第９項に記載の三状態デジタルスイッチング増幅器。
- 高速デジタルクロックを使用してタイミングおよび前記順序を制御し、前記高速デジタルクロックが前記オーバサンプリングされた入力信号の前記固定周波数と同期する、請求の範囲第１４項に記載の三状態デジタルスイッチング増幅器。
- 前記少なくとも一つのパワースイッチが複数のパワースイッチを含み、前記複数のパワースイッチの各パワースイッチがエンハンスメントモードＭＯＳＦＥＴを含む、請求の範囲第９項に記載の三状態デジタルスイッチング増幅器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/556,615 | 1995-11-13 | ||
| US08/556,615 US5617058A (en) | 1995-11-13 | 1995-11-13 | Digital signal processing for linearization of small input signals to a tri-state power switch |
| PCT/US1996/017650 WO1997018626A1 (en) | 1995-11-13 | 1996-10-31 | Small signal linearization in power switching amplifiers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000500625A JP2000500625A (ja) | 2000-01-18 |
| JP4212647B2 true JP4212647B2 (ja) | 2009-01-21 |
Family
ID=24222104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51890197A Expired - Fee Related JP4212647B2 (ja) | 1995-11-13 | 1996-10-31 | 三状態パワースイッチへの小さい入力信号の線形化のためのデジタル信号処理 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5617058A (ja) |
| EP (1) | EP0861520B1 (ja) |
| JP (1) | JP4212647B2 (ja) |
| AU (1) | AU7605196A (ja) |
| CA (1) | CA2237633C (ja) |
| DE (1) | DE69634781T2 (ja) |
| WO (1) | WO1997018626A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073889A1 (ja) * | 2008-12-22 | 2010-07-01 | 日本電気株式会社 | 歪補償回路、送信装置、および歪補償方法 |
Families Citing this family (172)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE507373C2 (sv) * | 1996-09-06 | 1998-05-18 | Ericsson Telefon Ab L M | Anordning och metod för pulsformning och effektförstärkning |
| US5789689A (en) * | 1997-01-17 | 1998-08-04 | Doidic; Michel | Tube modeling programmable digital guitar amplification system |
| US6768779B1 (en) * | 1997-04-02 | 2004-07-27 | Bang & Olufsen Powerhouse A/S | Pulse referenced control method for enhanced power amplification of a pulse modulated |
| US5901176A (en) * | 1997-04-29 | 1999-05-04 | Hewlett-Packard Company | Delta-sigma pulse width modulator control circuit |
| US5933453A (en) * | 1997-04-29 | 1999-08-03 | Hewlett-Packard Company | Delta-sigma pulse width modulator control circuit |
| US5982231A (en) * | 1997-07-23 | 1999-11-09 | Linfinity Microelectronics, Inc. | Multiple channel class D audio amplifier |
| DE19731691C1 (de) * | 1997-07-23 | 1998-10-08 | Siemens Ag | Leistungs-Schaltverstärker |
| US5963086A (en) * | 1997-08-08 | 1999-10-05 | Velodyne Acoustics, Inc. | Class D amplifier with switching control |
| WO1999008378A2 (en) * | 1997-08-12 | 1999-02-18 | Koninklijke Philips Electronics N.V. | Device for amplifying digital signals |
| US6022884A (en) | 1997-11-07 | 2000-02-08 | Amgen Inc. | Substituted pyridine compounds and methods of use |
| US6175272B1 (en) * | 1997-12-19 | 2001-01-16 | Nikon Corporation | Pulse—width modulation system |
| US8516055B2 (en) | 1998-05-29 | 2013-08-20 | Research In Motion Limited | System and method for pushing information from a host system to a mobile data communication device in a wireless data network |
| US6127885A (en) * | 1998-08-31 | 2000-10-03 | Cello, Limited | Class D amplifiers including transition zone modulation |
| US6097249A (en) | 1998-09-02 | 2000-08-01 | Rockford Corporation | Method and device for improved class BD amplification having single-terminal alternating-rail dual-sampling topology |
| US6157252A (en) * | 1998-09-09 | 2000-12-05 | The Engineering Consortium, Inc. | Battery polarity insensitive integrated circuit amplifier |
| US6281718B1 (en) * | 1998-09-16 | 2001-08-28 | Cirrus Logic, Inc. | Noise management using a switched converter |
| CA2349181A1 (en) * | 1998-11-12 | 2000-05-18 | Larry Kirn | Multi-reference, high-accuracy switching amplifier |
| US6768375B2 (en) * | 1998-11-12 | 2004-07-27 | Jam Technologies, Llc | Multi-reference high accuracy switching amplifier expansion |
| US6772021B1 (en) * | 1998-11-16 | 2004-08-03 | Creative Technology Ltd. | Digital audio data receiver without synchronized clock generator |
| WO2000035082A1 (en) * | 1998-12-08 | 2000-06-15 | Koninklijke Philips Electronics N.V. | Device for amplifying signals |
| EP1161794A1 (en) | 1999-03-16 | 2001-12-12 | AudioLogic, Incorporated | Power supply compensation for noise shaped, digital amplifiers |
| US6107876A (en) * | 1999-04-13 | 2000-08-22 | Ravisent Technologies, Inc. | Digital input switching audio power amplifier |
| US6473457B1 (en) * | 1999-05-07 | 2002-10-29 | Motorola, Inc. | Method and apparatus for producing a pulse width modulated signal |
| US6791404B1 (en) * | 1999-07-01 | 2004-09-14 | Broadcom Corporation | Method and apparatus for efficient mixed signal processing in a digital amplifier |
| US6498531B1 (en) * | 2000-08-14 | 2002-12-24 | Spectron | Digital class-D audio amplifier |
| US6472933B2 (en) * | 1999-09-27 | 2002-10-29 | Waytech Investment Co., Ltd. | Switching amplifier incorporating return-to-zero quaternary power switch |
| US6833757B2 (en) * | 1999-12-15 | 2004-12-21 | Texas Instruments Incorporated | Method and system for improving amplifier efficiency |
| US6297693B1 (en) * | 1999-12-23 | 2001-10-02 | Red Chip Company Limited | Techniques for synchronizing a self oscillating variable frequency modulator to an external clock |
| GB2357915B (en) * | 1999-12-30 | 2001-12-05 | John Francis Hope | A scheme for correcting distortion in an all-digital power amplifier |
| US6717392B2 (en) * | 2000-05-30 | 2004-04-06 | Rádiodetection Limited | Signal generator |
| US6937090B2 (en) * | 2000-08-28 | 2005-08-30 | Jam Technologies, Llc | Charge injection reduction technique in single and multi-reference switching amplifiers |
| US7043313B1 (en) * | 2000-09-08 | 2006-05-09 | Harman International Industries, Inc. | Clock system capable of synchronizing clock frequencies of power processing devices and digital signal processing devices |
| US7119576B1 (en) | 2000-09-18 | 2006-10-10 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US7346644B1 (en) | 2000-09-18 | 2008-03-18 | Altera Corporation | Devices and methods with programmable logic and digital signal processing regions |
| US6430220B1 (en) * | 2000-09-19 | 2002-08-06 | Apogee Technology Inc. | Distortion reduction method and apparatus for linearization of digital pulse width modulation by efficient calculation |
| DE60128117T2 (de) * | 2000-09-21 | 2007-12-27 | Koninklijke Philips Electronics N.V. | Schaltleistungsverstärkung |
| US20020060605A1 (en) * | 2000-09-22 | 2002-05-23 | Kowkutla Venkateswar R. | Amplifiers |
| KR100453708B1 (ko) * | 2000-11-03 | 2004-10-20 | 네오피델리티 주식회사 | 고효율 스위칭 증폭기 |
| US6593807B2 (en) * | 2000-12-21 | 2003-07-15 | William Harris Groves, Jr. | Digital amplifier with improved performance |
| US6597240B1 (en) * | 2001-04-02 | 2003-07-22 | Cirrus Logic, Inc. | Circuits and methods for slew rate control and current limiting in switch-mode systems |
| US6836231B2 (en) * | 2001-05-30 | 2004-12-28 | Radiodetection Limited | Signal generator |
| US6614297B2 (en) * | 2001-07-06 | 2003-09-02 | Texas Instruments Incorporated | Modulation scheme for filterless switching amplifiers with reduced EMI |
| JP2003051724A (ja) * | 2001-08-08 | 2003-02-21 | Sony Corp | デジタルパワーアンプ及びデジタルアナログ変換器 |
| US6593806B1 (en) * | 2001-08-10 | 2003-07-15 | Cirrus Logic, Inc. | Circuits and methods for compensating switched mode amplifiers |
| US6605991B2 (en) * | 2001-08-30 | 2003-08-12 | Motorola, Inc. | Circuitry for creating a spectral null in a differential output switching amplifier and method therefor |
| JP3894305B2 (ja) * | 2001-11-19 | 2007-03-22 | ソニー株式会社 | パワーアンプ |
| KR100916007B1 (ko) | 2001-11-30 | 2009-09-10 | 소니온 에이/에스 | 소형 확성기들을 위한 고효율 드라이버 |
| GB2383907A (en) * | 2002-01-07 | 2003-07-09 | Justin Noel Staines | A merged class D audio amplifier and power supply |
| JP2004032501A (ja) * | 2002-06-27 | 2004-01-29 | Pioneer Electronic Corp | デジタル信号変換装置及び方法 |
| JP3928515B2 (ja) * | 2002-07-31 | 2007-06-13 | ヤマハ株式会社 | Ｄ級増幅器 |
| CA2401482C (en) * | 2002-09-06 | 2009-06-30 | Francois J. Paquet | Highly accurate digital to analog converter |
| EP1418667A1 (en) * | 2002-11-07 | 2004-05-12 | Dialog Semiconductor GmbH | Multi-level class-D amplifier by means of 3 physical levels |
| EP1429454A1 (en) * | 2002-12-11 | 2004-06-16 | Dialog Semiconductor GmbH | Center of gravity compensation of class-D amplifier |
| US6925115B1 (en) * | 2002-12-23 | 2005-08-02 | Cirrus Logic, Inc. | Apparatus and method for safely handling asychronous shutdown of pulsewidth modulated output |
| US6853325B2 (en) * | 2002-12-27 | 2005-02-08 | Renesas Technology Corp. | Pulse width modulation digital amplifier |
| JP2006517367A (ja) * | 2003-02-11 | 2006-07-20 | ビーエイチシー コンサルティング プロプライエタリー リミテッド | キャリア基準信号対称性変調を用いるひずみの低いｄ級増幅器 |
| CN100547911C (zh) * | 2003-03-10 | 2009-10-07 | Nxp股份有限公司 | 三态d类放大器 |
| EP1469594A1 (en) * | 2003-04-17 | 2004-10-20 | Dialog Semiconductor GmbH | Multi level Class-D amplifier by means of 2 physical layers |
| DE60308844T2 (de) * | 2003-06-17 | 2007-03-01 | Agilent Technologies, Inc., Palo Alto | Sigma-Delta-Modulator mit Pulsbreitenmodulations-Ausgang |
| EP1498803A3 (de) * | 2003-07-14 | 2007-04-04 | Micronas GmbH | Methode und Schaltung zur effektiven Konvertierung vom PCM- in PWM-Daten |
| DE10337782B4 (de) * | 2003-07-14 | 2007-03-01 | Micronas Gmbh | Methode und Schaltung zur effektiven Konvertierung von PCM-in PWM-Daten |
| US7279964B2 (en) * | 2003-07-30 | 2007-10-09 | Siemens Aktiengesellschaft | Drive circuit, device, and method for suppressing noise, and use |
| US7298209B1 (en) | 2003-11-06 | 2007-11-20 | Marvell World Trade Ltd. | Class D amplifier |
| US7190224B2 (en) * | 2003-11-06 | 2007-03-13 | Marvell World Trade Ltd. | Class D amplifier |
| JP4710298B2 (ja) * | 2003-11-26 | 2011-06-29 | ヤマハ株式会社 | Ｄ級増幅器 |
| US6930558B1 (en) * | 2004-02-25 | 2005-08-16 | Lucent Technologies Inc. | Pulse-width to voltage converter |
| US6911925B1 (en) * | 2004-04-02 | 2005-06-28 | Tektronix, Inc. | Linearity compensation by harmonic cancellation |
| JP4561459B2 (ja) * | 2004-04-30 | 2010-10-13 | ヤマハ株式会社 | Ｄ級増幅器 |
| KR100604981B1 (ko) * | 2004-05-27 | 2006-07-26 | 삼성전자주식회사 | 디급 증폭기 및 펄스폭 변조 방법 |
| EP1936801A1 (en) | 2004-05-28 | 2008-06-25 | The TC Group A/S | Pulse width modulator system |
| WO2005117253A1 (en) * | 2004-05-28 | 2005-12-08 | Tc Electronic A/S | Pulse width modulator system |
| JP2006033204A (ja) * | 2004-07-14 | 2006-02-02 | Toshiba Corp | オーディオ信号処理装置 |
| DE102004037856B4 (de) * | 2004-08-04 | 2006-05-04 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Sprachkonferenzvorrichtung, Sprachkonferenzsystem und Verfahren zur Realisierung einer Sprachkonferenz |
| WO2006020503A2 (en) * | 2004-08-11 | 2006-02-23 | Apogee Technology, Inc. | Digital adaptive feedforward harmonic distortion compensation for digitally controlled power stage |
| US7142132B2 (en) * | 2004-11-09 | 2006-11-28 | General Motors Corporation | Methods and systems for multi-state switching using at least one ternary input and at least one discrete input |
| US7116168B2 (en) * | 2004-12-01 | 2006-10-03 | Creative Technology Ltd | Power multiplier system and method |
| JP4515926B2 (ja) * | 2005-01-24 | 2010-08-04 | 旭化成エレクトロニクス株式会社 | デジタルスイッチングアンプ |
| JP2006211523A (ja) * | 2005-01-31 | 2006-08-10 | Asahi Kasei Microsystems Kk | デジタルスイッチング回路 |
| DE102005006858A1 (de) * | 2005-02-15 | 2006-09-07 | Siemens Audiologische Technik Gmbh | Hörhilfegerät mit einem Ausgangsverstärker, der einen Sigma-Delta-Modulator umfasst |
| US7173483B2 (en) * | 2005-03-04 | 2007-02-06 | Aimtron Technology Corp. | Low-distortion tri-state switching amplifier |
| US7746935B2 (en) * | 2005-05-13 | 2010-06-29 | Xienetics, Inc. | Digital amplifier system for driving a capacitive load |
| US7227408B2 (en) * | 2005-05-26 | 2007-06-05 | Bhc Consulting Pty., Ltd. | Low distortion class-D amplifier using sampling of a servo-loop amplifier output |
| US8620980B1 (en) | 2005-09-27 | 2013-12-31 | Altera Corporation | Programmable device with specialized multiplier blocks |
| US7667537B2 (en) * | 2005-10-21 | 2010-02-23 | Stmicroelectronics S.R.L. | Method for correcting a harmonic distortion of a power bridge, in particular for a class D amplifier |
| US7403066B2 (en) * | 2005-11-10 | 2008-07-22 | Motorola, Inc. | Method and system for creating a spectral null in a switching amplifier |
| US8266199B2 (en) * | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
| US8301681B1 (en) | 2006-02-09 | 2012-10-30 | Altera Corporation | Specialized processing block for programmable logic device |
| US8041759B1 (en) | 2006-02-09 | 2011-10-18 | Altera Corporation | Specialized processing block for programmable logic device |
| US8266198B2 (en) * | 2006-02-09 | 2012-09-11 | Altera Corporation | Specialized processing block for programmable logic device |
| US7400191B2 (en) | 2006-04-07 | 2008-07-15 | Manuel De Jesus Rodriguez | Switching power amplifier |
| US7836117B1 (en) | 2006-04-07 | 2010-11-16 | Altera Corporation | Specialized processing block for programmable logic device |
| US8654868B2 (en) * | 2006-04-18 | 2014-02-18 | Qualcomm Incorporated | Offloaded processing for wireless applications |
| US7576605B2 (en) * | 2006-04-20 | 2009-08-18 | Qualcomm Incorporated | Low power output stage |
| US8289159B2 (en) | 2006-04-26 | 2012-10-16 | Qualcomm Incorporated | Wireless localization apparatus and method |
| TWI405444B (zh) * | 2006-04-26 | 2013-08-11 | Qualcomm Inc | 用於無線通訊之方法、電子裝置、電腦程式產品、耳機、手錶、醫療裝置及感測器 |
| US8406794B2 (en) * | 2006-04-26 | 2013-03-26 | Qualcomm Incorporated | Methods and apparatuses of initiating communication in wireless networks |
| EP1858159B1 (en) * | 2006-05-19 | 2011-09-21 | CAMCO Produktions- und Vertriebs GmbH | Apparatus and method for performing a calculation operation |
| US7822799B1 (en) | 2006-06-26 | 2010-10-26 | Altera Corporation | Adder-rounder circuitry for specialized processing block in programmable logic device |
| US8386550B1 (en) | 2006-09-20 | 2013-02-26 | Altera Corporation | Method for configuring a finite impulse response filter in a programmable logic device |
| US7714675B2 (en) * | 2006-12-05 | 2010-05-11 | Broadcom Corporation | All digital Class-D modulator and its saturation protection techniques |
| US8386553B1 (en) | 2006-12-05 | 2013-02-26 | Altera Corporation | Large multiplier for programmable logic device |
| US7930336B2 (en) * | 2006-12-05 | 2011-04-19 | Altera Corporation | Large multiplier for programmable logic device |
| WO2008084419A2 (en) * | 2007-01-09 | 2008-07-17 | Nxp B.V. | Predistortion of pulse modulator for correction of slewing distortion |
| US7814137B1 (en) | 2007-01-09 | 2010-10-12 | Altera Corporation | Combined interpolation and decimation filter for programmable logic device |
| US7865541B1 (en) | 2007-01-22 | 2011-01-04 | Altera Corporation | Configuring floating point operations in a programmable logic device |
| US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
| US7391346B1 (en) | 2007-02-05 | 2008-06-24 | Sigmatel, Inc. | Switching amplifier system and method |
| US7705672B1 (en) | 2007-02-12 | 2010-04-27 | Manuel De Jesus Rodriguez | Buck converters as power amplifier |
| US8645450B1 (en) | 2007-03-02 | 2014-02-04 | Altera Corporation | Multiplier-accumulator circuitry and methods |
| US8427235B2 (en) * | 2007-04-13 | 2013-04-23 | Advanced Analogic Technologies, Inc. | Power-MOSFETs with improved efficiency for multi-channel class-D audio amplifiers and packaging thereof |
| US7949699B1 (en) | 2007-08-30 | 2011-05-24 | Altera Corporation | Implementation of decimation filter in integrated circuit device using ram-based data storage |
| WO2009047705A1 (en) * | 2007-10-10 | 2009-04-16 | St Wireless Sa | Transmitter |
| US7825724B2 (en) * | 2007-12-18 | 2010-11-02 | Motorola Mobility, Inc. | Method and apparatus for direct digital to radio frequency conversion |
| US7733171B2 (en) * | 2007-12-31 | 2010-06-08 | Synopsys, Inc. | Class D amplifier having PWM circuit with look-up table |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8244789B1 (en) | 2008-03-14 | 2012-08-14 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
| US8626815B1 (en) | 2008-07-14 | 2014-01-07 | Altera Corporation | Configuring a programmable integrated circuit device to perform matrix multiplication |
| US8255448B1 (en) | 2008-10-02 | 2012-08-28 | Altera Corporation | Implementing division in a programmable integrated circuit device |
| US8307023B1 (en) | 2008-10-10 | 2012-11-06 | Altera Corporation | DSP block for implementing large multiplier on a programmable integrated circuit device |
| TWI368389B (en) * | 2009-01-21 | 2012-07-11 | Padauk Technology Co Ltd | Controller for 3-phase brushless dc motor and multiple-mcu chip for controlling 3-phase brushless dc motor |
| US8886696B1 (en) | 2009-03-03 | 2014-11-11 | Altera Corporation | Digital signal processing circuitry with redundancy and ability to support larger multipliers |
| US8645449B1 (en) | 2009-03-03 | 2014-02-04 | Altera Corporation | Combined floating point adder and subtractor |
| US8805916B2 (en) * | 2009-03-03 | 2014-08-12 | Altera Corporation | Digital signal processing circuitry with redundancy and bidirectional data paths |
| US8468192B1 (en) | 2009-03-03 | 2013-06-18 | Altera Corporation | Implementing multipliers in a programmable integrated circuit device |
| US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
| US8549055B2 (en) | 2009-03-03 | 2013-10-01 | Altera Corporation | Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry |
| US8650236B1 (en) | 2009-08-04 | 2014-02-11 | Altera Corporation | High-rate interpolation or decimation filter in integrated circuit device |
| US8396914B1 (en) | 2009-09-11 | 2013-03-12 | Altera Corporation | Matrix decomposition in an integrated circuit device |
| US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
| KR101593438B1 (ko) * | 2009-09-16 | 2016-02-12 | 삼성전자주식회사 | 하프-브리지 3-레벨 펄스폭 변조 증폭기, 이의 구동 방법 및 오디오 처리 장치 |
| US7948267B1 (en) | 2010-02-09 | 2011-05-24 | Altera Corporation | Efficient rounding circuits and methods in configurable integrated circuit devices |
| US8539016B1 (en) | 2010-02-09 | 2013-09-17 | Altera Corporation | QR decomposition in an integrated circuit device |
| US8601044B2 (en) * | 2010-03-02 | 2013-12-03 | Altera Corporation | Discrete Fourier Transform in an integrated circuit device |
| US8458243B1 (en) | 2010-03-03 | 2013-06-04 | Altera Corporation | Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering |
| US8484265B1 (en) | 2010-03-04 | 2013-07-09 | Altera Corporation | Angular range reduction in an integrated circuit device |
| US8510354B1 (en) | 2010-03-12 | 2013-08-13 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8539014B2 (en) * | 2010-03-25 | 2013-09-17 | Altera Corporation | Solving linear matrices in an integrated circuit device |
| US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8589463B2 (en) | 2010-06-25 | 2013-11-19 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| CN103069714B (zh) * | 2010-08-13 | 2016-05-04 | 皇家飞利浦电子股份有限公司 | 切换模式的供电设备和方法 |
| US8577951B1 (en) | 2010-08-19 | 2013-11-05 | Altera Corporation | Matrix operations in an integrated circuit device |
| EP2448114B1 (en) | 2010-10-27 | 2012-12-12 | ST-Ericsson SA | Method and apparatus for efficient and distortion compensated digital Class-D amplifier ternary modulation scheme |
| US8645451B2 (en) | 2011-03-10 | 2014-02-04 | Altera Corporation | Double-clocked specialized processing block in an integrated circuit device |
| US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
| US8792578B2 (en) * | 2011-05-27 | 2014-07-29 | Alcatel Lucent | Method and apparatus of switched amplification having improved efficiency |
| US8812576B1 (en) | 2011-09-12 | 2014-08-19 | Altera Corporation | QR decomposition in an integrated circuit device |
| US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8762443B1 (en) | 2011-11-15 | 2014-06-24 | Altera Corporation | Matrix operations in an integrated circuit device |
| US8717096B2 (en) * | 2012-02-17 | 2014-05-06 | NeoEnergy Microelectronics, Inc. | Switching amplifier system and method for suppressing signal distortion thereof |
| US8543634B1 (en) | 2012-03-30 | 2013-09-24 | Altera Corporation | Specialized processing block for programmable integrated circuit device |
| CN102684712B (zh) * | 2012-04-25 | 2017-04-19 | 中国工程物理研究院电子工程研究所 | 一种高效率调频发射机、功率放大器电路结构及设计方法 |
| US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
| US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
| DE102013224300A1 (de) * | 2013-11-27 | 2015-05-28 | Robert Bosch Gmbh | Vorrichtung zum Treiben eines elektromechanischen Bauelements |
| US9379687B1 (en) | 2014-01-14 | 2016-06-28 | Altera Corporation | Pipelined systolic finite impulse response filter |
| US9325283B2 (en) | 2014-09-16 | 2016-04-26 | Elite Semiconductor Memory Technology Inc. | Modulation method for switching modulator |
| US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
| TWI584579B (zh) * | 2015-04-24 | 2017-05-21 | 晶豪科技股份有限公司 | 音頻放大器之調變選擇電路及其方法 |
| WO2016175781A1 (en) * | 2015-04-29 | 2016-11-03 | Hewlett Packard Enterprise Development Lp | Discrete-time analog filtering |
| US9866180B2 (en) * | 2015-05-08 | 2018-01-09 | Cirrus Logic, Inc. | Amplifiers |
| US9940303B2 (en) | 2015-07-10 | 2018-04-10 | Tempo Semiconductor, Inc. | Method and apparatus for decimation in frequency FFT butterfly |
| JP2018074198A (ja) * | 2016-10-24 | 2018-05-10 | 富士通株式会社 | 演算方法、基地局装置および演算回路 |
| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
| CN110545082B (zh) * | 2018-05-28 | 2023-06-16 | 晶豪科技股份有限公司 | 音频放大器的调制选择电路 |
| US10690730B2 (en) * | 2018-06-07 | 2020-06-23 | Cirrus Logic, Inc. | Apparatus and method for reducing offsets and 1/f noise |
| US11012043B2 (en) | 2019-08-19 | 2021-05-18 | Cirrus Logic, Inc. | Hybrid autozeroing and chopping offset cancellation for switched-capacitor circuits |
| US11817873B1 (en) | 2022-05-10 | 2023-11-14 | Ciena Corporation | Digital-to-analog converter (DAC) architecture optimization |
| US11876525B2 (en) * | 2022-05-10 | 2024-01-16 | Ciena Corporation | Digital-to-analog converter (DAC) distortion pre-compensation |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2109130A5 (ja) * | 1970-10-02 | 1972-05-26 | Thomson Csf | |
| US3919656A (en) * | 1973-04-23 | 1975-11-11 | Nathan O Sokal | High-efficiency tuned switching power amplifier |
| US4292581A (en) * | 1979-07-13 | 1981-09-29 | Tan Tat S | Linear switching regulator |
| US4357489A (en) * | 1980-02-04 | 1982-11-02 | Texas Instruments Incorporated | Low voltage speech synthesis system with pulse width digital-to-analog converter |
| US4475151A (en) * | 1982-11-04 | 1984-10-02 | Harald Philipp | Switching amplifier circuit |
| US4620143A (en) * | 1984-11-09 | 1986-10-28 | Westinghouse Electric Corp. | Digital pulse width modulation motor control system |
| US4636711A (en) * | 1984-12-04 | 1987-01-13 | Airborne Electronics, Inc. | Pulse width modulation control circuit with a variable zero to one hundred percent duty cycle |
| DE3676033D1 (de) * | 1985-09-28 | 1991-01-17 | Licentia Gmbh | Schaltverstaerker. |
| JPH0793823B2 (ja) * | 1988-02-01 | 1995-10-09 | 株式会社日立製作所 | 電圧形インバータのｐｗｍ制御装置 |
| SE465494B (sv) * | 1990-01-22 | 1991-09-16 | Ericsson Telefon Ab L M | Foerfarande att kompensera foer olineariteter i en slutfoerstaerkare |
| US5049832A (en) * | 1990-04-20 | 1991-09-17 | Simon Fraser University | Amplifier linearization by adaptive predistortion |
| US5077540A (en) * | 1990-06-14 | 1991-12-31 | University Of Virginia Patents Foundation | Minimum pulse width switching power amplifier |
| US5077539A (en) * | 1990-12-26 | 1991-12-31 | Apogee Technology, Inc. | Switching amplifier |
| US5126684A (en) * | 1991-03-04 | 1992-06-30 | Potter Electrical Signal Company | Digital power amplifier |
| US5438694A (en) * | 1993-08-09 | 1995-08-01 | Motorola, Inc. | Distortion compensation for a pulsewidth-modulated circuit |
| US5398003A (en) * | 1994-03-30 | 1995-03-14 | Apple Computer, Inc. | Pulse width modulation speaker amplifier |
-
1995
- 1995-11-13 US US08/556,615 patent/US5617058A/en not_active Expired - Lifetime
-
1996
- 1996-10-31 AU AU76051/96A patent/AU7605196A/en not_active Abandoned
- 1996-10-31 WO PCT/US1996/017650 patent/WO1997018626A1/en active IP Right Grant
- 1996-10-31 EP EP96938750A patent/EP0861520B1/en not_active Expired - Lifetime
- 1996-10-31 JP JP51890197A patent/JP4212647B2/ja not_active Expired - Fee Related
- 1996-10-31 DE DE69634781T patent/DE69634781T2/de not_active Expired - Lifetime
- 1996-10-31 CA CA002237633A patent/CA2237633C/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073889A1 (ja) * | 2008-12-22 | 2010-07-01 | 日本電気株式会社 | 歪補償回路、送信装置、および歪補償方法 |
| JP5170259B2 (ja) * | 2008-12-22 | 2013-03-27 | 日本電気株式会社 | 歪補償回路、送信装置、および歪補償方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU7605196A (en) | 1997-06-05 |
| DE69634781D1 (de) | 2005-06-30 |
| EP0861520B1 (en) | 2005-05-25 |
| EP0861520A1 (en) | 1998-09-02 |
| CA2237633C (en) | 2003-01-21 |
| CA2237633A1 (en) | 1997-05-22 |
| EP0861520A4 (en) | 2004-10-13 |
| JP2000500625A (ja) | 2000-01-18 |
| DE69634781T2 (de) | 2006-02-02 |
| US5617058A (en) | 1997-04-01 |
| WO1997018626A1 (en) | 1997-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4212647B2 (ja) | 三状態パワースイッチへの小さい入力信号の線形化のためのデジタル信号処理 | |
| EP1227579B1 (en) | Method and apparatus for providing digital error correction for a class D power stage | |
| US7205917B2 (en) | Pulse width modulator quantisation circuit | |
| US6107876A (en) | Digital input switching audio power amplifier | |
| US7956681B2 (en) | Class D amplifier having PWM circuit with look-up table | |
| EP2005593B1 (en) | Digital signal converter | |
| US20060282185A1 (en) | Device and method for signal processing | |
| US20070152750A1 (en) | Digital PWM amplifier with simulation-based feedback | |
| US20090027118A1 (en) | Digital PWM Amplifier Having a Low Delay Corrector | |
| KR20050030875A (ko) | Ｐｃｍ을 ｐｗｍ으로 변환하는 방법 및 장치 | |
| US6429737B1 (en) | Method and apparatus for multi-channel digital amplification | |
| CN100514858C (zh) | 字长减少电路 | |
| US6724249B1 (en) | Multi-level class-D amplifier by means of 3 physical levels | |
| US20020105377A1 (en) | Digital power amplifier | |
| US20080278209A1 (en) | Method of pulse width modulation signal processing and device including signal processing for pulse width modulation | |
| JP2004032501A (ja) | デジタル信号変換装置及び方法 | |
| US7308027B1 (en) | Circuits and methods for reducing distortion and noise in pulse width modulation systems utilizing full-bridge drivers | |
| US7706438B1 (en) | Circuits and methods for reducing noise and distortion in pulse width modulation systems | |
| Saponara et al. | Oversampled and noise-shaped pulse-width modulator for high-fidelity digital audio amplifier | |
| Kulka | Application of pulse modulation techniques for class-D audio power amplifiers | |
| Antunes et al. | Digital multilevel audio power amplifier with a MASH sigma-delta modulator to reduce harmonic distortion | |
| Andersen et al. | All digital high resolution class D amplifier designs using power supply feed-forward and signal feedback | |
| GB2357915A (en) | Correcting distortion in an all-digital power amplifier using transfer function data in a look-up table | |
| JP6129858B6 (ja) | オーディオ信号出力オーディオ信号処理装置 | |
| KULKA | Acoustic energy distribution in space around the pipe outlet |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051107 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060209 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060327 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081014 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081029 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |