JP4515926B2 - デジタルスイッチングアンプ - Google Patents

Description

本発明は、入力信号に従ったデジタルスイッチング信号の出力を行い、スピーカやヘッドホン等の負荷を駆動するデジタルスイッチングアンプに関するものである。

近年、スピーカやヘッドホン等の低抵抗負荷を駆動するアナログ音声信号を発生させるアンプとして、デジタルスイッチングアンプ（またはD 級アンプ）が注目されている。
従来、この分野におけるアナログアンプは、時間連続のアナログ信号で負荷をドライブするようになっているが、大振幅信号の駆動時には低抵抗負荷に流れる大電流がそのままアナログアンプの出力素子を通過する。このため、アナログアンプでは、出力素子での電圧降下による熱発生が多大となるので、フィンなどを取り付けたり、大きなパッケージにデバイスを入れたり、スペースを十分とってデバイスを配置するなどの放熱手段が必要になる場合があった。

しかし、デジタルスイッチングアンプでは、入力に従った高速なＰＷＭ変調またはＰＤＭ変調された信号等のパルス変調信号により2 つの電圧を交互に選択し、負荷を駆動するようになっている。このため、負荷を駆動するスイッチング素子の抵抗値を十分小さくすることで、大振幅信号駆動時でもスイッチング素子内での電圧降下を小さく抑られえ、発熱を少なくすることができる。これにより放熱手段を付加する必要性が減り、小型でローコストなオーディオシステムが容易に構築できるようになる。

このようなデジタルスイッチングアンプの従来例として、非特許文献１に記載のように、ＰＷＭ信号がスイッチング素子を駆動するように構成される回路例を図１５に示す。
この従来回路では、入力信号２０を積分回路２５で積分し、積分回路２５の出力２１を三角波搬送波３０を用いてコンパレータ２６でＰＷＭ変換する。さらに、コンパレータ２６から出力されるＰＷＭ信号２２で出力段２７のスイッチング素子ＳＷ３１、ＳＷ３２を駆動し、出力段２７からは積分回路２５の入力側に帰還を行うと同時にローパスフィルタ２８を介して負荷２９としてのスピーカを駆動する。

特に、帰還パスを有することで、入力信号と等価なスイッチング出力信号、すなわち、入力信号の振幅の大小によらずゲインが「１」の出力信号２３を得ることができるようになっている。
しかし、デジタルスチルカメラやデジタルビデオカメラなど、小型の筐体、かつ小型のスピーカで、録音された音声情報をモニター再生する装置の場合には、音が小さめになりがちとなり聞き取りづらくなるため、小さな音は大きめに増幅して音圧を上げながら聞けるようにするという付加機能を追加することが望まれる場合が多い。

小さな音を大きめに増幅するテクニックとして、低抵抗負荷を駆動するアンプの前段にＡＬＣ（オートゲインコントロール）回路またはＡＧＣ（オートゲインコントロール）回路と呼ばれる付加回路を配置することができるが、この種の付加回路は概して複雑で回路規模が多きいためコスト的に大変負担となるものであった。
ＣＱ出版社 「トランジスタ技術」２００３年８月号 Ｐ１９２（図３）

本発明の目的は、上記の点に鑑み、発熱を抑えることができる上に、入力信号が小さなときにも十分な出力が得られる機能を、小規模かつ簡易な回路により低コストで実現できるデジタルスイッチングアンプを提供することにある。

上記の課題を解決し本発明の目的を達成するために、本発明は以下のような構成からなる。
すなわち、請求項１に係る発明は、入力信号を積分する積分手段と、該積分手段の出力信号を所定のパルス変調信号に変換するパルス変調手段と、該パルス変調手段の出力信号に従って２つの異なる電圧信号を選択して負荷を駆動するスイッチング手段と、該スイッチング手段の出力信号を入力して平滑化するローパス手段と、該ローパス手段の出力信号を前記パルス変調手段の出力信号に従って前記積分手段の入力側に帰還する帰還手段と、を備え、前記パルス変調手段は、前記積分手段の出力信号に従ってパルス変調される第１の出力信号と第２の出力信号とをそれぞれ生成出力するようになっており、前記帰還手段は、前記パルス変調手段の第１および第２出力信号と前記ローパス手段の出力信号とを掛け合わせた信号を生成出力するようになっている。

請求項２に記載の発明は、請求項１に記載の発明において、前記第１の出力信号のＨレベルの期間は、前記積分手段の出力信号が中央のレベルよりも高いレベル側の場合にはそのレベルの正方向ヘの増加に比例し、前記第２の出力信号のＨレベルの期間は、前記積分手段の出力信号が中央のレベルよりも低いレベル側の場合にはそのレベルの負方向への増加に比例するようになっている。

請求項３に記載の発明は、請求項２に記載の発明において、前記ローパス手段の出力信号のレベルは、前記スイッチング手段の出力信号のレベルに１次比例するようになっている。
請求項４に記載の発明は、請求項３に記載の発明において、前記帰還手段の出力信号のレベルは、前記積分手段の出力信号のレベルを２乗した関係にある。

このような構成からなる本発明によれば、発熱する可能性のある出力負荷を駆動する部分をスイッチング素子で構成するため、スイッチング素子の抵抗値を十分低くしてやることで、大振幅信号を低抵抗負荷で駆動するときに流れる大電流による出力素子での電圧降下による発熱を低く押さえることができる。
また、本発明において、スイッチング手段の出力信号が入力信号の平方根特性を有する場合には、フルスケール信号の出力電圧に相当する電圧を上記従来例の場合と同じ電圧に設定すると、従来例に比べて小信号時のゲインは大きく、大信号時のゲインは小さくすることができる。
このため、小さな入力信号時の平均的な音圧を大きくして、入力信号が小さなときにも十分な出力が得られる機能を有するという効果が得られる。

以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
本発明のデジタルスイッチングアンプの第１実施形態の構成について、図１を参照して説明する。
この第１実施形態は、図１に示すように、積分回路７と、パルス変調回路８と、スイッチング回路９と、ローパス回路１１と、帰還回路１２とを備え、スイッチング回路９の出力によりスピーカなどの負荷１３を駆動するようになっている。

積分回路７は、アナログ信号からなる入力信号１を積分するようになっている。積分回路は、図１に示すように、入力用の抵抗７１と、オペアンプ７２と、積分用のキャパシタ７３とから構成され、かつ帰還用の抵抗７４を含んでいる。
パルス変調回路８は、積分回路７の出力信号（アナログ信号）２のレベルに応じて所定のパルス変調信号に変換するようになっている。さらに具体的には、パルス変調回路８は、積分回路７の出力信号２のレベル（振幅）に応じて、ＰＷＭ信号（パルス幅変調信号）を出力するようになっている。

この例では、パルス変調回路８から出力されるＰＷＭ信号の波形形態を、第１のＰＷＭ出力信号３ａと第２のＰＷＭ出力信号３ｂの２つの出力信号により、以下のように表現するものとする。
すなわち、あらかじめ設定された時間区間内（ＰＷＭ信号の作成周期で、たとえば０．１マイクロ秒から１０マイクロ秒の区間）で、積分回路７の出力信号２が動作の中央を表すレベルでは、第１のＰＷＭ出力信号３ａがＨレベルの時間をゼロとし、また第２のＰＷＭ出力信号３ｂがＨレベルの時間もゼロとする。

また、積分回路７の出力信号２が動作の中央より高いレベルの場合には、第１のＰＷＭ出力信号３ａのＨレベルの時間を積分回路７の出力信号２のレベルに比例して長くなるようにし、第２のＰＷＭ出力信号の３ｂのＨレベルの時間をゼロとする（図２参照）。
同様に，積分回路７の出力信号２が動作の中央より低いレベルの場合には、第２のＰＷＭ出力信号３ｂのＨレベルの時間を積分回路７の出力信号２のレベル（ただし、負の方向）に比例して長くなるようにし、第１のＰＷＭ出力信号３ｂのＨレベルの時間をゼロとする（図２参照）。

スイッチング回路９は、スイッチング素子ＳＷ１４とスイッチング素子ＳＷ１５とが直列に接続され、パルス変調回路８の出力信号３ａ、３ｂに従って、そのスイッチング素子ＳＷ１４，ＳＷ１５がオンオフ制御されて2 つの電圧信号Ｖ１、Ｖ２を選択的に出力するようになっている。このスイッチング回路９は、例えば図６に示すような出力特性を有している。

また、そのスイッチング素子ＳＷ１４，ＳＷ１５の共通接続点にはスピーカなどの負荷１３が接続されている。その共通接続点が負荷１３に接続される場合、高周波ノイズ成分を除去する目的で図示のようにローパスフィルタ１０を挿入するようにしても良い。この例では、パルス変調回路８の出力信号３ａ、３ｂがＨレベルのときに、それぞれスイッチング素子ＳＷ１４、ＳＷ１５がオンして導通し、負荷１３を駆動する。

ローパス回路１１は、スイッチング回路９の出力信号４を入力して平滑化し、この平滑化した信号を出力する回路であり、例えば図４に示すような出力特性を有している。ロ−パス回路１１では、通過する信号周波数帯域を低周波に設定してあり、スイッチング回路９の出力信号４中に含まれる高周波のスイッチングノイズは除去され、ローパス回路１１の出力信号６は可聴な低周波の音声信号となる。

帰還回路１２は、ローパス回路１１の出力信号６をパルス変調回路の出力信号３ａ、３ｂに従って通過させ、積分回路７の入力側に帰還する回路であり、例えば図５に示すような出力特性を有している。帰還回路１２は、負帰還となるように系全体の信号極性に注意を払った上で、パルス変調回路８の２つの出力信号３ａ，３ｂのうちの何れかがＨレベルの期間において、ローパス回路１１の出力信号６を帰還信号６ｂとして積分回路７の入力側に帰還するようになっている。

次に、このような構成からなる第１実施形態の動作について、図１〜図６を参照して説明する。
以下では、帰還回路１２により積分回路７に帰還されるされる信号やスイッチング回路９の出力信号の特性について説明する。
図２は、積分回路７の出力２のレベルに対するパルス変調回路８の出力３ａ、３ｂのＨレベルの時間割合を示す。

また、帰還回路１２では、パルス変調回路８の出力３ａ、３ｂの何れかがＨレベルであるときに、ローパス回路１１の出力６を積分回路７の入力側に帰還するので、積分回路７の出力２のレベルに対するパルス変調回路８の出力３ａ、３ｂのＨレベルの割合の和を、図３に示す。
また、図４は、積分回路７の出力２（スイッチング回路９の出力）に対するローパス回路１１の出力６の関係を示し、これは１次比例する。

以上により、積分回路７の出力信号２に対する帰還回路１２の出力６ｂは、図３中のパルス変調回路８の出力３ａ＋３ｂと、図４中のローパス回路１１の出力６とを掛け合わせたものになり、図５に示すようになる。
図５に示すように、積分回路７の出力２から帰還回路１２の出力６ｂをみると、その大きさは極性を維持したまま２乗の関係となっている。逆に、帰還回路１２の出力６ｂから積分回路７の出力２をみると、その大きさは極性を維持したまま平方根の関係となっている。

ここで、負帰還のシステムの特性において、ループのゲインが大きな場合には、入力信号と帰還信号が等しくなるということがあるが、この例では積分回路７は低周波領域では大きなゲインを持っているので、入力信号と帰還信号は一致する。
そこで、帰還回路１２の出力６ｂから積分回路７の出力２をみた関係を、入力信号１から積分回路７の出力２をみた関係に置き換えることができる。積分回路７の出力２はスイッチング回路９の出力４に等しいので、入力信号１に対するスイッチング回路９の出力４は、図６に示すように、極性を維持したまま大きさは平方根の関係となる。

以上の説明により、この第１実施形態では、スイッチング回路９からの出力信号は入力信号の平方根特性を有するものとなるため、フルスケール信号の出力電圧に相当する電圧を上記従来例の場合と同じ電圧に設定すると、従来例に比べて小信号時のゲインは大きく、大信号時のゲインは小さくなる。
従って、第１実施形態によれば、小さな入力信号時の平均的な音圧を大きくする機能を有することができる。

次に、第１実施形態において、図１に示す各部の構成を半導体基板上にＭＯＳトランジスタを用いて集積回路化する場合の具体的な構成について、図７〜図１３を参照して説明する。
積分回路７は、図１に示すような構成要素からなる。そして、オペアンプ７２は、ＭＯＳトランジスタから構成する。また、抵抗７１、７４はポリシリコンの抵抗素子から構成し、積分用のキャパシタ７３は２層のポリシリコン間に形成する容量素子から構成する。また、積分回路７は、１次または高次のものである。

パルス変調回路８は、図７に示すように、フラッシュ形Ａ／Ｄ変換器８１と、デコーダ回路８２と、ＰＷＭ信号発生回路８３と、選択・出力回路８４と、を備えている。
フラッシュ形Ａ／Ｄ変換器８１は、積分回路８の出力２をレベルごとに例えば６つのゾーン１〜６に分け（図１３参照）、この各ゾーンに応じたゾーン信号Ｚ１〜Ｚ６を出力するようになっている。

デコーダ回路８２は、そのゾーン信号Ｚ１〜Ｚ６に従って、予め組み合わせが決まっている選択信号ＳＰ１〜ＳＰ４のうちの１つと、選択信号ＳＮ１〜ＳＮ４のうちの１つとをそれぞれ出力するようになっている（図１３参照）。
ＰＷＭ信号発生回路８３は、例えば図１２に示すように、あらかじめ用意されたパルス幅の異なるＰＷＭ信号ＰＷ１〜ＰＷ４を生成して出力するようになっている。

選択・出力回路８４は、ゾーン信号Ｚ１〜Ｚ６に基づいてデコーダ回路８２で生成された選択信号ＳＰ１〜ＳＰ４および選択信号ＳＮ１〜ＳＮ４に従い、ＰＷＭ信号発生回路８３からのＰＷＭ信号ＰＷ１〜ＰＷ４のうちの２つを選択し、この選択した２つの信号を出力信号３ａ、３ｂとして出力するものである（図１３参照）。
図１３によれば、例えばゾーン信号Ｚ６の場合には、デコーダ回路８２から選択信号ＳＰ４、ＳＮ１が出力され、これによって選択・出力回路８４は、出力信号３ａ，３ｂとしてＰＷＭ信号発生回路８３の発生するＰＷＭ信号ＰＷ４，ＰＷ１を選択出力することになる。

選択・出力回路８４は、図８に示すように、８個のＭＯＳトランジスタ８４１〜８４８により構成される。
そして、ＭＯＳトランジスタ８４１〜８４４のうちの１つを選択信号ＳＰ１〜ＳＰ４でオンさせて、ＰＷＭ信号ＰＷ１〜ＰＷ４のうちの１つを出力信号３ａとして選択的に取り出すようになっている。また、これと同時に、ＭＯＳトランジスタ８４５〜８４８のうちの１つを選択信号ＳＮ１〜ＳＮ４でオンさせて、ＰＷＭ信号ＰＷ１〜ＰＷ４のうちの１つを出力信号３ｂとして選択的に取り出すようになっている。

この選択・出力回路８の動作をまとめたものが図１３であり、例えば、ゾーン信号Ｚ６の場合には、選択信号ＳＰ４によりＭＯＳトランジスタ８４４がオンし、出力信号３ａとしてＰＷＭ信号ＰＷ４が出力される。また、これと同時に、選択信号ＳＮ１によりＭＯＳトランジスタ８４５がオンし、出力信号３ｂとしてＰＷＭ信号ＰＷ１が出力される。
ここで、図１２および図１３のパルス波形の両側に破線で示したのは各時間区間を示す線であり、例えば０．１マイクロ秒から１０マイクロ秒の長さである。

スイッチング回路９は、図９に示すように、２つの電圧信号として正電源ＶＤＤと負電源ＶＳＳが使用され、この両電源の間にＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とが直列に配置され、各ＭＯＳトランジスタ９１、９２は、パルス変調回路８の出力３ａ、３ｂがＨレベルのときにオンするようになっている。
ＰＭＯＳトランジスタ９１はゲートの入力がＬレベルのときにオンするので、パルス変調回路８の出力３ａをインバータ９３で反転し、この反転出力をそのゲートに入力するようにしている。ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２の接合点（共通接続点）がスイッチング回路９の出力信号４の出力点となっており、ローパスフィルタを介在させ、あるいは直接、負荷としてのスピーカを駆動するようになっている。

ローパス回路１１は、図１０に示すよう、オペアンプ１１１と、抵抗１１２、１１３と、キャパシタ１１４とからなる。
オペアンプ１１１は、ＭＯＳトランジスタから構成される。また、抵抗１１２、１１３は、いずれもポリシリコンからなる抵抗素子で構成され、キャパシタ１１４は２層のポリシリコン間に形成される容量素子からなる。
ここで、ローパス回路１１は、その次数が２次以上であっても良いし、またオペアンプ等の能動素子を用いずに受動素子だけで構成するようにしても良い。

帰還回路１２は、図７に示すように、ノアゲート１２１と、インバータ１２２と、スイッチング素子としてのＭＯＳトランジスタ１２３とからなる。
ノアゲート１２１は、パルス変調回路８の出力３ａ、３ｂの論理和否定演算を行うようになっている。インバータ１２２は、ノアゲート１２１の出力を反転し、その反転出力をＭＯＳトランジスタ１２３のゲートに供給するようになっている。ＭＯＳトランジスタ１２３は、インバータ１２２の出力に従ってオンオフ動作し、オン時にローパス回路１１の出力６を積分回路７の入力側に帰還させるようになっている。
従って、このような構成からなる帰還回路１２では、パルス変調回路８の出力３ａ、３ｂの何れかがＨレベルの場合にＭＯＳトランジスタ１２３がオンし、ローパス回路１１の出力６を積分回路７の入力側に帰還させることができる。

以上説明した具体的な各回路によって、第１実施形態を実現している。
なお、この第１実施形態において、入出力関係の伝達関数を調整したい場合には、図１に示す回路に加えて、スイッチング回路９の出力４、またはローパス回路１２の出力６を直接抵抗素子を介して積分回路７の入力側に時間連続で入力することも可能である。
また、第１実施形態では、パルス変調回路８は上記のように構成したが、これに代えて以下のように構成するようにしても良い。すなわち、パルス変調回路８は、積分回路７の出力信号２のレベル（振幅）に応じて、ＰＤＭ信号（パルス密度信号）を生成するようにしても良い。また、パルス変調回路８として、従来例のようにコンパレータを使用するようにし、このコンパレータで三角波信号と積分器の出力を比較し、量子化することでＰＷＭ信号を得るようにしても良い。

（第２実施形態）
本発明のデジタルスイッチングアンプの第２実施形態の構成について、図１４を参照して説明する。
この第２実施形態は、図１４に示すように、積分回路７と、パルス変調回路８と、スイッチング回路９ａ，９ｂと、ローパス回路１１と、帰還回路１２とを備え、スイッチング段９ａ，９ｂの出力により負荷１３を駆動するようになっている。
この第２実施形態は、その基本的な構成は図１に示す第１実施形態と同様であるので、同一の構成要素には同一符号を付してその構成の説明は省略し、以下ではその構成が異なる点について説明する。

すなわち、第２実施形態では、図１に示すスイッチング回路９に代えて、２つで一対をなすスイッチング回路９ａ、９ｂを備えている。スイッチング回路９ａはスイッチング素子ＳＷ１４，ＳＷ１５からなり、スイッチング回路９ｂはスイッチング素子ＳＷ１６，ＳＷ１７からなる。
負荷１３は、その２つのスイッチング回路９ａとスイッチング素子９ｂとの間に配置され、差動動作を行うようになっている。すなわち、パルス変調回路８の出力３ａがＨレベルの場合にはスイッチング素子ＳＷ１４とスイッチング素子ＳＷ１７がオンし、パルス変調回路８の出力３ｂがＨレベルの場合にはスイッチング素子ＳＷ１５とスイッチング素子ＳＷ１６がオンする。これにより、図１に示す第１実施形態の場合に比べて２倍の大きな出力振幅が得られ、より大きな音を発生することができる。
ローパス回路１１には、スイッチング回路９ａとスイッチング回路９ｂの各出力点からの信号を差動信号として与えるようにしてある。また、図１４に示すように、ローパスフィルタ１０ａ、１０ｂを負荷１３の駆動経路中に挿入するようにしても良い。

（その他）
上記の実施形態では、入力信号がアナログ形態の場合について説明した。しかし、本発明は、入力信号がデジタルコードの形態であり、積分回路、パルス変調回路、ローパス回路、帰還回路の何れかまたは全てがデジタル信号を扱うデジタル回路から構成するようにしても良い
また、本発明のデジタルスイッチングアンプに、スイッチング回路の出力を直接積分器に帰還する信号パスを付加し、入出力信号の伝達関数を調整することも可能である。

本発明の第１実施形態の構成を示す図である。 第１実施形態の積分回路の出力とパルス変調回路の出力のＨレベルの時間割合の関係を示す図である。 第１実施形態の積分回路の出力とパルス変調回路の出力のＨレベルの時間割合の関係を示す他の図である。 第１実施形態の積分回路の出力とローパス回路の出力の関係を示す図である。 第１実施形態の積分回路の出力と帰還回路の出力の関係を示す図である。 第１実施形態の入力信号とスイッチング回路の出力の関係を示す図である。 第１実施形態のパルス変調回路の具体的な構成を示す図である。 そのパルス変調回路の選択・出力回路の具体的な構成を示す図である。 第１実施形態のスイッチング回路の具体的な構成を示す図である。 第１実施形態のローパス回路の具体的な構成を示す図である。 第１実施形態の帰還回路の具体的な構成を示す図である。 図７に示すＰＷＭ信号発生回路が生成するＰＷＭ信号の一例を示す波形図である。 図７に示すパルス変調回路の動作を説明するための図である。 本発明の第２実施形態の構成を示す図である。 従来のデジタルスイッチングアンプの構成を示す図である。

符号の説明

１ 入力信号
３ａ，３ｂ パルス変調回路の出力信号
７ 積分回路
８ パルス変調回路
９，９ａ，９ｂ スイッチング回路
１１ ローパス回路
１２ 帰還回路
１３ 負荷
８１ フラッシュ形Ａ／Ｄ変換器
８２ デコーダ回路
８３ ＰＷＭ信号発生回路
８４ 選択・出力回路

Claims (4)

1. 入力信号を積分する積分手段と、
   該積分手段の出力信号を所定のパルス変調信号に変換するパルス変調手段と、
   該パルス変調手段の出力信号に従って２つの異なる電圧信号を選択して負荷を駆動するスイッチング手段と、
   該スイッチング手段の出力信号を入力して平滑化するローパス手段と、
   該ローパス手段の出力信号を前記パルス変調手段の出力信号に従って前記積分手段の入力側に帰還する帰還手段と、を備え、
   前記パルス変調手段は、前記積分手段の出力信号に従ってパルス変調される第１の出力信号と第２の出力信号とをそれぞれ生成出力するようになっており、
   前記帰還手段は、前記パルス変調手段の第１および第２出力信号と前記ローパス手段の出力信号とを掛け合わせた信号を生成出力するようになっていることを特徴とするデジタルスイッチングアンプ。
2. 前記第１の出力信号のＨレベルの期間は、前記積分手段の出力信号が中央のレベルよりも高いレベル側の場合にはそのレベルの正方向ヘの増加に比例し、
   前記第２の出力信号のＨレベルの期間は、前記積分手段の出力信号が中央のレベルよりも低いレベル側の場合にはそのレベルの負方向への増加に比例するようになっていることを特徴とする請求項１に記載のデジタルスイッチングアンプ。
3. 前記ローパス手段の出力信号のレベルは、前記スイッチング手段の出力信号のレベルに１次比例するようになっていることを特徴とする請求項２に記載のデジタルスイッチングアンプ。
4. 前記帰還手段の出力信号のレベルは、前記積分手段の出力信号のレベルを２乗した関係にあることを特徴とする請求項３に記載のデジタルスイッチングアンプ。

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