JP4515926B2 - デジタルスイッチングアンプ - Google Patents
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Description
従来、この分野におけるアナログアンプは、時間連続のアナログ信号で負荷をドライブするようになっているが、大振幅信号の駆動時には低抵抗負荷に流れる大電流がそのままアナログアンプの出力素子を通過する。このため、アナログアンプでは、出力素子での電圧降下による熱発生が多大となるので、フィンなどを取り付けたり、大きなパッケージにデバイスを入れたり、スペースを十分とってデバイスを配置するなどの放熱手段が必要になる場合があった。
この従来回路では、入力信号20を積分回路25で積分し、積分回路25の出力21を三角波搬送波30を用いてコンパレータ26でPWM変換する。さらに、コンパレータ26から出力されるPWM信号22で出力段27のスイッチング素子SW31、SW32を駆動し、出力段27からは積分回路25の入力側に帰還を行うと同時にローパスフィルタ28を介して負荷29としてのスピーカを駆動する。
しかし、デジタルスチルカメラやデジタルビデオカメラなど、小型の筐体、かつ小型のスピーカで、録音された音声情報をモニター再生する装置の場合には、音が小さめになりがちとなり聞き取りづらくなるため、小さな音は大きめに増幅して音圧を上げながら聞けるようにするという付加機能を追加することが望まれる場合が多い。
CQ出版社 「トランジスタ技術」2003年8月号 P192(図3)
すなわち、請求項1に係る発明は、入力信号を積分する積分手段と、該積分手段の出力信号を所定のパルス変調信号に変換するパルス変調手段と、該パルス変調手段の出力信号に従って2つの異なる電圧信号を選択して負荷を駆動するスイッチング手段と、該スイッチング手段の出力信号を入力して平滑化するローパス手段と、該ローパス手段の出力信号を前記パルス変調手段の出力信号に従って前記積分手段の入力側に帰還する帰還手段と、を備え、前記パルス変調手段は、前記積分手段の出力信号に従ってパルス変調される第1の出力信号と第2の出力信号とをそれぞれ生成出力するようになっており、前記帰還手段は、前記パルス変調手段の第1および第2出力信号と前記ローパス手段の出力信号とを掛け合わせた信号を生成出力するようになっている。
請求項4に記載の発明は、請求項3に記載の発明において、前記帰還手段の出力信号のレベルは、前記積分手段の出力信号のレベルを2乗した関係にある。
また、本発明において、スイッチング手段の出力信号が入力信号の平方根特性を有する場合には、フルスケール信号の出力電圧に相当する電圧を上記従来例の場合と同じ電圧に設定すると、従来例に比べて小信号時のゲインは大きく、大信号時のゲインは小さくすることができる。
このため、小さな入力信号時の平均的な音圧を大きくして、入力信号が小さなときにも十分な出力が得られる機能を有するという効果が得られる。
(第1実施形態)
本発明のデジタルスイッチングアンプの第1実施形態の構成について、図1を参照して説明する。
この第1実施形態は、図1に示すように、積分回路7と、パルス変調回路8と、スイッチング回路9と、ローパス回路11と、帰還回路12とを備え、スイッチング回路9の出力によりスピーカなどの負荷13を駆動するようになっている。
パルス変調回路8は、積分回路7の出力信号(アナログ信号)2のレベルに応じて所定のパルス変調信号に変換するようになっている。さらに具体的には、パルス変調回路8は、積分回路7の出力信号2のレベル(振幅)に応じて、PWM信号(パルス幅変調信号)を出力するようになっている。
すなわち、あらかじめ設定された時間区間内(PWM信号の作成周期で、たとえば0.1マイクロ秒から10マイクロ秒の区間)で、積分回路7の出力信号2が動作の中央を表すレベルでは、第1のPWM出力信号3aがHレベルの時間をゼロとし、また第2のPWM出力信号3bがHレベルの時間もゼロとする。
同様に,積分回路7の出力信号2が動作の中央より低いレベルの場合には、第2のPWM出力信号3bのHレベルの時間を積分回路7の出力信号2のレベル(ただし、負の方向)に比例して長くなるようにし、第1のPWM出力信号3bのHレベルの時間をゼロとする(図2参照)。
以下では、帰還回路12により積分回路7に帰還されるされる信号やスイッチング回路9の出力信号の特性について説明する。
図2は、積分回路7の出力2のレベルに対するパルス変調回路8の出力3a、3bのHレベルの時間割合を示す。
また、図4は、積分回路7の出力2(スイッチング回路9の出力)に対するローパス回路11の出力6の関係を示し、これは1次比例する。
図5に示すように、積分回路7の出力2から帰還回路12の出力6bをみると、その大きさは極性を維持したまま2乗の関係となっている。逆に、帰還回路12の出力6bから積分回路7の出力2をみると、その大きさは極性を維持したまま平方根の関係となっている。
そこで、帰還回路12の出力6bから積分回路7の出力2をみた関係を、入力信号1から積分回路7の出力2をみた関係に置き換えることができる。積分回路7の出力2はスイッチング回路9の出力4に等しいので、入力信号1に対するスイッチング回路9の出力4は、図6に示すように、極性を維持したまま大きさは平方根の関係となる。
従って、第1実施形態によれば、小さな入力信号時の平均的な音圧を大きくする機能を有することができる。
積分回路7は、図1に示すような構成要素からなる。そして、オペアンプ72は、MOSトランジスタから構成する。また、抵抗71、74はポリシリコンの抵抗素子から構成し、積分用のキャパシタ73は2層のポリシリコン間に形成する容量素子から構成する。また、積分回路7は、1次または高次のものである。
フラッシュ形A/D変換器81は、積分回路8の出力2をレベルごとに例えば6つのゾーン1〜6に分け(図13参照)、この各ゾーンに応じたゾーン信号Z1〜Z6を出力するようになっている。
PWM信号発生回路83は、例えば図12に示すように、あらかじめ用意されたパルス幅の異なるPWM信号PW1〜PW4を生成して出力するようになっている。
図13によれば、例えばゾーン信号Z6の場合には、デコーダ回路82から選択信号SP4、SN1が出力され、これによって選択・出力回路84は、出力信号3a,3bとしてPWM信号発生回路83の発生するPWM信号PW4,PW1を選択出力することになる。
そして、MOSトランジスタ841〜844のうちの1つを選択信号SP1〜SP4でオンさせて、PWM信号PW1〜PW4のうちの1つを出力信号3aとして選択的に取り出すようになっている。また、これと同時に、MOSトランジスタ845〜848のうちの1つを選択信号SN1〜SN4でオンさせて、PWM信号PW1〜PW4のうちの1つを出力信号3bとして選択的に取り出すようになっている。
ここで、図12および図13のパルス波形の両側に破線で示したのは各時間区間を示す線であり、例えば0.1マイクロ秒から10マイクロ秒の長さである。
PMOSトランジスタ91はゲートの入力がLレベルのときにオンするので、パルス変調回路8の出力3aをインバータ93で反転し、この反転出力をそのゲートに入力するようにしている。PMOSトランジスタ91とNMOSトランジスタ92の接合点(共通接続点)がスイッチング回路9の出力信号4の出力点となっており、ローパスフィルタを介在させ、あるいは直接、負荷としてのスピーカを駆動するようになっている。
オペアンプ111は、MOSトランジスタから構成される。また、抵抗112、113は、いずれもポリシリコンからなる抵抗素子で構成され、キャパシタ114は2層のポリシリコン間に形成される容量素子からなる。
ここで、ローパス回路11は、その次数が2次以上であっても良いし、またオペアンプ等の能動素子を用いずに受動素子だけで構成するようにしても良い。
ノアゲート121は、パルス変調回路8の出力3a、3bの論理和否定演算を行うようになっている。インバータ122は、ノアゲート121の出力を反転し、その反転出力をMOSトランジスタ123のゲートに供給するようになっている。MOSトランジスタ123は、インバータ122の出力に従ってオンオフ動作し、オン時にローパス回路11の出力6を積分回路7の入力側に帰還させるようになっている。
従って、このような構成からなる帰還回路12では、パルス変調回路8の出力3a、3bの何れかがHレベルの場合にMOSトランジスタ123がオンし、ローパス回路11の出力6を積分回路7の入力側に帰還させることができる。
なお、この第1実施形態において、入出力関係の伝達関数を調整したい場合には、図1に示す回路に加えて、スイッチング回路9の出力4、またはローパス回路12の出力6を直接抵抗素子を介して積分回路7の入力側に時間連続で入力することも可能である。
また、第1実施形態では、パルス変調回路8は上記のように構成したが、これに代えて以下のように構成するようにしても良い。すなわち、パルス変調回路8は、積分回路7の出力信号2のレベル(振幅)に応じて、PDM信号(パルス密度信号)を生成するようにしても良い。また、パルス変調回路8として、従来例のようにコンパレータを使用するようにし、このコンパレータで三角波信号と積分器の出力を比較し、量子化することでPWM信号を得るようにしても良い。
本発明のデジタルスイッチングアンプの第2実施形態の構成について、図14を参照して説明する。
この第2実施形態は、図14に示すように、積分回路7と、パルス変調回路8と、スイッチング回路9a,9bと、ローパス回路11と、帰還回路12とを備え、スイッチング段9a,9bの出力により負荷13を駆動するようになっている。
この第2実施形態は、その基本的な構成は図1に示す第1実施形態と同様であるので、同一の構成要素には同一符号を付してその構成の説明は省略し、以下ではその構成が異なる点について説明する。
負荷13は、その2つのスイッチング回路9aとスイッチング素子9bとの間に配置され、差動動作を行うようになっている。すなわち、パルス変調回路8の出力3aがHレベルの場合にはスイッチング素子SW14とスイッチング素子SW17がオンし、パルス変調回路8の出力3bがHレベルの場合にはスイッチング素子SW15とスイッチング素子SW16がオンする。これにより、図1に示す第1実施形態の場合に比べて2倍の大きな出力振幅が得られ、より大きな音を発生することができる。
ローパス回路11には、スイッチング回路9aとスイッチング回路9bの各出力点からの信号を差動信号として与えるようにしてある。また、図14に示すように、ローパスフィルタ10a、10bを負荷13の駆動経路中に挿入するようにしても良い。
上記の実施形態では、入力信号がアナログ形態の場合について説明した。しかし、本発明は、入力信号がデジタルコードの形態であり、積分回路、パルス変調回路、ローパス回路、帰還回路の何れかまたは全てがデジタル信号を扱うデジタル回路から構成するようにしても良い
また、本発明のデジタルスイッチングアンプに、スイッチング回路の出力を直接積分器に帰還する信号パスを付加し、入出力信号の伝達関数を調整することも可能である。
3a,3b パルス変調回路の出力信号
7 積分回路
8 パルス変調回路
9,9a,9b スイッチング回路
11 ローパス回路
12 帰還回路
13 負荷
81 フラッシュ形A/D変換器
82 デコーダ回路
83 PWM信号発生回路
84 選択・出力回路
Claims (4)
- 入力信号を積分する積分手段と、
該積分手段の出力信号を所定のパルス変調信号に変換するパルス変調手段と、
該パルス変調手段の出力信号に従って2つの異なる電圧信号を選択して負荷を駆動するスイッチング手段と、
該スイッチング手段の出力信号を入力して平滑化するローパス手段と、
該ローパス手段の出力信号を前記パルス変調手段の出力信号に従って前記積分手段の入力側に帰還する帰還手段と、を備え、
前記パルス変調手段は、前記積分手段の出力信号に従ってパルス変調される第1の出力信号と第2の出力信号とをそれぞれ生成出力するようになっており、
前記帰還手段は、前記パルス変調手段の第1および第2出力信号と前記ローパス手段の出力信号とを掛け合わせた信号を生成出力するようになっていることを特徴とするデジタルスイッチングアンプ。 - 前記第1の出力信号のHレベルの期間は、前記積分手段の出力信号が中央のレベルよりも高いレベル側の場合にはそのレベルの正方向ヘの増加に比例し、
前記第2の出力信号のHレベルの期間は、前記積分手段の出力信号が中央のレベルよりも低いレベル側の場合にはそのレベルの負方向への増加に比例するようになっていることを特徴とする請求項1に記載のデジタルスイッチングアンプ。 - 前記ローパス手段の出力信号のレベルは、前記スイッチング手段の出力信号のレベルに1次比例するようになっていることを特徴とする請求項2に記載のデジタルスイッチングアンプ。
- 前記帰還手段の出力信号のレベルは、前記積分手段の出力信号のレベルを2乗した関係にあることを特徴とする請求項3に記載のデジタルスイッチングアンプ。
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