JP4100455B1 - パルス幅変調回路及びそれを用いたスイッチングアンプ - Google Patents

パルス幅変調回路及びそれを用いたスイッチングアンプ Download PDF

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Abstract

【課題】キャリア周波数をほぼ一定にすることにより、適切なパルス幅変調を行う。
【解決手段】入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間において第１積分回路における電圧を変化させ、一定のバイアス電流に基づいて第１期間とは半周期ずれた第１期間に続く第２期間において第１積分回路における電圧を第１期間における増減方向と逆向きに変化させるとともに、入力信号に基づく電流に基づいて第１積分回路とは異なる第２積分回路における電圧を変化させ、バイアス電流に基づいて第２期間とは半周期ずれた第２期間に続く第３期間において第２積分回路における電圧を第２期間における増減方向と逆向きに変化させる電圧制御回路を備え、第１検出回路及び第２検出回路からクロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成する。
【選択図】図２

Description

本願発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプ（例えばオーディオアンプ）に関するものである。
従来、スイッチングアンプでは、例えば入力信号としてのオーディオ信号をパルス幅変調し、その変調信号を出力するパルス幅変調回路（例えば特許文献１参照）が用いられているものが提案されている。このスイッチングアンプでは、パルス幅変調回路から出力される変調信号に基づいて所定の電源電圧がスイッチングされ、スイッチングされた出力信号が例えばローパスフィルタを通して負荷（例えばスピーカ）に出力される。
特開２００４−３２００９７号公報
図１８は、従来のスイッチングアンプの一例を示す構成図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路５１と、スイッチング回路５２と、ローパスフィルタ回路５３とを備えている。このスイッチングアンプによれば、オーディオ信号発生源ＡＵから出力されたオーディオ信号ｅSは、パルス幅変調回路５１においてその振幅がパルス幅変調され、変調された変調信号ＯＵＴ１と、変調信号ＯＵＴ１と逆位相の変調信号ＯＵＴ２とがスイッチング回路５２に出力される。
スイッチング回路５２では、変調信号ＯＵＴ１，ＯＵＴ２に基づいて正負の電源電圧＋ＶD，−ＶDがスイッチＳＷ−ａ，ＳＷ−ｂによって交互にスイッチングされる。スイッチングされた出力は、ローパスフィルタ回路５３によって高周波成分が除去されて出力信号Ｖ0として図示しない負荷に供給される。
図１９は、図１８に示すパルス幅変調回路５１の概略構成を示す回路図である。
パルス幅変調回路５１は、例えば非安定マルチバイブレータを用いた積分型パルス幅変調回路であり、入力信号としての例えばオーディオ信号ｅSをパルス幅変調して変調信号ＯＵＴ１を生成、出力するものである。
パルス幅変調回路５１は、図１９に示すように、バイアス電流源５４と、バイアス電流源５４に接続された変調回路５５と、変調回路５５に接続されたパルス発生回路５６とによって構成されている。バイアス電流源５４は、バイアス電流を変調回路５５に流すものである。
変調回路５５は、いわゆる差動増幅回路によって構成され、一端同士が接続された抵抗Ｒ５１，Ｒ５２と、それぞれの他端に接続されたトランジスタＱ５１，Ｑ５２とからなる。変調回路５５は、オーディオ信号ｅSに応じてトランジスタＱ５１，Ｑ５２をそれぞれ流れる第１及び第２電流Ｉ１，Ｉ２の電流分配比を変化させるものである。
パルス発生回路５６は、パルス幅変調信号の被変調信号（キャリア）であるパルス信号を生成する回路であり、第１及び第２充電用コンデンサＣ５１，Ｃ５２、第１及び第２インバータＩＮＶ５１，ＩＮＶ５２、第１及び第２ダイオードＤ５１，Ｄ５２、及び電源電圧５７からなる。パルス発生回路５６は、変調回路５５から供給される第１及び第２電流Ｉ１，Ｉ２に基づいて、第１及び第２充電用コンデンサＣ５１，Ｃ５２に電荷を蓄積させて充電し、第１充電用コンデンサＣ５１の充電時間に対応した時間幅を有する変調信号ＯＵＴ１を出力するものである。なお、第１及び第２ダイオードＤ５１，Ｄ５２の各カソード側には、所定の電源電圧５７が接続されている。
従来のパルス幅変調回路５１では、パルス幅変調信号のキャリアの周波数ｆ（以下、「キャリア周波数」という。）は、バイアス電流源５４のバイアス電流、第１及び第２コンデンサＣ５１，Ｃ５２の容量、第１及び第２インバータＩＮＶ５１，ＩＮＶ５２の閾値電圧Ｖｔｈ等に依存する。そのため、このパルス幅変調回路５１が複数のチャンネルを有するマルチチャンネルのスイッチングアンプに適用される場合、第１及び第２コンデンサＣ５１，Ｃ５２の容量等にばらつきがあると、チャンネル間同士でキャリア周波数ｆが微妙に異なることが生じる。
図２０は、従来のパルス幅変調回路５１におけるキャリアのスペクトラム波形を示す図であり、（ａ）はオーディオ信号ｅSの無信号時、（ｂ）は変調時をそれぞれ示している。同図によると、オーディオ信号ｅSの無信号時のキャリア周波数ｆは所定の周波数ｆ0に維持されているが、変調時には、キャリア周波数ｆが所定の周波数ｆ0からずれていることがわかる。
このように、従来のパルス幅変調回路５１では、マルチチャンネルにおける各回路がそれぞれキャリア周波数ｆを発生させるものであるので、キャリア周波数ｆのずれがチャンネル間同士で生じる。チャンネル間同士でキャリア周波数ｆが微妙に異なると、被変調信号（キャリア）間におけるビート成分が音声周波数に混在し、ビート音がノイズとなって出力されるといったことが生じる。そのため、負荷（スピーカ）からは、音質が微妙に変化した音声が可聴帯域内でノイズとなって外部へ出力されることになるといった問題点があった。
また、図１９に示すパルス幅変調回路５１では、適切なパルス幅変調動作を行うためには、第１及び第２充電用コンデンサＣ５１，Ｃ５２への充電開始前に充電期間中に蓄積された電荷分を急速に放電し、第１及び第２充電用コンデンサＣ５１，Ｃ５２内の電荷を所定量に戻しておく必要がある。
図２１は、図１９のａ点及びｂ点における電圧波形を示す図である。ａ点における電圧波形は、第２インバータＩＮＶ５２の前段における電圧波形であるが、本来ならば、充電期間中に蓄積された電荷は放電されて所定量に戻される。これにより、図２１（ａ）のＡ１に示すように、第２インバータＩＮＶ５２の前段の電圧は、レベルＳＬまで戻される。しかしながら、回路上には所定の時定数が含まれるため、この時定数によって電荷は所定量に戻らず、蓄積された電荷が充分に放電されないまま、次の充電が開始されてしまうことがある（図２１（ａ）のＡ２参照）。
そのため、第２インバータＩＮＶ５２の後段の電圧である変調信号ＯＵＴ１（図１９のｂ点参照）は、本来出力される波形幅（図２１（ｂ）のＢ１参照）に対して変換誤差を生じた波形幅（図２１（ｂ）のＢ２参照）を有するようになってしまう。このように、オーディオ信号ｅSがパルス幅変調信号に変換される場合に変換誤差が生じると、適切なパルス幅変調が不可能になり、音質に多大な影響を及ぼすことになるといった問題点があった。
本願発明は、上記した事情のもとで考え出されたものであって、キャリア周波数をほぼ一定にすることにより、適切なパルス幅変調を行うことのできるパルス変調回路及びそれを適用したスイッチングアンプを提供することを、その課題とする。
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
本願発明の第１の側面によって提供されるパルス幅変調回路は、入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間において第１積分回路における電圧を変化させ、一定のバイアス電流に基づいて前記第１期間とは半周期ずれた前記第１期間に続く第２期間において前記第１積分回路における電圧を前記第１期間における増減方向と逆向きに変化させるとともに、前記入力信号に基づく電流に基づいて前記第１積分回路とは異なる第２積分回路における電圧を変化させ、前記バイアス電流に基づいて前記第２期間とは半周期ずれた前記第２期間に続く第３期間において前記第２積分回路における電圧を前記第２期間における増減方向と逆向きに変化させる電圧制御回路と、前記第２期間が開始されてから前記第１積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第１検出回路と、前記第３期間が開始されてから前記第２積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第２検出回路と、前記第１積分回路における電圧が前記基準電圧に到達してから前記第３期間が開始されるまで前記第１積分回路における電圧を前記基準電圧に維持する第１電圧維持回路と、前記第２積分回路における電圧が前記基準電圧に到達してから前記第３期間とは半周期ずれた前記第３期間に続く第４期間が開始されるまで前記第２積分回路における電圧を前記基準電圧に維持する第２電圧維持回路と、前記第１検出回路及び第２検出回路から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成回路と、を備えることを特徴としている（請求項１）。
この構成によれば、クロック信号の半周期である第１期間においては、入力信号（例えばオーディオ信号）に基づく電流に基づいて第１積分回路における電圧が変化される（例えばマイナス方向に充電される）。続く第２期間においては、一定のバイアス電流に基づいて第１積分回路で変化された電圧が第１期間における増減方向とは逆向きに変化される（例えばプラス方向に放電される。一方、この第２期間においては、入力信号に基づく電流に基づいて第２積分回路における電圧が変化される。続く第３期間においては、一定のバイアス電流に基づいて第２積分回路で変化された電圧が第２期間における増減方向とは逆向きに変化される。
第２期間においては、この第２期間が開始されてから第１積分回路における電圧が所定の基準電圧に到達するまでの時間が検出され、第３期間においては、この第３期間が開始されてから第２積分回路における電圧が所定の基準電圧に到達するまでの時間が検出される。これら検出された時間は、クロック信号の半周期ごとに交互に繰り返し出力され、これらの時間に基づいて当該時間のパルス幅を有するパルス信号が生成される。
第２期間が開始されてから第１積分回路における電圧が所定の基準電圧に到達するまでの時間は、第１期間において入力信号に基づく電流に基づいて第１積分回路において変化された電圧量に依存する。また、第３期間が開始されてから第２積分回路における電圧が所定の基準電圧に到達するまでの時間は、第２期間において入力信号に基づく電流に基づいて第２積分回路において変化された電圧量に依存する。したがって、第１積分回路及び第２積分回路における電圧量に基づいて入力信号に応じたパルス幅を生成することができる。この場合、周期がほぼ一定のクロック信号を用いているので、キャリア周波数がほぼ一定のパルス幅変調を行うことができ、このパルス幅変調回路を複数のチャンネルを有するマルチチャンネルのスイッチングアンプに適用されたとしても、チャンネル間同士でキャリア周波数が微妙に異なることがなくなり、キャリア間におけるビート成分が音声周波数に混在するといったことを抑制することができる。
本願発明のパルス幅変調回路において、前記電圧制御回路は、前記第１積分回路を前記第１期間においてグランド電位に対してマイナス方向に充電させる第１充電回路と、前記第２積分回路を前記第２期間においてグランド電位に対してマイナス方向に充電させる第２充電回路と、を含むとよい（請求項２）。
本願発明のパルス幅変調回路において、前記電圧制御回路は、前記一定のバイアス電流に基づいて前記第１積分回路を一定の放電量で前記第２期間においてグランド電位に対してプラス方向に放電させる第１放電回路と、前記一定のバイアス電流に基づいて前記第２積分回路を一定の放電量で前記第３期間においてグランド電位に対してプラス方向に放電させる第２放電回路と、を含むとよい（請求項３）。
本願発明のパルス幅変調回路において、前記電圧制御回路は、前記入力信号に基づく電圧を電流に変換する電圧電流変換回路を含み、前記電圧電流変換回路によって変換された電流に基づいて前記第１期間において前記第１充電回路によって前記第１積分回路を充電させるとともに、前記電圧電流変換回路によって変換された電流に基づいて前記第２期間において前記第２充電回路によって前記第２積分回路を充電させるとよい（請求項４）。
本願発明のパルス幅変調回路において、前記クロック信号に基づいて前記各期間の切換タイミングを定める切換信号を生成する切換信号生成回路を備えるとよい（請求項５）。
本願発明のパルス幅変調回路において、前記第１検出回路は、前記切換信号生成回路によって生成される切換信号と、前記第２期間において前記第１積分回路に蓄積された充電電圧との否定論理和を演算する第１演算回路を含み、前記第２検出回路は、前記切換信号生成回路によって生成される切換信号と、前記第３期間において前記第２積分回路に蓄積された充電電圧との否定論理和を演算する第２演算回路を含み、前記パルス信号生成回路は、前記第１演算回路の出力と、前記第２演算回路の出力とに基づいて前記パルス信号を生成するとよい（請求項６）。
本願発明のパルス幅変調回路において、前記第１検出回路は、前記第２期間において前記第１積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第１比較回路を備え、前記第２検出回路は、前記第３期間において前記第２積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第２比較回路を備え、前記パルス信号生成回路は、前記第１比較回路の出力と、前記第２比較回路の出力とに基づいて前記パルス信号を生成するとよい（請求項７）。
本願発明のパルス幅変調回路において、電源を供給するための電源電流が流れる主基準線が前記各回路を接続するように設けられており、前記電圧制御回路の一部と前記第１積分回路と前記第１比較回路とは、共通の第１基準線で互いに接続されており、前記第１基準線は、前記主基準線に接続されており、前記電圧制御回路の他の一部と前記第２積分回路と前記第２比較回路とは、共通の第２基準線で互いに接続されており、前記第２基準線は、前記主基準線に接続されており、前記パルス信号生成回路は、直接的に前記主基準線に接続されているとよい（請求項８）。
本願発明のパルス幅変調回路において、前記クロック信号に基づいて前記各期間の切換タイミングを定める切換信号を生成する切換信号生成回路と、前記切換信号生成回路で生成される切換信号の立下りを検出する立下り検出回路とを備え、前記第１検出回路は、前記第２期間において前記第１積分回路に蓄積された充電電圧をリセット信号として入力し、前記立下り検出回路で検出された前記切換信号の立下りエッジ信号をセット信号として入力する第１フリップフロップ回路によって構成され、前記第２検出回路は、前記第３期間において前記第２積分回路に蓄積された充電電圧をリセット信号として入力し、前記立下り検出回路で検出された前記切換信号の立下りエッジ信号をセット信号として入力する第２フリップフロップ回路によって構成され、前記パルス信号生成回路は、前記第１フリップフロップ回路の出力と、前記第２フリップフロップ回路の出力とに基づいて前記パルス信号を生成するとよい（請求項９）。
本願発明のパルス幅変調回路において、前記クロック信号を発生させるクロック生成回路を備えるとよい（請求項１０）。
本願発明の第２の側面によって提供されるスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えたことを特徴としている（請求項１１）。
この構成によれば、このスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路を備えているので、第１の側面によって提供されるパルス幅変調回路と同様の作用効果を奏する。
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
＜第１実施形態＞
図１は、本願発明の第１実施形態に係るパルス幅変調（ＰＷＭ）回路が適用されるスイッチングアンプを示す構成図である。図２は、図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路１と、スイッチング回路２と、ローパスフィルタ回路３と、正負の電源電圧＋ＥB，−ＥBを供給する第１電源４及び第２電源５とを備えている。ローパスフィルタ回路３の出力には、負荷ＲＬとしてのスピーカ（図略）が接続されている。
パルス幅変調回路１は、オーディオ信号発生源ＡＵから出力された入力信号としてのオーディオ信号ｅSをパルス幅変調して変調信号ＰＷＭｏｕｔを生成、出力するものである。パルス幅変調回路１から出力された変調信号ＰＷＭｏｕｔは、スイッチング回路２に入力される。
スイッチング回路２では、第１電源４及び第２電源５から正負の電源電圧＋ＥB，−ＥBが供給され、変調された変調信号ＰＷＭｏｕｔに基づいて、電源電圧＋ＥB，−ＥBが交互にスイッチングされる。すなわち、スイッチング回路２は、変調信号ＰＷＭｏｕｔに基づいてオン、オフ動作するスイッチ素子ＳＷ−Ａと、パルス幅変調回路１から出力される変調信号ＰＷＭｏｕｔの位相を反転させるインバータ２ａと、このインバータ２ａによって変調信号ＰＷＭｏｕｔが反転された変調信号ＰＷＭｏｕｔ′に基づいてオン、オフ動作するスイッチ素子ＳＷ−Ｂと、両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂの両端にそれぞれ接続された逆電流防止用ダイオードＤ−Ａ，Ｄ−Ｂとを備えている。
両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂは、変調信号ＰＷＭｏｕｔと、反転された変調信号ＰＷＭｏｕｔ′とによって交互にオン、オフ動作し、スイッチングされた正負の電源電圧＋ＥB，−ＥBをローパスフィルタ回路３及び負荷ＲＬに対して供給する。
ローパスフィルタ回路３は、コイルＬ0及びコンデンサＣ0によるＬＣ回路によって構成されている。ローパスフィルタ回路３は、スイッチング回路２から出力される出力信号の高周波成分を除去して負荷ＲＬに供給する回路であり、例えば６０ｋＨｚのカットオフ周波数を有する。ローパスフィルタ回路３では、スイッチングされた正負の電源電圧＋ＥB，−ＥBの高周波成分が除去され、その出力は、負荷ＲＬに供給されることにより音声として負荷ＲＬから出力される。
パルス幅変調回路１は、図２に示すように、クロック生成回路１１と、デッドタイム生成回路１２と、電圧電流変換回路１３と、第１ないし第４スイッチＳＷ１〜ＳＷ４と、第１及び第２積分回路Ｃ１，Ｃ２と、放電用バイアス電流源１４と、電流バイパス回路１５と、信号出力回路１６とによって構成されている。
クロック生成回路１１は、基準クロック信号ＭＣＬＫを生成する回路である。基準クロック信号ＭＣＬＫは、デューティ比がほぼ５０％のクロック信号であり、第１及び第２スイッチＳＷ１，ＳＷ２を切り換えるための第１及び第２切換信号φ１，φ２の基準信号となるものである。クロック生成回路１１は、基準クロック信号ＭＣＬＫをデッドタイム生成回路１２に出力する。なお、クロック生成回路１１は、パルス幅変調回路１の外部に設けられ、外部クロック信号として基準クロック信号ＭＣＬＫをパルス幅変調回路１に対して与えるように構成されていてもよい。
デッドタイム生成回路１２は、クロック生成回路１１からの基準クロック信号ＭＣＬＫに基づいて、第１切換信号φ１と、この第１切換信号φ１に対して逆位相の関係を有する第２切換信号φ２とを生成する回路である。より詳細には、デッドタイム生成回路１２は、第１及び第２切換信号φ１，φ２の出力レベルが同時に一致しないように、第１及び第２切換信号φ１，φ２のレベル反転時を所定時間だけそれぞれ遅らせる回路である。
すなわち、第１切換信号φ１は、図３（ａ），（ｂ）に示すように、基準クロック信号ＭＣＬＫがローレベルからハイレベルに反転するときに所定期間Δｔだけ遅れてローレベルからハイレベルに反転する。なお、第１切換信号φ１は、基準クロック信号ＭＣＬＫがハイレベルからローレベルに反転するとき、同時にハイレベルからローレベルに反転する。一方、第２切換信号φ２は、図３（ａ），（ｃ）に示すように、基準クロック信号ＭＣＬＫがハイレベルからローレベルに反転するときに所定期間Δｔだけ遅れてローレベルからハイレベルに反転する。なお、第２切換信号φ２は、基準クロック信号ＭＣＬＫがローレベルからハイレベルに反転するとき、同時にハイレベルからローレベルに反転する。
このようにすれば、第１及び第２切換信号φ１，φ２によって第１及び第２スイッチＳＷ１，ＳＷ２がそれぞれオン動作する際、同時にオン動作することが防止され、第１及び第２積分回路Ｃ１，Ｃ２が同時に充電動作を行うことによりパルス幅変調信号ＰＷＭｏｕｔの出力に誤差が生じることを防止することができる。第１及び第２切換信号φ１，φ２は、第１及び第２スイッチＳＷ１，ＳＷ２にそれぞれ出力される。
なお、以下の説明では、その便宜のため、図３（ａ）に示すように、基準クロック信号ＭＣＬＫが最初にハイレベルになる期間を第１期間Ｔ１、続くローレベルの期間を第２期間Ｔ２、続くハイレベルの期間を第３期間Ｔ３、その後のローレベルの期間を第４期間Ｔ４とそれぞれ言うことにする。
図２に戻り、電圧電流変換回路１３は、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅSを電圧−電流変換する回路である。また、電圧電流変換回路１３は、充電用バイアス電流源（図略）を有しており、第１及び第２積分回路Ｃ１，Ｃ２を基準電圧（例えばグランド電位）に対してマイナス方向に充電する回路である。電圧電流変換回路１３は、後述するように、第１及び第２スイッチＳＷ１，２を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、第１及び第２積分回路Ｃ１，Ｃ２に蓄積された電荷を引き込むことで第１及び第２積分回路Ｃ１，Ｃ２をマイナス方向に充電する。
ここで、電圧電流変換回路１３における変換コンダクタンスをＧｍとすると、オーディオ信号ｅSが電圧電流変換回路１３で変換される電流Δｉは、Δｉ＝Ｇｍ・ｅSで表すことができる。また、充電用バイアス電流源における充電バイアス電流をＩｃとすると、第１及び第２積分回路Ｃ１，Ｃ２から引き込まれる電流は、Ｉｃ＋Ｇｍ・ｅS＝Ｉｃ＋Δｉで表すことができる。
放電用バイアス電流源１４は、供給される正の電源電圧＋Ｖを放電バイアス電流Ｉｄに変換する回路である。放電用バイアス電流源１４は、後述するように、第３及び第４スイッチＳＷ３，４を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、放電バイアス電流Ｉｄを第１及び第２積分回路Ｃ１，Ｃ２に供給することにより、第１及び第２積分回路Ｃ１，Ｃ２をプラス方向に放電する。
電流バイパス回路１５は、ダイオードＤ１と電圧源１７とからなる。電流バイパス回路１５は、第１及び第２積分回路Ｃ１，Ｃ２が電圧電流変換回路１３によってマイナス方向に充電されず、かつ放電用バイアス電流源１４によってプラス方向に放電されないとき、放電用バイアス電流源１４からの放電用電流Ｉｄが流れる回路である。なお、電圧源１７の電圧は、放電用バイアス電流源１４の電源電圧より低い値に設定されている。
第１及び第２スイッチＳＷ１，ＳＷ２は、第１及び第２積分回路Ｃ１，Ｃ２で蓄積された電圧をマイナス方向に充電させるためにオン、オフ動作される回路である。第１及び第２スイッチＳＷ１，ＳＷ２は、デッドタイム生成回路１２から出力される第１及び第２切換信号φ１，φ２に基づいてオン、オフ動作される。すなわち、第１スイッチＳＷ１は、図３（ｂ）に示すように、第１切換信号φ１がハイレベルの状態でオン動作し、第１切換信号φ１がローレベルの状態でオフ動作する。また、第２スイッチＳＷ２は、図３（ｃ）に示すように、第２切換信号φ２がハイレベルの状態でオン動作し、第２切換信号φ２がローレベルの状態でオフ動作する。
第３及び第４スイッチＳＷ３，ＳＷ４は、放電用バイアス電流源１４によって供給される放電バイアス電流Ｉｄを第１及び第２積分回路Ｃ１，Ｃ２にプラス方向に放電させるためにオン、オフ動作される回路である。第３及び第４スイッチＳＷ３，ＳＷ４は、信号出力回路１６からの制御信号φ３，φ４に基づいてオン、オフ動作される。すなわち、第３スイッチＳＷ３は、制御信号φ３がハイレベルの状態でオン動作し、ローレベルの状態でオフ動作する。また、第４スイッチＳＷ４は、制御信号φ４がハイレベルの状態でオン動作し、ローレベルの状態でオフ動作する。制御信号φ３，φ４は、信号出力回路１６の後述する第１及び第２ＮＯＲ回路Ｎ１，Ｎ２から出力される。
第１及び第２積分回路Ｃ１，Ｃ２は、それぞれ充電用コンデンサによって構成されており、所定の電荷を蓄えることにより充電し、電荷が放出されることにより放電する回路である。
具体的には、第１積分回路Ｃ１は、第１期間Ｔ１（厳密にはデッドタイムである所定時間Δｔを除く）において、第１スイッチＳＷ１がオン動作（このとき、第３スイッチＳＷ３はオフ動作）することにより、第１積分回路Ｃ１に蓄積された電荷が電圧電流変換回路１３に流れ、これによりマイナス方向に充電される。また、第１積分回路Ｃ１は、次の第２期間Ｔ２中において第３スイッチＳＷ３がオン動作（このとき、第１スイッチＳＷ１はオフ動作）することにより、放電用バイアス電流源１４からの放電バイアス電流Ｉｄによってプラス方向に放電される。
一方、第２積分回路Ｃ２は、第１積分回路Ｃ１がプラス方向に放電される第２期間Ｔ２（厳密にはデッドタイムである所定時間Δｔを除く）において、第２スイッチＳＷ２がオン動作（このとき、第４スイッチＳＷ４はオフ動作）することにより、第２積分回路Ｃ２に蓄積された電荷が電圧電流変換回路１３に流れ、これによりマイナス方向に充電される。また、第２積分回路Ｃ２は、次の第３期間Ｔ３中において第４スイッチＳＷ４がオン動作（この場合、第２スイッチＳＷ２はオフ動作）することにより、放電用バイアス電流源１４からの放電バイアス電流Ｉｄによってプラス方向に放電される。
このように、第１及び第２積分回路Ｃ１，Ｃ２では、第１及び第２切換信号φ１，φ２のレベルが維持される単位期間（例えば第１期間Ｔ１又は第２期間Ｔ２）ごとにおいて、交互に充電及び放電が行われる。
ここで、第１及び第２積分回路Ｃ１，Ｃ２の充放電に関する回路接続構成を説明すると、電圧電流変換回路１３には、第１及び第２スイッチＳＷ１，ＳＷ２の各一端が接続され、第１スイッチＳＷ１の他端は、第１積分回路Ｃ１の一端（図２のＡ点参照）に接続されており、これにより、第１積分回路Ｃ１のマイナス方向への充電経路が形成される。なお、第１積分回路Ｃ１の他端はグランド電位に接続されている。第１積分回路Ｃ１の一端は、第３スイッチＳＷ３の一端にも接続され、第３スイッチＳＷ３の他端は、放電用バイアス電流源１４に接続されており、これにより、第１積分回路Ｃ１のプラス方向への放電経路が形成される。
一方、第２スイッチＳＷ２の他端は、第２積分回路Ｃ２の一端（図２のＢ点参照）に接続されており、これにより、第２積分回路Ｃ２のマイナス方向への充電経路が形成される。なお、第２積分回路Ｃ２の他端はグランド電位に接続されている。第２積分回路Ｃ２の一端は、第４スイッチＳＷ４の一端にも接続され、第４スイッチＳＷ４の他端は、放電用バイアス電流源１４に接続されており、これにより、第２積分回路Ｃ２のプラス方向への放電経路が形成される。
信号出力回路１６は、図２に示すように、複数のロジック素子が組み合わされた論理回路からなり、例えば第１ないし第３ＮＯＲ回路Ｎ１，Ｎ２，Ｎ３によって構成されている。第１ＮＯＲ回路Ｎ１は、その一方の入力端子がデッドタイム生成回路１２の第１切換信号φ１の出力端子に接続され、他方の入力端子が第１積分回路Ｃ１の一端に接続されている。一方、第２ＮＯＲ回路Ｎ２は、その一方の入力端子がデッドタイム生成回路１２の第２切換信号φ２の出力端子に接続され、他方の入力端子が第２積分回路Ｃ２の一端に接続されている。
第１ＮＯＲ回路Ｎ１の出力端子は、第３ＮＯＲ回路Ｎ３の一方の入力端子に接続されているとともに、第３スイッチＳＷ３に接続されている。第２ＮＯＲ回路Ｎ２の出力端子は、第３ＮＯＲ回路Ｎ３の他方の入力端子に接続されているとともに、第４スイッチＳＷ４に接続されている。第３ＮＯＲ回路Ｎ３の出力端子は、パルス幅変調信号ＰＷＭｏｕｔとして後段のスイッチング回路２（図１参照）に接続される。
第１ＮＯＲ回路Ｎ１は、第１切換信号φ１と、第１積分回路Ｃ１の端子電圧との否定論理和を演算することにより、すなわち、第１切換信号φ１がローレベルであってかつ第１積分回路Ｃ１の端子電圧が所定電圧Ｖｔｈ（例えば２．５Ｖ）未満のとき、ハイレベルを出力する。第２ＮＯＲ回路Ｎ２は、第２切換信号φ２と、第２積分回路Ｃ２の端子電圧との否定論理和を演算することにより、すなわち、第２切換信号φ２がローレベルであってかつ第２積分回路Ｃ２の端子電圧が所定電圧Ｖｔｈ未満のとき、ハイレベルを出力する。
第３ＮＯＲ回路Ｎ３は、第１及び第２ＮＯＲ回路Ｎ１，Ｎ２の各出力の否定論理和を演算し、第１及び第２ＮＯＲ回路Ｎ１，Ｎ２の各出力を一つのパルス幅変調信号ＰＷＭｏｕｔにしてスイッチング回路２に出力するものである。
このように、信号出力回路１６は、単一のゲート素子によって構成されることにより、例えば信号出力回路１６に複数の単一ゲート素子を有するＩＣを用いることができ、回路のコンパクト化に寄与することができる。
図４は、第１切換信号φ１のレベル変化と、第１積分回路Ｃ１の一端（図２のＡ点参照）の電圧波形との関係を示す図である。
第１積分回路Ｃ１は、第１切換信号φ１がハイレベルになると、第１スイッチＳＷ１がオン動作するので、マイナス方向に充電される。この充電時における電圧波形（図２のＡ点の電圧）の傾きは、電流（Ｉｃ＋Δｉ）の大きさ（ただし、Δｉ＝Ｇ・ｅS）、すなわちオーディオ信号ｅSの正負の方向及び振幅の大きさに依存する。
ここで、図４の符号Ｓ０の電圧波形は、オーディオ信号ｅSが無信号のときの波形を示し、符号Ｓ１の電圧波形は、オーディオ信号ｅSが正であって振幅が比較的大きいときの波形を示し、符号Ｓ２の電圧波形は、オーディオ信号ｅSが負であって振幅が比較的大きいときの波形を示している。
同図によると、オーディオ信号ｅSが正であってその振幅が比較的大きいときの電圧波形Ｓ１は、その傾きがオーディオ信号ｅSが無信号のときの電圧波形Ｓ０に比べて大である。また、オーディオ信号ｅSが負であってその振幅が比較的大さいときの電圧波形Ｓ２は、その傾きがオーディオ信号ｅSが無信号のときの電圧波形Ｓ０に比べて小である。
すなわち、第１積分回路Ｃ１におけるマイナス方向への充電によって、充電開始時における電圧Ｖｔｈは、第１切換信号φ１のレベルが反転するときに最小となる。例えばオーディオ信号ｅSが無信号のときには、図４に示すように、最小充電電圧はＶ０となる。また、オーディオ信号ｅSが正であってその振幅が比較的大きいときには、最小充電電圧はＶ１（＜Ｖ０）となる。また、オーディオ信号ｅSが負であってその振幅が比較的大きいときには、最小充電電圧はＶ２（＞Ｖ０）となる。
第１積分回路Ｃ１におけるマイナス方向への充電は、第１切換信号φ１のレベルが反転するまで継続され、第１切換信号φ１が反転してローレベルになると、第１スイッチＳＷ１がオフ動作する。信号出力回路１６の第１ＮＯＲ回路Ｎ１の入力端子には、第１切換信号φ１のレベルと、第１積分回路Ｃ１のＡ点における電圧レベルとが入力されているので、第１ＮＯＲ回路Ｎ１の出力端子は、第１切換信号φ１が反転してローレベルになったと同時にハイレベルになる。第１ＮＯＲ回路Ｎ１の出力端子は、それが制御信号φ３として第３スイッチＳＷ３に出力されるので、第３スイッチＳＷ３がオン動作される。
第１積分回路Ｃ１のＡ点は放電用バイアス電流源１４に接続されているので、第３スイッチＳＷ３のオン動作によって、第１積分回路Ｃ１はプラス方向に放電される。この第２期間Ｔ２であって第１積分回路Ｃ１のプラス方向への放電時における電圧波形は、第１積分回路Ｃ１に流れる放電バイアス電流Ｉｄが常時一定であるので、オーディオ信号ｅSの正負の方向及び振幅の大きさにかかわらず、その傾きが一定となる。すなわち、図４に示すように、第１積分回路Ｃ１がプラス方向へ放電されるときの電圧波形の傾きは、第１積分回路Ｃ１のマイナス方向への充電時（第１期間Ｔ１）の電圧波形の傾きにかかわらず一定となる。
すなわち、第１期間Ｔ１において第１積分回路Ｃ１はマイナス方向に充電されるのであるが、この充電における電荷量は、オーディオ信号ｅSの正負の方向及び振幅の大きさに依存する。そして、第２期間Ｔ２においては第１積分回路Ｃ１はプラス方向に放電されるが、この場合の放電量は一定とされるため、第１積分回路Ｃ１のプラス方向への放電が開始されてから（第２期間Ｔ２に移行してから）、第１積分回路Ｃ１の端子電圧が閾値電圧Ｖｔｈに至るまでの時間は、オーディオ信号ｅSの正負の方向及び振幅の大きさに依存することになる。
例えば、オーディオ信号ｅSが正であって振幅の大きさが比較的大きい場合には、プラス方向への放電が開始されるときの第１積分回路Ｃ１の端子電圧が最小充電電圧Ｖ１となる。この場合、第１積分回路Ｃ１の端子電圧が閾値電圧Ｖｔｈに至るまでの時間（図４のｔ１参照）は、オーディオ信号ｅSが無信号の場合のそれ（図４のｔ０参照）と比べ長くなる。逆に、オーディオ信号ｅSが負であって振幅の大きさが比較的大きい場合には、プラス方向への放電が開始されるときの第１積分回路Ｃ１における端子電圧は最小充電電圧Ｖ２となる。この場合、第１積分回路Ｃ１の端子電圧が閾値電圧Ｖｔｈに至るまでの時間（図４のｔ２参照）は、オーディオ信号ｅSが無信号の場合のそれ（図４のｔ０参照）と比べ短くなる。
したがって、第１実施形態に係るパルス幅変調回路１では、第１積分回路Ｃ１のプラス方向への放電が開始されてから第１積分回路Ｃ１の端子電圧が閾値電圧Ｖｔｈに至るまでの時間ｔは、オーディオ信号ｅSの正負の方向及び振幅の大きさに依存し、第２積分回路Ｃ２のプラス方向への放電が開始されてから第２積分回路Ｃ２の端子電圧が閾値電圧Ｖｔｈに至るまでの時間ｔも第１積分回路Ｃ１の端子電圧と同様に、オーディオ信号ｅSの正負の方向及び振幅の大きさに依存するので、クロック生成回路１１〜電流バイパス回路１５の回路でクロック信号ＭＣＬＫの周期毎に第１積分回路Ｃ１と第２積分回路Ｃ１とによって交互に放電の時間ｔを生成し、信号出力回路１６でその放電の時間ｔをオフ期間として組み合わせることによりパルス幅変調信号ＰＷＭｏｕｔを生成している。
ここで、第１及び第２積分回路Ｃ１，Ｃ２の容量を同一（＝Ｃ）とし、第１及び第２積分回路Ｃ１，Ｃ２の充電時間である期間をＴ（例えば第１期間Ｔ１に相当）とすると、最小充電電圧（マイナス方向への充電が開始されてから終了するまでの電位差）Ｖｃは、Ｖｃ＝［（Ｉｃ＋Δｉ）・Ｔ］／Ｃで表される。
第１積分回路Ｃ１（又は第２積分回路Ｃ２）のプラス方向への放電が開始されてから第１積分回路Ｃ１（又は第２積分回路Ｃ２）の電圧が閾値電圧Ｖｔｈに至るまでの時間ｔは、ｔ＝［Ｃ・Ｖｃ／Ｉｂであるので、ｔ＝［（Ｉｃ＋Δｉ）・Ｔ］／Ｉｄとなる。この式にΔｉ＝Ｇｍ・ｅSを代入すると、ｔ＝（Ｇｍ・Ｔ／Ｉｄ）・ｅS＋Ｉｃ・Ｔ／Ｉｄとなる。すなわち、時間ｔは、オーディオ信号ｅSに比例して変化することになる。
また、このパルス幅変調回路１における変調度ｍは、ｍ＝ｔ／Ｔ−（Ｔ−ｔ）／Ｔであるので、変形してｔ＝［（Ｉｃ＋Δｉ）・Ｔ］／Ｉｄを考慮すると、ｍ＝２Δｉ／Ｉｄ＋２Ｉｃ／Ｉｄ−１となる。ここで、放電バイアス電流Ｉｄを充電バイアス電流Ｉｃの２倍に設定すると（Ｉｄ＝２Ｉｃ）、変調度ｍは、ｍ＝Δｉ／Ｉｃ＝（Ｇｍ／Ｉｃ）・ｅSとなる。すなわち、変調度ｍは、オーディオ信号ｅSに依存することになる。なお、放電バイアス電流Ｉｄを充電バイアス電流Ｉｃの２倍に設定するのは、上式に示すように、変調度ｍとオーディオ信号ｅSとの比例関係が明確になって、オフセットが生じることを抑制できるからである。
第２期間Ｔ２においては、第１積分回路Ｃ１の放電が一定の電圧波形の傾きを有して継続され、第１積分回路Ｃ１のＡ点における電圧が閾値電圧Ｖｔｈに達すると、第１ＮＯＲ回路Ｎ１の出力がローレベルになり、第３スイッチＳＷ３がオフ動作される。これにより、第１積分回路Ｃ１におけるプラス方向への放電が終了する。
第３スイッチＳＷ３がオフ動作すると、第１積分回路Ｃ１の一端には、充電用の電圧電流変換回路１３及び放電用の放電用バイアス電流源１４が接続されず、第１積分回路Ｃ１に対して次の充電動作が行われるまで、第１積分回路Ｃ１における端子電圧は閾値電圧Ｖｔｈに維持される。すなわち、図４に示すように、オーディオ信号ｅSが無信号の場合、プラス方向への放電が終了してから次の充電が開始されるまで、第１積分回路Ｃ１の端子電圧は時間ｔ０ｋだけ閾値電圧Ｖｔｈに維持される。オーディオ信号ｅSが正であって振幅の大きさが比較的大きい場合、時間ｔ１ｋ（＜ｔ０ｋ）だけ閾値電圧Ｖｔｈに維持される。さらに、オーディオ信号ｅSが負であって振幅の大きさが比較的大きい場合、時間ｔ２ｋ（＞ｔ０ｋ）だけ閾値電圧Ｖｔｈに維持される。
このように、本実施形態では、オーディオ信号ｅSに基づいた電圧情報を時間情報に変換し、この時間情報をパルスのオフ期間に対応させることでパルス幅変調信号ＰＷＭｏｕｔのパルス幅を適切に生成することができる。したがって、例えばこのパルス幅変調回路１をマルチチャンネルのスイッチングアンプに適用する場合であっても、パルス幅変調回路１は第１及び第２切換信号φ１，φ２に同期したパルス幅変調を行うことができる。第１及び第２切換信号φ１，φ２は、例えば各チャンネルに対して同一のものを入力することができるため、オーディオ信号ｅSが入力されたときでも、チャンネル間同士でキャリア周波数ｆが微妙に異なることがなくなり、被変調信号（キャリア）間におけるビート成分が音声周波数に混在するといったことを抑制することができる。
図５は、本実施形態のパルス幅変調回路１におけるキャリアのスペクトラム波形を示す図であり、（ａ）はオーディオ信号ｅSの無信号時、（ｂ）は変調時をそれぞれ示している。同図によると、オーディオ信号ｅSの無信時のキャリア周波数ｆは所定の周波数ｆ0に維持されており、変調時にも、キャリア周波数ｆが所定の周波数ｆ0にほぼ維持されていることがわかる。
また、従来のパルス幅変調回路５１（図１９参照）では、第１及び第２充電用コンデンサＣ５１，Ｃ５２の充電を開始する前に充電期間中に蓄積された電荷分を急速に放電し、第１及び第２充電用コンデンサＣ５１，Ｃ５２内の電圧を所定量（図２１（ａ）のＡ１のレベルＳＬ参照）に戻しておく必要があったが、本実施形態に係るパルス幅変調回路１では、マイナス方向に充電されプラス方向に放電された後、第１及び第２積分回路Ｃ１，Ｃ２の電圧は、閾値電圧Ｖｔｈに維持されるため、急速に放電する必要はない。
そのため、蓄積された電荷が充分に放電されないまま、次の充電が開始されてしまい、オーディオ信号ｅSがパルス幅変調信号に変換される場合に変換誤差が生じてしまうといったことがなく、適切なパルス幅変調を行うことができ、良好な音質を得ることができる。
なお、図４において、第１及び第２スイッチＳＷ１，ＳＷ２がオフ動作しているときに、第１及び第２積分回路Ｃ１，Ｃ２の端子電圧が閾値電圧Ｖｔｈより若干高くなっている。これは、第１積分回路Ｃ１の端子電圧が閾値電圧Ｖｔｈに一致していると、第１及び第２ＮＯＲ回路Ｎ１，Ｎ２においてハイレベル及びローレベルの判別が困難になり、動作が不安定になるからである。
図６ないし図８は、上記パルス幅変調回路１における各信号のタイミングチャートを示す図である。図６は、オーディオ信号ｅSが無信号の場合（Ｇｍ・ｅS＝０）を示しており、図７は、オーディオ信号ｅSが正の場合を示しており、図８は、オーディオ信号ｅSが負の場合を示している。
図６における第１期間Ｔ１では、デッドタイム生成回路１２からの第１切換信号φ１がハイレベル（第２切換信号φ２がローレベル）であり（図６（ｂ）参照）、これによって第１スイッチＳＷ１がオン動作（第２スイッチＳＷ２はオフ動作）する。そのため、第１積分回路Ｃ１は、電圧電流変換回路１３に接続されることになり、電圧電流変換回路１３によって電流（Ｉｃ＋Δｉ）が引き込まれ、これによりマイナス方向に充電される（図６（ｆ）参照）。このマイナス方向への充電は、第１切換信号φ１がハイレベルからローレベルに反転するまで、すなわち第１スイッチＳＷ１がオフ動作するまで継続される。
第１切換信号φ１がハイレベルからローレベルに反転すると、第１スイッチＳＷ１がオフ動作し、第２期間Ｔ２に移行する。この第２期間Ｔ２では、第１スイッチＳＷ１がオフ動作することにより、信号出力回路１６の第１ＮＯＲ回路Ｎ１の出力（制御信号φ３）は、ローレベルからハイレベルになる（図６（ｄ）参照）。これにより、第３スイッチＳＷ３がオン動作し、第１積分回路Ｃ１の一端は、放電用バイアス電流源１４に接続されることになり、充電用電流Ｉｄによって一定の放電量でプラス方向に放電される（図６（ｆ）参照）。
第２期間Ｔ２においては、第１積分回路Ｃ１がプラス方向に放電されたことによる電圧が閾値電圧Ｖｔｈに達すると、第１ＮＯＲ回路Ｎ１の他方の入力端子は、ローレベルからハイレベルになるので、第１ＮＯＲ回路Ｎ１の出力はハイレベルからローレベルになる。これにより、第３スイッチＳＷ３はオフ動作し、第１積分回路Ｃ１の一端は、第１ＮＯＲ回路Ｎ１の他方の入力端子にのみ接続されることになる。そのため、第１積分回路Ｃ１の一端は、閾値電圧Ｖｔｈに維持される。なお、このとき、放電用バイアス電流源１４は、ダイオードＤ１を介して電圧源１７に接続され、放電用電流Ｉｄは電圧源１７に流される。
また、信号出力回路１６の第３ＮＯＲ回路Ｎ３の入力端子には、第１ＮＯＲ回路Ｎ１及び第２ＮＯＲ回路Ｎ２の出力端子が接続されている。そのため、第１ＮＯＲ回路Ｎ１の出力（制御信号φ３）がローレベルになると、第２ＮＯＲ回路Ｎ２の出力（制御信号φ４）は、ローレベルであるので、第３ＮＯＲ回路Ｎ３の出力はハイレベルとなり、これがパルス幅変調信号ＰＷＭｏｕｔとしてスイッチング回路２に出力される（図６（ｈ）参照）。
一方、この第２期間Ｔ２においては、デッドタイム生成回路１２からの第２切換信号φ２がハイレベルであるので（図６（ｃ）参照）、第２スイッチＳＷ２がオン動作する。これにより、第２積分回路Ｃ２は、電圧電流変換回路１３に電流（Ｉｃ＋Δｉ）が引き込まれ、電圧電流変換回路１３によってマイナス方向に充電される（図６（ｇ）参照）。
次に、第３期間Ｔ３では、第１切換信号φ１がローレベルからハイレベルとなり、これによって、第１スイッチＳＷ１がオン動作する。そのため、第１積分回路Ｃ１には、電圧電流変換回路１３に電流（Ｉｃ＋Δｉ）が引き込まれ、第１積分回路Ｃ１はマイマス方向に充電される（図６（ｆ）参照）。
また、第３期間Ｔ３においては、第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第２積分回路Ｃ２では、一定の放電量でプラス方向に放電される（図６（ｇ）参照）。第２積分回路Ｃ２がプラス方向に放電されたことによる電圧が閾値電圧Ｖｔｈに達すると、第２ＮＯＲ回路Ｎ２の他方の入力端子は、ローレベルからハイレベルになるので、第１ＮＯＲ回路Ｎ１の出力はハイレベルからローレベルになる。これにより、第４スイッチＳＷ４はオフ動作し、第２積分回路Ｃ２の一端は、第２ＮＯＲ回路Ｎ２の他方の入力端子にのみ接続されることになり、第２積分回路Ｃ２の一端は、閾値電圧Ｖｔｈに維持される。
また、第２ＮＯＲ回路Ｎ２の出力（制御信号φ４）がローレベルになると、第３ＮＯＲ回路Ｎ３の出力はハイレベルとなり、これがパルス幅変調信号ＰＷＭｏｕｔとしてスイッチング回路２に出力される（図６（ｈ）参照）。
その後、第４期間Ｔ４では、第１及び第２切換信号φ１，φ２がそれぞれ反転されるため、第２積分回路Ｃ２においてマイナス方向に充電が行われる一方、第１積分回路Ｃ１においてプラス方向に放電が行われる。以降、半周期が経過するごとに、第１及び第２切換信号φ１，φ２がそれぞれ反転され、第１及び第２積分回路Ｃ１，Ｃ２が交互に充電及び放電を繰り返す。
図７に示すように、オーディオ信号ｅSが正の場合には、電流（Ｉｃ＋Δｉ）が大となり、第１又は第２積分回路Ｃ１，Ｃ２の一端（Ａ点又はＢ点）における電圧波形の傾きも、オーディオ信号ｅSが無信号の場合に比べて大となる。そのため、第１又は第２切換信号φ１，φ２のレベルが反転する時点での第１又は第２積分回路Ｃ１，Ｃ２の端子電圧は、オーディオ信号ｅSが無信号の場合に比べて、より小さくなり、これらがプラス方向に放電されるとき、オーディオ信号ｅSが無信号の場合に比べて、放電が開始されてから閾値電圧Ｖｔｈに達する時間ｔが長くなる。したがって、図７（ｈ）に示すように、図６に示したオーディオ信号ｅSが無信号の場合に比べ、ハイレベルの時間が短いパルス幅変調信号ＰＷＭｏｕｔが出力される。このように、オーディオ信号ｅSの振幅に応じたパルス幅変調信号ＰＷＭｏｕｔが出力されることになる。
また、図８に示すように、オーディオ信号ｅSが負の場合には、電流（Ｉｃ＋Δｉ）が小となり、第１又は第２積分回路Ｃ１，Ｃ２の一端における電圧波形の傾きも、オーディオ信号ｅSが無信号の場合に比べて小となる。そのため、第１又は第２切換信号φ１，φ２のレベルが反転する時点での第１又は第２積分回路Ｃ１，Ｃ２の端子電圧は、オーディオ信号ｅSが無信号の場合に比べて、より大きくなり、これらがプラス方向に放電されるとき、オーディオ信号ｅSが無信号の場合に比べて、放電が開始されてから閾値電圧Ｖｔｈに達する時間ｔが短くなる。したがって、図８（ｈ）に示すように、図６に示したオーディオ信号ｅSが無信号の場合に比べ、ハイレベルの時間が長いパルス幅変調信号ＰＷＭｏｕｔが出力される。
＜第２実施形態＞
図９は、本願発明の第２実施形態に係るパルス幅変調回路の構成を示すブロック回路図である。この第２実施形態のパルス幅変調回路２１は、第１比較回路２３及び第２比較回路２４が設けられている点、電流バイパス回路１５に代えて電流バイパス回路２５が設けられている点で第１実施形態と異なる。その他の構成については、第１実施形態と略同様とされ、図９において、図２に示した第１実施形態に係るパルス幅変調回路１と同機能の部品については、同符号を記すものとする。
より詳細に説明すると、第１及び第２積分回路Ｃ１，Ｃ２の各一端には、第１及び第２比較回路２３，２４が接続されている。第１及び第２比較回路２３，２４は、例えばＯＰアンプによって構成され、第１及び第２積分回路Ｃ１，Ｃ２における各端子電圧と、所定の基準電圧Ｖｒｅｆ（例えばグランド電位）とを比較することにより、第１及び第２積分回路Ｃ１，Ｃ２の放電終了タイミングを正確に検出するするための回路である。なお、第１及び第２比較回路２３，２４は、ＯＰアンプに代えて例えばＣＭＯＳロジックＩＣによって構成されていてもよい。
第１比較回路２３は、その負（−）側入力端子が第１積分回路Ｃ１の一端に接続され、正（＋）側入力端子が基準電圧Ｖｒｅｆの発生源に接続されている。第２比較回路２４は、その負（−）側入力端子が第２積分回路Ｃ２の一端に接続され、正（＋）側入力端子が基準電圧Ｖｒｅｆの発生源に接続されている。第１比較回路２３の出力は、信号出力回路１６の第１ＮＯＲ回路Ｎ１の他方の入力端子に入力される。第２比較回路２４の出力は、信号出力回路１６の第２ＮＯＲ回路Ｎ２の他方の入力端子に入力される。
第３スイッチＳＷ３及び第４スイッチＳＷ４には、放電用バイアス電流源２７に放電用電流Ｉｄを流すための、ダイオードＤ２と電圧源２６とからなる電流バイパス回路２５が設けられている。また、第３スイッチＳＷ３及び第４スイッチＳＷ４には、第１及び第２積分回路Ｃ１，Ｃ２を放電させるための放電用バイアス電流源２７が設けられている。
第１実施形態のパルス幅変調回路１では、第１及び第２積分回路Ｃ１，Ｃ２が一旦マイナス方向に充電され、その後プラス方向に放電されるようにしたが、この第２実施形態のパルス幅変調回路２１によれば、第１積分回路Ｃ１は、第１期間Ｔ１においてプラス方向に充電され、第２期間Ｔ２においてマイナス方向に放電された後、基準電圧Ｖｒｅｆに維持される。したがって、例えば、第１積分回路Ｃ１の電圧波形は、図４において、符号Ｓ０，Ｓ１，Ｓ２の電圧波形を上下に反転させたような波形となる。また、第２積分回路Ｃ２では、半周期ずれて第１積分回路Ｃ１と同様の充放電動作が行われる。したがって、第２実施形態のパルス幅変調回路２１でも、実質的に第１及び第２積分回路Ｃ１，Ｃ２の充放電動作における電圧波形が第１実施形態に係るパルス幅変調回路１と異なるのみで、当該パルス幅変調回路１と同様の回路動作により所望のパルス幅変調信号ＰＷＭｏｕｔを出力することができる。
さらに、このパルス幅変調回路２１では、第１比較回路２３及び第２比較回路２４が設けられ、かつ後述する補助基準線が設けられることにより、以下に示すセパレーションやチャタリング等の問題を抑制することができる。
すなわち、例えば図２に示した第１実施形態のパルス幅変調回路１は、図１０に示すようなブロック構成として示すことができる。図１０によると、パルス幅変調回路１は、電流源回路ブロック３１Ａ，３１Ｂ（例えば電圧電流変換回路１３、放電用バイアス電流源１４及び電流バイパス回路１５によって構成される。）と、積分回路ブロック３２Ａ（第１積分回路Ｃ１によって構成される。）と、積分回路ブロック３２Ｂ（第２積分回路Ｃ２によって構成される。）と、電圧比較論理回路ブロック３３Ａ，３３Ｂ（クロック生成回路１１、デッドタイム生成回路１２及び信号出力回路１６によって構成される。）とに分割される。
ここで、電流源回路ブロック３１Ａ、積分回路ブロック３２Ａ、電圧比較論理回路ブロック３３Ａは、左チャンネル信号（図１０のＬｃｈ参照）についてのブロックであり、電流源回路ブロック３１Ｂ、積分回路ブロック３２Ｂ、電圧比較論理回路ブロック３３Ｂは、右チャンネル信号（図１０のＲｃｈ参照）についてのブロックである。
パルス幅変調回路１は、例えばプリント基板（図略）上に配置されるが、上記各ブロックはプリント基板上に形成された配線パターンを介して接続される。各ブロック３１Ａ，３１Ｂ，３２Ａ，３２Ｂ，３３Ａ，３３Ｂは、配線パターンの一部であり電源電流が流れる主基準線Ｐによって互いに接続されるため、例えば電流源回路ブロック３１Ａから積分回路ブロック３２Ａに流れる信号電流は、主基準線Ｐを介して電流源回路ブロック３１Ａに戻ることになる。その場合、当該信号電流が主基準線Ｐに流れる経路に生じる配線インピーダンス（図１０のＺ１参照）により、主基準線Ｐ上の電流源回路ブロック３１Ａと積分回路ブロック３２Ａとの間に電位差が生じる。この電位差によって、右チャンネル信号と左チャンネル信号とのセパレーションが悪化することがある。
また、主基準線Ｐには、図１０に示すように電源電流が流れるが、その電源電流が流れる主基準線Ｐの経路に生じる配線インピーダンス（図１０のＺ２参照）により、主基準線Ｐ上の積分回路ブロック３２Ａと電圧比較論理回路ブロック３３Ａとの間に電位差が生じる。この場合、電圧比較論理回路ブロック３３Ａの第１ＮＯＲ回路Ｎ１又は第２ＮＯＲ回路Ｎ２（図２参照）において電圧比較動作が行われるとき、閾値電圧付近において上記電位差の変動が影響しチャタリングが発生することがある。
そこで、第２実施形態のパルス幅変調回路２１は、図１１に示すように、電流源回路ブロック３１Ａ，３２Ａ（例えば電圧電流変換回路１３、電流バイパス回路２５及び放電用バイアス電流源２７によって構成される。）と、積分回路ブロック３２Ａ（第１積分回路Ｃ１によって構成される。）と、積分回路ブロック３２Ｂ（第２積分回路Ｃ２によって構成される。）と、電圧比較回路ブロック３４Ａ（第１比較回路２３によって構成される。）と、電圧比較回路ブロック３４Ｂ（第２比較回路２４によって構成される。）と、論理回路ブロック３５Ａ，３５Ｂ（クロック生成回路１１、デッドタイム生成回路１２及び信号出力回路１６によって構成される。）とに分割されて構成されている。
すなわち、パルス幅変調回路２１では、図１０に示す電圧比較論理回路ブロック３３Ａが、電圧比較回路ブロック３４Ａ（第１比較回路２３）と論理回路ブロック３５Ａ（信号出力回路１６等）とに分割されるように構成されている。また、電圧比較論理回路ブロック３３Ｂが、電圧比較回路ブロック３４Ｂ（第２比較回路２４）と論理回路ブロック３５Ｂ（信号出力回路１６等）とに分割されるように構成されている。
さらに、図１１に示すように、電流源回路ブロック３１Ａ、積分回路ブロック３２Ａ及び電圧比較回路ブロック３４Ａは、補助基準線Ｐ１で互いに接続され、この補助基準線Ｐ１が主基準線Ｐに接続されている。すなわち、電流源回路ブロック３１Ａ、積分回路ブロック３２Ａ及び電圧比較回路ブロック３４Ａは、主基準線Ｐに直接的に接続されず、補助基準線Ｐ１を介して主基準線Ｐに接続される。また、その一方で、論理回路ブロック３５Ａは、直接的に主基準線Ｐと接続される。
同様に、電流源回路ブロック３１Ｂ、積分回路ブロック３２Ｂ及び電圧比較回路ブロック３４Ｂは、補助基準線Ｐ２で互いに接続され、この補助基準線Ｐ２が主基準線Ｐに接続されている。すなわち、電流源回路ブロック３１Ｂ、積分回路ブロック３２Ｂ及び電圧比較回路ブロック３４Ｂは、主基準線Ｐに直接的に接続されず、補助基準線Ｐ２を介して主基準線Ｐに接続される。また、その一方で、論理回路ブロック３５Ｂは、直接的に主基準線Ｐと接続される。
この構成により、例えば電流源回路ブロック３１Ａから積分回路ブロック３２Ａに流れる信号電流は、主基準線Ｐを介して電流源回路ブロック３１Ａに戻るようなことはなく、配線インピーダンスが極めて小さい補助基準線Ｐ１を介して電流源回路ブロック３１Ａに戻るようになる。そのため、主基準線Ｐ上の電流源回路ブロック３１Ａと積分回路ブロック３２Ａとの間に、電位差が生じたために発生するセパレーションの問題を抑制することができる。
同様に、電流源回路ブロック３１Ｂから積分回路ブロック３２Ｂに流れる信号電流は、配線インピーダンスが極めて小さい補助基準線Ｐ２を介して電流源回路ブロック３１Ｂに戻るようになる。そのため、主基準線Ｐ上の電流源回路ブロック３１Ｂと積分回路ブロック３２Ｂとの間に、電位差が生じたために発生するセパレーションの問題を抑制することができる。
また、電圧比較回路ブロック３４Ａは、論理回路ブロック３５Ａと分割されるとともに、補助基準線Ｐ１を介して積分回路ブロック３２Ａと接続されるため、例えば主基準線Ｐ上であって電圧比較回路ブロック３４Ａと論理回路ブロック３５Ａとの間に配線インピーダンス（図１１のＺ３参照）による電位差が生じたとしても、電圧比較回路ブロック３４Ａは主基準線Ｐとは直接的に接続されていないため、電位差の変動の影響を受け難くなり、チャタリングの発生を抑制することができる。
同様に、電圧比較回路ブロック３４Ｂは、論理回路ブロック３５Ｂと分割されるとともに、補助基準線Ｐ２を介して積分回路ブロック３２Ｂと接続されるため、電圧比較回路ブロック３４Ｂは電位差の変動の影響を受け難くなり、チャタリングの発生を抑制することができる。
＜第３実施形態＞
図１２は、本願発明の第３実施形態に係るパルス幅変調回路の構成を示すブロック回路図である。この第３実施形態のパルス幅変調回路４１は、立下りエッジ検出回路４２が設けられている点、第１及び第２積分回路Ｃ１，Ｃ２の各一端が第１及び第２比較回路２３，２４に接続されている点、並びに第１及び第２比較回路２３，２４の出力が第１及び第２ＲＳフリップフロップ回路４３，４４に接続されている点等で第１実施形態と異なる。その他の構成については、第１実施形態と略同様とし、図１２において、図２に示した第１実施形態に係るパルス幅変調回路１と同機能の部品については、同符号を記すものとする。
このパルス幅変調回路４１では、デッドタイム生成回路１２に立下りエッジ検出回路４２が接続されている。立下りエッジ検出回路４２は、後述する第１及び第２ＲＳフリップフロップ回路４３，４４に出力する第１及び第２セット信号ｓｅｔ１，ｓｅｔ２を出力する回路である。すなわち、立下りエッジ検出回路４２は、デッドタイム生成回路１２からの第１及び第２切換信号φ１，φ２のハイレベルからローレベルに反転する際の立下りエッジを検出し、その検出したタイミングを第１及び第２セット信号ｓｅｔ１，ｓｅｔ２にして第１及び第２ＲＳフリップフロップ回路４３，４４に出力する回路である。
第１及び第２積分回路Ｃ１，Ｃ２の一端には、第２実施形態（図９参照）のパルス幅変調回路２１と同様に、第１及び第２比較回路２３，２４が接続されている。
第１比較回路２３は、その負（−）側入力端子が第１積分回路Ｃ１の一端に接続され、正（＋）側入力端子が基準電圧Ｖｒｅｆの発生源に接続されている。第２比較回路２４は、その負（−）側入力端子が第２積分回路Ｃ２の一端に接続され、正（＋）側入力端子が基準電圧Ｖｒｅｆの発生源に接続されている。第１比較回路２３の出力は、第１ＲＳフリップフロップ回路４３に第１リセット信号ｒｅｓ１として入力される。第２比較回路２４の出力は、第２ＲＳフリップフロップ回路４４に第２リセット信号ｒｅｓ２として入力される。
第１及び第２ＲＳフリップフロップ回路４３，４４は、第１及び第２比較回路２３，２４の出力を所定の期間それぞれ保持するための回路である。第１ＲＳフリップフロップ回路４３は、第１及び第２ＮＡＮＤ回路ＮＡ１，ＮＡ２が組み合わされて構成され、第１ＲＳフリップフロップ回路４３内では、第１及び第２ＮＡＮＤ回路ＮＡ１，ＮＡ２の各出力端子が互いの一方の入力端子に接続されている。
第１ＮＡＮＤ回路ＮＡ１の他方の入力端子は、第１比較回路２３の出力端子に接続され、ＲＳフリップフロップとしての第１リセット信号ｒｅｓ１が入力される端子であり、第２ＮＡＮＤ回路ＮＡ２の他方の入力端子は、立下りエッジ検出回路４２に接続され、ＲＳフリップフロップとしての第１セット信号ｓｅｔ１が入力される端子である。また、第２ＮＡＮＤ回路ＮＡ２の出力端子は、第３スイッチＳＷ３に接続されている。第３スイッチＳＷ３の開閉は、第２ＮＡＮＤ回路ＮＡ２の出力端子から出力される制御信号φ３によって制御される。
一方、第２ＲＳフリップフロップ回路４４は、第３及び第４ＮＡＮＤ回路ＮＡ３，ＮＡ４が組み合わされて構成され、第２ＲＳフリップフロップ回路４４内では、第３及び第４ＮＡＮＤ回路ＮＡ３，ＮＡ４の各出力端子が互いの一方の入力端子に接続されている。
第３ＮＡＮＤ回路ＮＡ３の他方の入力端子は、第２比較回路２４の出力端子に接続され、ＲＳフリップフロップとしての第２リセット信号ｒｅｓ２が入力される端子であり、第４ＮＡＮＤ回路ＮＡ４の他方の入力端子は、立下りエッジ検出回路４２に接続され、ＲＳフリップフロップとしての第２セット信号ｓｅｔ２が入力される端子である。また、第４ＮＡＮＤ回路ＮＡ４の出力端子は、第４スイッチＳＷ４に接続されている。第４スイッチＳＷ４の開閉は、第４ＮＡＮＤ回路ＮＡ４の出力端子から出力される制御信号φ４によって制御される。
信号出力回路４５は、第５ＮＡＮＤ回路ＮＡ５によって構成され、第５ＮＡＮＤ回路ＮＡ５の入力端子には、第１ＲＳフリップフロップ回路４３の第１ＮＡＮＤ回路ＮＡ１の出力端子及び第２ＲＳフリップフロップ回路４４の第３ＮＡＮＤ回路ＮＡ３の出力端子が接続されている。第１ＮＡＮＤ回路ＮＡ１の出力端子からは、出力信号ｒｓｏｕｔ１が出力され、第３ＮＡＮＤ回路ＮＡ３の出力端子からは、出力信号ｒｓｏｕｔ２が出力される。第５ＮＡＮＤ回路ＮＡ５の出力端子からは、パルス幅変調信号ＰＷＭｏｕｔが出力される。
上記第２実施形態の構成によっても、図２に示す第１実施形態の構成において出力されるパルス幅変調信号ＰＷＭｏｕｔと、同様のパルス幅変調信号ＰＷＭｏｕｔを出力することができる。
図１３ないし図１５は、上記パルス幅変調回路４１における各信号のタイミングチャートを示す図である。図１３は、オーディオ信号ｅSが無信号の場合（Ｇｍ・ｅS＝０）を示しており、図１４は、オーディオ信号ｅSが正の値の場合を示しており、図１５は、オーディオ信号ｅSが負の場合を示している。
図１３における第１期間Ｔ１では、デッドタイム生成回路１２からの第１切換信号φ１がハイレベルであるので（図１３（ｂ）参照）、これによって第１スイッチＳＷ１がオン動作する。そのため、第１積分回路Ｃ１は、電圧電流変換回路１３による電流（Ｉｃ＋Δｉ）によって、マイナス方向に充電される（図１３（ｈ）参照）。
第１切換信号φ１がハイレベルからローレベルに反転されると、第２期間Ｔ２に移行し、立下りエッジ検出回路４２では、第１切換信号φ１の反転時の立下りを検出し、第１ＲＳフリップフロップ回路４３に第１セット信号ｓｅｔ１として出力する（図１３（ｄ）参照）。
第１ＲＳフリップフロップ回路４３では、第１セット信号ｓｅｔ１として瞬間的にローレベルに変化する信号が入力されると、第２ＮＡＮＤ回路ＮＡ２は、その出力をローレベルからハイレベルに反転させる。第２ＮＡＮＤ回路ＮＡ２の出力は、制御信号φ３として第３スイッチＳＷ３に入力されるので（図１３（ｆ）参照）、第３スイッチＳＷ３はオン動作する。これにより、第１積分回路Ｃ１は、放電用バイアス電流源１４によって一定の放電量でプラス方向に放電される（図１３（ｈ）参照）。
また、第１ＲＳフリップフロップ回路４３では、第１セット信号ｓｅｔ１として瞬間的にローレベルに変化する信号が入力されると、第１ＮＡＮＤ回路ＮＡ１は、その出力をハイレベルからローレベルに反転させる。第１ＮＡＮＤ回路ＮＡ１の出力は、出力信号ｒｓｏｕｔ１として第５ＮＡＮＤ回路ＮＡ５に入力される（図１３（ｌ）参照）。
第１比較回路２３では、第１積分回路Ｃ１の端子電圧が正（＋）側入力端子に入力される基準電圧Ｖｒｅｆに達するまでプラス方向に放電され、端子電圧が基準電圧Ｖｒｅｆに達すると、第１比較回路２３は、その出力をハイレベルからローレベルに変化させる（図１３（ｊ）参照）。第１比較回路２３の出力は、第１リセット信号ｒｅｓ１として第１ＲＳフリップフロップ回路４３に入力される。
第１ＲＳフリップフロップ回路４３では、第１リセット信号ｒｅｓ１がハイレベルからローレベルになると、出力信号ｒｓｏｕｔ１は、逆にローレベルからハイレベルになり、第５ＮＡＮＤ回路ＮＡ５に入力される（図１３（ｌ）参照）。第５ＮＡＮＤ回路ＮＡ５では、他方の入力端子（ｒｓｏｕｔ２）がハイレベルのため、出力信号ｒｓｏｕｔ１を反転させてパルス幅変調信号ＰＷＭｏｕｔとしてスイッチング回路２に出力する（図１３（ｎ）参照）。
一方、第２期間Ｔ２においては、デッドタイム生成回路１２からの第２切換信号φ２がハイレベルであるので（図１３（ｃ）参照）、これによって第２スイッチＳＷ２がオン動作する。そのため、第２積分回路Ｃ２は、電圧電流変換回路１３による電流（Ｉｃ＋Δｉ）によって、マイナス方向に充電される（図１３（ｉ）参照）。
第２切換信号φ２がハイレベルからローレベルに反転されると、第３期間Ｔ３に移行し、立下りエッジ検出回路４２では、第２切換信号φ２の反転時の立下りを検出し、第２ＲＳフリップフロップ回路４４に第２セット信号ｓｅｔ２として出力する（図１３（ｅ）参照）。
第２ＲＳフリップフロップ回路４４では、第２セット信号ｓｅｔ２として瞬間的にローレベルに変化する信号が入力されると、第４ＮＡＮＤ回路ＮＡ４は、その出力をローレベルからハイレベルに反転させる。第４ＮＡＮＤ回路ＮＡ４の出力は、制御信号φ４として第４スイッチＳＷ４に入力されるので（図１３（ｇ）参照）、第４スイッチＳＷ４はオン動作する。これにより、第２積分回路Ｃ２は、放電用バイアス電流源１４によって一定の放電量でプラス方向に放電される（図１３（ｉ）参照）。
また、第２ＲＳフリップフロップ回路４４では、第２セット信号ｓｅｔ２として瞬間的にローレベルに変化する信号が入力されると、第３ＮＡＮＤ回路ＮＡ３は、その出力をハイレベルからローレベルに反転させる。第３ＮＡＮＤ回路ＮＡ３の出力は、出力信号ｒｓｏｕｔ２として第５ＮＡＮＤ回路ＮＡ５に入力される（図１３（ｍ）参照）。
第２比較回路２４では、第２積分回路Ｃ２の端子電圧が正（＋）側入力端子に入力される基準電圧Ｖｒｅｆに達するまでプラス方向に放電され、端子電圧が基準電圧Ｖｒｅｆに達すると、出力をハイレベルからローレベルに変化させる。第２比較回路２４の出力は、第２リセット信号ｒｅｓ２として第２ＲＳフリップフロップ回路４４に入力される（図１３（ｋ）参照）。
第２ＲＳフリップフロップ回路４４では、第２リセット信号ｒｅｓ２がハイレベルからローレベルになると、出力信号ｒｓｏｕｔ２は、逆にローレベルからハイレベルになり、第５ＮＡＮＤ回路ＮＡ５に入力される（図１３（ｍ）参照）。第５ＮＡＮＤ回路ＮＡ５では、他方の入力端子（ｒｓｏｕｔ１）がハイレベルのため、出力信号ｒｓｏｕｔ２を反転させてパルス幅変調信号ＰＷＭｏｕｔとしてスイッチング回路２に出力する（図１３（ｎ）参照）。
図１４に示すように、オーディオ信号ｅSが正の場合には、電流（Ｉｃ＋Δｉ）の大きさが大となり、第１又は第２積分回路Ｃ１，Ｃ２の一端における電圧波形の傾きもオーディオ信号ｅSが無信号の場合に比べて大となる。そのため、第１又は第２切換信号φ１，φ２のレベルがハイレベルからローレベルに反転する時点での第１又は第２積分回路Ｃ１，Ｃ２の端子電圧は、オーディオ信号ｅSが無信号の場合に比べて、より小さくなり、これらがプラス方向に放電されるとき、オーディオ信号ｅSが無信号の場合に比べて、放電が開始されてから基準電圧Ｖｒｅｆに達する時間ｔが長くなる。したがって、図１４（ｎ）に示すように、図１３に示したオーディオ信号ｅSが無信号の場合に比べ、ハイレベルの時間が長いパルス幅変調信号ＰＷＭｏｕｔが出力される。このように、オーディオ信号ｅSの振幅に応じたパルス幅変調信号ＰＷＭｏｕｔが出力されることになる。
また、図１５に示すように、オーディオ信号ｅSが負の場合には、電流（Ｉｃ＋Δｉ）の大きさが小となり、第１又は第２積分回路Ｃ１，Ｃ２の一端における電圧波形の傾きも小となる。そのため、第１又は第２切換信号φ１，φ２のレベルがハイレベルからローレベルに反転する時点での第１又は第２積分回路Ｃ１，Ｃ２の端子電圧は、オーディオ信号ｅSが無信号の場合に比べて、より大きくなり、これらがプラス方向に放電されるとき、オーディオ信号ｅSが無信号の場合に比べて、放電が開始されてから基準電圧Ｖｒｅｆに達する時間ｔが短くなる。したがって、図１５（ｎ）に示すように、図１３に示したオーディオ信号ｅSが無信号の場合に比べ、ハイレベルの時間が短いパルス幅変調信号ＰＷＭｏｕｔが出力される。
この第３実施形態においても、オーディオ信号ｅSに基づいた電圧情報を時間情報に変換することにより、パルス幅変調信号ＰＷＭｏｕｔのパルス幅を適切に生成することができるといった、第１実施形態と同様の作用効果を奏する。
また、この第３実施形態では、第１及び第２比較回路２３，２４を用いており、第１及び第２比較回路２３，２４の基準電圧Ｖｒｅｆを任意の値に調整することが可能である。したがって、電源電圧が変動したり、温度特性による電圧変動があったりした場合にも、基準電圧Ｖｒｅｆを調整することによりそれらの弊害を軽減することができる。
なお、第３実施形態のパルス幅変調回路４１は、第２実施形態のパルス幅変調回路２１と同様に、第１及び第２比較回路２３，２４が設けられているため、第２実施形態で説明したように、パルス幅変調回路４１を、電流源回路ブロック３１Ａ，３１Ｂ、積分回路ブロック３２Ａ，３２Ｂ、電圧比較回路ブロック３４Ａ，３４Ｂ及び論理回路ブロック３５Ａ，３５Ｂに分割して構成することができる。そのため、第３実施形態のパルス幅変調回路４１においても、第２実施形態のパルス幅変調回路２１と同様の作用効果を奏する。
もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、第１ないし第３実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。例えば、上記した第１及び第３実施形態では、第１及び第２積分回路Ｃ１，Ｃ２を一旦マイナス方向に充電し、その後プラス方向に放電するようにしたが、これに代えて、例えば図１６に示すパルス幅変調回路４６（以下、この回路を「第４実施形態」という。）や図１７に示すパルス幅変調回路４７（以下、この回路を「第５実施形態」という。）を適用することにより、第２実施形態のパルス幅変調回路２１と同様に、第１及び第２積分回路Ｃ１，Ｃ２を一旦プラス方向に充電し、その後マイナス方向に放電するようにして、パルス幅変調信号ＰＷＭｏｕｔを生成するようにしてもよい。
図１６に示す第４実施形態のパルス幅変調回路４６は、図１２に示す回路構成において、オーディオ信号ｅSの入力端から第１，第２比較回路２３，２４の出力端までの回路構成を、図９に示す第２実施形態のパルス幅変調回路２１におけるオーディオ信号ｅSの入力端から第１，第２比較回路２３，２４の入力端までの回路構成に置き換えたものである。また、図１７に示す第５実施形態のパルス幅変調回路４７は、図１６において、第１，第２比較回路２３，２４を除去したものである。
第４実施形態のパルス幅変調回路４６では、第２実施形態と同様に、第１積分回路Ｃ１は、第１期間Ｔ１においてプラス方向に充電され、第２期間Ｔ２においてマイナス方向に放電された後、基準電圧Ｖｒｅｆに維持される。また、第２積分回路Ｃ２は、半周期ずれて第１積分回路Ｃ１と同様の充放電動作が行われる。したがって、第４実施形態のパルス幅変調回路４６でも、第１及び第２積分回路Ｃ１，Ｃ２で第２実施形態のパルス幅変調回路２１と同様の充放電動作が行われ、第１，第２ＲＳフリップフロップ回路４３，４４及び信号出力回路４５で実質的に第２実施形態のパルス幅変調回路２１の第１，第２ＮＯＲ回路Ｎ１，Ｎ２及び第３ＮＯＲ回路Ｎ３と同様のパルス幅変調信号ＰＷＭｏｕｔの生成動作が行われるので、所望のパルス幅変調信号ＰＷＭｏｕｔを出力することができる。
また、第５実施形態のパルス幅変調回路４７では、第４実施形態のパルス幅変調回路４６に対して第１，第２比較回路２３，２４が設けられていないが、第４実施形態と同様の第１及び第２積分回路Ｃ１，Ｃ２における充放電動作と第１，第２ＲＳフリップフロップ回路４３，４４及び信号出力回路４５における信号生成動作が行われ、所望のパルス幅変調信号ＰＷＭｏｕｔを出力することができる。
また、図４、図６〜図８に示した電圧波形において、オーディオ信号ｅSはその正負が逆であってもよい。例えば、図４の電圧波形では、符号Ｓ１の波形がオーディオ信号ｅSが負のときの波形であり、符号Ｓ２の波形がオーディオ信号ｅSが正のときの波形であってもよい。
本願発明の第１実施形態に係るパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。 基準クロック信号と第１及び第２切換信号と関係を示す図である。 第１切換信号のレベル変化と、第１積分回路の一端の電圧波形との関係を示す図である。 パルス幅変調回路におけるキャリアのスペクトラム波形を示す図であり、（ａ）はオーディオ信号の無信号時、（ｂ）は変調時を示す。 各信号の電圧波形を示すタイミングチャートであり、オーディオ信号が無信号の場合を示す図である。 各信号の電圧波形を示すタイミングチャートであり、オーディオ信号が正のときの場合を示す図である。 各信号の電圧波形を示すタイミングチャートであり、オーディオ信号が負のときの場合を示す図である。 第２実施形態に係るパルス幅変調回路を示すブロック回路図である。 従来のパルス幅変調回路を示すブロック構成図である。 第２実施形態に係るパルス幅変調回路を示すブロック構成図である。 第３実施形態に係るパルス幅変調回路を示すブロック回路図である。 各信号の電圧波形を示すタイミングチャートであり、オーディオ信号が無信号の場合を示す図である。 各信号の電圧波形を示すタイミングチャートであり、オーディオ信号が正のときの場合を示す図である。 各信号の電圧波形を示すタイミングチャートであり、オーディオ信号が負のときの場合を示す図である。 パルス幅変調回路の変形例を示すブロック回路図である。 パルス幅変調回路の変形例を示すブロック回路図である。 従来のパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 従来のパルス幅変調回路を示す回路図である。 従来のパルス幅変調回路におけるキャリアのスペクトラム波形を示す図であり、（ａ）はオーディオ信号の無信号時、（ｂ）は変調時を示す。 従来のパルス幅変調回路におけるａ点及びｂ点の出力波形を示す図である。
符号の説明
１ パルス幅変調回路
２ スイッチング回路
３ ローパスフィルタ回路
４ 第１電源
５ 第２電源
１１ クロック生成回路
１２ デッドタイム生成回路
１３ 電圧電流変換回路
１４ 放電用バイアス電流源
１５ 電流バイパス回路
１６ 信号出力回路
２１ パルス幅変調回路（第２実施形態の）
２３ 第１比較回路
２４ 第２比較回路
２５ 電流バイパス回路
２７ 放電用バイアス電流源
４１ パルス幅変調回路（第３実施形態の）
４２ 立下りエッジ検出回路
４３ 第１ＲＳフリップフロップ回路
４４ 第２ＲＳフリップフロップ回路
４５ 信号出力回路
ＡＵ オーディオ発生源
Ｃ１ 第１積分回路
Ｃ２ 第２積分回路
ｅS オーディオ信号
Ｉｃ 充電バイアス電流
Ｉｄ 放電バイアス電流
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
Ｔ１ 第１期間
Ｔ２ 第２期間
Ｔ３ 第３期間
Ｔ４ 第３期間
Ｖｒｅｆ 基準電圧
Ｖｔｈ 閾値電圧
φ１ 第１切換信号
φ２ 第２切換信号
φ３ 制御信号
φ４ 制御信号

Claims (11)

  1. 入力信号に基づく電流に基づいて所定のクロック信号の半周期である第１期間において第１積分回路における電圧を変化させ、一定のバイアス電流に基づいて前記第１期間とは半周期ずれた前記第１期間に続く第２期間において前記第１積分回路における電圧を前記第１期間における増減方向と逆向きに変化させるとともに、前記入力信号に基づく電流に基づいて前記第１積分回路とは異なる第２積分回路における電圧を変化させ、前記バイアス電流に基づいて前記第２期間とは半周期ずれた前記第２期間に続く第３期間において前記第２積分回路における電圧を前記第２期間における増減方向と逆向きに変化させる電圧制御回路と、
    前記第２期間が開始されてから前記第１積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第１検出回路と、
    前記第３期間が開始されてから前記第２積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第２検出回路と、
    前記第１積分回路における電圧が前記基準電圧に到達してから前記第３期間が開始されるまで前記第１積分回路における電圧を前記基準電圧に維持する第１電圧維持回路と、
    前記第２積分回路における電圧が前記基準電圧に到達してから前記第３期間とは半周期ずれた前記第３期間に続く第４期間が開始されるまで前記第２積分回路における電圧を前記基準電圧に維持する第２電圧維持回路と、
    前記第１検出回路及び第２検出回路から前記クロック信号の半周期ごとに交互に繰り返し出力される時間に基づいて、当該時間のパルス幅を有するパルス信号を生成するパルス信号生成回路と、
    を備えることを特徴とするパルス幅変調回路。
  2. 前記電圧制御回路は、
    前記第１積分回路を前記第１期間においてグランド電位に対してマイナス方向に充電させる第１充電回路と、
    前記第２積分回路を前記第２期間においてグランド電位に対してマイナス方向に充電させる第２充電回路と、
    を含む、請求項１に記載のパルス幅変調回路。
  3. 前記電圧制御回路は、
    前記一定のバイアス電流に基づいて前記第１積分回路を一定の放電量で前記第２期間においてグランド電位に対してプラス方向に放電させる第１放電回路と、
    前記一定のバイアス電流に基づいて前記第２積分回路を一定の放電量で前記第３期間においてグランド電位に対してプラス方向に放電させる第２放電回路と、
    を含む、請求項１又は２に記載のパルス幅変調回路。
  4. 前記電圧制御回路は、
    前記入力信号に基づく電圧を電流に変換する電圧電流変換回路を含み、
    前記電圧電流変換回路によって変換された電流に基づいて前記第１期間において前記第１充電回路によって前記第１積分回路を充電させるとともに、前記電圧電流変換回路によって変換された電流に基づいて前記第２期間において前記第２充電回路によって前記第２積分回路を充電させる、請求項２又は３に記載のパルス幅変調回路。
  5. 前記クロック信号に基づいて前記各期間の切換タイミングを定める切換信号を生成する切換信号生成回路を備える、請求項１ないし４のいずれかに記載のパルス幅変調回路。
  6. 前記第１検出回路は、
    前記切換信号生成回路によって生成される切換信号と、前記第２期間において前記第１積分回路に蓄積された充電電圧との否定論理和を演算する第１演算回路を含み、
    前記第２検出回路は、
    前記切換信号生成回路によって生成される切換信号と、前記第３期間において前記第２積分回路に蓄積された充電電圧との否定論理和を演算する第２演算回路を含み、
    前記パルス信号生成回路は、
    前記第１演算回路の出力と、前記第２演算回路の出力とに基づいて前記パルス信号を生成する、請求項１ないし５のいずれかに記載のパルス幅変調回路。
  7. 前記第１検出回路は、
    前記第２期間において前記第１積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第１比較回路を備え、
    前記第２検出回路は、
    前記第３期間において前記第２積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第２比較回路を備え、
    前記パルス信号生成回路は、
    前記第１比較回路の出力と、前記第２比較回路の出力とに基づいて前記パルス信号を生成する、請求項１ないし５のいずれかに記載のパルス幅変調回路。
  8. 電源を供給するための電源電流が流れる主基準線が前記各回路を接続するように設けられており、
    前記電圧制御回路の一部と前記第１積分回路と前記第１比較回路とは、共通の第１基準線で互いに接続されており、
    前記第１基準線は、前記主基準線に接続されており、
    前記電圧制御回路の他の一部と前記第２積分回路と前記第２比較回路とは、共通の第２基準線で互いに接続されており、
    前記第２基準線は、前記主基準線に接続されており、
    前記パルス信号生成回路は、直接的に前記主基準線に接続されている、請求項７に記載のパルス幅変調回路。
  9. 前記クロック信号に基づいて前記各期間の切換タイミングを定める切換信号を生成する切換信号生成回路と、
    前記切換信号生成回路で生成される切換信号の立下りエッジを検出する立下り検出回路とを備え、
    前記第１検出回路は、
    前記第２期間において前記第１積分回路に蓄積された充電電圧をリセット信号として入力し、前記立下り検出回路で検出された前記切換信号の立下りエッジ信号をセット信号として入力する第１フリップフロップ回路によって構成され、
    前記第２検出回路は、
    前記第３期間において前記第２積分回路に蓄積された充電電圧をリセット信号として入力し、前記立下り検出回路で検出された前記切換信号の立下りエッジ信号をセット信号として入力する第２フリップフロップ回路によって構成され、
    前記パルス信号生成回路は、
    前記第１フリップフロップ回路の出力と、前記第２フリップフロップ回路の出力とに基づいて前記パルス信号を生成する、請求項１に記載のパルス幅変調回路。
  10. 前記クロック信号を発生させるクロック生成回路を備える、請求項１ないし９のいずれかに記載のパルス幅変調回路。
  11. 請求項１ないし請求項１０に記載のパルス幅変調回路と、
    所定の電源電圧を出力する電圧源と、
    前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、
    を備えたことを特徴とする、スイッチングアンプ。
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