TWI330942B - Dual edge programmable delay unit and method of programming the same - Google Patents
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Description
1330942 九、發明說明: 【發明所屬之技術領域】 * 本發明係關於可程式化延遲單元,且更特定言之係關於, 提供一種雙邊可程式化延遲單元。 【先前技術】 題為"Programmable Delay Line"之Hui等人的美國專利案 第5,933,039號旧11丨,039)係關於一種基於電壓比較器_1^暫 存器之延遲線。該訊號鏈很長,具有一長為5奈秒之最 小延遲。因此不能在高速電路中使用Hui ι〇39之延遲線。因 鲁 為上升邊緣及下降邊緣具有相同延遲時間,所以其不能作 為晶上時序調整單元來使用。電流源係基於放大器—暫存 器,且設置時間視所選之電阻及寄生電容而定相當長。因 為HuP039之延遲線運作基於"重置訊號",且其不提供程式 編碼保護功能,所以其不能在一即時及一晶上運作中使 用。因此Hui等人之延遲線單元係關於一種不同於本發明之 應用領域及電路結構。 題為"Architecture for Programmable Delay Line Integrated 籲
Circuit"的Hui等人之美國專利案第5,355,〇38號(Hui,〇38)在 概念及系統結構方面與Hui ’03 9相似,但是電路建構有所差 別。該延遲線基於一電壓比較器及一 RS暫存器。因為最小 延遲線較長’為10 ns,所以其不能在高速電路中工作。因 為上升邊緣與下降邊緣不能具有獨立延遲設置,所以其不 · 能作為一晶上時序調整單元來使用。使用一基於放大器— — 暫存器之電流源,設置時間視所選之電阻及寄生電容而定 97383.doc 1330942 相當長。因為Hui ’038之延遲線運作係基於,,重置訊號,,且沒 有程式編碼保護功能’所以其不能在一即時及晶上運作中 使用。因此’ Hui ·038之延遲線單元係關於一種不同於本發 · 明之應用領域及電路結構。 題為’’Delay Circuit and Method"的 Phillips之美國專利案 第5,93 6,451號描述了一種與如電動馬達、螺線管之非常低 速之應用相關的延遲線,其為一與本發明之領域完全不同 的領域。Phillips專利之主要目的為當在電源與接地之間標 界NFET及PFET時避免同時打開NFET及PFET。Phillips專利 _ 之目標為獲得長延遲而無需大型電容器或大型電阻,其係 與本發明之目的及目標完全不同之目的及目標。PhiUips專 利之延遲電路不具有單獨為上升邊緣及下降邊緣設置不同 延遲時間之能力。因此,該專利中之延遲電路之概念、目 的及功能不同於本發明之概念、目的及功能。 題為"Delay and Interpolation Timing Structures and Methods”的Hilton之美國專利案第6,124,745號描述了一種 基於一具有兩個電容器之差分放大器的延遲電路。該電路 鲁 結構及運作法則完全不同於本發明之電路結構及運作法 則。Hilton專利之延遲電路不具有獨立設置上升邊緣及下降 邊緣之不同延遲時間的能力。因此Hilton專利中之延遲線之 電路結構、運作法則及功能不同於本發明之電路結構、運 作法則及功能。 · 圖1展示目前在工業中廣泛使用之習知先前技術之一種 · 類型的可程式化延遲單元10之示意性電路圖。該延遲單元 97383.doc 1330942 由"η"個串聯之基於反相器之延遲元件IIM、lp2、 .、lpn, 一具有”n"個傳送閘tgi、TG2、.…、TGn-1、TGn的串聯連 接之組及一”η”位元閉鎖27組成。包括串聯連接之反相器14 及16的基於反相器之延遲元件IP1在輸入線12上接收一輸 入訊號IN且提供一經由節點17連接至傳送閘tG丨之源極/汲 極電路的經延遲之輸出,及反相器18之輸入。包括串聯連 接之反相器18及20的基於反相器上之延遲元件ιρ2使其輸 入連接至節點17且使其輸出經由節點21連接至傳送閘TG2 之源極/汲極電路,及通過節點21的未展示之下一反相器之 輸入。接著’接近該延遲單元1〇之末端為一連接至傳送閘 TGn-Ι之源極汲極電路之節點23。包括串聯連接之反相器以 及26的在該可程式化延遲單元1〇中之最終基於反相器之延 遲元件IPn使其輸入連接至節點23且使其輸出連接至傳送 閘TGn之源極/沒極電路。該等傳送閘TG丨、TG2、.、 TGn-卜TGn之源極/汲極電路連接至節點22及輸出線“。該 閉鎖27將一對線L1、L2、…·、[^及。中所選之一的打開 訊號提供至該等"η”個傳送閘TGI、TG2、….、TGn-1、TGn 中之一的一相應閘以作為匯流排線28上之控制字組之一 數。 / 當將控制字組匯流排28上之控制字組鎖存在閉鎖”中 時,選擇該等傳送閘T(H、TG2、….、TGn]、TGn中之_, 即打開,且選擇延遲元件IP1、IP2、….、丨以中之一的相應 輸出以經由節點22通過該等所選之傳送閘7(51、TG2、.二 TGn]、TGn之源極沒極電路中之一連接至輸出線29並通過 97383.doc 1330942 該輸出線29以提供輸出訊號out。 藉由圓1所闡述之該類延遲單元具有之問題在於不能獨 立地設置上升邊緣延遲時間及下降邊緣延遲時間。通常, 每一延遲元件之兩個延遲時間並不相同。結果,當選擇多 於一個串聯之延遲元件時,延遲時間差別產生堆積。因此 該問題在於在來自圖1中所示之該類型電路的輸入脈衝及 輸出脈衝中發生了脈衝寬度失真。 【發明内容】 在同在申清中之題為"Glitch Free Receiver For High Speed Simultaneous Bidirectional Data Bus"之序列號為 (IBM 槽案號碼 EN920030078US1)的 Kai D. Feng 及
Hongfei Wu之美國專利申請案中描述了本發明之一典型應 用,其之教示以引用的方式倂入本文中。 本發明藉由提供一種基於反相器上之延遲單元來提供一 種解決以上關於圖1所描述之問題的辦法,該延遲單元具有 非常短之訊號鍵之特點使得初始延遲時間或最小延遲時間 很小,使得(兩個反相器延遲時間)可下降至皮秒(pS)範圍。 其可作為高速積體電路之晶上時序調整之應用來使用。 根據本發明,提供一種包括一具有快速設置時間、非常 短之最小延遲時間及獨立上升邊緣及下降邊緣延遲時間設 置之電路的雙邊可程式化延遲單元《本發明之可程式化延 遲單元可在一高速系統中作為即時、晶上調整單元使用。 進一步根據本發明’提供一種用於程式設計一雙邊可程 式化延遲單元,一響應一輸入訊號之可程式化延遲單元的 97383.doc 1330942 方法及没備。其包括一緩衝器控制電路,該緩衝器控制電· 路接收具有上升時間及下降時間之輸入訊號且提供在輪出 訊號之上升及下降時間之間具有可變延遲的輸出訊號,該· 可變延遲係如對向第一 FTPCS及RTPCS提供一獨立控制輸 入的可程式化控制源(pcs)所進行的程式設計。FTpcs提供 對緩衝器中之一電容器充電的第一輸出電流而RTpcs提供 一對緩衝器電路中之電容器放電的第二輸出電流。向?(:8 提供可變控制訊號。當輸入訊號自邏輯高轉變成邏輯低 時,FTPCS通過緩衝器電路提供輸出電流,而當輸入訊號籲 自邏輯低轉變成邏輯高時,11丁1>(:8通過緩衝器電路提供輸 出電流°當輸入訊號自邏輯高轉變成邏輯低時,緩衝器控 制電路響應通過FTPCS之輸出電流,或當輸入訊號自邏輯 低轉變成邏輯高時’緩衝器控制電路響應通過RTPCs之輸 出電流。 較佳地’在P側及N侧上存在兩個獨立受控之可程式化電 流源。P側可程式化源對閘極電容設置充電電流使得(當輸 入訊號VA自邏輯高變化至邏輯低時)其可控制在下降邊緣籲 之延遲時間^ N側可程式化源自閘極電容設置放電電流使得 (呈輸入訊號VA自邏輯低變化至邏輯高時)其可控制在上升 邊緣之延遲時間。因此可獨立地調整兩個延遲時間。因為 雙邊延遲時間可獨立地程式化’所以延遲單元可為上升邊 緣及下降邊緣設置不同延遲時間,其係一在調整積體電路 之時序時特別有用之特點。 * 較佳地,可程式化電流源由一對可以大約數皮秒(ps)很快 97383.doc -10· 地打開或閉合之開關電流鏡或開關電流源組成。在該延遲 單7L中存在一編碼保護,其限制p側電流源僅在輸入訊鍊 VA於邏輯高時改變電流設置編碼。該延遲單元中之編碼保 護電路亦限制N側電流源僅在當輸入訊號VA於邏輯低時改 變電流設置編碼。因此,因為在兩個設置之間不會產生延 遲時間,所以所有延遲時間均可預測。由於該雙邊可程式 化延遲單元之經改良的性能,其可用於積體電路中之即時 及晶上時序調整,以達到無干擾之狀態。 提供一種包括一對反相器之緩衝器電路。第二反相器為 一由於積極反饋而具有快速上升時間及快速下降時間之 Schmitt觸發器電路。 較佳地,該緩衝器控制電路包括第一反相器及第二反相 器。提供一包括第一反相器及第二反相器之緩衝器控制電 路’每一反相器具有一輸入及一輸出’其中第一反相器具 有第一輸入及第一輸出且第二反相器具有第二輸入及第二 輸出。當輸入訊號自邏輯高轉變成邏輯低時,第一反相器 響應FTPCS以在FTPCS與第一輸出之間連接。提供當輸入訊 號自邏輯低轉變成邏輯高時,第一反相器響應RTPCS以在 RTPCS與第一輸出之間連接。將第一反相器之第一輸出連 接至一與第二反相器之第二輸入連接之節點,其中第二反 相器在來自第二反相器之第二輸出處提供輸出訊號。在該 節點與一參考電位之間連接一電容器。提供一 Schmitt觸發 器作為第二反相器。在FTPCS及RTPCS中提供電流鏡電 路。向一依次對FTPCS提供第一可變控制訊號之第一閉鎖 97383.doc -11 - 0 01330942
提供第一控制字組。向一依次對RTPCS提供第二可變控制· 訊號之第二閉鎖提供第二控制字組。在FTPCS中提供FET 指針,其中藉由一來自第一閉鎖中之一暫存器的輸出來控 制其每一指針。在RTPCS中提供FET指針,其中藉由一來自 一相應閉鎖中之暫存器的輸出來控制其每一指針。 根據本發明之另一態樣,使用一種緩衝器控制電路來提 供可程式化延遲單元之雙邊程式設計,該緩衝器控制電路 包括一訊號輸入、一訊號輸出、一 PSPC連接線及一 NSPC 連接線。向一P側可程式化電流(PSPC)源提供一PSPC輸入 鲁 及一藉由PSPC連接線而連接至緩衝器之PSPC電流線。提供 一經調適以接收一 N側控制字組及一 N側寫入訊號之輸入 的N側(NS)閉鎖及為N侧控制字組之一函數的N側開關訊號 之輸出。NS閉鎖提供為N側控制字組之一函數的N侧開關訊 號之輸出,其中N側開關訊號之輸出提供至PSPC源之輸 入。提供一具有一 NSPC源輸入及一藉由NSPC連接線連接 至緩衝器之NSPC電流線的N側可程式化電流(NSPC)源。提 供一經調適以接收一 p側控制字組及一 p側寫入訊號之輸入 ® 的P側(PS)閉鎖及為P側控制字組之一函數的P側開關訊號 之輸出。PS閉鎖提供為P側控制字組之一函數的P侧開關訊 號之輸出,其中N側開關訊號之輸出提供至PSPC源之輸入。 緩衝器控制電路包括第一反相器及第二反相器。向緩衝 k 器控制電路提供第一反相器及第二反相器,每一反相器具 有一輸入及一輸出,其中第一反相器具有第一輸入及第一 · 輸出而第二反相器具有第二輸入及第二輸出。提供當輸入 97383.doc -12· 1330942 訊號自邏輯高轉變成邏輯低時第一反相器響應第一 PSPC t 源以在第一PSPC源及第一輸出之間連接。提供當輸入訊號 自邏輯低轉變成邏輯高時第一反相器響應第二PSPC源以 在第二PSPC源與第一輸出之間連接。將第一反相器之第一 輸出連接至一與第二反相器之第二輸入連接的節點。 第二反相器在來自第二反相器之第二輸出處提供輸出訊 號。在第一反相器中提供一 PMOS FET及一 NMOS FET,其 中源極汲極電路之第一末端連接第一反相器之輸出。將至 第一反相器之輸入連接至PMOS FET及NMOS FET之閘極。 1 將PMOS FET及NMOS FET之源極汲極電路之相反末端連接 至第一 PSPC源及第二PSPC源之輸出。 仍然根據本發明之另一態樣,提供一種響應一輸入訊號 之雙邊可程式化延遲單元。一緩衝器控制電路接收一具有 上升時間及下降時間之輸入訊號,該緩衝器控制電路提供 一在該輸出訊號之上升及下降時間之間具有可變延遲之輸 出訊號作為一提供至第一及第二可程式化控制源(PCS)的 程式設計之函數。向FTPCS提供第一控制輸入且向RTPCS 1 提供獨立之第二控制輸入。每一 FTPCS可程式化以提供一 第一可變輸出電流。每一RTPCS可程式化以提供一第二可 變輸出電流。向FTPCS提供一第一可變控制訊號且向 RTPCS提供一第二可變控制訊號。 (a)當輸出電流通過FTPCS輸入訊號自邏輯高轉變成邏輯 低時,或(b)當輸出電流通過RTPCS時當輸入訊號自邏輯低 轉變成邏輯高時,緩衝器控制電路響應。當輸入訊號自邏 97383.doc -13- 1330942 輯高轉變成邏輯低時,FTPCS經調適以向緩衝器電路提供 , 輸出電流。當輸入訊號自邏輯低轉變成邏輯高時,RTPCS 經調適以向緩衝器電路提供輸出電流。 【實施方式】 圖2A為一根據本發明之可程式化延遲單元30之示意性方 塊圖,該單元可獨立地調整一響應一輸出訊號VA而產生之 輸出訊號VAD之所有上升邊緣時間及下降邊緣時間。 圖2A中所示之可程式化延遲單元30由5個子電路組成。該 等電路中之第一個為一緩衝器電路U1,其接收輸入訊號VA 0 並產生輸出訊號VAD。可程式化延遲單元30亦包括一 P側可 程式化電流(PSPC)源U2、一 P側(PS)閉鎖U3、一 N側可程式 化電流(NSPC)源U4及一 N側(NS)閉鎖U5。 該閉鎖U3響應一來自在一計算機控制系統(未展示)控制 下之P側控制字組輸入匯流排40之數位輸入而向PSPC源U2 提供數位訊號以控制與輸入訊號VA之下降邊緣時間相關 之輸出訊號VAD之下降邊緣延遲時間之調整。接著,PSPC 源U2響應來自PS閉鎖U3之數位下降邊緣延遲控制訊號而 ® 產生一在線36上提供之電流至緩衝器電路U1,該電流之可 變振幅控制輸出訊號VAD之下降邊緣延遲時間。 該閉鎖U5響應一來自在一計算機控制系統(未展示)控制 下之N側控制字組輸入匯流排50之數位輸入而向NSPC源 » U4提供數位訊號,以控制與輸入訊號VA之上升邊緣時間相 關之輸出訊號VAD之上升邊緣延遲時間之調整。接著, · NSPC源U4響應來自NS閉鎖U5之上升邊緣延遲控制訊號而 97383.doc -14- 1330942 產生一在線3 8上提供之電流至緩衝器電路in,該電流之可 * 變振幅控制輸出訊號VAD之上升邊緣延遲時間.》 因此,可獨立地控制與輸入訊號VA之下降邊緣及上升邊 緣時間相關之輸出訊號VAD之下降邊緣延遲時間與上升邊 緣延遲時間。 將一具有電壓VCC(正電壓)之電源由線31經由經連接之 節點而連接至包括緩衝器Ub PSPC源U2、PS閉鎖U3、NSPC 源U4及NS閉鎖U5之所有子電路《將該電源之接地或參考電 位(0V)由線32經由經連接之節點而連接至包括緩衝器υι、 φ PSPC源U2、PS閉鎖U3、NSPC源U4及NS閉鎖U5之所有子電 路。 在匯流排線40上向PS閉鎖U3提供作為一數位訊號之p侧 控制字組且在線66上向PS閉鎖U3另外提供一寫入訊號。如 熟悉此項技術者將明瞭的,藉由可為一微處理器、一相位 探測器、一微控制器或一干擾探測器之系統控制器(未展示) 向PS閉鎖U3 k供匯流排線40上之p侧控制字組及線6 6上之 寫入訊號。 鲁 ?8閉鎖113在線4卜42、43上向?8?(:源1;2提供一組數位開 關訊號PL1、….、PLn-1、PLn,其由U2至U1緩衝器輸入線 36連接以向緩衝器υι提供一類比電流。如由p側閉鎖U3m 暫存的,經過U2至U1緩衝器輸入線36之類比電流變化成為 線40上之P側控制字組之一函數。 ‘ 在匯流排線50上向NS閉鎖U5提供作為—數位訊號之N側. 控制字組且在線76上向NS閉鎖仍另夕卜提供一寫入訊號。如 97383.doc -15- 1330942 熟悉此項技術者將明瞭的’藉由可為一微處理器、一相位 探測器、一微控制器或一干擾探測器之系統控制器(未展示) 提供匯流排線50上之N側控制字組及線76上之寫入訊號。 NS閉鎖U5在線51、52、53上向NSPC源U4提供一組數位 開關訊號NL1、....、NLn-1、NLn,其由線38連接以向緩衝 器U1提供一類比電流。如N側閉鎖U 5所暫存的,經過線3 8 之類比電流變化成為線50上之Ν侧控制字組之一函數。 將輸入訊號VA經由線12·連接至緩衝器U1,且自線12'至 線46連接至PS閉鎖U3,並自線12'至線56連接至NS閉鎖 U5。緩衝器U1在線39上提供輸出訊號VAD。 1.緩衝器電路 參看圖2Β,緩衝器電路U1由兩個反相器II及π加上一電 容器C組成。第一反相器II使其輸入被連接以在線12,上接收 輸入訊號VA且在一節點37處提供其之輸出。來自pspc源U2 之線36及來自NSPC之線3 8連接至第一反相器II。 經由節點/線37將電容器C之一端子連接至第一反相器^ 之輸出及第二反相器12之輸入。經由節點/線32將該電容器 C之另一端子連接至參考電位(0V)。 在圖2C中所詳細展示,第二反相器12為一使其之輸入連 接至節點/線37且使其之輸出連接至輸出線39以提供輸出 訊號VAD的Schmitt觸發器。另外,經由線31將第二反相器 12連接至電源電壓VCC ’且經由線32將其連接至參考電位 (0V)。
參考圖2B,第一反相器II包括一包含PFET PA及NFET NA 97383.doc -16 - 1330942 之FET設備之一 CMOS對,其中其之源極/汲極電路串聯連接 , 且其之汲極在節點37處連接在一起。經由線36將PFET PA 之源端子連接至PSPC源U2。經由線38將NFET NA之源端子 連接至NSPC源U4。 當線12'上之輸入訊號VA自邏輯高轉變成邏輯低時,在反 相器II中打開PEFT PA且閉合NFET NA。當打開PFET PA 時,類比電流自線3 6流出。變化作為匯流排線40上之P側數 位控制字組之一函數的流經線36之類比電流經由PFET PA 之源極/汲極電路流進節點37中以相對於參考電位而向輸 鲁 入電容器C充電。換言之,在圖2D中所示,對電容器C或第 二反相器12之輸入電容充電之電流為流經線36之源電流, 其(如上所述)連接至PSPC源U2。 若充電電流很大,則節點37上之越過電容C之電壓快速增 加,而第二反相器12之輸出很早地自邏輯高變化至邏輯 低。因此輸出訊號VAD之下降邊緣之延遲時間很短。另一方 面,若充電電流很小,則在節點37上之越過電容C之電壓緩 慢增加,而第二反相器12之輸出VAD很遲地自邏輯高變化至 ® 邏輯低。因此輸出訊號VAD之下降邊緣之延遲時間很長。 在反相器II中,當輸入訊號VA自邏輯低轉變成邏輯高 時,閉合PFET PA且打開NFET NA。當打開NFET NA時, 類比電流自電容器C流出通過在緩衝器U1及NSPC U4之間 » 的節點37及線38。在圖2F中所示,作為類比反向電流流經 線3 8之結果,變化成為匯流排線50上之數位N側控制字組之 ’
一函數的類比電流,在第二反相器12之輸入處對輸入電容C 97383.doc •17· 1330942 放電,其(如上所述)連接至NSPC源U4。 , 若放電電流很大,則電容C上之電壓快速減少’第二反相 . 器12之輸出VAD很早地自邏輯低變至邏輯南’而輸出訊號 VAD之上升邊緣之延遲時間很短。若放電電流很小’則電 容C上之電壓緩慢減少,第二反相器I2之輸出很遲地自邏輯 低變至邏輯高’而輸出訊號VAD之上升邊緣之延遲時間很 長。 如圖2B中所示,至第二反相器12之輸入電容可為一獨立 電容器C。或者,輸入電容C可包含第一反相器11之輸出電 · 路的寄生電容及第二反相器12之輸入電路的寄生電容。 明顯地,PSPC源U2判定下降邊緣延遲時間而NSPC源U4 判定上升邊緣延遲時間。因為如上所述,存在對PSPC源U2 及NSPC源U4之獨立控制,所以可獨立地設置下降邊緣延遲 時間及上升邊緣延遲時間。 圖2C展示包括在一 Schmitt觸發器組態中連接之PM〇S FET設備PB、PC及PD與NMOS FET設備NB、NC及ND的第 二反相器12之示意性電路圖之一較佳實施例之細節。由於 積極反饋,第二反相器12可減少反相器輸出訊號VAD之上 升時間及下降時間。節點/線37充當至經由節點/線61連接至 PMOS FET PB及PC之閘極且連接至NMOS FETs NB及NC之 閘極的第二反相器12之輸入。 電源電壓VCC經由線31連接至節點/線66藉此連接至 PMOS FET PB之源極及NMOS FETND之汲極。參考電位OV 經由線32連接至節點及線65,其連接至NMOS FET NC之源 97383.doc -18 - 1330942 極及PMOS FET PD之汲極。 , 在節點66(VCC)及節點65(0V)之間以該次序串聯地連接 PMOS FET PB及PC與NMOS FET NB及NC之源極/汲極電 路。經由節點及線62將PMOS FET PB之汲極連接至PMOS FET PD及PC之源極。經由節點及線63將NMOS FET NC之汲 極連接至NMOS FET NB及ND之源極。經由節點及線64及輸 出線39將PMOS FET PC及NMOS FET NB之汲極連接至輸出 訊號VAD之端子及PMOS FET PD及NMOS FET ND之閘極。 2.P側可程式化電流(PSPC)源U2 · 圖2D為圖2A之PSPC源U2之一示意性電路圖,該PSPC源 U2為一經由輸出線36在來自PS閉鎖U3之線41-43上將一數 位輸入訊號轉換成一類比電流之P型電流鏡。該電流鏡之第 一部分包括提供一待反映(mirror)之電流之一固定電流源 IP及初始PMOS FET P0。PMOS FET P0之源極經由線/節點 71至線31連接至電源電壓VCO PMOS FET P0之汲極及閘 極與節點/線72及固定電流源IP之較高端互相連接。將固定 電流源IP之較低端經由線32連接至電源之參考電位(0V)端 ® 子。 該P型電流鏡之第二部分包含一組PMOS FET指針 P1、….、Pn-1、Pn加上預設之PEFT PD ’ 該組PMOS FET 指針P1、....、Pn-1、Pn包含藉由經連接以在來自PS閉鎖 U3之線41、42、43上接收各自之數位開關訊號 PL1、....PLn-1、PN的開關電路切換之可程式化電流源。 ’ 雖然 PMOS FET P0、經切換之PMOS FET PI、....Pn-1、Pn 97383.doc • 19· 1330942 及PMOS預設FET PD具有相同通道長度,但是其均具有不 . 同之通道寬度。通過每一指針P1、....、Pn-1、Pn之類比 電流為通過固定電流源IP之電流乘以在該特別指針中之 PMOS FET之通道寬度與PMOS FET P0之通道寬度的比率 所得之乘積。 開關電路包含一組反相器IP 1、—、IPn-1、IPn,且相應 之串聯連接之多對PMOS FET Pl_l、Pl_2、…·、Pn-l_l、
Pn-1一2、Pn_l 及 Pn_2 響應線 41、42、43上之訊號 PL1、PLn-1 及PLn打開或閉合每一指針pi、….、ρη_ι、pn。pmos FET # PI一1 及 Pl_2、PFET Pn-l_l 及 PFET Pn-1_2、與 Pn_l 及 Pn_2 串聯連接成對,其中其之源極/汲極電路串聯連接。經由線/ 節點71及線31將較高之PMOS FET Pl_l、Pn-l_l、及Pn_l 之源極連接至電源VCC。經由線/節點72將PFET Pl_2、
Pn-1_2及Pn一2之汲極連接至PMOS FET P0之閘極及電流源 IP之較高端。經由線/節點79及輸出線36將PMOS FET P1、
Pn-1、Pn之汲極連接至緩衝器ui » 來自P侧閉鎖U3之線41上之第一輸入PL1連接至與PMOS _ FET P1J2之閘極連接之第一開關電路之節點73且連接至向 PMOS FET Pl_l之閘極提供一輸出的反相器IP1之輸入。來 自PS閉鎖U3之線42上之第n-i個輸入pLn-Ι連接至與PMOS FET Pn-1_2之閘極連接之第n-l個開關電路之節點75且連接 至向PMOS FET Pn-l_i之閘極提供一輸出的反相器jpn-ji 輸入。來自PS閉鎖U3之線43上之第n個輸入PLn連接至與 . PMOS FET Pn_2之閘極連接之第η個開關電路之節點77且 97383.doc -20· 連接至向PMOS FET Pn_l之閘極提供一輸出的反相器IPn之 輸入。 舉例而言,當來自閉鎖U3之PL1線41上之控制訊號在其 邏輯低時,在第一開關電路中閉合PMOS FET Pl_l且打開 PMOS FET Pl_2,導致PMOS FET P1被打開,使得通過 PMOS FET P1之經反映之電流打開以允許電流自電壓源 VCC流經線31、節點71、指針P1之源極/汲極及節點79以向 緩衝器U1提供一通過線36之電流的輸出流。另一方面,當 在PL1線41上之控制訊號在其邏輯高時,因為打開PMOS FET Pl_l並閉合PMOS FET Pl_2,所以閉合了 PMOS FET PI,所以不存在經由線79及線36向緩衝器U1提供通過指針 P1之源極/汲極電路的經反映之電流源(亦即電流)。 PMOS FET PD為一沒有使其閘極與一開關電路有任何連 接之預設指針。當打開緩衝器U1之PMOS FET PA時PMOS FET PD總是提供一充電電流,使得當閉合所有可程式化指 針時,PMOS FET PD仍經由線/節點79通過線36向緩衝器U1 提供一充電電流。經由電源VCC及0V向所有反相器 (IP1、...·、IPn-1、IPn)供電。 3.P側(PS)閉鎖U3 圖2E為圖2A之PS閉鎖U3之示意性電路圖。PS閉鎖U3由 一組"η”個D類型暫存器PD1、···_、PDn-1、PDn組成。一 D 型暫存器或一D暫存器為一在數位電路中很常用之單元。該 暫存器具有兩個輸入:D及CLK。當向CLK輸入施加一脈衝 時,讀取輸入D上之邏輯狀態至暫存器輸出Q»將D型暫存 97383.doc -21 - 1330942 器之資料端子連接至匯流排線40中之單獨的線PCW卜....、. PCWn-1、PCDWn ,該等線40將P側控制字組連接至每個單 獨暫存器PD卜….、PDn-卜PDn。暫存器PD卜....、PDn-Ι、 卩〇11之互補輸出-(^在線41-43上向?側?5?(:源1;2提供數位控 制訊號 PL 1,____、PLn-1、PLn ° 當由一在線66上之寫入訊號寫入匯流排線40上之P側控制 字組時,(如由線66上之訊號"寫入”由AND 45連接通過線/節 點44與暫存器PD1、....、PDn-1、PDn之CLK輸入連接之節 點)可改變指針PI、Pn-1、Pn之控制訊號的邏輯狀態。舉例 · 而言,當線PCW1上之位元為邏輯高且將其寫入暫存器PD1 時,PL1線41處於邏輯低,其打開P側PSPC源U2之指針P1。 然而,當線PCPW1上之位元為邏輯低且將其寫入PD1時, PL1線41處於邏輯高,其閉合PSPC源U2之指針P1。 因為AND閘45提供保護,該保護僅當線46上之至AND 45 之輸入訊號處於邏輯高時(因為已閉合緩衝器U1之第一反 相器II之PMOS FET PA)才允許線66上之”寫入”訊號向暫存 器PD1、....、PDn-1、PDn寫入一 P側控制字組之新狀態以 ® 改變指針P1、....、Pn-1、Pn之邏輯狀態,所以AND閘很重 要。 該保護功能保證輸入訊號VA之輸入脈衝之每一下降邊 緣之延遲時間之時序可預測且可控制。該功能使延遲單元 能夠在線與即時均可調整一高速系統之時序。 由電源VCC及0V向所有D型暫存器(PD1、··..、PDn-Ι、 · PDn)及AND閘45供電。(請刪除D型暫存器上之連接31及 97383.doc •22- 1330942 32)。 · 4.N側可程式化電流(N S PC)源U4 圖2F為圖2A之NSPC源U4之示意性電路圖,其為一將來 自NS閉鎖U5在線51-53上之數位輸入訊號轉換成一通過輸 出線38之類比電流。電流鏡之第一部分包括一固定電流源 IN及提供一待反映之電流的初始NMOS FET N0。自線/節點 81至線32將NMOS FET P0源極連接至參考電位(〇V)〇NMOS FET NO之源極及閘極與節點/線82及固定電流源IN之較低 端互相連接。經由線3 1將固定電流源IN之較高端連接至電 鲁 源電壓VCC之端子。 圖2F所示之NSPC源U4為一 N型電流鏡。電流鏡之主要部分 為固定電流源IN及PMOS FET N0。電流鏡U4之第二步分為一 組開關NMOS FET轉換指針m、....、Nn-l、Nn加上預設NMOS FET ND。該等NFET NO、Nl、...Nn-1、Nn、ND具有相同通 道長度,但是有著不同通道寬度,通過每一指針之電流為通 過固定電流源IN之電流乘以該特殊指針中之NMOS FET之通 道寬度與PMOS FETN0之通道寬度之比率所得的乘積。 ® 使用反相器 INI、.·..、INn-1、INn、NMOS FETs Nl_l、
Nl_2、....、Nn-l_l、Nn-1_2、Nn_l、Nn_2打開或閉合每 一指針。舉例而言,當NL1線51上之來自NS閉鎖U5之控制 訊號處於邏輯高時,閉合NMOS FET Nl_l並打開NMOS FET Nl_2,使得NMOS FET N1打開,通過NMOS FET Nl 之經反映之電流打開。因為當NL1線51上之控制訊號處於 ’ 邏輯低時,打開NMOS FET Nl 1並閉合NMOS FET N1 2, 97383.doc -23· 1330942 閉合NMOS FET N1,所以不存在至緩衝器U1的來自指針N1 通過NSPC源U4之指針之源極/汲極且通過線79及3 8的經反 映之電流源(亦即電流)。 NMOS FET ND為一閘極中不存在開關電路之預設指 針,當打開緩衝器之NMOS FET NA時,NMOS FET ND總 是提供放電電流,使得當閉合所有可程式化指針時NMOS FET ND仍提供充電電壓。經由越過電源VCC及參考電位 (0V)之連接向所有反相器(IN1、….、INn-1、INn)供電。 5.N側(NS)閉鎖U5 圖2G中所示之NS閉鎖U5由一組D型暫存器ND1、....、 NDn-1、NDn組成,其中該等暫存器之資料端子連接至N側 控制字組NCW1、…·、NCWn-1、NCDWn之位元。暫存器 ND1、…·、NDn-1、NDn之輸出在線51-53上向NSPC源U4 提供數位控制訊號。當藉由通過AND 55轉換至連接暫存器 ND1、...·、NDn-1、NDn之CLK輸入的節點及線54之在線76 上的"寫入"訊號來將匯流排線50上之控制字組寫入暫存器 ND1、....、NDn-1、NDn時,可改變暫存器 NL1、NLn-Ι、 NLn之控制訊號的邏輯狀態。 舉例而言,當來自P側控制匯流排線50之在線之控制字組 位元NCW1為邏輯高且將其寫入暫存器ND1時,NL1線51上 之控制訊號處於邏輯高,其打開NSPC源U4之指針N1,當 NCW1之位元為邏輯低且將其寫入暫存器ND1時,NL1處於 邏輯低,其閉合NSPC源U4之指針N1。 反相器57及AND閘55之組合提供一重要保護,僅當輸入 97383.doc -24- 1330942 訊號VA處於邏輯低,閉合緩衝器U1之NMOS FET ΝΑ時, 允許"寫入”訊號將Ν側控制字組之新狀態寫入暫存器 ND1、···_ ' NDn-1、NDn以改變線NL1、….、NLn-1、NLn 上之邏輯狀態。 該保護功能保證輸入訊號VA之輸入脈衝之每一上升邊 緣之延遲時間可預測且可控制。該功能使延遲單元能夠在 線及即時調整高速系統之時序。 經由電源VCC及參考電位(ον)向所有D型暫存器 (ND1、…·、NDn」、NDn)、AND閘55及反相器57供電。 _ 儘管已關於上述特殊實施例描述了本發明,但是熟悉此 項技術者應認識到可在所附申請專利範圍之精神及範疇内 對本發明進行修改,亦即,可在不背離本發明之精神及範 疇之情形下對本發明進行形式上及細節上的改變。因此該 等改變在本發明之範圍内且本發明涵蓋以下申請專利範圍 之標的物。 【圖式簡單說明】 圖1展不一習知先前技術之可程式化延遲單元的示意性 _ 電路圖。 圖2A為一可自輸入訊號VA至輸出訊號VAD獨立地調整 上升邊緣延遲時間及下降邊緣延遲時間的根據本發明之可 程式化延遲單元之示意性方塊圖。 圖2B為圖2A中所示之一由兩個反相器及一電容器組成 之緩衝器電路的示意圖。 - 圖2C展示一為圖2B之緩衝器之第二反相器的Schmitt觸 97383.doc •25· 1330942 發器電路。 圖2D展示圖2A之P側可程式化電流源,其為一 P型電流 鏡。 圖2E展示圖2A之由一組"η"個D型暫存器加上一 AND閘 組成之P側閉鎖。 圖2F展示圖2八之N側可程式化電流源,其為一 N型電流 鏡。 圖2G展示圖2A之由一組”η"個D型暫存器加上一個反相 器加上一 AND閘組成之Ν側閉鎖。 【主要元件符號說明】 10 可程式化延遲單元 12 輸入線 12' 線 14 反相器 16 反相器 17 節點 18 反相器 20 反相器 21 節點 22 節點 23 節點 24 反相器 26 反相器 27 閉鎖 97383.doc -26- 1330942 28 匯流排線 29 輸出線 30 可程式化延遲單元 31 線 32 線 36 輸入線 37 節點 38 線 39 線 40 匯流排 41 線 42 線 43 線 44 線/節點 45 AND閘 46 線 50 匯流排 51 線 52 線 53 線 54 節點及線 55 AND閘 56 線 57 反相器 97383.doc -27 1330942 61 節點/線 62 節點及線 63 線 64 節點及線 65 節點及線 66 線 71 節點/線 72 節點/線 73 節點 75 節點 76 線 77 節點 79 線 81 節點/線 82 節點/線 83 節點/線 84 節點/線 85 節點/線 86 節點/線 87 節點/線 88 節點/線 89 節點/線 97383.doc
Claims (1)
1330942 十、申請專利範圍: κ 一種提供雙邊可程式化延遲單元之程式設計的方法,包 含: 提供一經調適以接收一緩衝器輸入訊號之緩衝器電 路,其中該緩衝器輪入訊號在一輸入訊號下降時間下降 且該緩衝器輸入訊號在一輸入訊號上升時間上升; 該緩衝器電路在一輸出訊號下降時間提供一下降緩衝
器輸出訊號且在一輸出訊號上升時間提供一上升緩衝器 輸出訊號; 提供一可變下降時間控制輸入; 提供一可變上升時間控制輸入; 其用於對該 該下降時間 其用於對該 該上升時間
提供一下降時間可程式化控制源(FTPcS), 緩衝器電路程式設計一可變FTPCS訊號作為 控制輸入之一函數; 提供一上升時間可程式化控制源(RTPCs), 緩衝器電路程式設計一可變尺^以訊號作為 控制輸入之一函數; 該緩衝器電路在該輸入訊號下降時間 Ba 兴该輪出訊號 降時間之間向該緩衝器輸出訊號提供一下降時間延遲 為該可變FTPCS訊號之一函數;及 a 升:器電路在該輸入訊號上升時間與該輪出訊號 升時間之間向該緩衝器輸出訊號提供— 為該可變RTPCS之一函數。 上升時間延遲 2.如清求項1之方法,其中該緩衝器電路包括 罘一反相 97383.doc 1330942 及一第二反相器。 3.如請求項1之方法,包括: 提供具有一第一反相器及一第二反相器之該緩衝器電 路; 提供該第一反相器以具有一用於接收經由一中間節點 之該緩衝器輸入訊號之輸入; 提供第二反相器輸出以響應於一至一第二反相器輸入 之輸入而產生該緩衝器輸出訊號; 提供該第一反相器以具有一連接至該第二反相器輸入 _ 之第一反相器輸出; 提供該第一反相器以當該輸入訊號自邏輯高轉變成邏 輯低時響應於該FTPCS以開始該下降時間延遲; 提供該第一反相器以當該輸入訊號自邏輯低轉變成邏 輯高時響應於該第二RTPCS以開始該上升時間延遲;及 產生該第二反相器之觸發以在該下降時間延遲之末端 開始°亥下降緩衝器輸出訊號,且在-上升時間延遲之末 端開始該上升緩衝器輸出訊號。 鲁 4.如請求項3之方法,包括在該節點與一參考電位之間連接 一電容器Ο 5.如請求項3之方法,包括: ::節點與一參考電位之間連接一電容器;及 6. 如 下 SehmUt觸發器電路作為該第二反相器。 "月求項3之方法,包括提 ; 從供该緩衝器控制電路以響應如 97383.doc -2 - 1330942 a·^該輸入訊號自邏輯高轉變成邏輯低時響應一來自 該FTPCS之輸出電流;及 b.當該輸入訊號自邏輯低轉變成邏輯高時響應一通過 該RTPCS之輸出電流。 7·如請求項3之方法,包括: ,該第一閉鎖接著 及 ,該第二閉鎖接著
向一第一閉鎖提供一第一控制字組 向該FTPCS提供一第一可變控制訊號;
向一第二閉鎖提供一第二控制字組 向該RTPC S提供一第二可變控制訊號。 如請求項7之方法,包括: 在該FTPCS中提供FET指 -馮 來自該第-閉鎖中之一暫存器的輸出來控制;及 在該第二RTPCS中提供FET指針,其中其之每一指針 由-來自-相應閉鎖中之一暫存器的輸出來控制。 9.如請求項3之方法,包括: 在該FTPCS及該RTPCSt提供電流鏡電路; 向-第-閉鎖提供-第一控制字組,該第—閉 向該第一FTPCS提供一第一可變控制訊號; 接著 向一第二閉鎖提供一第二控制字組,該第二閉 向該RTPCS提供一第二可變控制訊號;及 在該FTPCS中提供FET指針,其中其之每一指針係由 來自該第-閉鎖中之-暫存器的輪出來控制;及’、 在該RTPCS t提供FET指針,其中其之每—指針 來自-相應閉鎖中之-暫存器的輸出來控制。’、 97383.doc -3- 10. 項9之方法’包括在該節點與-參考電位之間連接 一電容器》 11. 12. 13. 14. 15. 如請求項9之方法,包括: ,該郎點與一參考電位之間連接一電容器;及 提供一 Schmitt觸發器電路作為該第二反相器。 如明求項9之方法,包括在該FTPCS與該RTPCS中提供電 流鏡電路》 如請求項9之方法,包括: 向一第一閉鎖提供一第一控制字組,該第一閉鎖接著 向該FTPCS提供一第一可變控制訊號;及 向一第二閉鎖提供一第二控制字組,該第二閉鎖接著 向該RTPCS提供一第二可變控制訊號。 如請求項13之方法,包括: 在該FTPCS中提供FET指針,其中其之每一指針係由一 來自該第一閉鎖令之一暫存器的輸出來控制;及 在該RTPCS中提供FET指針,其中其之每一指針係由一 來自一相應閉鎖中之一暫存器的輸出來控制。 一種在一可程式化延遲單元中提供雙邊程式設計之方 法,包含: 提供一緩衝器控制電路’其具有一訊號輸入、一訊號 輸出、一PSPC連接線及一NSPC連接線; 提供一P側可程式化電流(PSPC)源,其具有一PSPC輸入 及一經由該PSPC連接線連接至該緩衝器的PSPC電流線; 提供一經調適以接收一 N側控制字組及一 N側寫入訊號 97383.doc -4- 1330942 之輸入的N側(NS)閉鎖及為該N側控制字組之一函數的N 側開關訊號之輸出; 該NS閉鎖提供N側開關訊號之輸出,其係該N側控制字 組之一函數,其中該N側開關訊號之輸出提供至該PSPC 源之該輸入; 提供一 N側可程式化電流(NSPC)源,其具有一 NSPC源 輸入及一經由該NSPC連接線連接至該缓衝器的NSPC電 流線; 提供一經調適以接收一 p側控制字組及一 P側寫入訊號 _ 之輸入的P侧(PS)閉鎖及為該P側控制字組之一函數的P 側開關訊號之輸出;及 該PS閉鎖提供P側開關訊號之輸出,其係該p侧控制字 組之一函數,其中該N側開關訊號之該輸出提供至該 PSPC源之該輸入。 16. 如請求項15之方法,其中該緩衝器控制電路包括一第一 反相器及一第二反相器》 17. 如請求項15之方法,包括: 籲 提供具有一第一反相器及一第二反相器之該緩衝器控 制電路,每一反相器具有一輸入及一輸出,其中該第一 反相器具有一第一輸入及一第一輸出且該第二反相器具 有一第二輸入及一第二輸出; 提供該第一反相器以當該輸入訊號自邏輯高轉變成邏 輯低時響應於該第一 PSPC源以在該第一 PSPC源與該第 ' 一輸出之間連接; 97383.doc 1330942 提供該第一反相器以當該輸入訊號自邏輯低轉變成邏· 輯高時響應於該第二PSPC源以在該第二PSPC源與該第 , 一輸出之間連接; 將該第一反相器之該第一輸出連接至一與該第二反相 器之該第二輸入連接之節點;及 該第二反相器在來自該第二反相器之該第二輸出處提 供該輸出訊號。 18.如請求項15之方法,包括: 在s玄第一反相器中提供一 pM〇s FET及一 NM〇s FET, _ 使其之源極汲極電路之第一末端連接至該第一反相器之 該輸出;及 將至3亥第一反相器之該輸入連接至該pM〇s FET及該 NMOS FET之閘極。 19_如請求項18之方法,包括將該pM〇s FET及該nm〇s ρΕτ 之該等源極汲極電路之相對末端連接至該第一 pspc源及 該第二PSPC源之輸出。 2〇. —種雙邊可程式化延遲單元,包含: 籲 一經調適以接收一緩衝器輸入訊號之緩衝器電路,該 緩衝器輸入訊號在—輸入訊號下㈣間下%且該輸入訊 號在一輸入訊號上升時間上升; 該緩衝器電a經調適以在一輸出訊號下降時間提供一 下降緩衝器輸出訊號且在一輸出訊號上升時間提供一上’ 升緩衝器輸出訊號; . 一可變下降時間控制輸入; 97383.doc -6 · 1330942 一可變上升時間控制輸入; 一下降時間可程式化控制源(FTPCS),其用於對該緩衝 器電路程式設計一可變FTPCS訊號作為該下降時間斤制 輸入之一函數; 一上升時間可程式化控制源(RTPCS),其用於對該緩衝 器電路程式設計一可變RTPCS訊號作為該上升時間控制 輸入之一函數; 該緩衝器電路在該輸入訊號下降時間與該輸出訊號下 降時間之間向該緩衝器輸出訊號提供一下降時間延遲作 為該可變FTPCS訊號之一函數;及 該緩衝器電路在該輸入訊號上升時間與該輸出訊號上 升時間之間向該緩衝器輸出訊號提供一上升時間延遲作 為該可變RTPCS訊號之一函數。 97383.doc
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