JPS6034857B2 - スイツチング回路 - Google Patents
スイツチング回路Info
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- JPS6034857B2 JPS6034857B2 JP52044450A JP4445077A JPS6034857B2 JP S6034857 B2 JPS6034857 B2 JP S6034857B2 JP 52044450 A JP52044450 A JP 52044450A JP 4445077 A JP4445077 A JP 4445077A JP S6034857 B2 JPS6034857 B2 JP S6034857B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock pulse
- switch
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はスイッチング回路に関し、主として絶縁ゲート
型電界効果トランジスタ（以下ＦＥＴと称す）を用いた
回路を対象とする。
型電界効果トランジスタ（以下ＦＥＴと称す）を用いた
回路を対象とする。
例えば、時計用ＩＣ（半導体集積回路）に用いれるスイ
ッチング回路として、第１図乃至第４図に示すようなも
のが知られている。
ッチング回路として、第１図乃至第４図に示すようなも
のが知られている。
以下これらを順次簡単に説明する。第１図Ａは電源Ｅと
機械薮点式の外部スイッチＳＷを直列接続している。こ
の回路はスイッチＳＷを１接点式として構造を簡単化す
るために、スイッチＳＷが開放されているときの出力Ｖ
ｏｕｔの状態を決めておく必要がある。この出力Ｖｏｕ
ｔのフローテンング状態を防止するためにスイッチＳＷ
の一端と基準電位端子Ｖｓｓ間にフローティング防止用
ＮチャンネルＦＥＴＱが接続されている。ＦＥＴＱは、
ゲートに電源電圧Ｖｏｏ（十）を受けていることにより
、常時オン状態であり、そのため、スイッチＳＷが開放
された状態ではＶｏｕｔは基準電位Ｖｓｓ（一）に固定
される。ＦＥＴＱはソースドレィン間に適当な抵抗持つ
のでスイッチＳＷが閉じられたとき、出力Ｖｏｕリこ電
源Ｅの電圧Ｖｏｏ（十）が現われる。同図Ｂは、上記Ａ
の電源Ｅの樋性を逆にし、これに基づいてフローティン
グ防止用ＦＥＴＱをＰチャンネルＦＥＴに変えたもので
ある。かかる構成によれば、いずれの回路もスイッチＳ
Ｗがオンした時に出力Ｖｏｕｔから電源Ｅの電圧を出力
し、スイッチＳＷオフのときはＦＥＴＱのオンにより出
力電圧Ｖｏｕｔを基準電位に固定せしめてフローティン
グを防止するという動作を行うものである。しかし、上
記構成の回路ではスイッチＳＷがオンのときにもＦＥＴ
Ｑがオンとなっているのでこの間電源に電流が流れ、電
力を消費する。第２図は、リセット（ＲＥＳＥＴ）端子
を有するＮＯＲゲート回路Ｇ，とこのゲート回路Ｇ．の
出力を反転するィンバータＧ２とによってラッチ回路を
構成し、上記ＮＯＲゲート回路Ｇ．の出力点に外部スイ
ッチＳＷを介して電源Ｅ，（又は逆極性電源Ｅ２）から
の電圧を印加するようにしたスイッチング回路である。
機械薮点式の外部スイッチＳＷを直列接続している。こ
の回路はスイッチＳＷを１接点式として構造を簡単化す
るために、スイッチＳＷが開放されているときの出力Ｖ
ｏｕｔの状態を決めておく必要がある。この出力Ｖｏｕ
ｔのフローテンング状態を防止するためにスイッチＳＷ
の一端と基準電位端子Ｖｓｓ間にフローティング防止用
ＮチャンネルＦＥＴＱが接続されている。ＦＥＴＱは、
ゲートに電源電圧Ｖｏｏ（十）を受けていることにより
、常時オン状態であり、そのため、スイッチＳＷが開放
された状態ではＶｏｕｔは基準電位Ｖｓｓ（一）に固定
される。ＦＥＴＱはソースドレィン間に適当な抵抗持つ
のでスイッチＳＷが閉じられたとき、出力Ｖｏｕリこ電
源Ｅの電圧Ｖｏｏ（十）が現われる。同図Ｂは、上記Ａ
の電源Ｅの樋性を逆にし、これに基づいてフローティン
グ防止用ＦＥＴＱをＰチャンネルＦＥＴに変えたもので
ある。かかる構成によれば、いずれの回路もスイッチＳ
Ｗがオンした時に出力Ｖｏｕｔから電源Ｅの電圧を出力
し、スイッチＳＷオフのときはＦＥＴＱのオンにより出
力電圧Ｖｏｕｔを基準電位に固定せしめてフローティン
グを防止するという動作を行うものである。しかし、上
記構成の回路ではスイッチＳＷがオンのときにもＦＥＴ
Ｑがオンとなっているのでこの間電源に電流が流れ、電
力を消費する。第２図は、リセット（ＲＥＳＥＴ）端子
を有するＮＯＲゲート回路Ｇ，とこのゲート回路Ｇ．の
出力を反転するィンバータＧ２とによってラッチ回路を
構成し、上記ＮＯＲゲート回路Ｇ．の出力点に外部スイ
ッチＳＷを介して電源Ｅ，（又は逆極性電源Ｅ２）から
の電圧を印加するようにしたスイッチング回路である。
この回路でリセット端子にはくり返しのりセット信号が
加えられる。この回路によれば、リセット信号により、
スイッチＳＷがオフしている期間中、出力Ｖｏｕｔは一
定のレベルに固定される。すなわちフローティングは防
止される。スイッチＳＷがオンのときはスイッチ入力の
反転信号が出力Ｖｏｕｔに伝達される。しかしこの回路
では、スイッチＳＷを継続してオン状態とさせた場合、
上記ラッチ回路ヘリセット入力が有ったときにゲート回
路Ｇ，の出力がＶｏｏ（十）（又はＶｓｓ（一））レベ
ルになるのでスイッチＳＷを介して電源虫，（又はＥ２
）に電流が流れてしまう。この回路は、リセツト入力が
０となってから再び１になるまでの期間に、スイッチＳ
Ｗが少なくとも１回オン状態となれば、出力Ｖｏｕｔの
状態が決まるまで、この期間内において出力Ｖｏｕｔは
スイッチＳＷがチヤツタリングを生じてもチヤツタリン
グ波形を示さない。すなわち、チャッタリングによる回
路を回避できる。しかしながら、この回路は、スイッチ
ＳＷのチヤツタリングがリセットの直前から直後にわた
る時間に発生していると、リセット直後のチャツタリン
グ信号によって生ずる出力Ｖｏｕｔの信号をスイッチＳ
Ｗからの新らたな入力信号として出力することが有る。
第３図Ａは、外部スイッチＳＷからの信号をクロックパ
ルス？２ によって制御される相補型ィンバータ（Ｐチ
ヤンネルＦＥＴＱ，とＮチヤンネルＦＥＴＱ２とからな
る。
加えられる。この回路によれば、リセット信号により、
スイッチＳＷがオフしている期間中、出力Ｖｏｕｔは一
定のレベルに固定される。すなわちフローティングは防
止される。スイッチＳＷがオンのときはスイッチ入力の
反転信号が出力Ｖｏｕｔに伝達される。しかしこの回路
では、スイッチＳＷを継続してオン状態とさせた場合、
上記ラッチ回路ヘリセット入力が有ったときにゲート回
路Ｇ，の出力がＶｏｏ（十）（又はＶｓｓ（一））レベ
ルになるのでスイッチＳＷを介して電源虫，（又はＥ２
）に電流が流れてしまう。この回路は、リセツト入力が
０となってから再び１になるまでの期間に、スイッチＳ
Ｗが少なくとも１回オン状態となれば、出力Ｖｏｕｔの
状態が決まるまで、この期間内において出力Ｖｏｕｔは
スイッチＳＷがチヤツタリングを生じてもチヤツタリン
グ波形を示さない。すなわち、チャッタリングによる回
路を回避できる。しかしながら、この回路は、スイッチ
ＳＷのチヤツタリングがリセットの直前から直後にわた
る時間に発生していると、リセット直後のチャツタリン
グ信号によって生ずる出力Ｖｏｕｔの信号をスイッチＳ
Ｗからの新らたな入力信号として出力することが有る。
第３図Ａは、外部スイッチＳＷからの信号をクロックパ
ルス？２ によって制御される相補型ィンバータ（Ｐチ
ヤンネルＦＥＴＱ，とＮチヤンネルＦＥＴＱ２とからな
る。
以下ＣＭＯＳィンバータと称す）で受け、このＣＭＯＳ
ィンバータの出力を受けるラツチ回路（ＣＭＯＳインバ
ータＧ３，Ｇ４）と、このラッチ回路の出力を受けるク
ロツク型フリップフロツプ回路４（インバータＧ５〜Ｇ
７及びトランスミッションゲートＦＥＴＱ３，Ｑ４，及
びＱ５，Ｑ６からなり、クロックパルス◇，によって制
御される）とからなるスイッチング回路を示す。２つの
クロックパルス０１，め２は同図Ｂのようなタイミング
関係とされる。
ィンバータの出力を受けるラツチ回路（ＣＭＯＳインバ
ータＧ３，Ｇ４）と、このラッチ回路の出力を受けるク
ロツク型フリップフロツプ回路４（インバータＧ５〜Ｇ
７及びトランスミッションゲートＦＥＴＱ３，Ｑ４，及
びＱ５，Ｑ６からなり、クロックパルス◇，によって制
御される）とからなるスイッチング回路を示す。２つの
クロックパルス０１，め２は同図Ｂのようなタイミング
関係とされる。
この回路では、クロツクパルスぐ２が論理１になるとＦ
ＥＴＱ２がオン状態となり、クロックパルス◇２が論理
０になると逆にＦＥＴＱ，がオン状態となる。そのため
スイッチＳＷがオフのときは、クロックパルス◇２ が
論理１となる時刻でＣＭＯＳィンバータＦＥＴＱ２がオ
ン状態となり、Ｇ３，Ｇ４で構成されるラッチ回路は論
理０（Ｖｓｓ）に固定される。スイッチＳＷがオフなの
でクロツクパルスぐ２が０となることによりＦＥＴＱ，
がオンとなってもラッチ回路の状態は変らない。クロッ
クパルスぐ，が論理１となることにより、トランスファ
ーゲートＱ３，Ｑ４が開き、ラツチ回路の出力がフリツ
プフロツプ回路に入力する。スイッチＳＷがオンとなっ
たときは、クロツクパルス◇２が論理０となるタイミン
グでＦＥＴＱ，がオンするので、スイッチＳＷからの電
源Ｅの電位（信号）はラッチ回路Ｇ３，Ｇ４に読み込ま
れる。クロツクパルスマ，が１となるタイミングでラツ
チ回路の出力がフリツプフロップ４に入力され、クロツ
クパルスぐ，が０となるタイミングでフリツプフロツプ
４から出力Ｖｏｕｔが読み出される。第３図の回路でク
ロックパルス？２が論理０となっている期間に、スイッ
チＳＷによりラッチ回路○３，Ｇ４が一担セットされる
とこのラツチ回路はクロツクパルス◇２が次の時刻ら１
こ論理１に変るまで入力信号がどのように変化しても前
の状態を保持する。ラッチ回路○３，Ｇ４とフリツプフ
ロップとの組合せにより、スイッチＳＷがチヤッタリン
グを起しても出力Ｖｏｕｔは誤った信号を出力しない。
上記回路ではＣＭＯＳ回路を用いているためＦＥＴＱ，
とＱ２がクロツクぐ２ により同時にオン状態となる過
渡期以外でＦＥＴＱ，又はＱ２のいずれか一方がオフ状
態となっているのでＳＷを介して電源Ｅに流れる電流は
小さくなる。反面、チャタリング防止のため位相波形の
異なる２本のクロツクパルス？，，少２を用いなければ
ならないことより設計自由度が制約されるとともに信号
線が増えるという欠点を有する。又、異なるクロックパ
ルスを発生する回路を必要とする。第４図は、電源Ｅと
外部スイッチＳＷとフローティング防止用Ｎチャンネル
ＦＥＴＱと出力側に設けられたクロツク型フリップフロ
ツプ回路ＦＦとからなるスイッチング回路である。
ＥＴＱ２がオン状態となり、クロックパルス◇２が論理
０になると逆にＦＥＴＱ，がオン状態となる。そのため
スイッチＳＷがオフのときは、クロックパルス◇２ が
論理１となる時刻でＣＭＯＳィンバータＦＥＴＱ２がオ
ン状態となり、Ｇ３，Ｇ４で構成されるラッチ回路は論
理０（Ｖｓｓ）に固定される。スイッチＳＷがオフなの
でクロツクパルスぐ２が０となることによりＦＥＴＱ，
がオンとなってもラッチ回路の状態は変らない。クロッ
クパルスぐ，が論理１となることにより、トランスファ
ーゲートＱ３，Ｑ４が開き、ラツチ回路の出力がフリツ
プフロツプ回路に入力する。スイッチＳＷがオンとなっ
たときは、クロツクパルス◇２が論理０となるタイミン
グでＦＥＴＱ，がオンするので、スイッチＳＷからの電
源Ｅの電位（信号）はラッチ回路Ｇ３，Ｇ４に読み込ま
れる。クロツクパルスマ，が１となるタイミングでラツ
チ回路の出力がフリツプフロップ４に入力され、クロツ
クパルスぐ，が０となるタイミングでフリツプフロツプ
４から出力Ｖｏｕｔが読み出される。第３図の回路でク
ロックパルス？２が論理０となっている期間に、スイッ
チＳＷによりラッチ回路○３，Ｇ４が一担セットされる
とこのラツチ回路はクロツクパルス◇２が次の時刻ら１
こ論理１に変るまで入力信号がどのように変化しても前
の状態を保持する。ラッチ回路○３，Ｇ４とフリツプフ
ロップとの組合せにより、スイッチＳＷがチヤッタリン
グを起しても出力Ｖｏｕｔは誤った信号を出力しない。
上記回路ではＣＭＯＳ回路を用いているためＦＥＴＱ，
とＱ２がクロツクぐ２ により同時にオン状態となる過
渡期以外でＦＥＴＱ，又はＱ２のいずれか一方がオフ状
態となっているのでＳＷを介して電源Ｅに流れる電流は
小さくなる。反面、チャタリング防止のため位相波形の
異なる２本のクロツクパルス？，，少２を用いなければ
ならないことより設計自由度が制約されるとともに信号
線が増えるという欠点を有する。又、異なるクロックパ
ルスを発生する回路を必要とする。第４図は、電源Ｅと
外部スイッチＳＷとフローティング防止用Ｎチャンネル
ＦＥＴＱと出力側に設けられたクロツク型フリップフロ
ツプ回路ＦＦとからなるスイッチング回路である。
この回路は、ク。ツクパルスでの立下りタイミングでフ
リツプフロツプ回路ＦＦに信号を読み込むようにしてい
る。この回路ではクロツクパルスマのクロツク中の範囲
内に存するチャタリングは防止できるがそれ以上の長さ
を有するチャタリングは防止できない。また、この回路
では、フローテイング防止用ＦＥＴを用いているため上
記第１図の説明のところで指摘したように消費電流が増
大する。本発明は上記欠点を除去するために考えられた
ものであり、その目的とするところは消費電流が少なく
、かつチヤタリング防止が図れるスイッチング回路を提
供することにある。
リツプフロツプ回路ＦＦに信号を読み込むようにしてい
る。この回路ではクロツクパルスマのクロツク中の範囲
内に存するチャタリングは防止できるがそれ以上の長さ
を有するチャタリングは防止できない。また、この回路
では、フローテイング防止用ＦＥＴを用いているため上
記第１図の説明のところで指摘したように消費電流が増
大する。本発明は上記欠点を除去するために考えられた
ものであり、その目的とするところは消費電流が少なく
、かつチヤタリング防止が図れるスイッチング回路を提
供することにある。
本発明の他の目的は設計が容易であるとともにＩＣ化に
適したスイッチング回路を提供することにある。以下実
施例にそって図面を参照し本発明を具体的に説明する。
適したスイッチング回路を提供することにある。以下実
施例にそって図面を参照し本発明を具体的に説明する。
第５図は本発明の一実施例を示す回路図であり、電源Ｅ
と入力信号Ｖｉｎを発生させる外部スイッチＳＷと、こ
の入力信号Ｖｉｎを転送する手段１と、この転送信号を
一定の信号に変換し、保持する手段２及び読み込み手段
３とからなる。
と入力信号Ｖｉｎを発生させる外部スイッチＳＷと、こ
の入力信号Ｖｉｎを転送する手段１と、この転送信号を
一定の信号に変換し、保持する手段２及び読み込み手段
３とからなる。
保持手段２は、上記パルス化信号をラツチするラッチ回
路により構成され読み込み手段はクロックパルス０のタ
イミングで読み込み、読み出すフリップフ。ップ回路Ｆ
Ｆにより構成されている。上記転送手段１はクロックパ
ルス◇によって制御されるＰチャンネルＦＥＴＱ６によ
って構成される。
路により構成され読み込み手段はクロックパルス０のタ
イミングで読み込み、読み出すフリップフ。ップ回路Ｆ
Ｆにより構成されている。上記転送手段１はクロックパ
ルス◇によって制御されるＰチャンネルＦＥＴＱ６によ
って構成される。
上記ラッチ回路２は上記手段１からの転送信号を一方の
入力とする２入力ＮＡＮＤゲート回路○，．と、このゲ
ート回路Ｇ，．の出力を反転し、反転信号を上記ゲート
回路に帰還するインバータＧ，ｏ、及び上記クロックパ
ルス◇を反転するィンバータＧ，２からなり、このイン
バータＧ，２の出力を上記ＮＡＮＤゲート回路○，．の
他方の入力に印加するようにしている。そしてこのラツ
チ回路の出力点Ｃはフリップフロップ回路ＦＦのデータ
入力端子Ｄに接続される。なお、この実施例では上記フ
リップフロップ回路ＦＦの一例として、同期型マスタス
レーブフリツプフロツプ回路を用いるものとする。この
フリップフロップ回路ＦＦはクロックパルスでの立上り
に同期して読み込み、その立下りに同期して読み出すこ
とができるものとする。また、ィンバータＧ，ｏ，Ｇ，
２及びゲート回路○，．はＣＭＯＳ構成（図示しない）
によるものとする。第６図は上記回路の動作説明のため
のタイミングチャートであり、同図とともに動作を説明
する。
入力とする２入力ＮＡＮＤゲート回路○，．と、このゲ
ート回路Ｇ，．の出力を反転し、反転信号を上記ゲート
回路に帰還するインバータＧ，ｏ、及び上記クロックパ
ルス◇を反転するィンバータＧ，２からなり、このイン
バータＧ，２の出力を上記ＮＡＮＤゲート回路○，．の
他方の入力に印加するようにしている。そしてこのラツ
チ回路の出力点Ｃはフリップフロップ回路ＦＦのデータ
入力端子Ｄに接続される。なお、この実施例では上記フ
リップフロップ回路ＦＦの一例として、同期型マスタス
レーブフリツプフロツプ回路を用いるものとする。この
フリップフロップ回路ＦＦはクロックパルスでの立上り
に同期して読み込み、その立下りに同期して読み出すこ
とができるものとする。また、ィンバータＧ，ｏ，Ｇ，
２及びゲート回路○，．はＣＭＯＳ構成（図示しない）
によるものとする。第６図は上記回路の動作説明のため
のタイミングチャートであり、同図とともに動作を説明
する。
なお、以下の動作説明ではＶ。。（十）レベルを“Ｈ”
とし、Ｖｓｓ（一）レベルを“Ｌ”とし、正論理を用い
るものとする。先ず、外部スイッチＳＷがオフのときは
、クロックパルス◇の立上り（“Ｌ”から“Ｈ”）に基
づいてィンバータＧ，２の出力点Ａの電圧Ｖ＾が少し遅
れて“Ｌ”レベルとなるため、ラッチ回路２の出力点Ｃ
の電圧Ｖｃは“Ｌ”に固定され、フリップフロツプ回路
ＦＦの出力Ｖｏｕｔは“Ｌ”レベルとなる（期間ら〜ｔ
，）。
とし、Ｖｓｓ（一）レベルを“Ｌ”とし、正論理を用い
るものとする。先ず、外部スイッチＳＷがオフのときは
、クロックパルス◇の立上り（“Ｌ”から“Ｈ”）に基
づいてィンバータＧ，２の出力点Ａの電圧Ｖ＾が少し遅
れて“Ｌ”レベルとなるため、ラッチ回路２の出力点Ｃ
の電圧Ｖｃは“Ｌ”に固定され、フリップフロツプ回路
ＦＦの出力Ｖｏｕｔは“Ｌ”レベルとなる（期間ら〜ｔ
，）。
したがって、この期間はフローティングが防止される。
次に外部スイッチＳＷをオンとした時は、ラッチ回路２
の出力点Ｃの電圧Ｖｃは、ＰチャンネルＦＥＴＱのオン
抵抗ＲＰとインバータ○，ｏを構成するＮチャンネルＦ
ＥＴのオン抵抗ＲＮによって抵抗分割された電位となる
。
次に外部スイッチＳＷをオンとした時は、ラッチ回路２
の出力点Ｃの電圧Ｖｃは、ＰチャンネルＦＥＴＱのオン
抵抗ＲＰとインバータ○，ｏを構成するＮチャンネルＦ
ＥＴのオン抵抗ＲＮによって抵抗分割された電位となる
。
ここで、ＮＡＮＤゲート回路○，．をターンオフさせる
ためには上記抵抗の関係をＲＰ＜ＲＮとしてＮＡＮＤゲ
ート回路○，，のロジックスレッショルド電圧よりも高
くするようにする。このようにすれば、ＮＡＮＤゲート
回路Ｇ，．がターンオフし、ラッチ回路２の出力点Ｃの
電位Ｖｃは“Ｈ”レベルになる（期間ｔ．）この後はク
ロックパルス◇の次の到来期間迄（期間歌２迄）は、何
度スイッチが押されたとしても（図中ＳＷ波形のＰ２，
Ｐ３の状態）それは無視されチャタリングが防止される
。次に、スイッチＳＷをオフした場合は、クロックパル
ス０の到来よりラツチ回路３はリセツト信号Ｖ＾の“Ｌ
”レベルが印加されることによってリセットされ、その
出力Ｖｃは“Ｌ”レベルに立下る（期間ら〜ｔ３の間）
。
ためには上記抵抗の関係をＲＰ＜ＲＮとしてＮＡＮＤゲ
ート回路○，，のロジックスレッショルド電圧よりも高
くするようにする。このようにすれば、ＮＡＮＤゲート
回路Ｇ，．がターンオフし、ラッチ回路２の出力点Ｃの
電位Ｖｃは“Ｈ”レベルになる（期間ｔ．）この後はク
ロックパルス◇の次の到来期間迄（期間歌２迄）は、何
度スイッチが押されたとしても（図中ＳＷ波形のＰ２，
Ｐ３の状態）それは無視されチャタリングが防止される
。次に、スイッチＳＷをオフした場合は、クロックパル
ス０の到来よりラツチ回路３はリセツト信号Ｖ＾の“Ｌ
”レベルが印加されることによってリセットされ、その
出力Ｖｃは“Ｌ”レベルに立下る（期間ら〜ｔ３の間）
。
この時、フリツプフロツプ回路ＦＦは、クロツクパルス
ぐの立上り時（期間ｔ２）に入力信号Ｖｉｎの“Ｈ”レ
ベルを読み込み、クロックパルス◇の立下り時（期間ｔ
３）に出力Ｖｏｕｔに“Ｈ”レベルを読み出すことにな
る。次の段階では、クロックパルス◇の立上り時（期間
ｔ４）にはラッチ回路３はリセットされており、その出
力Ｖｃは“Ｌ”であるから、フリツプフロップ回路ＦＦ
は上記“Ｌ”レベルを読み込み、クロックパルスＪの立
下り時（期間ｔ５）に上記読み込み“Ｌ”レベルを出力
Ｖｏｕｔとして読み出す。一方、スイッチＳＷを押し続
けた場合（期間ｔ６〜ｔ，ｏの間）は、Ｂ点の電圧ＶＢ
はリセツト信号Ｖ＾により図のように脈動する。
ぐの立上り時（期間ｔ２）に入力信号Ｖｉｎの“Ｈ”レ
ベルを読み込み、クロックパルス◇の立下り時（期間ｔ
３）に出力Ｖｏｕｔに“Ｈ”レベルを読み出すことにな
る。次の段階では、クロックパルス◇の立上り時（期間
ｔ４）にはラッチ回路３はリセットされており、その出
力Ｖｃは“Ｌ”であるから、フリツプフロップ回路ＦＦ
は上記“Ｌ”レベルを読み込み、クロックパルスＪの立
下り時（期間ｔ５）に上記読み込み“Ｌ”レベルを出力
Ｖｏｕｔとして読み出す。一方、スイッチＳＷを押し続
けた場合（期間ｔ６〜ｔ，ｏの間）は、Ｂ点の電圧ＶＢ
はリセツト信号Ｖ＾により図のように脈動する。
しかし、フリップフロップ回路ＦＦは期間ｔ７のときの
Ｖｃ電圧を読み込み、期間らのときにそれをＶｏｕｔに
読み出し、しかも、リセット信号Ｖ＾は回路動作分だけ
必ずクロックパルス０よりも遅れるため、フリップフロ
ップ回路ＦＦに読み込まれるのは常に“Ｈ”レベルのみ
である。したがって出力Ｖｏｕｔは“Ｈ”レベルを保持
する。ここで、上記動作中に流れる電流をタイミングチ
ャート図の最下行にｌｏｏとして表示すれば、期間ｔｏ
からｔ７迄はＶｃ波形のターンオフ時間Ｔｃ間に流れる
ＤＣパス電流及びトランジェント電流のみであり、期間
らからｔ，ｏ迄は、上記電流にクロックパルスマとＶ＾
波形の位相差Ｔｄ間に流れるＤＣ電流を加えたもの（ｔ
ｄ十ｔｃ）のみである。
Ｖｃ電圧を読み込み、期間らのときにそれをＶｏｕｔに
読み出し、しかも、リセット信号Ｖ＾は回路動作分だけ
必ずクロックパルス０よりも遅れるため、フリップフロ
ップ回路ＦＦに読み込まれるのは常に“Ｈ”レベルのみ
である。したがって出力Ｖｏｕｔは“Ｈ”レベルを保持
する。ここで、上記動作中に流れる電流をタイミングチ
ャート図の最下行にｌｏｏとして表示すれば、期間ｔｏ
からｔ７迄はＶｃ波形のターンオフ時間Ｔｃ間に流れる
ＤＣパス電流及びトランジェント電流のみであり、期間
らからｔ，ｏ迄は、上記電流にクロックパルスマとＶ＾
波形の位相差Ｔｄ間に流れるＤＣ電流を加えたもの（ｔ
ｄ十ｔｃ）のみである。
以上のような実施例によれば、下記するような効果が得
られる。‘１’ ラッチ解除信号ＶＡが入った時、Ｐチ
ャンネルＦＥＴＱｏにより入力端子を切り離すので電流
の直流電流通路（ＤＣパス）がなくなり低消費電流とな
る。
られる。‘１’ ラッチ解除信号ＶＡが入った時、Ｐチ
ャンネルＦＥＴＱｏにより入力端子を切り離すので電流
の直流電流通路（ＤＣパス）がなくなり低消費電流とな
る。
‘２｝ 入力信号はラツチ回路で受けるものとしている
ので、ＤＣパスがなくなり、かつ、同一周期内のチャタ
リングが無視できるものとなるので低消費電流及びチャ
タリング防止が図れる。
ので、ＤＣパスがなくなり、かつ、同一周期内のチャタ
リングが無視できるものとなるので低消費電流及びチャ
タリング防止が図れる。
【３ー スィッチを押し続けた場合、ラッチ回路の出力
はリセット信号Ｖ＾のため脈動するが、クロック型フリ
ツプフロツプ回路を用いて、これを同一信号として認識
するものであるため誤動作が生じない。‘４）クロック
パルスリを１つ使用するだけで良いから設計自由度が増
し、ＩＣ化にも適するものとなる。
はリセット信号Ｖ＾のため脈動するが、クロック型フリ
ツプフロツプ回路を用いて、これを同一信号として認識
するものであるため誤動作が生じない。‘４）クロック
パルスリを１つ使用するだけで良いから設計自由度が増
し、ＩＣ化にも適するものとなる。
本発明は上記実施例に限定されず、種々の変形を用いる
ことができる。
ことができる。
例えば、上記実施例では転送信号をラッチ回路３とフリ
ップフロップ回路との組合せによって受ける構成とした
が、第７図Ａに示すようにラツチ回路を取り除いてもよ
い。
ップフロップ回路との組合せによって受ける構成とした
が、第７図Ａに示すようにラツチ回路を取り除いてもよ
い。
そして、この場合にはフローティング防止機能を持たせ
るため前記実施例のラッチ回路の代りにＮチャンネルＦ
ＥＴＱを設け、かつタイミングを合わすためにフリップ
フロツプ回路２のクロック端子にインバータＧ，３を接
続しておけばよい。かかる構成によっても上記同様の動
作を行わせることができるが、構成上クロックパルス◇
が印加されている間消費電流が流れてしまうことは否め
ない。同図Ｂは上記Ａの回路におけるフリツプフロツプ
回路ＦＦの機能を上記実施例とは異なりクロックパルス
の立下りで読み込み、その立上りで読み出すことが出来
るものに代えた場合である。
るため前記実施例のラッチ回路の代りにＮチャンネルＦ
ＥＴＱを設け、かつタイミングを合わすためにフリップ
フロツプ回路２のクロック端子にインバータＧ，３を接
続しておけばよい。かかる構成によっても上記同様の動
作を行わせることができるが、構成上クロックパルス◇
が印加されている間消費電流が流れてしまうことは否め
ない。同図Ｂは上記Ａの回路におけるフリツプフロツプ
回路ＦＦの機能を上記実施例とは異なりクロックパルス
の立下りで読み込み、その立上りで読み出すことが出来
るものに代えた場合である。
かかる場合にはクロック端子には遅延手段Ｒｏを介して
同相のクロック信号を印加する必要がある。第８図は本
発明の更に他の変形例であり、スイッチング信号Ｖｉｎ
をクロックパルスによって転送する手段及びフリップフ
ロップ回路を除いたものであり、インバ−タＧ，。とＮ
ＡＮＤゲート回路Ｇ，．とからなるラツチ回路２を具備
してなる。かかる回路ではチャタリング防止の効果は弱
くなる。第９図は、クロツクパルスを２個使用し、Ｐチ
ャンネルＦＥＴＱ。はクロツクパルス◇２ によって制
御し、フリップフロップ回路ＦＦはクロックパルス心．
によって制御するものとしている。なお、ラッチ回路３
の構成は前記した第５図のそれと同一である。かかる構
成によっても上記同様の動作を行わせることがき、上記
第５図の実施例で述べた効果に加えて２つの位相の異な
るクロックパルスを用いてていることにより消費電流が
極めて少なくなるという効果を有する。第１０図は上記
第５図の実施例におけるラッチ回路３の構成を変えたも
のである。
同相のクロック信号を印加する必要がある。第８図は本
発明の更に他の変形例であり、スイッチング信号Ｖｉｎ
をクロックパルスによって転送する手段及びフリップフ
ロップ回路を除いたものであり、インバ−タＧ，。とＮ
ＡＮＤゲート回路Ｇ，．とからなるラツチ回路２を具備
してなる。かかる回路ではチャタリング防止の効果は弱
くなる。第９図は、クロツクパルスを２個使用し、Ｐチ
ャンネルＦＥＴＱ。はクロツクパルス◇２ によって制
御し、フリップフロップ回路ＦＦはクロックパルス心．
によって制御するものとしている。なお、ラッチ回路３
の構成は前記した第５図のそれと同一である。かかる構
成によっても上記同様の動作を行わせることがき、上記
第５図の実施例で述べた効果に加えて２つの位相の異な
るクロックパルスを用いてていることにより消費電流が
極めて少なくなるという効果を有する。第１０図は上記
第５図の実施例におけるラッチ回路３の構成を変えたも
のである。
すなわち、ィンバータＧ，４とＮＯＲゲート回路○，３
とによって構成したものである。この他に本発明は電源
の極性を代えて素子及び回路構成をこの極性に合せるも
のとしても良いことは言うまでもない。
とによって構成したものである。この他に本発明は電源
の極性を代えて素子及び回路構成をこの極性に合せるも
のとしても良いことは言うまでもない。
以上のような本発明によれば、チャタリング防止が図れ
るとともに低消費電力のスイッチング回路が得られる。
るとともに低消費電力のスイッチング回路が得られる。
したがって、電卓の入力回路等に利用でき、その応用範
囲は極めて広いものとなる。
囲は極めて広いものとなる。
第１図Ａ，Ｂ、第２図、第３図Ａ，Ｂ及び第４図はスイ
ッチング回路の一例を示す回路図及びその説明図、第５
図は本発明の−実施例を示す回路図、第６図はその動作
説明のためのタイミングチャート、第７図Ａ，Ｂ及び第
８図乃至第１０図は本発明の他の実施例を示す回路図で
ある。 １・・…・パルス化転送手段、２・・・・・・保持手段
、３・・・・・・ラッチ回路、４・・・・・・クロック
型フリップフロップ回路、Ｅ・・・・・・電源、ＳＷ・
・・・・・スイッチ、Ｑｏ〜Ｑ・・・・・・ＦＥＴ、Ｇ
，〜Ｇ，４・・・・・・ゲート回路、ＦＦ・・・…フリ
ップフロツプ回路、Ｒｏ・・・・・・遅延手段。 努′図弟Ｚ図第３図 弟４図 弟Ｊ図 弟６図 第７図 秦グ図 努？図 弟Ｍ図
ッチング回路の一例を示す回路図及びその説明図、第５
図は本発明の−実施例を示す回路図、第６図はその動作
説明のためのタイミングチャート、第７図Ａ，Ｂ及び第
８図乃至第１０図は本発明の他の実施例を示す回路図で
ある。 １・・…・パルス化転送手段、２・・・・・・保持手段
、３・・・・・・ラッチ回路、４・・・・・・クロック
型フリップフロップ回路、Ｅ・・・・・・電源、ＳＷ・
・・・・・スイッチ、Ｑｏ〜Ｑ・・・・・・ＦＥＴ、Ｇ
，〜Ｇ，４・・・・・・ゲート回路、ＦＦ・・・…フリ
ップフロツプ回路、Ｒｏ・・・・・・遅延手段。 努′図弟Ｚ図第３図 弟４図 弟Ｊ図 弟６図 第７図 秦グ図 努？図 弟Ｍ図
Claims (1)
- １ スイツチング手段からの信号をクロツクパルスが一
方のレベルである期間転送するための転送手段と、この
転送手段からの転送信号によつてセツトされるラツチ回
路と、上記クロツクパルスの他方のレベルへの変化に同
期して上記ラツチ回路の出力信号を続み込むクロツク型
フリツプフロツプ回路と、上記ラツチ回路をリセツトす
るための信号であつて上記クロツクパルスから遅延され
たリセツト信号を形成するための遅延手段とを備えてな
ることを特徴とするスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52044450A JPS6034857B2 (ja) | 1977-04-20 | 1977-04-20 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52044450A JPS6034857B2 (ja) | 1977-04-20 | 1977-04-20 | スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53129951A JPS53129951A (en) | 1978-11-13 |
| JPS6034857B2 true JPS6034857B2 (ja) | 1985-08-10 |
Family
ID=12691818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52044450A Expired JPS6034857B2 (ja) | 1977-04-20 | 1977-04-20 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034857B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075994A (ja) * | 1983-09-30 | 1985-04-30 | 松下電工株式会社 | 差動式スポツト型感知器及びその製造方法 |
| JPS62125994U (ja) * | 1985-09-12 | 1987-08-10 | ||
| JPH0449750Y2 (ja) * | 1985-09-12 | 1992-11-24 | ||
| JPH0449751Y2 (ja) * | 1985-09-12 | 1992-11-24 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144935U (ja) * | 1983-03-17 | 1984-09-27 | クラリオン株式会社 | 切換えスイツチ |
-
1977
- 1977-04-20 JP JP52044450A patent/JPS6034857B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6075994A (ja) * | 1983-09-30 | 1985-04-30 | 松下電工株式会社 | 差動式スポツト型感知器及びその製造方法 |
| JPS62125994U (ja) * | 1985-09-12 | 1987-08-10 | ||
| JPH0449750Y2 (ja) * | 1985-09-12 | 1992-11-24 | ||
| JPH0449751Y2 (ja) * | 1985-09-12 | 1992-11-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53129951A (en) | 1978-11-13 |
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