JP2620391B2 - 遅延回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は一般に遅延回路、特に受取ったデータによっ
て遅延時間が変化する遅延回路に関する。

B.従来技術 遅延及びその関連回路は技術的に広く知られている。
前記回路の例を下記に示す。

特開昭60−33732号は遅延時間が電源及び温度の変動
に対し安定している遅延回路を開示している。この回路
は一定の電流源（演算増幅器）からの注入電流を変化さ
せることにより、該回路の遅延時間を変化させる。

米国特許第3346746号は複数の入力を受取るORゲート
によってトリガーされる単安定マルチバイブレータを開
示している。更に、該マルチバイブレータのパルス幅は
該マルチバイブレータをトリガーした特定の入力に応答
する可変タイミング・ネットワークによって部分的に制
御される。

米国特許第3753012号はトリガー動作に続いて複数の
正確な時間遅延を与える時間遅延発生装置を開示してい
る。

米国特許第3675133号は複数の可変遅延手段を用いて
パルス・エッジの位置を選択先読みされた量だけ自主的
に変更する装置を開示している。

米国特許第3558924号は対応する時間遅延された独立
の出力信号により複数の入力信号を取得する回路を開示
している。

その他、一般的に遅延回路の分野に関連する参照文献
は米国特許第2964708号、同第3102208号、同第4140927
号、同第4587441号及び同第4638188号、並びに特開昭57
−99029号及び同57−131126号である。

遅延回路の設計では、回路の遅延特性ができるだけ正
確であることが重要である。

特に、遅延回路のプロセスの交差、温度差及び電源の
変動−その全てが遅延回路の信頼性即ち精度の要素であ
る−を考慮する必要がある。

C.発明が解決しようとする問題点 本発明の目的は受取ったデータによって遅延時間が変
化する遅延回路を提供することである。

本発明のもう１つの目的は極めて正確な遅延回路を提
供することである。

本発明の更にもう１つの目的はプロセスの公差、温度
及び電源の変化によって精度が影響を受けない遅延回路
を提供することである。

D.問題点を解決するための手段 本発明は前記及びその他の目的を下記手段によって達
成する。それらは、入力がノードに結合され、該ノード
の電圧が所定のしきい電圧よりも高いか又はそれに等し
いとき第１の出力信号を生成し、該ノードの電圧が所定
の電圧よりも低いとき第１の出力信号と異なる第２の出
力信号を生成する出力手段、該ノードの電圧を所定の電
圧よりも高く維持し、それによって該出力手段に第１の
出力信号を生成させる手段、及び複数の切替え手段であ
る。該複数の切替え手段の各々は、該ノードに接続さ
れ、且つ複数の入力信号のうちの異なる１つを受取るよ
うに接続され、該ノードの電圧は該複数の切替え手段の
どれか１つが対応する入力信号によって導電されると所
定のしきい電圧よりも低い電圧に低下し、それによって
出力手段に第２の出力信号を生成させ、且つ該複数の切
替え手段のうちの少なくとも１つは、該１つの切替え手
段が導電されると、該ノード電圧が所定のしきい電圧よ
りも低い電圧に低下するレートが、他の切替え手段のど
れかが導電されたとき該ノード電圧がしきい電圧よりも
低い電圧に低下するレートと異なるように構築される。

E.実施例 第１図は本発明による遅延回路１の包括的なブロック
図を示す。遅延回路１は16ビットLSSDレジスタ２、４つ
の“第１レベル”の機能ORゲート４、６、８及び10、１
つの“第２レベル”の機能ORゲート12並びにドライブア
ウト回路13を含む。

16ビットLSSDレジスタ２は当業者には広く知られてい
る。一般に、レジスタ２は16の２進入力信号を受取り、
それらが該レジスタに含まれたマスタスレーブ・ネット
ワークを介して伝播してから、これらの16の２進信号を
同時に出力するように作用する。第１図で、16の入力信
号PA0、PB0、PC0、PD0、PD2〜PD5、PD7、PE0〜PE2及びP
E4〜PE7はレジスタ２に供給される。16の入力信号はク
ロッキング信号PD1及びPD6に応答して該レジスタ（即
ち、該レジスタのマスタスレーブ・ネットワーク）を通
って伝播する。これらの16の信号は次にレジスタ２から
同時に出力される。レジスタ２は更に直列入力信号P1
0、直列出力信号P20及びシフト・レジスタ・クロックPE
3を受取る。周知のように、これらの信号はレジスタ２
が検査されているあいだ使用される。

第１図に示すように、４つの第１レベルの機能ORゲー
ト４、６、８及び10の各々はレジスタ２から４つの出力
信号を受取る。例えば、ゲート４はレジスタ２から信号
PA0、PB0、PC0及びPD0を受取る。これらの第１レベルの
機能ORゲートの各々はT0、＋.5、＋1.0及び＋1.5と表示
された端子を含む。これらの端子の各々はレジスタ２か
らの出力信号から異なる信号を受取る。第１図で、端子
T0、＋.5、＋1.0及び＋1.5はそれぞれ信号PA0、PB0、PC
0及びPD0を受取る。第１レベルのゲート４、６、８及び
10の各々は在来のORゲートのように作用し、これらのゲ
ートへの入力のどれか１つが“1"になると、これらのゲ
ートの出力も“1"になる。従って、これらの機能ORゲー
トはこれらのゲートに対する入力信号の全てが“0"にな
るときだけ“0"出力を生成する。しかしながら、これら
の機能ORゲートは入力信号の全てがゲートを介して同じ
レートで伝播しないという点で在来のORゲートと異な
る。詳細に説明すれば、端子T0に供給された入力信号は
ゲートを介してT0ns（ナノ秒）で伝播するのに対し、入
力端子＋.5に供給された信号はゲートを介してT0＋.5ns
で伝播する。同様に、端子＋1.0及び＋1.5に供給された
入力信号はそれぞれゲートを介してT0＋1.0ns及びT0＋
1.5nsで伝播する。値T0は、例えば.5ns、3ns、等を表わ
すことがある。この値は重要ではない。

ゲート４、６、８及び10から、それぞれ、４つの出力
信号を受取る１つの第２レベルの機能ORゲート12は、こ
の１つのゲートがT1、＋2.0、＋4.0及び＋6.0と表示さ
れた端子を含む点を除き、第１レベルの機能ORゲートの
各々と同じである。従って、ゲート４からの出力信号は
ゲート12を介してT1nsで伝播するのに対し、ゲート10か
らの出力はゲート12を介してT1＋6.0nsで伝播する。T1
の値は、例えば5ns又は11nsとなることがあるが、これ
は重要ではない。

ドライブアウト回路13はゲート12からの出力を受取
り、ドライバとして作用する。

ここで、任意の所与のサイクルでレジスタ２に供給さ
れたデータ（即ち、16の異なる入力信号）は２つの異な
る形式、即ちDATA（データ）サイクル又はRESET（リセ
ット）サイクルのうちの１つをとることができることに
注目する必要がある。更に詳細に説明すれば、RESETサ
イクルでは、レジスタ２に供給された信号は全て“0"と
なる。（即ち、16の入力信号の全てが“0"に等しい）。
DATAサイクルでは、入力信号の１つが“1"となり、残る
15の信号は全て“0"となる。一般に、２つのDATAサイク
ルを連続させることはできない（即ち、通常はRESETサ
イクルが先行しDATAサイクルがそれに続かなければなら
ない）。RESETにより遅延回路の出力は所与の値にリセ
ットされる。レジスタ２に供給されたデータＡ、Ｂ及び
Ｃの連続する３つのサイクルにおいて、もしサイクルＢ
がDATAサイクルであれば、サイクルＡ及びＣはどちらも
RESETサイクルである。しかしながら、後で詳しく説明
するように、特別なタイミング及びパターンを条件とし
て、RESETサイクルを必要としないことがある。

前述の説明から、レジスタ２の16の入力信号のうちの
どれが“1"を含むかにより、異なる時間遅延が生じ、そ
の後、当該入力信号（“1"）はドロップアウト回路13に
供給されることが明らかである。例えば、もしPA0が
“1"に等しく、且つレジスタ２の残りの15の入力の各々
が“0"に等しければ、“1"の入力はゲート４及び12を介
して（T0）＋（T1）の時間でドライブアウト回路13に供
給される。これは第１図の回路による最小の遅延即ち伝
播時間を示す。これに対し、もしPE7が“1"に等しく、
且つレジスタ２の残りの15の入力信号の各々が“0"に等
しければ、“1"はゲート10及び12を介して（T0＋1.5）
＋（T1＋6.0）の時間でドライブアウト回路13に供給さ
れる。これは第１図の回路による最大の遅延即ち伝播時
間である。

第１レベルのゲート４、６、８及び10は全て同じであ
るが、本発明はそのように制限されてはいない。特に、
第１レベルのゲート４、６、８及び10のうちの少なくと
も１つは、それらの遅延特性に関して他のゲートと異な
ることがある。例えば、ゲート６、８及び10は第１図に
示すようになっているが、ゲート４はT0、T0＋2.5、T0
＋1.0及びT0＋2.0の遅延をそれぞれ生じる４つの端子を
持つことがある。従って、第１図の機能ORゲートの少な
くとも１つが遅延特性に関して他のゲートと異なっても
よいだけでなく、所与のゲートに関連したそれぞれの遅
延特性も互いの倍数でなくてもよい。

第２図は４つの入力信号PA0、PB0、PC0及びPD0並びに
１つの機能ORゲートを含む特定の実施例を示す。実際に
は、この回路に対する入力は任意の数とすることができ
る。この特定の実施例は４つの異なる入力信号及び単一
の機能ORゲートしかないから、その回路は入力信号PA
0、PB0、PC0及びPD0のどれが“1"になるかにより４つの
異なる遅延時間を生成することができる。

第２図の遅延回路−第１図の機能ORゲート（４、６、
８、10、12）−は４入力NORゲート16、プルアップ・ト
ランジスタT25、ロード回路18及びプルダウン・トラン
ジスタT27、T28、T29、T30−NOR5を構成する−、パルス
整形回路20、22、24及び26（それぞれ、信号PA0、PB0、
PC0及びPD0のパルス・エッジを鋭くする）並びにセンス
増幅器回路14を含む。

第２図に示すように、NORゲート16は電源電圧VDDとノ
ードNCの間に直列に接続された４つのＰ形MOSトランジ
スタT21〜T24を含む。トランジスタT21〜T24のゲートは
それぞれ信号PA0〜PD0を受取る。NORゲート16はノードN
Cとグランドの間に並列に接続された４つのＮ形MOSトラ
ンジスタT17〜T20も含む。トランジスタT17〜T20のゲー
トはそれぞれ信号PA0〜PD0を受取る。

プルアップ・トランジスタT25はそのゲート、ドレー
ン及びソースがそれぞれノードNC、電源VDD及びセンス
・ノードNDに接続される。後で第２図の動作に関連して
説明するように、このプルアップ・トランジスタT25はR
ESET動作の間に回路の出力をリセットすることにより該
回路の動作速度を速くする。このプルアップ動作を実行
する幾つかの他の手段のうちどれを用いてもよい。

NORゲート５のロード回路即ちクランプ回路18は３つ
のＮ形MOSトランジスタT26、T31及びT32を含む。トラン
ジスタT26はそのゲート及びドレーンが電源VDDに、その
ソースがセンス・ノードNDに接続される。トランジスタ
T26のゲートは電源VDDに接続されるから、このトランジ
スタは常に導電状態にバイアスされる（電源電圧はトラ
ンジスタT26のしきい電圧よりも高いものと仮定す
る）。その結果、トランジスタT31及びT32も導電状態に
バイアスされ、それによって、センス・ノードNDの電圧
は、もしトランジスタT26、T31及びT32が同じサイズな
らば、プリセットされた電圧VND＝2/3VDDにセットされ
る。T26、T31及びT32のサイズを相対的に変えることに
より他の電圧にクランプすることができる。

センス増幅器回路14はＰ形トランジスタT33及びＮ形
トランジスタT34を含む。これらのトランジスタはCMOS
インバータを形成するように接続される。トランジスタ
T33及びT34のゲートの各々はセンス・ノードNDに接続さ
れる。回路14の出力P10はトランジスタT33/T34のソース
／ドレーンで取出される。機能NORゲート５は４つのＮ
形MOSトランジスタ（切替え手段）T27〜T30を含む。こ
れらのトランジスタT27〜T30の各々のドレーンはセンス
・ノードNDに接続され、これらのトランジスタの各々の
ソースはグランドに接続される。トランジスタT27〜T30
のゲートはそれぞれ回路20、22、24及び26の出力に接続
される。

パルス整形回路20、22、24及び26の各々は直列に接続
された２つのCMOSインバータを含む。回路20はＰ形トラ
ンジスタT1及びT2並びにＮ形トランジスタT3及びT4を含
む。回路22はＰ形トランジスタT9及びT10、並びにＮ形
トランジスタT11及びT12を含む。回路24はＰ形トランジ
スタT5及びT6、並びにＮ形トランジスタT7及びT8を含
む。回路26はＰ形トランジスタT13及びT14、並びにＮ形
トランジスタT15及びT16を含む。パルス整形回路20、2
2、24及び26の各々は直列に接続された２つのCMOSイン
バータを含むから、これらの回路の各々の出力はその入
力と同じになる。しかしながら、技術的に周知のよう
に、２つのCMOSインバータを互いに直列に設けることに
より、これらの回路の出力はそれらの入力に比しずっと
鋭く整形されたパルス・エッジを得る。

次に第２図の動作をDATAサイクル及びRESETサイクル
に関連して説明する。

DATAサイクルで、信号PA0は“1"に等しく、残りの入
力信号PB0、PC0及びPD0は“0"に等しいものと仮定す
る。その結果、NORゲート16のトランジスタT21は非導電
状態にされ、残りのＰ形トランジスタのNOR回路T22〜T2
4は導電される。更に、トランジスタT17が導電され、ト
ランジスタT18〜T20が非導電状態にされる。これはノー
ドNCの電圧を“0"にし、それによって、プルアップ・ト
ランジスタT25は、そのゲートがノードNCに接続されて
いるから、非導電状態にされる。

Ｎ形トランジスタT26のゲートは電源に接続されてい
る。それゆえ、トランジスタT26はトランジスタT31及び
T32とともに導電され、それに応じて、ノードNDの電圧
が決まる。即ち、３つの導電状態のトランジスタT26、T
31及びT32のためノードNDの電圧はVNDとなる。センス・
ノードNDの電圧はドライブアウト回路14のトランジスタ
T33及びT34のしきい電圧よりも高いVNDにクランプされ
るから、回路14はLOW（低い）レベルの信号をP10として
出力する。

前述のように、このDATAサイクルでは、PA0＝１且つP
B0＝PC0＝PD0＝０である。入力信号PA0のために“1"を
供給することにより、回路20はトランジスタT27のゲー
トにHIGH（高い）レベルの信号となる出力を供給し、そ
れによってトランジスタT27を導電させる。しかしなが
ら、PB0、PC0及びPD0の入力信号の各々は“0"に等しい
から、Ｎ形トランジスタT28〜T30の各々は非導電状態で
ある。トランジスタT27が導電されると、ノードNDから
トランジスタT27を介してグランドに至る新しい電流が
生じ、ノードNDの電圧が“プルダウン”即ち低下され
る。ノードNDの電圧がトランジスタT33及びT34の所定の
しきい電圧よりも低い電圧レベルにプルダウンされる
と、トランジスタT34は非導電状態に、トランジスタT33
は導電状態になる。それによって出力P10はLOWレベル出
力からHIGHレベル出力に切替えられる。

前述の特定の実施例では、PA0＝１且つPB0＝PC0＝PD0
＝０であるが、もし、例えば、PB0＝１且つPA0＝PC0＝P
D0＝０であれば、トランジスタT28が導電され、トラン
ジスタT27、T29及びT30が非導電状態になる。この例で
は、トランジスタT28を経由するノードNDからトランジ
スタT28を介してグランドに至る新しい電流経路が生じ
る。その結果、ノードNDの電圧は回路14の切替えしきい
電圧よりも低い電圧レベルにプルダウンされ、それによ
って回路14の出力をLOWレベル出力からHIGHレベル出力
に切替える。PC0＝１且つPA0＝PB0＝PD0＝０、又はPD0
＝１且つPA0＝PB0＝PC0＝０の場合にも同様な結果が生
じる。

第１図に関連して説明したように、機能ORゲート５は
どの入力端子が“1"を受取るかにより異なる遅延即ち伝
播時間を与える。第２図で、トランジスタT27〜T30はそ
れぞれ端子T0、＋.5、＋1.0及び＋1.5に対応する。詳細
に説明すれば、PA0＝１且つ残りの入力の各々が“0"の
とき、機能NORゲート５は関連する遅延T0 nsを生じる。
同様に、PB0＝１且つ残りの入力の各々が“0"のとき、N
ORゲート５は関連した遅延（T0＋.5）を生じる。これら
の遅延即ち伝播時間の相違のため、ノードNDの電圧はト
ランジスタT27〜T30のうちのどれが導電されるかによっ
て異なるレートでプルダウン即ち低下される。その結
果、回路14の出力P10はどの入力信号が“1"を受取るか
により相対的に異なる時間でLOWレベルからHIGHレベル
に切替えられる。従って、出力回路14を切替えるための
それぞれの遅延時間はどの入力信号を“1"に等しくする
かによって決めることができる。

機能NORゲート５の入力端子のそれぞれの遅延時間
（即ち、トランジスタT27〜T30のそれぞれの遅延時間）
はトランジスタ製作中にトランジスタのそれぞれのチャ
ネル幅及び長さを決めることにより設定することができ
る。例えば、トランジスタT27はその遅延即ち伝播時間
がT0になるような構造を有するが、トランジスタT30は
その遅延時間が（T0＋1.5）になるような構造を有す
る。単に２つ以上のプルダウン・トランジスタ（即ち、
T27、T28、T29、T30）を一度に導電させることにより、
同等の又は異なる遅延を生じさせることができる。

前述のように、RESETサイクルはDATAサイクルの直前
又は直後に生じる。RESETサイクルは入力信号の各々を
“0"にセットすることによって設定される。このサイク
ルが生じると、各々のブロックのリセット動作が開始さ
れ、トランジスタT27〜T30はどれも、それが導電される
と必ず、そのゲートに、関連したパルス整形回路を介し
て“0"が供給されるため、非導電状態になる。その結
果、該ノードの電圧は再びVNDにプルアップされ、それ
によって回路14の出力をHIGHレベルからLOWレベルに切
替える。ノードNDのプルアップ動作を速くし、それによ
って該回路の動作を拡張させるために、プルアップ・ト
ランジスタT25が設けられる。特に、プルアップ・トラ
ンジスタT25はRESET動作の間にノードNDの電圧を迅速に
プルアップするように作用する。

リセット動作は、リセット・サイクルの外に、十分に
長い時間のあいだPA0＝PB0＝PC0＝PD0＝０になるだけで
生じることがある。PA0＝PB0＝PC0＝PD0＝０のとき、NO
R回路16のトランジスタT21〜T24の全てが導電され、そ
れによってHIGHレベルの信号をノードNCに供給する。ノ
ードNCがHIGHレベルに高められた結果、プルアップ・ト
ランジスタT25は導電され、その結果、それに関連した
電源からノードNDに電流が供給される。これはノードND
の電圧を所定のしきい電圧よりも高い電圧レベルに迅速
にプルアップする。ノードNDの電圧が回路14のトランジ
スタT33及びT34のしきい値よりも高いとき、回路14はP1
0の出力をHIGHからLOWレベルに切替える。ここで回路は
もう１つのDATAサイクル受取ることが可能になる。

第２図の回路で、出力P10はできるだけ大きい電圧ス
イング（即ち、HIGHレベルの電圧とLOWレベルの電圧の
間の電圧スイング）を供給され、それによって回路の精
度を高めることが望ましい。前記スイングを生じさせる
ために、ノードNDに十分に大きい電圧スイングを供給す
ることが必要である。

詳細に説明すれば、第２図のトランジスタT27〜T30の
１つが導電されると、電源、温度及びプロセスの公差が
回路14の切替えに影響を及ぼさないように回路14のトラ
ンジスタの所定のしきい電圧よりも十分に低いレベルま
でノードNDの電圧がプルダウンされ、それによって回路
の精度が高められることが望ましい。第２図に示す実施
例で、トランジスタT27〜T30の１つが導電され、且つそ
れによってノードNDの電圧がプルダウンされると、Ｎ形
トランジスタT26から供給される電流はトランジスタT26
にまたがる電圧降下が増すにつれて大きくなる。即ち、
トランジスタT26はより大きい電流を生じ、電圧をトラ
ンジスタT27〜T30の１つが導電される前の値に維持する
ようにする。トランジスタT26からのこの電流の増加は
ノードNDの電圧のプルダウンを阻止するように作用す
る。ノードNDの電圧は回路14のトランジスタの所定のし
きい電圧よりも低い電圧レベルにプルダウンされるが、
トランジスタT26の動作はノードNDのプルダウン電圧と
所定のしきい電圧の間の安全マージンを減少させる傾向
がある。その結果、回路内の電源、温度及びプロセスの
変動はセンス増幅器回路14の動作に影響を及ぼすかも知
れない。即ち、もしノードNDの電圧が回路14の切替えし
きい値よりもほんの僅かに低い電圧にプルダウンされる
ならば、例えば、回路内のプロセス変動はノードNDの電
圧が切替えしきい値よりも低い電圧に低下するのを妨
げ、それによって回路14に誤り信号を出力させることが
ある。

これを念頭に置いて、第３図のクランプ即ちロード回
路18Aが開発された。この回路はＰ形MOSトランジスタT2
6並びにＮ形トランジスタT27、T32、T33及びT40を含
む。Ｐ形トランジスタT26はそのゲートがグランドに、
そのソースが電源VDDに、そのドレーンがトランジスタT
27のソースに接続される。トランジスタT40はそのゲー
トが電源VDDに、そのソースがグランドに接続される。
トランジスタT26及びT40は電流を制限するように作用す
る。トランジスタT26及びT40の構造はこれらのトランジ
スタにまたがる電圧降下がトランジスタT27、T32及びT3
3にまたがる電圧降下の所定の分数になるように選択す
ることができ、それによって回路設計者に柔軟性を与え
る。これは、例えば、第２図の回路14のような切替え装
置をロードするためにクランプ回路が用いられるとき、
ロード特性の最適化を可能にする。トランジスタT33、T
32及びT27は全て、クランプ回路の特定の使用方法によ
り、もしＰ形MOS装置が選択されればゲート極性を反転
させるだけで、Ｐ形MOS装置、Ｎ形MOS装置又はそれらの
組合せとすることができる。

第４図は第３図のクランプ即ちロード回路18Aを含む
遅延回路のもう１つの実施例を示す。他の全ての点で、
第４図の回路は第２図の回路と同じである。第４図で、
第３図のトランジスタT40は不要である。更に、第３図
のトランジスタT27は第４図ではＰ形MOS装置として実現
される。

第４図で、ロード回路18Aはゲートがグランドに接続
されたＰ形トランジスタT26、ダイオードとして実現さ
れたＰ形トランジスタT27、及び第２図のＮ形トランジ
スタT31並びにT32を含む。Ｐ形トランジスタT26を設け
ることにより、Ｎ形トランジスタT27〜T30の１つが導電
される結果、ノードNDの電圧が低下すると、ノードNDに
供給される電流は第２図の実施例のように増加せず、そ
れによってノードNDのプルダウンを容易にする。即ち、
第２図の実施例と異なり、トランジスタT26の電流はノ
ードNDがプルダウンされるとき増加しない。その結果、
ノードNDの電圧が回路14のトランジスタの所定のしきい
電圧よりも低い電圧にプルダウンされる（即ち、トラン
ジスタT27〜T30の１つが導電されるとプルダウンされ
る）と、ノードNDのプルダウン電圧は切替えしきい値よ
りもかなり低く、それによって回路内のどんな温度、電
源又はプロセス変動に対してもより大きい公差即ち安全
係数を与える。回路は前記変動による影響を受けないか
ら、より正確な遅延時間を設定することができる。

F.発明の効果 本発明によれば、一時に複数の入力端子の１つのみに
所定の入力信号を印加し、該１つの入力端子に結合され
たスイッチング回路のみを活性化しこのスイッチング回
路に固有の遅延時間で出力信号を発生させるようにした
ので、出力回路は前スイッチング回路に対して共用で
き、ハードウエア的にもまた電力消費及び熱発生の点で
も大幅な改良がもたらされる。

【図面の簡単な説明】

第１図は本発明の包括的なブロック図を示す。 第２図は本発明の実施例の概要図を示す。 第３図は本発明で用いることができるロード回路の１つ
の実施例の概要図である。 第４図は第３図のロード回路を含む本発明の遅延回路の
もう１つの実施例の概要図である。 １……遅延回路、２……16ビットLSSDレジスタ、４、
６、８、10、12……機能ORゲート、13……ドライブアウ
ト回路、14……センス増幅器回路、16……４入力NORゲ
ート、18、18A……ロード回路、20、22、24、26……パ
ルス整形回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・ジヨージ・マーシヤール アメリカ合衆国ヴアーモント州エセツク ス・ジヤンクシヨン、ウエスト・ストリ ート90番地 (72)発明者 ジヨン・ウイリアム・マーシユーズ アメリカ合衆国ヴアーモント州バーリン トン、スカールフ・アヴエニユー33番地 (72)発明者 パトリック・エドワード・ペリイ アメリカ合衆国ヴアーモント州コルチエ スター、ヴアレイフイールド・ドライブ 43番地 (56)参考文献 特開 昭63−193606（ＪＰ，Ａ) 特開 昭63−226110（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の入力端子を有し、一時に該入力端子
   の選択された１つのみに所定レベルの入力信号を受取り
   該入力信号を遅延して出力する遅延回路であって、 １つのノードに結合され、該ノードの電圧が所定のしき
   い電圧より低くないとき第１の出力を生成し、前記ノー
   ド電圧が前記所定の電圧より低いとき前記第１の出力と
   は異なる第２の出力を生成する出力回路と、 前記ノードに接続され前記ノードの電圧を常時は前記所
   定の電圧より高く維持する回路と、 前記入力端子のそれぞれに結合され且つ前記ノードに対
   して並列に接続された複数のスイッチング回路と、 よりなり、 前記スイッチング回路の各々は関連する前記入力端子に
   前記所定レベルの入力信号が印加されたとき導通して前
   記ノードの電圧を前記所定のしきい電圧より低い電圧に
   せしめ、且つ前記スイッチング回路は、各スイッチング
   回路が導通したときに前記ノードの電圧を低下させる速
   度が他のスイッチング回路が導通したときに前記ノード
   電圧を低下させる速度と異なるように構成されているこ
   とを特徴とする遅延回路。