JPH02241109A

JPH02241109A - 遅延回路

Info

Publication number: JPH02241109A
Application number: JP2028598A
Authority: JP
Inventors: Charles K Erdelyi; チヤールズ・ケロリイ・エーデルイー; Mark G Marshall; マーク・ジヨージ・マーシヤール; John William Mathews; ジヨン・ウイリアム・マーシユーズ; Edward Perry Patrick; パトリック・エドワード・ペリイ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-02-13
Filing date: 1990-02-09
Publication date: 1990-09-25
Anticipated expiration: 2012-06-11
Also published as: EP0382938A1; JP2620391B2; DE68913951D1; DE68913951T2; US5059837A; EP0382938B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は一般に遅延回路、特に受取ったデータによって
遅延時間が変化する遅延回路に関する。

Ｂ、従来技術遅延及びその関連回路は技術的に広く知られている。前
記回路の例を下記に示す。

特開昭６０−３３７３２号は遅延時間が電源及び温度の
変動に対し安定している遅延回路を開示している。この
回路は一定の電流源（演算増幅器）からの注入電流を変
化させることにより、該回路の遅延時間を変化させる。

米国特許第３３４６７４６号は複数の入力を受取るＯＲ
ゲートによってトリガーされる単安定マルチバイブレー
タを開示している。更に、該マルチバイブレータのパル
ス幅は該マルチバイブレータをトリガーした特定の入力
に応答する可変タイミング・ネットワークによって部分
的に制御される。

米国特許第３７５３０１２号はトリガー動作に続いて複
数の正確な時間遅延を与える時間遅延発生装置を開示し
ている。

米国特許第３６７５１３３号は複数の可変遅延手段を用
いてパルス・エツジの位置を選択先読みされた量だけ自
主的に変更する装置を開示している。

米国特許第３５５８９２４号は対応する時間遅延された
独立の出力信号により複数の入力信号を取得する回路を
開示している。

その他、一般的に遅延回路の分野に関連する参照文献は
米国特許第２９６４７０８号、同第３１０２２０８号、
同第４１４．０９２７号、同第４５８７４４１号及び同
第４６３８１８８号、並びに特開昭５７−９９０２９号
及び同５７−１３１１２６号である。

遅延回路の設計では、回路の遅延特性ができるだけ正確
であることが重要である。

特に、遅延回路のプロセスの公差、温度差及び電源の変
動−その全てが遅延回路の信頼性即ち精度の要素である
−を考慮する必要がある。

Ｃ０発明が解決しようとする問題点本発明の目−的は受取ったデータによって遅延時間が変
化する遅延回路を提供することである。

本発明のもう１つの目的は極めて正確な遅延回路を提供
することである。

本発明の更にもう１つの目的はプロセスの公差、温度及
び電源の変化によって精度が影響を受けない遅延回路を
提供することである。

Ｄ８問題点を解決するための手段本発明は前記及びその他の目的を下記手段によって達成
する。それらは、入力がノードに結合され、該ノードの
電圧が所定のしきい電圧よりも高いか又はそれに等しい
とき第１の出力信号を生成し、該ノードの電圧が所定の
電圧よりも低いとき第１の出力信号と異なる第２の出力
信号を生成する出力手段、該ノードの電圧を所定の電圧
よりも高く維持し、それによって該出力手段に第１の出
力信号を生成させる手段、及び複数の切替え手段である
。該複数の切替え手段の各々は、該ノードに接続され、
且つ複数の入力信号のうちの異なる１つを受取るように
接続され、該ノードの電圧は該複数の切替え手段のどれ
か１つが対応する入力信号によって感電されると所定の
しきい電圧よりも低い電圧に低下し、それによって出力
手段に第２の出力信号を生成させ、且つ該複数の切替え
手段のうちの少なくとも１つは、該１つの切替え手段が
導電されると、該ノード電圧が所定のしきい電圧よりも
低い電圧に低下するレートが、他の切替え手段のどれか
が導電されたとき該ノード電圧がしきい電圧よりも低い
電圧に低下するレートと異なるように構築される。

Ｅ、実施例第１図は本発明による遅延回路１の包括的なブロック図
を示す、遅延回路１は１６ビツトＬＳＳＤレジスタ２．
４つの”第ルベル゛°の機能ＯＲゲート４．６．８及び
１０．１つの゛第２レベル”の機能ＯＲゲート　１２並
びにドライブアウト回路１３を含む。

１６ビツトＬＳＳＤレジスタ２は当業者には広く知られ
ている。一般に、レジスタ２は１６の２進入力信号を受
取り、それらが該レジスタに含まれたマスタスレーブ・
ネットワークを介して伝播してから、これらの１６の２
進信号を同時に出力するように作用する。第１図で、１
６の入力信号ＰＡＯ１ＰＢＯ，ＰＣＯ，ＰＤＯ，ＰＤ２
〜ＰＤ５、ＰＯ２、ＰＥＯ−ＰＥ２及びＰＥ４〜ＰＥ７
はレジスタ２に供給される。　１６の入力信号はクロッ
キング信号ＰＤＩ及びＰＩ）６に応答して該レジスタ（
即ち、該レジスタのマスタスレーブ・ネットワーク）を
通って伝播する。これらの１６の信号は次にレジスタ２
から同時に出力される。

じジスタ２は更に直列入力信号ＰＩＯ１直列出力信号Ｐ
２０及びシフト・レジスタ・クロックＰＥ３を受取る１
周知のように、これらの信号はレジスタ２が検査されて
いるあいだ使用される。

第１図に示すように、４つの第ルベルの機能ＯＲゲート
４．６．８及び１０の各々はレジスタ２から４つの出力
信号を受取る０例えば、ゲート４はレジスタ２から信号
ＰＡＯ，ＰＢＯ，ＰＣＯ及びＰＤＯを受取る。これらの
第ルベルの機能ＯＲゲートの各々はＴｏ、＋、５、＋１
．０及び＋１．５と表示された端子を含む、これらの端
子の各々はレジスタ２からの出力信号から異なる信号を
受取る。第１図で、端子Ｔｏ、＋、５、＋１．０及び＋
１．５はそれぞれ信号ＰＡＯ。

ＰＢＯ，ＰＣＯ及びＰＤＯを受取る。第ルベルのゲート
４．６．８及び１０の各々は在来のＯＲゲートのように
作用し、これらのゲートへの入力のどれか１つが１−こ
なると、これらのゲートの出力も１”になる、従って、
これらの機能ＯＲゲー１−はこれらのゲートに対する入
力信号の全てが０″になるときだけ０”出力を生成する
。しかしながら、こわらの機能ＯＲゲートは入力信号の
全てがゲートを介して同じレートで伝播しないという点
で在来のＯＲゲートと異なる。詳細に説明すれば、端子
ＴＯに供給された入力信号はゲートを介してＴ０ｎ５　
（ナノ秒）で伝播するのに対し、入力端子＋、５に供給
された信号はゲートを介してＴｏ　＋　、５　ｎｓで伝
播する。同様に、端子÷１．０及び＋１，５に供給され
た入力信号はそれぞれゲーＩ−を介してＴＯ＋　１．Ｏ
ｎｓ及びＴＯ＋　１．５　ｎｓで伝播する。値ＴＯは、
例えば、５　ｎｓ、３　ｎｓ、等を表わすことがある。

この値は重要ではない。

ゲート４．６．８及び１０から、それぞれ、４つの出力
信号を受取る１つの第２レベルの機能ＯＲゲート　１２
は、この１つのゲートがＴ１、＋２．０、＋４゜０及び
＋６．０と奏示された端子を含む点を除き、第ルベルの
機能ＯＲゲートの各々と同じである。

従って、ゲート４からの出力信号はゲート　１２を介し
てＴｌ　ｎｓで伝播するのに対し、ゲート　１０からの
出力はゲート１２を介してＴｌ　＋　６．０　ｎｓで伝
播する。　Ｔｌの値は、例えば５ｎｓ又は１１　ｎｓと
なることがあるが、これは重要ではない。

ドライブアウト回路１３はゲート　１２からの出力を受
取り、ドライバとして作用する。

ここで、任意の所与のサイクルでレジスタ２に供給され
たデータ（即ち、１６の異なる入力信号）は２つの異な
る形式、即ちＤＡＴＡ　（データ）サイクル又はＲＥＳ
ＥＴ　（リセット）サイクルのうちの１つをとることが
できることに注目する必要がある。

更に詳細に説明すれば、ＲＥＳＥＴサイクルでは、レジ
スタ２に供給された信号は全て”０″となる。

（即ち、１６の入力信号の全てが０″に等しい）。

ＤＡＴＡサイクルでは、入力信号の１つが１”となり、
残る　１５の信号は全て　”０”となる、一般に、２つ
のＤＡＴＡサイクルを連続させることはできない　（即
ち、通常はＲＥＳＥＴサイクルが先行し　ＤＡＴＡサイ
クルがそれに続かなければならない）、　ＲＥＳＥＴに
より遅延回路の出力は所与の値にリセットされる。レジ
スタ２に供給されたデータＡ、Ｂ及びＣの連続する３つ
のサイクルにおいて、もしサイクルＢがＤＡＴＡサイク
ルであれば、サイクルＡ及びＣはどちらもＲＥＳ、ＥＴ
サイクルである。しかしながら、後で詳しく説明するよ
うに、特別なタイミング及びパターンを条件として、Ｒ
ＥＳＥＴサイクルを必要としないことがある。

前述の説明から、レジスタ２の１６の入力信号のうちの
どれが１″を含むかにより、異なる時間遅延が生じ、そ
の後、当該入力信号（”１゛）はドロップアウト回路１
３に供給されることが明らかである０例えば、もしＰＡ
Ｏが１″に等しく、且つレジスタ２の残りの１５の入力
の各々が０”に等しければ、　１″の入力はゲート４及
び１２を介して　（Ｔｏ）　＋　（ＴＩ）の時間でドラ
イブアウト回路１３に供給される。これは第１図の回路
による最小の遅延即ち伝播時間を示す、これに対し、も
しＰＥ７が′１″に等しく、且つレジスタ２の残りの１
５の入力信号の各々が０″に等しければ、１″はゲート
１０及び１２を介して　（ＴＯ＋　１．５）＋　（Ｔｌ
　＋　６．０）の時間でドライブアウト回路１３に供給
される。これは第１図の回路による最大の遅延即ち伝播
時間である。

第ルベルのゲート４．６．８及び１０は全て同じである
が１本発明はそのように制限されてはいない、特に、第
ルベルのゲー１−４．６．８及び１０のうちの少なくと
も１つは、それらの遅延特性に関して他のゲートと異な
ることがある０例えば、ゲート６．８及び１０は第１図
に示すようになっているが、ゲート４はＴｏ、　Ｔｏ　
＋　２．５、Ｔｏ　＋　１．０及びＴｏ　＋　２．０の
遅延をそれぞれ生じる４つの端子を持つことがある。従
って、第１図の機能ＯＲゲートの少なくとも１つが遅延
特性に関して他のゲートと異なってもよいだけでなく、
所与のゲートに関連したそれぞれの遅延特性も互いの倍
数でなくてもよい。

第２図は４つの入力信号ＰＡＯ１ＰＢＯ，ＰＣＯ及びｐ
ｏ。

並びに１つの機能ＯＲゲートを含む特定の実施例を示す
、実際には、この回路に対する入力は任意の数とするこ
とができる。この特定の実施例は４つの異なる入力信号
及び単一の機能ＯＲゲートしかないから、その回路は入
力信号ＰＡＯ１ＰＢＯ１ＰＣＯ及びＰＤＯのどれが１″
になるかにより４つの異なる遅延時間を生成することが
できる。　　　′＝　１２第２図の遅延回路−第１図の機能ＯＲゲート（４，６，
８，１０，１２）−は４人力ＮＯＲゲー１−１６、プル
アップ・トランジスタ　Ｔ２５、ロード回路１８及びプ
ルダウン・トランジスタ　Ｔ２７、Ｔ２８、Ｔ２９、Ｔ
３０−ＮＯＲ５を構成するー、パルス整形回路２０．２
２．２４及び２６（ソれぞれ、信号ＰＡＯ，ＰＢＯ１Ｐ
ＣＯ及びＰＤＯのパルス・エツジを鋭くする）並びにセ
ンス増幅器回路１４を含む。

第２図に示すように、ＮＯＲゲート１６は電源電圧ＶＤ
ＤとノードＮＣの間に直列に接続された４つのＰ形にＯ
Ｓトランジスタ　Ｔ２１−　Ｔ２４を含む、トランジス
タ　Ｔ２１〜Ｔ２４のゲートはそれぞれ信号ＰＡＯ−Ｐ
ＤＯを受取る。　ＮＯＲゲート　１６はノードＮＣとグ
ランドの間に並列に接続された４つのＮ形ＭＯＳトラン
ジスタ　Ｔ１７〜Ｔ２０も含む、トランジスタ　Ｔ１７
〜Ｔ２０のゲートはそれぞれ信号ＰＡＯ−ＰＤＯを受取
る。

プルアップ・トランジスタ　Ｔ２５はそのゲート、ドレ
ーン及びソースがそれぞれノードＮＣ，電源ＶＤＤ及び
センス・ノードＮＤに接続される。後で第２図の動作に
関連して説明するように、このプルアップ・トランジス
タ　Ｔ２５はＲＥＳＥＴ動作の間に回路の出力をリセッ
トすることにより該回路の動作速度を速くする。このプ
ルアップ動作を実行する幾つかの他の手段のうちどれを
用いてもよい。

ＮＯＲケート　５のロード回路即ちクランプ回路１８は
３つのＮ形ＭＯＳトランジスタ　Ｔ２［３、Ｔ３１及び
Ｔ３２を含む、トランジスタ　Ｔ２Ｏはそのゲート及び
ドレーンが電源ＶＤＤに、そのソースがセンス°ノード
ＮＤに接続される。トランジスタ　Ｔ２６のゲートは電
源ＶＤＤに接続されるから、このトランジスタは常に導
電状態にバイアスされる（電源電圧はトランジスタ　７
２Ｂのしきい電圧よりも高いものと仮定する）、その結
果、トランジスタ　Ｔ３１及びＴ３２も導電状態にバイ
アスされ、それによって、センス・ノードＮＤの電圧は
、もしトランジスタ　Ｔ２８、Ｔ３１及びＴ３Ｚが同じ
サイズならば、プリセットされた電圧ＶＮＤ　＝　２／
３　ＶＤＤニセットされる。Ｔ２６、Ｔ３１及びＴ３２
のサイズを相対的に変えることにより他の電圧にクラン
プすることができる。

センス増幅器回路１４はＰ形トランジスタＴ３３及びＮ
形トランジスタＴ３４を含む、これらの１−ランジスタ
はＣＭＯＳインバータを形成するように接続される。ト
ランジスタ　Ｔ３３及びＴ３４のゲートの各々はセンス
・ノードＮＤに接続される０回路１４の出力Ｐ１．０は
トランジスタ　Ｔ３３／Ｔ３４のソース／トレーンで取
出される１機能ＮＯＲゲート５は４つのＮ形ＭＯＳトラ
ンジスタ　（切替え手段）Ｔ２７〜Ｔ３０を含む、これ
らのトランジスタ　７２７〜Ｔ３０の各々のドレーンは
センス・ノードＮＤに接続され、これらのトランジスタ
の各々のソースはグランドに接続される。トランジスタ
　Ｔ２７〜Ｔ３０のゲートはそれぞれ回路：２０．２２
．２４及び２６の出力に接続される。

パルス整形回路２０．２２．２４及び２６の各々は直列
に接続された２つのＣＭＯＳインバータを含む。

回路２０はＰ形トランジスタ　Ｔ１及びＴ２並びにＮ形
トランジスタ　Ｔ３及びＴ４を含む０回路２２はＰ形ト
ランジスタ　Ｔ９及びＴ１０、並びにＮ形トランジスタ
　Ｔｌｌ及びＴ１２を含む１回路２４はＰ形トランジス
タ　Ｔ５及びＴ６．並びにＮ形トランジスタ　Ｔ７及び
Ｔ８を含む０回路２６はＰ形トランジスタ　Ｔ１３及び
Ｔ１４、並びにＮ形トランジスタ　Ｔ１５及び７１Ｂを
含む、パルス整形回路２０．２２．２４及び２６の各々
は直列に接続された２つのＣＭＯＳインバータを含むか
ら、これらの回路の各々の出力はその入力と同じになる
。しかしながら、技術的に周知のように、２つのＣＭＯ
Ｓインバータを互いに直列に設けることにより、これら
の回路の出力はそれらの入力に比しずっと鋭く整形され
たパルス・エツジを得る。

次に第２図の動作をＤＡＴＡサイクル及びＲＥＳＥＴサ
イクルに関連して説明する。

ＤＡＴＡサイクルで、信号ＰＡＯは“°１゛に等しく。

残りの入力信号ＰＢＯ５ｐｃｏ及びＰＤＣ）は”ｏ”に
等しいものと仮定する。その結果、ＮＯＲゲート１６の
トランジスタ　Ｔ２１は非導電状態にされ、残りのＰ形
トランジスタのＮＯＲ回路回路２〜Ｔ２４は導電される
。更に、トランジスタ　Ｔ１７が導電され、トランジス
タ　Ｔ１８〜Ｔ２０が非導電状態にされる。これ−１６
＝はノードＮＣの電圧を０″にし、それによって、プルア
ップ・トランジスタ　Ｔ２５は、そのゲートがノードＮ
Ｃに接続されているから、非導電状態にされる。

Ｎ形トランジスタ　Ｔ２６のゲートは電源に接続されて
いる。それゆえ、トランジスタ　Ｔ２８はトランジスタ
　Ｔ３１及び丁３２とともに導電され、それに応じて、
ノードＮＤの電圧が決まる。即ち、３つの導電状態のト
ランジスタ　Ｔ２６、Ｔ３１及びＴ３２のためノードＮ
Ｄの電圧はＶＮＤとなる。センス・ノードＮＯの電圧は
ドライブアウト回路１４のトランジスタ　Ｔ３３及びＴ
３４のしきい電圧よりも高いＶＮＤにクランプされるか
ら１回路１４はＬＯν（低い）レベルの信号をＰｌｏと
して出力する。

前述のように、このＤＡＴＡサイクルでは、ＰＡＯ＝１
且つＰＢＯ＝ＰＣＯ＝ＰＤＯ＝Ｏである。入力信号ＰＡ
Ｏのために１″を供給することにより、回路２０はトラ
ンジスタ　Ｔ２７のゲートにＨＩＧＨ（高い）レベルの
信号となる出力を供給し、それによってトランジスタ　
Ｔ２７を導電させる。しかしながら、ＰＢＯｌｐｃ。

及びＰＤＯの入力信号の各々は０″に等しいから、Ｎ形
トランジスタ　７２８〜Ｔ３０の各々は非導電状態であ
る。トランジスタ　Ｔ２７が導電されると、ノードＮＤ
からトランジスタ　Ｔ２７を介してグランドに至る新し
い電流が生じ、ノードＮＤの電圧が”プルダウン“即ち
低下される。ノードＮＤの電圧がトランジスタＴ３３及
びＴ３４の所定のしきい電圧よりも低い電圧レベルにプ
ルダウンされると、トランジスタ　Ｔ３４は非感電状態
に、トランジスタ　Ｔ３３は導電状態になる。それによ
って出力Ｐ］、ＯはＬＯＷレベル出力から）ＪＩＧ）ｌ
レベル出力に切替えられる。

前述の特定の実施例では、ＰＡＯ＝１且つＰＢＯ＝ＰＣ
ＯＰＤＯ＝Ｏであるが、もし、例えば、ＰＢＯ＝１且つ
ＰＡＯ＝ＰＣＯ＝ＰＤＯ＝Ｏであれば、トランジスタ　
Ｔ２８が導電され、トランジスタ　Ｔ２７、Ｔ２９及び
Ｔ３０が非導電状態になる。この例では、トランジスタ
　７２８を経由するノードＮＤからトランジスタ　Ｔ２
８を介してグランドに至る新しい電流経路が生じる。そ
の結果。

ノードＮＤの電圧は回路１４の切替えしきい電圧よりも
低い電圧レベルにプルダウンされ、それによって回路１
４の出力をＬＯＷレベル出力から旧ＧＨレベル出力に切
替える。　ＰＣＯ＝１且っＰＡＯ＝ＰＢＯ＝ＰＤＯ＝０
．又はＰＤＯ＝１且っＰＡＯ＝ＰＢＯ＝ＰＣＯ＝Ｏの場
合にも同様な結果が生じる。

第１図に関連して説明したように、機能ＯＲゲート５は
どの入力端子が１゛を受取るかにより異なる遅延即ち伝
播時間を与える。第２図で、トランジスタＴ２７〜Ｔ３
０はそれぞれ端子Ｔｏ、　＋、５、＋１．０及び＋１．
５に対応する。詳細に説明すれば、ＰＡＯ＝１且つ残り
の入力の各々が０″のとき１．機能ＮＯＲゲート５は関
連する遅延Ｔｏ　ｎｓを生じる。

同様に、　ＰＢＯ＝１且つ残りの入力の各々が０″のと
き、ＮＯＲゲート５は関連した遅延（ＴＯ＋　、５）を
生じる。これらの遅延即ち伝播時間の相違のため、ノー
ドＮＤの電圧はトランジスタＴ２７〜Ｔ３０のうちのど
れが導電されるかによって異なるレートでプルダウン即
ち低下される。その結果、回路１４の出力ＰＬＯはどの
入力信号が°゛１″を受取るかにより相対的に異なる時
間でＬＯＷレベルからｌ＋ＩＧＨレベルに切替えられる
。従って、出力回路１４を切替えるためのそれぞれの遅
延時間はどの入力信号を１″に等しくするかによって決
めることができる。

機能ＮＯＲゲート５の入力端子のそれぞれの遅延時間（
即ち、トランジスタ　Ｔ２７〜Ｔ３０のそれぞれの遅延
時間）はトランジスタ製作中にトランジスタのそれぞれ
のチャネル幅及び長さを決めることにより設定すること
ができる０例えば、トランジスタ　Ｔ２７はその遅延即
ち伝播時間がＴＯになるような構造を有するが、トラン
ジスタ　Ｔ２Ｏはその遅延時間が（Ｔｏ　＋　１．５）
になるような構造を有する。

単に２つ以上のプルダウン・トランジスタ　（即ち、Ｔ
２７、Ｔ２８、Ｔ２９、Ｔ２Ｏ）を−度に導電させるこ
とにより、同等の又は異なる遅延を生じさせることがで
きる。

前述のように、ＲＥＳＥＴサイクルはＤＡＴＡサイクル
の直前又は直後に生じる。　ＲＥＳＥＴサイクルは入力
信号の各々を”Ｏ″にセットすることによって設定され
る。このサイクルが生じると、各々のブロックのリセッ
ト動作が開始され、トランジスタＴ２７〜Ｔ３０はどれ
も、それが導電されると必ず、そのゲートに、関連した
パルス整形回路を介して０″が供給されるため、非導電
状態になる。その結果、該ノードの電圧は再びＶＮＤに
プルアップされ、それによって回路１４の出力をＨＩＧ
ＨレベルからＬＯＷレベルに切替える。ノードＮＤのプ
ルアップ動作を速くし、それによって該回路の動作を拡
張させるために、プルアップ・トランジスタＴ２５が設
けられる。特に、プルアップ・トランジスタ　Ｔ２５は
ＲＥＳＥＴ動作の間にノードＮＤの電圧を迅速にプルア
ップするように作用する。

リセット動作は、リセット・サイクルの外に、十分ニ長
い時間ファーだＰＡＯ＝ＰＢＯ＝ＰＣＯ＝ＰＤＯ＝０ニ
するだケチ生シルコトがあル、　ＰＡＯ＝ＰＢＯ＝ＰＣ
Ｏ＝ＰＤＯ＝０のとき、ＮＯＲ回路１６のトランジスタ
　Ｔ２１〜Ｔ２４の全てが導電され、それによってＨＩ
ＧＨレベルの信号をノードＮＣに供給する。ノードＮＣ
が旧Ｇ）ｌレベルに高められた結果、プルアップ・トラ
ンジスタ　Ｔ２５は導電され、その結果、それに関連し
た電源からノードＮＤに電流が供給される。これはノー
ドＮＤの電圧を所定のしきい電圧よりも高い電圧レベル
に迅速にプルアップする。ノードＮＤの電圧が回路１４
のトランジスタ　７３３及びＴ３４のしきい値よりも高
いとき、回路１４は門０の出力を）ＩＩＧＨからＬＯＷ
レベルに切替える。ここで回路はもう１つのＤＡＴＡサ
イクルを受取ることが可能になる。

第２図の回路で、出力ＰＩＯはできるだけ大きい電圧ス
イング（即ち、）ＩＩＧ）ｌレベルの電圧とＬｆ）Ｗレ
ベルの電圧の間の電圧スイング）を供給され、それによ
って回路の精度を高めることが望ましい。

前記スイングを生じさせるために、ノードＮＤに十分に
大きい電圧スイングを供給することが必要である。

詳細に説明すれば、第２図のトランジスタ　Ｔ２７〜Ｔ
３０の１つが導電されると、電源、温度及びプロセスの
公差が回路１４の切替えに影響を及ぼさないように回路
１４のトランジスタの所定のしきい電圧よりも十分に低
いレベルまでノードＮＤの電圧がプルダウンされ、それ
によって回路の精度が高められることが望ましい、第２
図に示す実施例で、トランジスタ　Ｔ２７〜Ｔ３０の１
つが導電され、且つそれによってノードＮＤの電圧がプ
ルダウンされると、Ｎ形トランジスタ　Ｔ２Ｏから供給
される電流はＩ−ランジスタ　Ｔ２Ｏにまたがる電圧降
下が増すにつれて大きくなる。即ち、トランジスタ　Ｔ
２Ｏはより大きい電流を生じ、電圧をトランジスタ　Ｔ
２７〜Ｔ３０の１つが導電される前の値に維持するよう
にする。トランジスタ　Ｔ２Ｏからのこの電流の増加は
ノードＮＤの電圧のプルダウンを阻止するように作用す
る。ノードＮＤの電圧は回路１４のトランジスタの所定
のしきい電圧よりも低い電圧レベルにプルダウンされる
が、トランジスタ　Ｔ２Ｏの動作はノードＮＤのプルダ
ウン電圧と所定のしきい電圧の間の安全マージンを減少
させる傾向がある。その結果、回路内の電源、温度及び
プロセスの変動はセンス増幅器回路１４の動作に影響を
及ぼすかも知れない、即ち、もしノードＮＤの電圧が回
路１４の切替えしきい値よりもほんの僅かに低い電圧に
プルダウンされるならば、例えば、回路内のプロセス変
動はノードＮＤの電圧が切替えしきい値よりも低い電圧
に低下するのを妨げ、それによって回路１４に誤り信号
を出力させることがある。

これを念頭に置いて、第３図のクランプ即ちロード回路
１８Ａが開発された。この回路はＰ形ＭＯＳトランジス
タ　７２６並びにＮ形トランジスタ　Ｔ２７、Ｔａ２．
Ｔ３３及びＴ２Ｏを含む、Ｐ形トランジスタ　Ｔ２Ｏは
そのゲートがグランドに、そのソースが電源ＶＤＤに、
そのドレーンがトランジスタ　Ｔ２７のソースに接続さ
れる。トランジスタ　Ｔ２Ｏはそのゲートが電源ＶＤＤ
に、そのソースがグランドに接続される。

トランジスタ　ＴＺ６及びＴ４（ｌは電流を制限するよ
うに作用する。トランジスタ　Ｔ２Ｏ及びＴ２Ｏの構造
はこれらのトランジスタにまたがる電圧降下がトランジ
スタ　Ｔ２７．　Ｔａ２及びＴ３３にまたがる電圧降下
の所定の分数になるように選択することができ、それに
よって回路設計者に柔軟性を与える。これは、例えば、
第２図の回路１４のような切替え装置をロードするため
にクランプ回路が用いられるとき、ロード特性の最適化
を可能にする。トランジスタ　Ｔ３３、Ｔａ２及びＴ２
７は全て、クランプ回路の特定の使用方法により、もし
Ｐ形ＭＯＳ装置が選択されればゲート極性を反転させる
だけで、Ｐ形ＭＯ３装置、Ｎ形ＭＯＳ装置又はそれらの
組合せとすることができる。

第４図は第３図のクランプ即ちロード回路１８Ａを含む
遅延回路のもう１つの実施例を示す、他の全ての点で、
第４図の回路は第２図の回路と同じである。第４図で、
第３図のトランジスタ　Ｔ２Ｏは不要である。更に、第
３図のトランジスタ　Ｔ２７は第４図ではＰ形ＭＯ３装
置として実現される。

第４図で、ロード回路１８Ａはゲー１−がグランドに接
続されたＰ形トランジスタ　Ｔ２Ｏ、ダイオードとして
実現されたＰ形トランジスタ　Ｔ２７、及び第２図のＮ
形トランジスタ　Ｔａ２並びに７３２を含む。

Ｐ形トランジスタ　Ｔ２Ｏを設けることにより、Ｎ形ト
ランジスタ　Ｔ２７〜Ｔ３０の１つが導電される結果、
ノードＮＤの電圧が低下すると、ノードＮＤに供給され
る電流は第２図の実施例のように増加せず、それによっ
てノードＮＤのプルダウンを容易にする。即ち、第２図
の実施例と異なり、トランジスタ　Ｔ２Ｏの電流はノー
ドＮＤがプルダウンされるとき増加しない、その結果、
ノードＮＤの電圧が回路１４のトランジスタの所定のし
きい電圧よりも低い電圧にプルダウンされる（即ち、ト
ランジスタ　Ｔ２７〜Ｔ３０の１つが導電されるとプル
ダウンされる）と、ノードＮＤのプルダウン電圧は切替
えしきい値よりもかなり低く、それによって回路内のど
んな温度、電源又はプロセス変動に対してもより大きい
公差即ち安全係数を与える１回路は前記変動による影響
を受けないから、より正確な遅延時間を設定することが
できる。

Ｆ０発明の効果前述のように、本発明は受取ったデータにより正確に時
間遅延が変わる遅延回路を提供する。

【図面の簡単な説明】

第１図は本発明の包括的なブロック図を示す。第２図は本発明の実施例の概要図を示す。第３図は本発明で用いることができるロード回路の１つ
の実施例の概要図である。第４図は第３図のロード回路を含む本発明の遅延回路の
もう１つの実施例の概要図である。１・・・・遅延回路、　２・・・・１６ビツｌ−ＬＳＳ
Ｄ　レジスタ、　４．６．８．１０．１２・・・・機能
ＯＲゲート、１３・・・・ドライブアウト回路、１４・
・・・センス増幅器回路、１６・・・・４人力ＮＯＲゲ
ート、１８．１８Ａ・・・・ロード回路、２０．２２．
２４．２６・・・・パルス整形回路。出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション代理人　　弁理士　　山　　本　　仁　　朗（外１名）Ｊ

Claims

【特許請求の範囲】

（１）複数の入力信号を受取る遅延回路であって、ノー
ドに結合され、該ノードの電圧が所定のしきい電圧より
も高いか又はそれに等しいとき第１の出力を生成し、該
ノードの電圧が所定の電圧よりも低いとき、第１の出力
とは異なる第２の出力を生成する出力手段、該ノードの電圧を所定の電圧よりも高く維持し、それに
よって前記出力手段に第１の出力を生成させる手段、及
び各々が複数の入力信号の異なる１つを受取る複数の切替
え手段であって、該切替え手段の各々はそれに関連した
所定のレベルの入力信号を受取ると導電され、該ノード
の電圧を所定の電圧よりも低い電圧に低下させ、それに
よって出力手段に第２の出力を生成させる複数の切替え
手段を含み、該複数の切替え手段のうちの少なくとも１
つは少なくとも１つの切替え手段が導電されたときの該
ノードの電圧を低下させるレートが他の切替え手段のど
れかが導電されたときの該ノードの電圧を低下させるレ
ートと異なるように構築されることを特徴とする遅延回
路。
（２）ノードにクランプ電圧を供給するための電流制限
クランプ回路であって、Ｐ形ＭＯＳトランジスタ、及び前記Ｐ形ＭＯＳトランジスタのドレーンとグランドの間
に直列に接続された複数のＮ形ＭＯＳトランジスタを含
み、前記Ｐ形ＭＯＳトランジスタはそのソースが電源にその
ゲートがグランドに接続され、且つ前記複数のＮ形ＭＯ
Ｓトランジスタの１つはそのゲート及びドレーンが前記
Ｐ形ＭＯＳトランジスタのドレーンに、且つそのソース
が該ノードに接続されることを特徴とするクランプ回路
。
（３）ノードにクランプ電圧を供給するための電流制限
クランプ回路であって、第１及び第２のＰ形ＭＯＳトランジスタ、及び該ノード
及びグランドの間に直列に接続されたＮ形ＭＯＳトラン
ジスタを含み、前記第１のＰ形ＭＯＳトランジスタはそのソースが電源
に、そのゲートがグランドに接続され、且つそのドレー
ンが前記第２のＰ形ＭＯＳトランジスタのソースに接続
され、前記第２のＰ形ＭＯＳトランジスタはそのゲート
及びドレーンが該ノードに接続されることを特徴とするクランプ回路。