JPH07115355A - 零検出回路におけるオフセット減少方法及び回路 - Google Patents
零検出回路におけるオフセット減少方法及び回路Info
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- JPH07115355A JPH07115355A JP6247068A JP24706894A JPH07115355A JP H07115355 A JPH07115355 A JP H07115355A JP 6247068 A JP6247068 A JP 6247068A JP 24706894 A JP24706894 A JP 24706894A JP H07115355 A JPH07115355 A JP H07115355A
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- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【目的】 従来の回路におけるオフセットを減少又は除
去する方法及び回路を提供する。 【構成】 コンパレータＧ１の入力シグナルの符号反転
が出力の遷移を生じさせることを防止するため、任意の
検出された零交差の後に、入力シグナルが供給されるコ
ンパレータの２個の入力ターミナルの接続を周期的に反
転し、かつ回路の出力状態を維持する。
去する方法及び回路を提供する。 【構成】 コンパレータＧ１の入力シグナルの符号反転
が出力の遷移を生じさせることを防止するため、任意の
検出された零交差の後に、入力シグナルが供給されるコ
ンパレータの２個の入力ターミナルの接続を周期的に反
転し、かつ回路の出力状態を維持する。
Description
【０００１】
【産業上の利用分野】本発明は、出力シグナルの零交差
を利用するシステムにおけるオフセットの減少方法及び
回路に関する。
を利用するシステムにおけるオフセットの減少方法及び
回路に関する。
【０００２】
【従来技術及びその問題点】零交差検出器は、一般に、
その出力が入力シグナルが零レベルと交差するときに常
に状態を変化させる単一のコンパレータ又は複数のカス
ケード型コンパレータから成っている。これらの回路は
デジタル及びアナログ−デジタルシステム中で広く使用
されている。これらの回路のパラメーターのうち良いも
のは典型的には、速度、ゲイン及び等価入力オフセット
である。ピーク検出技術を使用するコミュニケーション
システムでは、入力シグナルの第１のデリバティブは零
交差検出器に供給される。これにより入力シグナルの第
１のデリバティブを表すシグナルの零交差と、従って入
力シグナルの正及び負のピークと正確に同期化するデジ
タルシグナルが得られる。
その出力が入力シグナルが零レベルと交差するときに常
に状態を変化させる単一のコンパレータ又は複数のカス
ケード型コンパレータから成っている。これらの回路は
デジタル及びアナログ−デジタルシステム中で広く使用
されている。これらの回路のパラメーターのうち良いも
のは典型的には、速度、ゲイン及び等価入力オフセット
である。ピーク検出技術を使用するコミュニケーション
システムでは、入力シグナルの第１のデリバティブは零
交差検出器に供給される。これにより入力シグナルの第
１のデリバティブを表すシグナルの零交差と、従って入
力シグナルの正及び負のピークと正確に同期化するデジ
タルシグナルが得られる。
【０００３】他の用途と同じようにこの場合には、零交
差検出回路のオフセットは、最終的に「パルスペアリン
グ」として一般に参照される同期化のエラーを発生させ
る。この現象が図１にグラフ的に示されている。図１か
ら分かるように、周波数ｆ及び振幅Ｖｐの正弦波入力シ
グナルでは、等価入力オフセットΔＶは、その値τが次
の関係で得られる「パルスペアリング」を生じさせる。 τ＝〔１／（πｆ）〕×ｓｉｎ-1（ΔＶ／Ｖｐ） パルスペアリング現象により導入される出力シグナルの
「デューティーサイクル」に関するエラーであることは
明らかである。図示の例では、出力シグナルの「デュー
ティーサイクル」は２τに等しいエラーを含んでいる。
差検出回路のオフセットは、最終的に「パルスペアリン
グ」として一般に参照される同期化のエラーを発生させ
る。この現象が図１にグラフ的に示されている。図１か
ら分かるように、周波数ｆ及び振幅Ｖｐの正弦波入力シ
グナルでは、等価入力オフセットΔＶは、その値τが次
の関係で得られる「パルスペアリング」を生じさせる。 τ＝〔１／（πｆ）〕×ｓｉｎ-1（ΔＶ／Ｖｐ） パルスペアリング現象により導入される出力シグナルの
「デューティーサイクル」に関するエラーであることは
明らかである。図示の例では、出力シグナルの「デュー
ティーサイクル」は２τに等しいエラーを含んでいる。
【０００４】前述の通り、零交差検出回路は単一のコン
パレータ、例えば図３に示すようなコンパレータにより
構成される。しかしより多くの場合、振幅の要求のた
め、前記回路はカスケード接続された複数のコンパレー
タにより構成される。例えば図２に概略的に示すよう
に、前記回路はカスケード接続された２個のコンパレー
タＧ１及びＧ２により構成される。勿論２個のコンパレ
ータ段は図３に示したように同一の回路を有していても
良い。
パレータ、例えば図３に示すようなコンパレータにより
構成される。しかしより多くの場合、振幅の要求のた
め、前記回路はカスケード接続された複数のコンパレー
タにより構成される。例えば図２に概略的に示すよう
に、前記回路はカスケード接続された２個のコンパレー
タＧ１及びＧ２により構成される。勿論２個のコンパレ
ータ段は図３に示したように同一の回路を有していても
良い。
【０００５】図３に示したコンパレータ回路用として、
等価入力オフセットの標準偏差は次のように与えられ
る。 σoffset＝｛Ｖtr1,2 2＋Ｖtr3,4 2＋[(ΔＲ／３Ｒ）×Ｖ
t 〕2 ｝1/2 ここで、Ｖtrj,k は差動対Ｔ１−Ｔ２及びＴ３−Ｔ４に
関するオフセットの標準偏差であり、ΔＲ／３Ｒは、負
荷抵抗Ｒに関するパーセンテージエラーの標準偏差であ
り、Ｖt は室温で約26ｍＶに等しい所謂熱電圧である。
図２の回路の２個の段Ｇ１及びＧ２が等しいと仮定する
ことにより、これらは次の式で与えられる同じ小さいシ
グナルゲインＧｊを有する。 Ｇｊ＝ｇm Ｒ＝ＩＲ／（２Ｖt ）
等価入力オフセットの標準偏差は次のように与えられ
る。 σoffset＝｛Ｖtr1,2 2＋Ｖtr3,4 2＋[(ΔＲ／３Ｒ）×Ｖ
t 〕2 ｝1/2 ここで、Ｖtrj,k は差動対Ｔ１−Ｔ２及びＴ３−Ｔ４に
関するオフセットの標準偏差であり、ΔＲ／３Ｒは、負
荷抵抗Ｒに関するパーセンテージエラーの標準偏差であ
り、Ｖt は室温で約26ｍＶに等しい所謂熱電圧である。
図２の回路の２個の段Ｇ１及びＧ２が等しいと仮定する
ことにより、これらは次の式で与えられる同じ小さいシ
グナルゲインＧｊを有する。 Ｇｊ＝ｇm Ｒ＝ＩＲ／（２Ｖt ）
【０００６】回路の等価入力オフセットは次の式で与え
られる。 σoffset＝〔σoffset1 2＋（σoffset2 ／Ｇ1)2 ]1/2 明らかなように、トランジスタの差動対のオフセットは
主としてトランジスタのエミッタエリア及びバイアス電
流に依存する。例えば高周波数の進展したＣＭＯＳプロ
セスの場合、エミッタエリアへのオフセットの依存性は
図４の曲線から定量的に誘導され、これは電流密度（μ
Ａ／μｍ2 ）の関数としてのオフセットの標準偏差値を
示し、それぞれ最小エミッタエリア（25μｍ2 ）、最小
エリアの10倍（10×）に等しいエミッタエリア（250 μ
ｍ2 ）及び最小エミッタエリアの100 倍に等しいエミッ
タエリアに関するものである。同じ曲線が図５の片対数
表示に示され、ここで参照レベル０ｄＢは低電流密度で
の最小エミッタエリア（25μｍ2 ）のオフセットを表し
ている（図示の場合212 μＶ）。
られる。 σoffset＝〔σoffset1 2＋（σoffset2 ／Ｇ1)2 ]1/2 明らかなように、トランジスタの差動対のオフセットは
主としてトランジスタのエミッタエリア及びバイアス電
流に依存する。例えば高周波数の進展したＣＭＯＳプロ
セスの場合、エミッタエリアへのオフセットの依存性は
図４の曲線から定量的に誘導され、これは電流密度（μ
Ａ／μｍ2 ）の関数としてのオフセットの標準偏差値を
示し、それぞれ最小エミッタエリア（25μｍ2 ）、最小
エリアの10倍（10×）に等しいエミッタエリア（250 μ
ｍ2 ）及び最小エミッタエリアの100 倍に等しいエミッ
タエリアに関するものである。同じ曲線が図５の片対数
表示に示され、ここで参照レベル０ｄＢは低電流密度で
の最小エミッタエリア（25μｍ2 ）のオフセットを表し
ている（図示の場合212 μＶ）。
【０００７】上記サンプルデータに基づいて次のことを
仮定する。 Areatr＝25μｍ2 Ｉ1 ＝100 μＡ Ｉ2 ＝50μＡ Ｒ＝4080Ω ΔＲ／Ｒ＝±0.5 ％ Ｖtr1,2 ＝Ｖtr3,4 ＝ 424μＶ 等価入力オフセットの標準偏差は次に等しいように計算
される。σoffset＝601 μＶ、そしてＶoffset＝３σ
offset＝1.8 ｍＶを与える。Ｖｐ＝100 ｍＶ及びｆ＝９
ＭＨｚのパルスペアリングを計算するために上記式を使
用することにより、パルスペアリング＝673 psec（ピコ
秒）が得られる。
仮定する。 Areatr＝25μｍ2 Ｉ1 ＝100 μＡ Ｉ2 ＝50μＡ Ｒ＝4080Ω ΔＲ／Ｒ＝±0.5 ％ Ｖtr1,2 ＝Ｖtr3,4 ＝ 424μＶ 等価入力オフセットの標準偏差は次に等しいように計算
される。σoffset＝601 μＶ、そしてＶoffset＝３σ
offset＝1.8 ｍＶを与える。Ｖｐ＝100 ｍＶ及びｆ＝９
ＭＨｚのパルスペアリングを計算するために上記式を使
用することにより、パルスペアリング＝673 psec（ピコ
秒）が得られる。
【０００８】多くの用途において、例えばマスメモリシ
ステムの読出／書込チャンネル、例えばハードディスク
システムでは、回路の作動周波数はしばしば９ＭＨｚよ
り低く例えば４ＭＨｚであり、入力シグナルは大きい振
幅例えば500 ｍＶｐのオーダーを有する。この場合のよ
うな比較的リラックスした状況では上記のように分析し
た回路は受け入れられる約286 ピコ秒のパルスペアリン
グを生じさせる。対照的に高性能用途及び進展したシス
テム用の読出／書込チャンネルの仕様の場合には、上述
したものより厳格な条件が課される。例えば新規なシス
テムの読出／書込チャンネルの仕様の要求は、Ｖｐ＝10
0 ｍＶ及びｆmin ＝９ＭＨｚ及び最大パルスペアリング
限界が250 ピコ秒の動作条件を示唆する。
ステムの読出／書込チャンネル、例えばハードディスク
システムでは、回路の作動周波数はしばしば９ＭＨｚよ
り低く例えば４ＭＨｚであり、入力シグナルは大きい振
幅例えば500 ｍＶｐのオーダーを有する。この場合のよ
うな比較的リラックスした状況では上記のように分析し
た回路は受け入れられる約286 ピコ秒のパルスペアリン
グを生じさせる。対照的に高性能用途及び進展したシス
テム用の読出／書込チャンネルの仕様の場合には、上述
したものより厳格な条件が課される。例えば新規なシス
テムの読出／書込チャンネルの仕様の要求は、Ｖｐ＝10
0 ｍＶ及びｆmin ＝９ＭＨｚ及び最大パルスペアリング
限界が250 ピコ秒の動作条件を示唆する。
【０００９】これらの要求は700 μＶの最大等価入力オ
フセット値を課する。再度Ｉ1 ＝100 μＡ、Ｉ2 ＝50μ
Ａ、Ｒ＝4080Ω及びΔＲ／Ｒ＝±0.5 ％、更に図３のコ
ンパレータ回路の２個のエミッタフォロワに供給する電
流ミラーの１％の正確性を仮定し、かつ最終的な第２の
コンパレータ段の寄与を無視することにより、上述の仕
様を満足するために適した差動対のオフセットの標準偏
差は次のようになる。 Ｖtr1,2 ＝Ｖtr3,4 ＝150 μＶ その結果、50μＡのバイアス電流でのこのような入力オ
フセット限界を確保するために要求されるエミッタエリ
アはAreatr＝100 μｍ2 で与えられる。
フセット値を課する。再度Ｉ1 ＝100 μＡ、Ｉ2 ＝50μ
Ａ、Ｒ＝4080Ω及びΔＲ／Ｒ＝±0.5 ％、更に図３のコ
ンパレータ回路の２個のエミッタフォロワに供給する電
流ミラーの１％の正確性を仮定し、かつ最終的な第２の
コンパレータ段の寄与を無視することにより、上述の仕
様を満足するために適した差動対のオフセットの標準偏
差は次のようになる。 Ｖtr1,2 ＝Ｖtr3,4 ＝150 μＶ その結果、50μＡのバイアス電流でのこのような入力オ
フセット限界を確保するために要求されるエミッタエリ
アはAreatr＝100 μｍ2 で与えられる。
【００１０】混合技術デバイス中に集積された零交差検
出回路において、同じ半導性基板にバイポーラオフセッ
トＣＭＯＳ構造が形成されかつ応用技術の改良が最小限
定サイズがＣＭＯＳゲートの２μｍ及びＮＰＮエミッタ
の25μｍ2 からそれぞれ0.7μｍ及び１μｍ2 に減少さ
せることを可能にしたと仮定すると、最小エリアより10
0 倍大きいエミッタエリアを実現しなければならない。
従って成熟した製造プロセスではエミッタエリアの要求
される増加は最小エミッタエリアの約４倍に等しく、一
方進展している製造プロセスでは仕様により確立される
オフセットのレベルを確保するための８個のＮＰＮの実
現（図３の各コンパレータ段に付き４個）は最小エミッ
タエリアの800 倍に等しい。
出回路において、同じ半導性基板にバイポーラオフセッ
トＣＭＯＳ構造が形成されかつ応用技術の改良が最小限
定サイズがＣＭＯＳゲートの２μｍ及びＮＰＮエミッタ
の25μｍ2 からそれぞれ0.7μｍ及び１μｍ2 に減少さ
せることを可能にしたと仮定すると、最小エリアより10
0 倍大きいエミッタエリアを実現しなければならない。
従って成熟した製造プロセスではエミッタエリアの要求
される増加は最小エミッタエリアの約４倍に等しく、一
方進展している製造プロセスでは仕様により確立される
オフセットのレベルを確保するための８個のＮＰＮの実
現（図３の各コンパレータ段に付き４個）は最小エミッ
タエリアの800 倍に等しい。
【００１１】進展した製造プロセスで製造される集積回
路の場合、システム仕様により規定される制限内のオフ
セットを含むこのような方法はエリア要求に関するもの
を決定する。例えばその一方がオフセットをコントロー
ルする特定の経路を通して定期的に調節できるように可
変である並列な差動対を実現する代替法が、オフセット
を減少する案として提案されている。
路の場合、システム仕様により規定される制限内のオフ
セットを含むこのような方法はエリア要求に関するもの
を決定する。例えばその一方がオフセットをコントロー
ルする特定の経路を通して定期的に調節できるように可
変である並列な差動対を実現する代替法が、オフセット
を減少する案として提案されている。
【００１２】
【発明の目的】従って、本発明の主目的は、時間をベー
スとする参照を形成するために出力シグナルの零交差を
利用するシステム用の零交差検出回路のコンパレータ段
の等価入力オフセットを除去し又は減少させるための効
果的な方法及び回路を簡単に実現することである。
スとする参照を形成するために出力シグナルの零交差を
利用するシステム用の零交差検出回路のコンパレータ段
の等価入力オフセットを除去し又は減少させるための効
果的な方法及び回路を簡単に実現することである。
【００１３】
【発明の構成】基本的に本発明方法は、コンパレータの
入力シグナルの符号反転が出力の遷移を生じさせること
を防止しながら、任意の検出された零交差の後に、入力
シグナルが供給されるコンパレータの２個の入力ターミ
ナルの接続を周期的に反転することから成る。これは、
零交差が起こったことを検出した後に、入力シグナルの
任意の連続する２回の零交差間の最小インターバルと比
較して実質的に小さい予備設定された時間、コンパレー
タが取る出力状態を記憶することにより確保される。こ
の目的のため、コンパレータの出力シグナル又はそのレ
プリカであるサンプリング（タイミング）シグナルの単
一タイプのフロントに鋭敏になるよう適切に構成された
双方向回路を満足して使用できる。
入力シグナルの符号反転が出力の遷移を生じさせること
を防止しながら、任意の検出された零交差の後に、入力
シグナルが供給されるコンパレータの２個の入力ターミ
ナルの接続を周期的に反転することから成る。これは、
零交差が起こったことを検出した後に、入力シグナルの
任意の連続する２回の零交差間の最小インターバルと比
較して実質的に小さい予備設定された時間、コンパレー
タが取る出力状態を記憶することにより確保される。こ
の目的のため、コンパレータの出力シグナル又はそのレ
プリカであるサンプリング（タイミング）シグナルの単
一タイプのフロントに鋭敏になるよう適切に構成された
双方向回路を満足して使用できる。
【００１４】勿論本発明方法は、入力シグナルの連続す
る２回の零交差間のこのような最小インターバルが、集
積回路の特定の製造技術により決定されるようなその速
度限界内で本発明回路により正確にフォローされるよう
に十分に長い任意のシステムで実施できる。現在工業的
に利用されている進展した製造技術によると、本発明の
回路はＭＨｚのオーダーの例えば70〜90ＭＨｚまでの周
波数を有する入力シグナルを正確かつ完全にフォローで
きる。
る２回の零交差間のこのような最小インターバルが、集
積回路の特定の製造技術により決定されるようなその速
度限界内で本発明回路により正確にフォローされるよう
に十分に長い任意のシステムで実施できる。現在工業的
に利用されている進展した製造技術によると、本発明の
回路はＭＨｚのオーダーの例えば70〜90ＭＨｚまでの周
波数を有する入力シグナルを正確かつ完全にフォローで
きる。
【００１５】実際には本発明方法の有効性は、常に「一
方向」の零レベルとの交差を検出する工夫に基づいてい
る。これによりオフセットを実質的に「除去」すること
が可能になる。他方実質的に無視できるただ１つの副作
用は、パルスペアリング値（τ2 ）に等しい量の出力シ
グナルの時間ベースへの「トランスレーション（移
行）」（つまり伝搬の遅れ）を生じさせることである。
この「遅れ」効果は、入力シグナルの零交差と完全に同
期化する時間ベースの参照を提供する回路の機能性をど
のようにも害さない。
方向」の零レベルとの交差を検出する工夫に基づいてい
る。これによりオフセットを実質的に「除去」すること
が可能になる。他方実質的に無視できるただ１つの副作
用は、パルスペアリング値（τ2 ）に等しい量の出力シ
グナルの時間ベースへの「トランスレーション（移
行）」（つまり伝搬の遅れ）を生じさせることである。
この「遅れ」効果は、入力シグナルの零交差と完全に同
期化する時間ベースの参照を提供する回路の機能性をど
のようにも害さない。
【００１６】勿論、零交差検出器が、第１の（入力）コ
ンパレータ段の入力を反転させることに加えて、複数の
コンパレータ段を含んで成る場合には、出力シグナルの
入力シグナルとの一貫性を保存するために、多段増幅チ
ェーンの任意のポイントで、ある段の差動出力も同時に
反転させる必要がある。本発明の一態様によると、スイ
ッチングが検出回路の状態を乱すことを回避するため
に、スイッチング（又は多段回路の場合には複数の同時
スイッチング）を２ステップで行なうことができる。入
力シグナルによる零交差（コンパレータの遷移）の後
に、専用回路が、それを引き続き要求される入力反転に
対し不変にするために、レジスタを使用可能にすること
により、零交差検出回路の出力の状態の記憶を確保する
予備設定寿命（τ1 ）を有するパルスを発生するように
してもよい。
ンパレータ段の入力を反転させることに加えて、複数の
コンパレータ段を含んで成る場合には、出力シグナルの
入力シグナルとの一貫性を保存するために、多段増幅チ
ェーンの任意のポイントで、ある段の差動出力も同時に
反転させる必要がある。本発明の一態様によると、スイ
ッチングが検出回路の状態を乱すことを回避するため
に、スイッチング（又は多段回路の場合には複数の同時
スイッチング）を２ステップで行なうことができる。入
力シグナルによる零交差（コンパレータの遷移）の後
に、専用回路が、それを引き続き要求される入力反転に
対し不変にするために、レジスタを使用可能にすること
により、零交差検出回路の出力の状態の記憶を確保する
予備設定寿命（τ1 ）を有するパルスを発生するように
してもよい。
【００１７】約τ1 ／２のオーダーに適切にセットされ
たある遅れ（τ2 ）の後に、入力接続のスイッチング
（そして最終的に多段回路の複数のコンパレータの１個
の出力のスイッチングも）を行なうようにしても良い。
パルスペアリング現象への残りの寄与は、多段チェーン
でそれに先立つコンパレータ段の出力の最終的なスイッ
チに続く最終的なコンパレータ段の等価の入力オフセッ
トから生ずる。しかしこのようなオフセットは先行する
コンパレータ段のゲインにより効果的に分割され、従っ
て実質的に無視できる値を有する。上述の通り、逆に入
力コンパレータ段のオフセットは伝搬の純粋な遅れ中で
「変形」される。
たある遅れ（τ2 ）の後に、入力接続のスイッチング
（そして最終的に多段回路の複数のコンパレータの１個
の出力のスイッチングも）を行なうようにしても良い。
パルスペアリング現象への残りの寄与は、多段チェーン
でそれに先立つコンパレータ段の出力の最終的なスイッ
チに続く最終的なコンパレータ段の等価の入力オフセッ
トから生ずる。しかしこのようなオフセットは先行する
コンパレータ段のゲインにより効果的に分割され、従っ
て実質的に無視できる値を有する。上述の通り、逆に入
力コンパレータ段のオフセットは伝搬の純粋な遅れ中で
「変形」される。
【００１８】添付図面を参照しながら行う引き続く本発
明の重要な態様の説明により本発明は更に良好に理解さ
れるであろう。図１は上述した通り、パルスペアリング
現象を説明するダイアグラムである。図２は上述した通
り、カスケード接続された２個のコンパレータ段から成
る零交差検出機の機能的ダイアグラムである。図３は上
述した通り、零交差検出器で使用可能なコンパレータ段
の回路ダイアグラムである。図４及び５は上述した通
り、エミッタエリアのサイズの関数としてのオフセット
の標準偏差に関連するダイアグラムである。図６は、フ
リップフラップ及びディビエーターを使用する本発明に
従って形成された零交差検出器の機能的ダイアグラムで
ある。
明の重要な態様の説明により本発明は更に良好に理解さ
れるであろう。図１は上述した通り、パルスペアリング
現象を説明するダイアグラムである。図２は上述した通
り、カスケード接続された２個のコンパレータ段から成
る零交差検出機の機能的ダイアグラムである。図３は上
述した通り、零交差検出器で使用可能なコンパレータ段
の回路ダイアグラムである。図４及び５は上述した通
り、エミッタエリアのサイズの関数としてのオフセット
の標準偏差に関連するダイアグラムである。図６は、フ
リップフラップ及びディビエーターを使用する本発明に
従って形成された零交差検出器の機能的ダイアグラムで
ある。
【００１９】図７は、本発明のラッチ及び２個のディビ
エーターを使用する、零交差検出器の機能的ダイアグラ
ムである。図８は、それぞれ図６及び図７で述べたよう
に、本発明の零交差検出回路の時間的ダイアグラムを示
すためでものである。図９は、本発明の回路で使用され
るスイッチングＣＭＯＳセルの機能的ダイアグラムであ
る。図10は、いわゆるギルバートセルにより形成された
ディビエーターを使用する、零交差検出器の機能的ダイ
アグラムである。図11は、図10のギルバートセル等価ダ
イアグラムを示している。
エーターを使用する、零交差検出器の機能的ダイアグラ
ムである。図８は、それぞれ図６及び図７で述べたよう
に、本発明の零交差検出回路の時間的ダイアグラムを示
すためでものである。図９は、本発明の回路で使用され
るスイッチングＣＭＯＳセルの機能的ダイアグラムであ
る。図10は、いわゆるギルバートセルにより形成された
ディビエーターを使用する、零交差検出器の機能的ダイ
アグラムである。図11は、図10のギルバートセル等価ダ
イアグラムを示している。
【００２０】本発明の第１の態様による機能的なダイア
グラムが図６に示され、その回路は、その出力シグナル
Ｓ２が、出力状態を記憶するために使用されるフリップ
フロップのクロック入力ターミナル（ＣＫ）に供給され
るコンパレータＧ１の入力接続をスイッチできるディビ
エーターＤを使用することにより実現されている。ＥＣ
Ｌ（エミッタ−カップルド−ロジック）型のエッジトリ
ガ−Ｄ−フリップフロップを使用できる。フリップフロ
ップの出力（Ｑ）は本態様の零交差検出回路の出力を構
成し、一方前記フリップフロップの相補出力〔Ｑ（上線
付）〕はその入力（Ｄ）に供給される。
グラムが図６に示され、その回路は、その出力シグナル
Ｓ２が、出力状態を記憶するために使用されるフリップ
フロップのクロック入力ターミナル（ＣＫ）に供給され
るコンパレータＧ１の入力接続をスイッチできるディビ
エーターＤを使用することにより実現されている。ＥＣ
Ｌ（エミッタ−カップルド−ロジック）型のエッジトリ
ガ−Ｄ−フリップフロップを使用できる。フリップフロ
ップの出力（Ｑ）は本態様の零交差検出回路の出力を構
成し、一方前記フリップフロップの相補出力〔Ｑ（上線
付）〕はその入力（Ｄ）に供給される。
【００２１】このように配置されたフリップフロップは
一方向のみの遷移に鋭敏である。図示の場合には、前記
フリップフロップはそのクロックシグナルＳ２の低−高
遷移（つまりＳ２シグナルのフロントが上昇している）
場合のみ鋭敏であり、逆の符号の遷移（つまりＳ２シグ
ナルの端部が下降している）には鋭敏でない。ディビエ
ータＤは、ディレイ回路により予備設定された時間イン
ターバルτだけ遅れた出力シグナルＯＵＴのレプリカで
あるシグナルＳ７により駆動される。図８の相対時間ダ
イアグラムにより例示された回路の動作は次の通りであ
る。例えば当初フリップフロップの出力が低状態にあ
り、かつ状態の変化がクロックのつまりＳ２シグナルの
上昇しているフロントと一致したときのみに起こると仮
定する。
一方向のみの遷移に鋭敏である。図示の場合には、前記
フリップフロップはそのクロックシグナルＳ２の低−高
遷移（つまりＳ２シグナルのフロントが上昇している）
場合のみ鋭敏であり、逆の符号の遷移（つまりＳ２シグ
ナルの端部が下降している）には鋭敏でない。ディビエ
ータＤは、ディレイ回路により予備設定された時間イン
ターバルτだけ遅れた出力シグナルＯＵＴのレプリカで
あるシグナルＳ７により駆動される。図８の相対時間ダ
イアグラムにより例示された回路の動作は次の通りであ
る。例えば当初フリップフロップの出力が低状態にあ
り、かつ状態の変化がクロックのつまりＳ２シグナルの
上昇しているフロントと一致したときのみに起こると仮
定する。
【００２２】当初は負である（図では正弦波シグナルの
形態で示されている）入力シグナルＩＮが零レベルと交
差すると直ちに（オフセット電圧＋ΔＶより小さい）、
コンパレータＧ１は状態を変え、これによりフリップフ
ロップのクロック入力ＣＫに上昇フロントを生じさせ
る。Ｓ２シグナルのこのような上昇フロントと同時にフ
リップフロップの出力Ｑは高い論理レベルへ変える。コ
ンパレータＧ１及びフリップフロップに安定な状態（上
述の場合には安定な状態はコンパレータＧ１及びフリッ
プフロップの両者にとって高論理状態である）に正確に
到達することを許容するためにディレイブロックにより
生ずる予備設定された遅れτの後に、コンパレータＧ１
の入力がスイッチされ、つまり入力シグナルＳ１は実質
的にその符号を反転させ、これによりコンパレータＧ１
の出力シグナルＳ２の状態の新しい変化を生じさせる
（つまりシグナルＳ２のフロントが下降する）。フリッ
プフロップがそのクロック入力の低−高遷移のみに鋭敏
で逆の遷移には鋭敏でないという事実から見て、入力シ
グナルＳ１中に新しい零交差が生ずるまで出力Ｑの状態
は変化しないままである（記憶される）。
形態で示されている）入力シグナルＩＮが零レベルと交
差すると直ちに（オフセット電圧＋ΔＶより小さい）、
コンパレータＧ１は状態を変え、これによりフリップフ
ロップのクロック入力ＣＫに上昇フロントを生じさせ
る。Ｓ２シグナルのこのような上昇フロントと同時にフ
リップフロップの出力Ｑは高い論理レベルへ変える。コ
ンパレータＧ１及びフリップフロップに安定な状態（上
述の場合には安定な状態はコンパレータＧ１及びフリッ
プフロップの両者にとって高論理状態である）に正確に
到達することを許容するためにディレイブロックにより
生ずる予備設定された遅れτの後に、コンパレータＧ１
の入力がスイッチされ、つまり入力シグナルＳ１は実質
的にその符号を反転させ、これによりコンパレータＧ１
の出力シグナルＳ２の状態の新しい変化を生じさせる
（つまりシグナルＳ２のフロントが下降する）。フリッ
プフロップがそのクロック入力の低−高遷移のみに鋭敏
で逆の遷移には鋭敏でないという事実から見て、入力シ
グナルＳ１中に新しい零交差が生ずるまで出力Ｑの状態
は変化しないままである（記憶される）。
【００２３】結論して、零交差検出器の状態の変化は、
正の第１のデリバティブを有することにより特徴付けら
れるコンパレータＧ１の入力に存在するシグナルの零交
差により（つまり同じ方向に起こる交差により）独占的
に決定される。実際にはそれらがコンパレータの入力ト
ランジスタ対のベース電流を単独で伝達するため、ディ
ビエータを作動させるスイッチが極度に低い電流で動作
するという事実から見てディビエータＤにより導入され
るオフセットが無視できると仮定することにより、パル
スペアリング現象へのオフセットの寄与は、コンパレー
タＧ１のゲインにより分割されるフリップフロップのク
ロックを駆動する差動トランジスタ対のオフセットのみ
になる。従ってゲインを増加させることにより、零交差
検出回路のパルスペアリングを大きく減少させて実質的
に無視できる値にすることが可能である。
正の第１のデリバティブを有することにより特徴付けら
れるコンパレータＧ１の入力に存在するシグナルの零交
差により（つまり同じ方向に起こる交差により）独占的
に決定される。実際にはそれらがコンパレータの入力ト
ランジスタ対のベース電流を単独で伝達するため、ディ
ビエータを作動させるスイッチが極度に低い電流で動作
するという事実から見てディビエータＤにより導入され
るオフセットが無視できると仮定することにより、パル
スペアリング現象へのオフセットの寄与は、コンパレー
タＧ１のゲインにより分割されるフリップフロップのク
ロックを駆動する差動トランジスタ対のオフセットのみ
になる。従ってゲインを増加させることにより、零交差
検出回路のパルスペアリングを大きく減少させて実質的
に無視できる値にすることが可能である。
【００２４】図７に示した本発明の他の態様によると、
該態様の零交差検出回路は、シグナルＳ５により又は出
力シグナル（ＯＵＴ）の他の任意のレプリカにより駆動
できかつ予備設定された寿命（τ1 ）のパルスを生成す
るワンショットパルス発生器Ａを含んで成っている。図
８の対応するダイアグラムに明瞭に示されているよう
に、出力シグナルＳ５の各遷移において、ワンショット
パルス発生器Ａは、回路の新しい出力状態を記憶するた
めに適したラッチ回路を使用可能にするために使用され
る予備設定された寿命τ1 のパルスを発生し、これによ
り使用可能パルスτ1 の全寿命（マスキングピリオド）
の間、引き続く状態変化を防止する。
該態様の零交差検出回路は、シグナルＳ５により又は出
力シグナル（ＯＵＴ）の他の任意のレプリカにより駆動
できかつ予備設定された寿命（τ1 ）のパルスを生成す
るワンショットパルス発生器Ａを含んで成っている。図
８の対応するダイアグラムに明瞭に示されているよう
に、出力シグナルＳ５の各遷移において、ワンショット
パルス発生器Ａは、回路の新しい出力状態を記憶するた
めに適したラッチ回路を使用可能にするために使用され
る予備設定された寿命τ1 のパルスを発生し、これによ
り使用可能パルスτ1 の全寿命（マスキングピリオド）
の間、引き続く状態変化を防止する。
【００２５】前記ワンショットパルス発生器Ａをトリガ
するする同じシグナルＳ５も、マスキングピリオドτ1
より小さい設定値を有するシグナルの伝搬遅れτ2 を設
定できるディレイ回路Ｃに供給される。通常遅れτ2 ＝
１／２τ1 を満足する。遅れたシグナルＳ７は、回路の
入力コンパレータ段Ｇ１の入力接続を反転させる第１の
ディビエータＤ１、及び零交差検出回路で使用されるカ
スケード段（Ｇ１、Ｇ２・・・）の任意の１段の出力を
反転させる第２のディビエータＤ２を駆動し、これによ
りシグナルの符号の正確な一貫性を再確立する。
するする同じシグナルＳ５も、マスキングピリオドτ1
より小さい設定値を有するシグナルの伝搬遅れτ2 を設
定できるディレイ回路Ｃに供給される。通常遅れτ2 ＝
１／２τ1 を満足する。遅れたシグナルＳ７は、回路の
入力コンパレータ段Ｇ１の入力接続を反転させる第１の
ディビエータＤ１、及び零交差検出回路で使用されるカ
スケード段（Ｇ１、Ｇ２・・・）の任意の１段の出力を
反転させる第２のディビエータＤ２を駆動し、これによ
りシグナルの符号の正確な一貫性を再確立する。
【００２６】出力シグナルＳ５の各遷移において、新し
い状態がマスキングインターバルτ1 の寿命だけラッチ
Ｂにより変化しないように維持される。ディレイ回路Ｃ
により生ずる、回路の出力のスイッチの瞬間から遅れτ
2 の後、ディビエータＤ１及びＤ２が状態を変化させ
る。これはコンパレータＧ１の入力シグナルＳ１の符号
の実質的な反転及び第２のディビエータＤ２により生成
する同時の反転を生じさせる。Ｓ３がＳ４と論理的に同
一であるという事実を考慮すると、その間ラッチＢが使
用可能にされる全インターバルτ1 の間これらがマスク
されるため、これらのスイッチングは零交差検出回路の
出力ターミナルＯＵＴ＋及びＯＵＴ−を通って存在する
シグナルの遷移を生じさせない。従って入力シグナルＳ
１による連続的な零交差は、マスキングインターバルτ
1 間のコンパレータＧ１の入力接続の反転を通してシグ
ナルを実質的に反転させたことにより、実質的に直前の
零交差と同じ方向に起こる。
い状態がマスキングインターバルτ1 の寿命だけラッチ
Ｂにより変化しないように維持される。ディレイ回路Ｃ
により生ずる、回路の出力のスイッチの瞬間から遅れτ
2 の後、ディビエータＤ１及びＤ２が状態を変化させ
る。これはコンパレータＧ１の入力シグナルＳ１の符号
の実質的な反転及び第２のディビエータＤ２により生成
する同時の反転を生じさせる。Ｓ３がＳ４と論理的に同
一であるという事実を考慮すると、その間ラッチＢが使
用可能にされる全インターバルτ1 の間これらがマスク
されるため、これらのスイッチングは零交差検出回路の
出力ターミナルＯＵＴ＋及びＯＵＴ−を通って存在する
シグナルの遷移を生じさせない。従って入力シグナルＳ
１による連続的な零交差は、マスキングインターバルτ
1 間のコンパレータＧ１の入力接続の反転を通してシグ
ナルを実質的に反転させたことにより、実質的に直前の
零交差と同じ方向に起こる。
【００２７】例えば図６又は図７に示された回路のよう
に、適用される特定の回路の実例にもかかわりなく、実
質的に常に同じ方向の零レベルの交差は、入力コンパレ
ータのオフセットを生じさせ、出力シグナル（ＯＵＴ）
の伝搬の純粋な遅れ中でそれ自身を変換し、コンパレー
タＧ１の入力差動対が無視できないオフセット（ΔＶ）
を提示するという事実にもかかわらず、入力シグナルの
零交差の連続と完璧な同期化を維持する。図６の回路の
場合及び図７の回路の場合のある入力シグナル用のタイ
ミングシグナルがそれぞれ図８に示されている。
に、適用される特定の回路の実例にもかかわりなく、実
質的に常に同じ方向の零レベルの交差は、入力コンパレ
ータのオフセットを生じさせ、出力シグナル（ＯＵＴ）
の伝搬の純粋な遅れ中でそれ自身を変換し、コンパレー
タＧ１の入力差動対が無視できないオフセット（ΔＶ）
を提示するという事実にもかかわらず、入力シグナルの
零交差の連続と完璧な同期化を維持する。図６の回路の
場合及び図７の回路の場合のある入力シグナル用のタイ
ミングシグナルがそれぞれ図８に示されている。
【００２８】図６に示された回路の場合には、零レベル
との各交差において（考慮している例でのオフセット＋
ΔＶ）コンパレータＧ１は状態を変化させて出力シグナ
ルＳ２を生じさせる。出力状態（Ｑ≡ＯＵＴ）を記憶す
るフリップフロップは一方向のみ（考慮している例では
シグナルＳ２の負から正の値へ）の遷移に鋭敏である。
ある遅れτの後に、シグナルＳ７の遷移は出力シグナル
の状態変化を生じさせることなく入力接続（シグナルＳ
１）のスイッチングを生じさせる。出力シグナルの遷移
は、常に同一方向に、コンパレータＧ１の入力に存在す
るシグナルＳ１の零交差と一致するように起こる。
との各交差において（考慮している例でのオフセット＋
ΔＶ）コンパレータＧ１は状態を変化させて出力シグナ
ルＳ２を生じさせる。出力状態（Ｑ≡ＯＵＴ）を記憶す
るフリップフロップは一方向のみ（考慮している例では
シグナルＳ２の負から正の値へ）の遷移に鋭敏である。
ある遅れτの後に、シグナルＳ７の遷移は出力シグナル
の状態変化を生じさせることなく入力接続（シグナルＳ
１）のスイッチングを生じさせる。出力シグナルの遷移
は、常に同一方向に、コンパレータＧ１の入力に存在す
るシグナルＳ１の零交差と一致するように起こる。
【００２９】図７に示された回路の場合には、出力シグ
ナルとの各交差において（Ｓ５≡ＯＵＴ）予備設定され
た寿命τ1 を有するパルスＳ７が発生し、このパルスＳ
６は記憶回路Ｂを使用可能にし、これにより出力シグナ
ル（Ｓ≡ＯＵＴ）により取られる値を保存する。インタ
ーバルτ1 の間の瞬間（τ2 ）において、ディレイ回路
Ｃにより決定されたように、コンパレータＧ１の入力の
スイッチングが遅れたシグナルＳ７によりコマンドされ
る。これは、コンパレータＧ１の入力に供給される（考
慮している例で正弦波の形態で示されている）シグナル
Ｓ１の符号を反転させることと等価である。コンパレー
タＧ１の入力の反転と同時に同じコンパレータＧ１の出
力の反転も第２のディビエータＤ２により行なわれる。
（実質的にシグナルＳ３と等価である）シグナルＳ１、
Ｓ２、Ｓ３及びＳ４が図８に示されている。ディビエー
タＤ１により決定される入力の反転の後のシグナルＳ
２、Ｓ３及びＳ４の遷移は、シグナルＳ６のインターバ
ルの全寿命の間マスクされ、出力シグナル（Ｓ５≡ＯＵ
Ｔ）の記憶回路Ｂを使用可能にする。
ナルとの各交差において（Ｓ５≡ＯＵＴ）予備設定され
た寿命τ1 を有するパルスＳ７が発生し、このパルスＳ
６は記憶回路Ｂを使用可能にし、これにより出力シグナ
ル（Ｓ≡ＯＵＴ）により取られる値を保存する。インタ
ーバルτ1 の間の瞬間（τ2 ）において、ディレイ回路
Ｃにより決定されたように、コンパレータＧ１の入力の
スイッチングが遅れたシグナルＳ７によりコマンドされ
る。これは、コンパレータＧ１の入力に供給される（考
慮している例で正弦波の形態で示されている）シグナル
Ｓ１の符号を反転させることと等価である。コンパレー
タＧ１の入力の反転と同時に同じコンパレータＧ１の出
力の反転も第２のディビエータＤ２により行なわれる。
（実質的にシグナルＳ３と等価である）シグナルＳ１、
Ｓ２、Ｓ３及びＳ４が図８に示されている。ディビエー
タＤ１により決定される入力の反転の後のシグナルＳ
２、Ｓ３及びＳ４の遷移は、シグナルＳ６のインターバ
ルの全寿命の間マスクされ、出力シグナル（Ｓ５≡ＯＵ
Ｔ）の記憶回路Ｂを使用可能にする。
【００３０】カスケード接続の任意数の増幅段が段Ｇ１
及びＧ２の間に存在しても良いことは当然である。ディ
ビエータ（Ｄ、Ｄ１及びＤ２）は異なった形態で使用し
ても良い。例えば図９に示すように、ディビエータをＣ
ＭＯＳ構造で配置しても良い。勿論図９に示したものと
類似するように、１個のディビエータ（Ｄ、Ｄ１又はＤ
２）を２個のスイッチングブロックを使用して実現して
も良い。代替法として、ギルバートセルとして広く知ら
れる図10に概略を示した回路を使用して、図11の等価回
路ダイアグラムに示すように差動ゲイン段及びディビエ
ータの両者を実現しても良い。
及びＧ２の間に存在しても良いことは当然である。ディ
ビエータ（Ｄ、Ｄ１及びＤ２）は異なった形態で使用し
ても良い。例えば図９に示すように、ディビエータをＣ
ＭＯＳ構造で配置しても良い。勿論図９に示したものと
類似するように、１個のディビエータ（Ｄ、Ｄ１又はＤ
２）を２個のスイッチングブロックを使用して実現して
も良い。代替法として、ギルバートセルとして広く知ら
れる図10に概略を示した回路を使用して、図11の等価回
路ダイアグラムに示すように差動ゲイン段及びディビエ
ータの両者を実現しても良い。
【図１】パルスペアリング現象を説明するダイアグラ
ム。
ム。
【図２】カスケード接続された２個のコンパレータ段か
ら成る零交差検出器の機能的ダイアグラム。
ら成る零交差検出器の機能的ダイアグラム。
【図３】零交差検出器で使用可能なコンパレータ段の回
路ダイアグラム。
路ダイアグラム。
【図４】エミッタエリアのサイズの関数としてのオフセ
ットの標準偏差に関連するダイアグラム。
ットの標準偏差に関連するダイアグラム。
【図５】エミッタエリアのサイズの関数としてのオフセ
ットの標準偏差に関連するダイアグラム。
ットの標準偏差に関連するダイアグラム。
【図６】本発明に従って形成された零交差検出器の機能
的ダイアグラム。
的ダイアグラム。
【図７】本発明のラッチ及び２個のディビエーターを使
用する、零交差検出器の機能的ダイアグラム。
用する、零交差検出器の機能的ダイアグラム。
【図８】本発明の零交差検出回路の時間的ダイアグラ
ム。
ム。
【図９】本発明の回路で使用されるスイッチングＣＭＯ
Ｓセルの機能的ダイアグラム。
Ｓセルの機能的ダイアグラム。
【図10】ギルバートセルにより形成されたディビエータ
ーを使用する、零交差検出器の機能的ダイアグラム。
ーを使用する、零交差検出器の機能的ダイアグラム。
【図11】図10のギルバートセル等価ダイアグラム。
Ｄ・・・ディビエータ Ｇ１・・・コンパレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パオロ・ガドゥッチ イタリア国 チレニア 56018 ヴィア・ デレ・オルキデー 28 (72)発明者 デビッド・モロニー イタリア国 コルナレド 20010 ヴィ ア・ブレラ24
Claims (7)
- 【請求項１】 その入力に入力シグナルが供給される少
なくとも１個のコンパレータを含んで成る零交差検出回
路の等価入力オフセットの減少方法において、 検出された零交差からある遅れの後に前記コンパレータ
の入力を反転し、 前記遅れより長く、かつ前記入力シグナルの連続する２
回の零交差間の最小インターバルより小さい時間、前記
検出された零交差に従って零交差検出回路の出力状態を
記憶する、 ことを含んで成ることを特徴とする方法。 - 【請求項２】 その入力に入力シグナルが供給される少
なくとも１個のコンパレータを含んで成る零交差検出回
路の等価入力オフセットの減少方法において、 零交差の検出後に前記コンパレータの入力を反転し、 該コンパレータにより生ずるシグナルの単一方向の遷移
に対して鋭敏な双安定回路に、出力シグナルを供給する
ことにより、回路の出力の状態をコンパレータの入力の
前記反転に対して不変とする、 ことを含んで成ることを特徴とする方法。 - 【請求項３】 少なくとも１個のコンパレータを含んで
成る零交差検出回路において、 回路の出力に接続され、かつ前記コンパレータの入力に
供給されるシグナルの任意の連続する２回の零交差間の
最小インターバルより小さい予備設定された遅れを有す
る出力シグナルを伝搬できるディレイ回路、 出力シグナルの遷移後に前記コンパレータの入力を反転
できる、前記遅れ出力シグナルによりコントロールされ
るディビエータ、 前記コンパレータにより生成しその入力に供給されるシ
グナルの単一方向の遷移に鋭敏で、かつ前記零交差検出
回路の前記出力を構成する出力を有する双方向回路、 を含んで成る零交差検出回路。 - 【請求項４】 前記双方向回路が、エッジトリガ−Ｄ−
型フリップフロップであり、その第１の出力が回路の出
力を構成し、第２の相補出力が該フリップフロップの入
力に接続され、該フリップフロップのクロック入力が前
記コンパレータの出力に接続されている請求項３に記載
の回路。 - 【請求項５】 少なくとも１個のコンパレータを含んで
成る零交差検出回路において、 回路の出力状態を記憶できる使用可能にできるレジス
タ、 出力に接続されたコントロールターミナルを有し、出力
の各遷移時に前記レジスタ用の使用可能パルスを発生で
きる予備設定された寿命の単一パルスの発生器、 前記パルスの前記予備設定された寿命より短い遅れで出
力シグナルを伝搬できる、出力に接続されたディレイ回
路、 出力の各遷移後に前記コンパレータの入力を反転でき
る、前記遅れた出力シグナルによりコントロールされる
少なくとも１個のディビエータを含んで成る零交差検出
回路。 - 【請求項６】 複数のカスケード接続したコンパレー
タ、及び前記入力反転と同時に前記複数のコンパレータ
の任意の１個のコンパレータの出力を反転できる少なく
とも１個の第２のディビエータを含んで成る請求項５に
記載の回路。 - 【請求項７】 前記第２のディビエータがギルバートセ
ルにより構成されている請求項６に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830379A EP0643484B1 (en) | 1993-09-14 | 1993-09-14 | Offset reduction in a zero-detecting circuit |
| IT93830379.9 | 1993-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115355A true JPH07115355A (ja) | 1995-05-02 |
Family
ID=8215218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6247068A Pending JPH07115355A (ja) | 1993-09-14 | 1994-09-14 | 零検出回路におけるオフセット減少方法及び回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5623220A (ja) |
| EP (1) | EP0643484B1 (ja) |
| JP (1) | JPH07115355A (ja) |
| DE (1) | DE69320630T2 (ja) |
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| JP2010027472A (ja) * | 2008-07-23 | 2010-02-04 | Kyocera Mita Corp | 位相制御装置及び定着装置 |
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| US7391204B2 (en) * | 2004-04-07 | 2008-06-24 | Honrywell International Inc. | Sensor signal conditioning circuit |
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| DE102018102375B4 (de) * | 2018-02-02 | 2022-02-24 | Infineon Technologies Ag | Analog-Binär-Umsetzer und Verfahren zum Umsetzen eines Analogsignals in ein Binärsignal |
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