JP2685050B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JP2685050B2 JP2685050B2 JP61133790A JP13379086A JP2685050B2 JP 2685050 B2 JP2685050 B2 JP 2685050B2 JP 61133790 A JP61133790 A JP 61133790A JP 13379086 A JP13379086 A JP 13379086A JP 2685050 B2 JP2685050 B2 JP 2685050B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R17/00—Measuring arrangements involving comparison with a reference value, e.g. bridge
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/175—Indicating the instants of passage of current or voltage through a given value, e.g. passage through zero
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔概要〕
コンパレータ回路において、入力信号の極性の変化す
るポイントのみコンパレート動作し、入力信号の極性が
変化しないときは入力オフセット電圧を検出するように
入力信号に基づいて制御するようにした回路である。 〔産業上の利用分野〕 本発明はコンパレータ回路に関し、特に、コンパレー
タとして機能している以外の状態において入力オフセッ
ト電圧を検出するようにしたコンパレータ回路に関す
る。 〔従来の技術及び発明が解決しようとする問題点〕 コンパレータ回路において入力オフセット電圧が発生
することは知られている。この入力オフセット電圧はIC
内部のトランジスタやFETのバラツキなどにより生じる
ものであり、さらに温度ドリフトによることもある。従
来は上記トランジスタやFETのバラツキを極力押さえか
つ温度特性の良好なものを用いるか、あるいは入力信号
以外にタイミングをとる回路を設ける等して対策してき
た。しかしながら、この入力オフセット電圧を小さくす
ることは困難な面が多く遅延時間のＬ→H,H→Ｌによる
ずれが大きくなる等の問題がある。 〔問題点を解決するための手段及び作用〕 本発明は上記の問題点を解消したコンパレータ回路て
提供することにあり、その手段は、入力信号のコンパレ
ート動作を行うコンパレータ回路において、第１の入力
信号及び第２の入力信号が入力されるオペアンプからな
り、第２の入力信号に対する第１の入力信号の大小を比
較するコンパレータ手段と、前記オペアンプの入力段に
接続され、コンパレート動作を行う第１の期間に第１の
入力信号を前記オペアンプに入力し、オフセット電圧検
出を行う第２の期間に前記第１の信号を遮断する入力切
換手段と、前記オペアンプの出力段に接続され、前記第
１の期間に前記オペアンプの出力信号を保持し、前記第
２の期間に保持されていた前記オペアンプの出力信号を
出力する出力切換手段と、前記入力切換手段と出力切換
手段に接続され、前記第１の入力信号の前記第２の入力
信号に対する極性が変化する期間を前記第１の期間と
し、前記第１の入力信号の極性が変化しない期間を前記
第２の期間とする、切換信号を出力する入出力切換信号
発生手段と、を備えたことを特徴とする。 〔実施例〕 第１図は本発明に係るコンパレータ回路の基本ブロッ
ク図である。第１図において、ブロックＡは入力切換回
路、Ｂは出力切換回路、Ｃは入出力切換信号発生回路、
CMP1はメインコンパレータである。この回路は入力信号
レベルに応じてメインコンパレータCMP1をコンパレート
状態とオフセット電圧検出状態に切り換えることができ
るもので、これによりコンパレート状態では入力オフセ
ット電圧が無視できるコンパレータ回路が実現できる。
即ち、入力信号がある時間以上の周期でのみ極性が変化
する場合には、メインコンパレータCMP1は入力信号に応
答した後、コンパレータとして機能していない時間をオ
フセット電圧検出として用い、次の入力信号への応答に
備えるものである。この動作を第２図以下に沿ってさら
に詳細に説明する。 第２図は第１図の各ブロックを詳細に示す回路図であ
る。第２図において、ブロックA,B,Cは第１図のそれに
対応している。入力切換回路ＡはＰチャネルMOSトラン
ジスタ（PMOS）とＮチャネルMOSトランジスタ（NMOS）
を組み合わせて成るゲートG1と、同様な構成のG2,G3を
有し、さらに容量CCを有する。 第２図の回路では接地電位を基準として電源電圧VDD
と参照電圧が使用される。本図では参照電圧として、V
DDの半分の電圧、即ち、VDD/2が印加される。プラス入
力（＋IN）には参照電圧に等しいVDD/2が印加される。
マイナス入力（−IN）にはコンパレートされる入力信号
が印加される。 また、第６図は第２図の各点における信号タイミング
チャートである。−INはコンパレート動作を行う入力信
号である。CMP1はメインコンパレータCMP1の出力を示
す。第２図回路構成の時に、CMP1はVDD,VDD/2,0の３値
を出力する。VDD/2は第３図（ｂ）に示すボルテージフ
ォロア構成のときに出力される。CMP2はサブコンパレー
タCMP2の出力を示す。これは制御信号CNT1〜CNT3をつく
るための基本信号であり、VDDと０の２値を出力する。F
FOはCMP1の出力レベルを保持するフリップフロップ回路
の出力であり、ＨレベルとＬレベルの２値を出力する。
OUTは第２図のコンパレータ回路のOUT出力を示し、Ｈレ
ベルとＬレベルの２値を出力する。 第２図において、入力切換回路Ａでは入出力切換信号
発生回路Ｃからの第６図に示す信号CNT3によってゲート
G1,G2,G3のPMOS及びNMOSがそれぞれ導通若しくは遮断さ
れる。この場合、その導通もしくは遮断によって第３図
（ａ）もしくは（ｂ）に示す等価回路となる。即ち、第
３図（ａ）はコンパレート状態として機能する回路であ
り、オフセット電圧をキャンセルしたコンパレート動作
を行う。一方、第３図（ｂ）はオフセット電圧の検出状
態として機能する回路であり、いわゆるボルテージホロ
ワにおいて入力端子間にオフセット電圧が発生するのを
容量CCにより吸収するものである。図から明らかなよう
に、第３図（ａ）の回路を実現するためにはゲートG1が
導通し、ゲートG2,G3を遮断すればよく、第３図（ｂ）
の回路を実現するためにはゲートG1を遮断し、ゲート
G2,G3を導通すればよい。 第３図（ｂ）の接続の場合、CMP1は前述のようにボル
テージフォロア構成であり、参照電圧VDD/2を出力す
る。第２図に示すようにこのとき容量CCの一端はCMP1の
−入力とゲートG2を介して参照電圧VDD/2に接続され、
容量CCの他端はCMP1の出力電圧にゲートG3を介して接続
される（出力電圧はオフセット電圧を加えたものであ
る）。CMP1の入力は入力インピーダンスが無限大と仮定
しているためここでは考慮する必要がない。この結果、
容量CCの両端にはCMP1の入力オフセット電圧が発生し電
荷Ｑが蓄積される。 第３図（ａ）の接続の場合、容量CCの一端はゲートG1
を介して入力（−IN）に接続され、他端はCMP1の−入力
に接続される。ここで容量CCの両端には上述の説明のよ
うに第３図（ｂ）の接続の状態で蓄積された電荷Ｑが保
持されており、オフセット電圧が保持される。その結
果、CMP1の−入力には入力電圧（−IN）とオフセット電
圧を加えたものが印加される。 一方、CMP1の＋入力にはVDD/2端子を経て参照電圧VDD
/2が印加される。さらにCMP1の＋入力には入力オフセッ
ト電圧が内在するためこれを考慮すると、CMP1の＋入力
には参照電圧VDD/2にオフセット電圧を加えた電圧が印
加された場合と等価の動作を行う。従って、CMP1の−入
力と＋入力には、同相分のオフセット電圧を差し引く
と、それぞれ入力電圧と参照電圧とが印加されたのと等
価になる。これによって、CMP1に内在する入力オフセッ
ト電圧をキャンセルしたコンパレータ動作が可能にな
る。 出力切換回路ＢはPMOS及びNMOSからなるゲートG4,G5
及びフリップフロップFFにより構成される。この回路で
は入出力切換信号発生回路Ｃから第６図に示す信号CNT1
及びCNT2によって、ゲートG4,G5が導通／遮断される。
これによって、コンパレータとしての出力を第４図
（ａ），（ｂ）のように切り換える。第４図（ａ）では
メインコンパレータCMP1の出力を直接コンパレータ部の
OUT出力に接続する。これと並行してCMP1の出力を第６
図のCNT1信号の立上がりで保持回路（OHC）に書き込
む。 第４図（ｂ）ではメインコンパレータがオフセット電
圧検出状態なのでCMP1出力にはコンパレート結果が出力
されていない。OUT出力の連続性を維持するために、第
４図（ａ）の状態のときにメインコンパレータ出力を書
き込んだ保持回路（OHC）の出力をOUT出力に接続する。 入出力切換信号発生回路Ｃは、コンパレータCMP2とイ
ンバータINV1〜14と排他的ORゲートEXOR1〜３により構
成され、入力信号に基づいて第６図の如き各信号CNT1〜
CNT3を出力する。各インバータINV1〜12は遅延回路とし
て機能し、コンパレータCMP2の出力から各信号CNT1〜CN
T3を得、それぞれタイミングをとって出力している。CN
T1は前述のようにその立ち上がりでCMP1の出力信号を保
持回路（OHC）に書き込むためのクロックである。CNT2
は前述のようにＨレベルのときに保持回路（OHC）の出
力をOUT出力へ接続し、ＬレベルのときにCMP1の出力をO
UT出力に接続する。CNT3はコンパレータ入力信号に応じ
てメインコンパレータCMP1がコンパレート状態にあるべ
きタイミングとオフセット電圧検出状態にあるタイミン
グに分ける。 第５図は上述のタイミングを切り換える信号CNT3を示
す。入力信号の最大周波数をfmaxとすると、パルス幅τ
はτ＜1/2fmaxに設定する。このパルスがＬレベルのと
きがコンパレータ状態であり、第３図（ａ）、第４図
（ａ）の等価回路に相当し、Ｈレベルのときがオフセッ
ト電圧検出状態であり、第３図（ｂ）、第４図（ｂ）の
等価回路に相当する。第５、６図の波形図から明らかな
ように、入力信号の極性が変化するタイミングでCNT3は
Ｌレベルであり、この時にコンパレート状態となる。
又、極性が変化しないタイミングでCNT3はＨレベルであ
り、この時にオフセット電圧検出状態となる。 〔発明の効果〕 本発明によれば、コンパレータ回路への入力信号があ
る時間周期以上で変化する場合に、コンパレート動作後
の間隙に入力オフセット電圧を検出できるようにしたの
で、入力信号以外にオフセットキャンセルのためのタイ
ミング信号を必要とせず従って回路が簡素化できる。
るポイントのみコンパレート動作し、入力信号の極性が
変化しないときは入力オフセット電圧を検出するように
入力信号に基づいて制御するようにした回路である。 〔産業上の利用分野〕 本発明はコンパレータ回路に関し、特に、コンパレー
タとして機能している以外の状態において入力オフセッ
ト電圧を検出するようにしたコンパレータ回路に関す
る。 〔従来の技術及び発明が解決しようとする問題点〕 コンパレータ回路において入力オフセット電圧が発生
することは知られている。この入力オフセット電圧はIC
内部のトランジスタやFETのバラツキなどにより生じる
ものであり、さらに温度ドリフトによることもある。従
来は上記トランジスタやFETのバラツキを極力押さえか
つ温度特性の良好なものを用いるか、あるいは入力信号
以外にタイミングをとる回路を設ける等して対策してき
た。しかしながら、この入力オフセット電圧を小さくす
ることは困難な面が多く遅延時間のＬ→H,H→Ｌによる
ずれが大きくなる等の問題がある。 〔問題点を解決するための手段及び作用〕 本発明は上記の問題点を解消したコンパレータ回路て
提供することにあり、その手段は、入力信号のコンパレ
ート動作を行うコンパレータ回路において、第１の入力
信号及び第２の入力信号が入力されるオペアンプからな
り、第２の入力信号に対する第１の入力信号の大小を比
較するコンパレータ手段と、前記オペアンプの入力段に
接続され、コンパレート動作を行う第１の期間に第１の
入力信号を前記オペアンプに入力し、オフセット電圧検
出を行う第２の期間に前記第１の信号を遮断する入力切
換手段と、前記オペアンプの出力段に接続され、前記第
１の期間に前記オペアンプの出力信号を保持し、前記第
２の期間に保持されていた前記オペアンプの出力信号を
出力する出力切換手段と、前記入力切換手段と出力切換
手段に接続され、前記第１の入力信号の前記第２の入力
信号に対する極性が変化する期間を前記第１の期間と
し、前記第１の入力信号の極性が変化しない期間を前記
第２の期間とする、切換信号を出力する入出力切換信号
発生手段と、を備えたことを特徴とする。 〔実施例〕 第１図は本発明に係るコンパレータ回路の基本ブロッ
ク図である。第１図において、ブロックＡは入力切換回
路、Ｂは出力切換回路、Ｃは入出力切換信号発生回路、
CMP1はメインコンパレータである。この回路は入力信号
レベルに応じてメインコンパレータCMP1をコンパレート
状態とオフセット電圧検出状態に切り換えることができ
るもので、これによりコンパレート状態では入力オフセ
ット電圧が無視できるコンパレータ回路が実現できる。
即ち、入力信号がある時間以上の周期でのみ極性が変化
する場合には、メインコンパレータCMP1は入力信号に応
答した後、コンパレータとして機能していない時間をオ
フセット電圧検出として用い、次の入力信号への応答に
備えるものである。この動作を第２図以下に沿ってさら
に詳細に説明する。 第２図は第１図の各ブロックを詳細に示す回路図であ
る。第２図において、ブロックA,B,Cは第１図のそれに
対応している。入力切換回路ＡはＰチャネルMOSトラン
ジスタ（PMOS）とＮチャネルMOSトランジスタ（NMOS）
を組み合わせて成るゲートG1と、同様な構成のG2,G3を
有し、さらに容量CCを有する。 第２図の回路では接地電位を基準として電源電圧VDD
と参照電圧が使用される。本図では参照電圧として、V
DDの半分の電圧、即ち、VDD/2が印加される。プラス入
力（＋IN）には参照電圧に等しいVDD/2が印加される。
マイナス入力（−IN）にはコンパレートされる入力信号
が印加される。 また、第６図は第２図の各点における信号タイミング
チャートである。−INはコンパレート動作を行う入力信
号である。CMP1はメインコンパレータCMP1の出力を示
す。第２図回路構成の時に、CMP1はVDD,VDD/2,0の３値
を出力する。VDD/2は第３図（ｂ）に示すボルテージフ
ォロア構成のときに出力される。CMP2はサブコンパレー
タCMP2の出力を示す。これは制御信号CNT1〜CNT3をつく
るための基本信号であり、VDDと０の２値を出力する。F
FOはCMP1の出力レベルを保持するフリップフロップ回路
の出力であり、ＨレベルとＬレベルの２値を出力する。
OUTは第２図のコンパレータ回路のOUT出力を示し、Ｈレ
ベルとＬレベルの２値を出力する。 第２図において、入力切換回路Ａでは入出力切換信号
発生回路Ｃからの第６図に示す信号CNT3によってゲート
G1,G2,G3のPMOS及びNMOSがそれぞれ導通若しくは遮断さ
れる。この場合、その導通もしくは遮断によって第３図
（ａ）もしくは（ｂ）に示す等価回路となる。即ち、第
３図（ａ）はコンパレート状態として機能する回路であ
り、オフセット電圧をキャンセルしたコンパレート動作
を行う。一方、第３図（ｂ）はオフセット電圧の検出状
態として機能する回路であり、いわゆるボルテージホロ
ワにおいて入力端子間にオフセット電圧が発生するのを
容量CCにより吸収するものである。図から明らかなよう
に、第３図（ａ）の回路を実現するためにはゲートG1が
導通し、ゲートG2,G3を遮断すればよく、第３図（ｂ）
の回路を実現するためにはゲートG1を遮断し、ゲート
G2,G3を導通すればよい。 第３図（ｂ）の接続の場合、CMP1は前述のようにボル
テージフォロア構成であり、参照電圧VDD/2を出力す
る。第２図に示すようにこのとき容量CCの一端はCMP1の
−入力とゲートG2を介して参照電圧VDD/2に接続され、
容量CCの他端はCMP1の出力電圧にゲートG3を介して接続
される（出力電圧はオフセット電圧を加えたものであ
る）。CMP1の入力は入力インピーダンスが無限大と仮定
しているためここでは考慮する必要がない。この結果、
容量CCの両端にはCMP1の入力オフセット電圧が発生し電
荷Ｑが蓄積される。 第３図（ａ）の接続の場合、容量CCの一端はゲートG1
を介して入力（−IN）に接続され、他端はCMP1の−入力
に接続される。ここで容量CCの両端には上述の説明のよ
うに第３図（ｂ）の接続の状態で蓄積された電荷Ｑが保
持されており、オフセット電圧が保持される。その結
果、CMP1の−入力には入力電圧（−IN）とオフセット電
圧を加えたものが印加される。 一方、CMP1の＋入力にはVDD/2端子を経て参照電圧VDD
/2が印加される。さらにCMP1の＋入力には入力オフセッ
ト電圧が内在するためこれを考慮すると、CMP1の＋入力
には参照電圧VDD/2にオフセット電圧を加えた電圧が印
加された場合と等価の動作を行う。従って、CMP1の−入
力と＋入力には、同相分のオフセット電圧を差し引く
と、それぞれ入力電圧と参照電圧とが印加されたのと等
価になる。これによって、CMP1に内在する入力オフセッ
ト電圧をキャンセルしたコンパレータ動作が可能にな
る。 出力切換回路ＢはPMOS及びNMOSからなるゲートG4,G5
及びフリップフロップFFにより構成される。この回路で
は入出力切換信号発生回路Ｃから第６図に示す信号CNT1
及びCNT2によって、ゲートG4,G5が導通／遮断される。
これによって、コンパレータとしての出力を第４図
（ａ），（ｂ）のように切り換える。第４図（ａ）では
メインコンパレータCMP1の出力を直接コンパレータ部の
OUT出力に接続する。これと並行してCMP1の出力を第６
図のCNT1信号の立上がりで保持回路（OHC）に書き込
む。 第４図（ｂ）ではメインコンパレータがオフセット電
圧検出状態なのでCMP1出力にはコンパレート結果が出力
されていない。OUT出力の連続性を維持するために、第
４図（ａ）の状態のときにメインコンパレータ出力を書
き込んだ保持回路（OHC）の出力をOUT出力に接続する。 入出力切換信号発生回路Ｃは、コンパレータCMP2とイ
ンバータINV1〜14と排他的ORゲートEXOR1〜３により構
成され、入力信号に基づいて第６図の如き各信号CNT1〜
CNT3を出力する。各インバータINV1〜12は遅延回路とし
て機能し、コンパレータCMP2の出力から各信号CNT1〜CN
T3を得、それぞれタイミングをとって出力している。CN
T1は前述のようにその立ち上がりでCMP1の出力信号を保
持回路（OHC）に書き込むためのクロックである。CNT2
は前述のようにＨレベルのときに保持回路（OHC）の出
力をOUT出力へ接続し、ＬレベルのときにCMP1の出力をO
UT出力に接続する。CNT3はコンパレータ入力信号に応じ
てメインコンパレータCMP1がコンパレート状態にあるべ
きタイミングとオフセット電圧検出状態にあるタイミン
グに分ける。 第５図は上述のタイミングを切り換える信号CNT3を示
す。入力信号の最大周波数をfmaxとすると、パルス幅τ
はτ＜1/2fmaxに設定する。このパルスがＬレベルのと
きがコンパレータ状態であり、第３図（ａ）、第４図
（ａ）の等価回路に相当し、Ｈレベルのときがオフセッ
ト電圧検出状態であり、第３図（ｂ）、第４図（ｂ）の
等価回路に相当する。第５、６図の波形図から明らかな
ように、入力信号の極性が変化するタイミングでCNT3は
Ｌレベルであり、この時にコンパレート状態となる。
又、極性が変化しないタイミングでCNT3はＨレベルであ
り、この時にオフセット電圧検出状態となる。 〔発明の効果〕 本発明によれば、コンパレータ回路への入力信号があ
る時間周期以上で変化する場合に、コンパレート動作後
の間隙に入力オフセット電圧を検出できるようにしたの
で、入力信号以外にオフセットキャンセルのためのタイ
ミング信号を必要とせず従って回路が簡素化できる。
【図面の簡単な説明】
第１図は、本発明に係る一実施例コンパレータ回路ブロ
ック図であり、 第２図は、第１図回路の詳細回路図であり、 第３図（ａ），（ｂ）は、コンパレート状態（ａ）とオ
フセット電圧検出状態（ｂ）を示す等価回路図であり、 第４図（ａ），（ｂ）は、コンパレート状態（ａ）とオ
フセット電圧検出状態（ｂ）を示す他の等価回路図であ
り、 第５図は、入力周波数と入出力切換信号の関係を示す図
であり、 第６図は、各点における信号タイミング・チャートであ
る。 （符号の説明） Ａ……入力切換回路、Ｂ……出力切換回路、 Ｃ……入出力切換信号発生回路、CMP1,CMP2……コンパ
レータ、 G1〜G5……ゲート、EXOR1〜EXOR3……排他的OR回路。
ック図であり、 第２図は、第１図回路の詳細回路図であり、 第３図（ａ），（ｂ）は、コンパレート状態（ａ）とオ
フセット電圧検出状態（ｂ）を示す等価回路図であり、 第４図（ａ），（ｂ）は、コンパレート状態（ａ）とオ
フセット電圧検出状態（ｂ）を示す他の等価回路図であ
り、 第５図は、入力周波数と入出力切換信号の関係を示す図
であり、 第６図は、各点における信号タイミング・チャートであ
る。 （符号の説明） Ａ……入力切換回路、Ｂ……出力切換回路、 Ｃ……入出力切換信号発生回路、CMP1,CMP2……コンパ
レータ、 G1〜G5……ゲート、EXOR1〜EXOR3……排他的OR回路。
Claims (1)
- (57)【特許請求の範囲】 １．入力信号のコンパレート動作を行うコンパレータ回
路において、 第１の入力信号及び第２の入力信号が入力されるオペア
ンプからなり、第２の入力信号に対する第１の入力信号
の大小を比較するコンパレータ手段と、 前記オペアンプの入力段に接続され、コンパレート動作
を行う第１の期間に第１の入力信号を前記オペアンプに
入力し、オフセット電圧検出を行う第２の期間に前記第
１の信号を遮断する入力切換手段と、 前記オペアンプの出力段に接続され、前記第１の期間に
前記オペアンプの出力信号を保持し、前記第２の期間に
保持されていた前記オペアンプの出力信号を出力する出
力切換手段と、 前記入力切換手段と出力切換手段に接続され、前記第１
の入力信号の前記第２の入力信号に対する極性が変化す
る期間を前記第１の期間とし、前記第１の入力信号の極
性が変化しない期間を前記第２の期間とする、切換信号
を出力する入出力切換信号発生手段と、 を備えることを特徴とするコンパレータ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133790A JP2685050B2 (ja) | 1986-06-11 | 1986-06-11 | コンパレータ回路 |
| DE87305083T DE3787762T2 (de) | 1986-06-11 | 1987-06-09 | Komparator mit einer Spannungsdrift-Kompensationsschaltung. |
| US07/060,019 US4827161A (en) | 1986-06-11 | 1987-06-09 | Comparator having an offset voltage cancellation circuit |
| EP87305083A EP0252609B1 (en) | 1986-06-11 | 1987-06-09 | Comparator having an offset voltage cancellation circuit |
| KR1019870005863A KR900007375B1 (ko) | 1986-06-11 | 1987-06-10 | 비교기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133790A JP2685050B2 (ja) | 1986-06-11 | 1986-06-11 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291217A JPS62291217A (ja) | 1987-12-18 |
| JP2685050B2 true JP2685050B2 (ja) | 1997-12-03 |
Family
ID=15113072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133790A Expired - Fee Related JP2685050B2 (ja) | 1986-06-11 | 1986-06-11 | コンパレータ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4827161A (ja) |
| EP (1) | EP0252609B1 (ja) |
| JP (1) | JP2685050B2 (ja) |
| KR (1) | KR900007375B1 (ja) |
| DE (1) | DE3787762T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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