JPS61145926A - タイミング信号形成回路 - Google Patents
タイミング信号形成回路Info
- Publication number
- JPS61145926A JPS61145926A JP59269049A JP26904984A JPS61145926A JP S61145926 A JPS61145926 A JP S61145926A JP 59269049 A JP59269049 A JP 59269049A JP 26904984 A JP26904984 A JP 26904984A JP S61145926 A JPS61145926 A JP S61145926A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- timing
- clock
- state
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、非同期の入力信号を同期化して処理回路等に
入力する際のタイミング信号形成回路詳しくは、たとえ
ば、マイコンの入力回路、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）回路等に用いられる２係数分周回路
、特に（２Ｎ−１−１）分の１，２Ｎ分の１、（Ｎは整
数）の切換え可能なタイミング信号形成回路に関するも
のである。
入力する際のタイミング信号形成回路詳しくは、たとえ
ば、マイコンの入力回路、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）回路等に用いられる２係数分周回路
、特に（２Ｎ−１−１）分の１，２Ｎ分の１、（Ｎは整
数）の切換え可能なタイミング信号形成回路に関するも
のである。
従来の技術
第４図に従来例の構成を示す。
図中、１．２．３はスリーステートインバータであり、
４は、インバータである。
４は、インバータである。
スリーステートインバータ１の出力を、インバータ４の
入力に接続し、インバータ４の出力を、スリーステート
インバータ２，３に接続する。スリーステートインバー
タ３の出力をインバータ４の入力に接続する。
入力に接続し、インバータ４の出力を、スリーステート
インバータ２，３に接続する。スリーステートインバー
タ３の出力をインバータ４の入力に接続する。
互いに逆位相になる制御用のクロ、ツクＮ１．Ｎ２を用
い、スリーステートインバータ１にはクロックＮ１ を
、他の各スリーステートインバータ２゜３にはクロック
Ｎ２をそれぞれ加える。スリーステートインバータ１に
信号を入力すると、クロッりＮ１．Ｎ２で同期化されて
、クロックＮ２のタイミングで、スリーステートインバ
ータ２の出力へ出力される。その結果、非同期の信号入
力がクロックＮ２に同期して、出力される事となる。
い、スリーステートインバータ１にはクロックＮ１ を
、他の各スリーステートインバータ２゜３にはクロック
Ｎ２をそれぞれ加える。スリーステートインバータ１に
信号を入力すると、クロッりＮ１．Ｎ２で同期化されて
、クロックＮ２のタイミングで、スリーステートインバ
ータ２の出力へ出力される。その結果、非同期の信号入
力がクロックＮ２に同期して、出力される事となる。
発明が解決しようとする問題点
しかし、前述の従来技術では、同期クロックの切換わり
のタイミングに近い所で入力信号が変化すると、インバ
ータ４への入力レベルが不十分になり、出力タイミング
がクロックＮ２の場合、インバー・夕４、スリーステー
トインバータ３の各レベルが、はぼ中間値付近で長くと
どまることになり、とりわけ、同期クロックＮ１．Ｎ２
の周波数が高くなると、動作不良をおこすことがある。
のタイミングに近い所で入力信号が変化すると、インバ
ータ４への入力レベルが不十分になり、出力タイミング
がクロックＮ２の場合、インバー・夕４、スリーステー
トインバータ３の各レベルが、はぼ中間値付近で長くと
どまることになり、とりわけ、同期クロックＮ１．Ｎ２
の周波数が高くなると、動作不良をおこすことがある。
本発明の目的は、周期用クロックの周波数が高くなって
も同期化動作が可能なタイミング回路を提供する事を目
的とするものである。
も同期化動作が可能なタイミング回路を提供する事を目
的とするものである。
問題点を解決するための手段
本発明は、要約するに、第１のスリーステートインバー
タ、インバータおよび第２のスリーステートインバータ
を直列接続すると共に、前記第１のインバータの入出力
間に第３のスリーステート ′インバータを帰還結合
し、前記第２のスリーステートインバータの出力信号を
縦続結合相補対ＭＯＳトランジスタの一方のゲートに入
力し、前記相補対ＭＯ３Ｉ−ランジスタの他方のゲート
にタイミング信号を加える構成のタイミング信号形成回
路である。
タ、インバータおよび第２のスリーステートインバータ
を直列接続すると共に、前記第１のインバータの入出力
間に第３のスリーステート ′インバータを帰還結合
し、前記第２のスリーステートインバータの出力信号を
縦続結合相補対ＭＯＳトランジスタの一方のゲートに入
力し、前記相補対ＭＯ３Ｉ−ランジスタの他方のゲート
にタイミング信号を加える構成のタイミング信号形成回
路である。
作 用
この構成によると、第２のスリーステートインバータの
出力が縦続結合相補対ＭＯ５）ランジスタのしきい値を
超えると、全ての場合に、所定レベルのタイミング信号
が確実に形成される。
出力が縦続結合相補対ＭＯ５）ランジスタのしきい値を
超えると、全ての場合に、所定レベルのタイミング信号
が確実に形成される。
実施例
第１図に本発明の実施例における回路構成を示すもので
ある。第１図において、１０１，１０２゜１０３は、ク
ロックで制御されるスリーステートインバータ、１０４
、１０Ｓはインバータ、１０６はＮチャネルＭＯＳト
ランジスタ、１０７はＰチャネルＭＯＳトランジスタ、
であり、クロックで制御される第１のスリーステートイ
ンバータ１０１の出力は、インバータ１０４０入力に接
続され、インバータ１０４の出力は、クロｙりで制御さ
れる第２．第３のスリーステートインバータ１ｏ２゜１
０３の入力に接続され、第３のスリーステートインバー
タ１０３の出力は、インバータ１０４０入力に接続され
、第２のスリーステートインバータ１０２の出力は、Ｎ
チャネルＭｏＳトランジスタ１０６のゲートに接続され
、ＮチャネルＭＯＳトランジスタ１０６のドレインは、
ＰチャネルＭＯＳトランジスタのドレインとインバータ
１０６の入力に接続され、まだ、ＮチャネルＭＯＳトラ
ンジスタ１０６のノースは接地、ＰチャネルＭＯＳトラ
ンジスタのソースをｖＤＤ電源に接続される。
ある。第１図において、１０１，１０２゜１０３は、ク
ロックで制御されるスリーステートインバータ、１０４
、１０Ｓはインバータ、１０６はＮチャネルＭＯＳト
ランジスタ、１０７はＰチャネルＭＯＳトランジスタ、
であり、クロックで制御される第１のスリーステートイ
ンバータ１０１の出力は、インバータ１０４０入力に接
続され、インバータ１０４の出力は、クロｙりで制御さ
れる第２．第３のスリーステートインバータ１ｏ２゜１
０３の入力に接続され、第３のスリーステートインバー
タ１０３の出力は、インバータ１０４０入力に接続され
、第２のスリーステートインバータ１０２の出力は、Ｎ
チャネルＭｏＳトランジスタ１０６のゲートに接続され
、ＮチャネルＭＯＳトランジスタ１０６のドレインは、
ＰチャネルＭＯＳトランジスタのドレインとインバータ
１０６の入力に接続され、まだ、ＮチャネルＭＯＳトラ
ンジスタ１０６のノースは接地、ＰチャネルＭＯＳトラ
ンジスタのソースをｖＤＤ電源に接続される。
この実施例で、各スリーステートインバータは、制御用
クロックがハイレベルでイネーブル状態、ロウレベルで
・・イインピーダンス状態となる、いわゆる、クロック
ドインバータが適する。
クロックがハイレベルでイネーブル状態、ロウレベルで
・・イインピーダンス状態となる、いわゆる、クロック
ドインバータが適する。
第２図は、この実施例回路の動作タイミング図である。
クロックで制御される各スリーステートインバータ１０
１．１０２，１０３には、互いに相異なる二相のクロッ
クＮ１．Ｎ２を用い、第１のスリーステートインバータ
１ｏ１にはクロックＮ１ を、第２．第３のスリーステ
ートインバータ１０２゜１０３にはクロックＮ２を加え
、Ｐチャネル間０９トランジスタ１０７のゲートには、
クロックＮ１．Ｎ２とは、タイミングの異なったパルス
のタイミング信号を印加する。
１．１０２，１０３には、互いに相異なる二相のクロッ
クＮ１．Ｎ２を用い、第１のスリーステートインバータ
１ｏ１にはクロックＮ１ を、第２．第３のスリーステ
ートインバータ１０２゜１０３にはクロックＮ２を加え
、Ｐチャネル間０９トランジスタ１０７のゲートには、
クロックＮ１．Ｎ２とは、タイミングの異なったパルス
のタイミング信号を印加する。
ｔｌ のタイミングで、ＰチャネルＭＯＳトランジスタ
１０７のゲート１２１に第２図のタイミングパルスａを
加えると、ノード１２２の点は、ハイレベルになる。ｔ
２のタイミングで、第１のスリーステートインバータ１
０１の入力すが、６０−゛。
１０７のゲート１２１に第２図のタイミングパルスａを
加えると、ノード１２２の点は、ハイレベルになる。ｔ
２のタイミングで、第１のスリーステートインバータ１
０１の入力すが、６０−゛。
レベルになると、この時、クロ・ツクＮ１は、ハイレベ
ルであるから、インバータ１０４の出力ノードＣは“ロ
ー”レベルになる。タイミングｔ３で、クロックＮ２が
ハイレベルになると、第２のスリーステートインバータ
１０２の出力ノードｄが、ハイレベルになり、Ｎチャネ
ルトランジスタ１０６が導通状態となり、その−ドレイ
ンノード１２２が、“ロー”レベルになり、インバータ
１０６の出力ノード１２３が、ハイレベルになる。こう
して、非同期の入力信号すが、クロックＮ２のタイミン
グで同期化されて、出力端子１２３に出力される。
ルであるから、インバータ１０４の出力ノードＣは“ロ
ー”レベルになる。タイミングｔ３で、クロックＮ２が
ハイレベルになると、第２のスリーステートインバータ
１０２の出力ノードｄが、ハイレベルになり、Ｎチャネ
ルトランジスタ１０６が導通状態となり、その−ドレイ
ンノード１２２が、“ロー”レベルになり、インバータ
１０６の出力ノード１２３が、ハイレベルになる。こう
して、非同期の入力信号すが、クロックＮ２のタイミン
グで同期化されて、出力端子１２３に出力される。
このタイミングでは、インバータ１０４、クロック第３
のスリーステートインバータ１０３の、動作時間が十分
にあり、固定された出力が得られているが、入力信号す
が、クロックＮ１の“ロー”レベルになる寸前で、６０
−”に変化すると、第１のスリーステートインバータ１
０１の出力が十分変化しないままに、クロックＮ１ が
“ロー”レベルとなってしまい、インバータ１０４の出
力ノードＣも中間値のまま保持してしまう。このような
状態では、安定した、同期化ができなくなってしまう。
のスリーステートインバータ１０３の、動作時間が十分
にあり、固定された出力が得られているが、入力信号す
が、クロックＮ１の“ロー”レベルになる寸前で、６０
−”に変化すると、第１のスリーステートインバータ１
０１の出力が十分変化しないままに、クロックＮ１ が
“ロー”レベルとなってしまい、インバータ１０４の出
力ノードＣも中間値のまま保持してしまう。このような
状態では、安定した、同期化ができなくなってしまう。
このようなタイミングでの動作を第１図の実施例回路で
みると、第３図のタイミング図のようになる。
みると、第３図のタイミング図のようになる。
ｔ、のタイミングで、ＰチャネルＭＯＳトランジスタ１
０７のゲート１２１にパルスａが加えられノード１２２
は、電接容量へのプリチャージ効果により、６ハイ”レ
ベルに固定される。タイミングｔ４で、入力すが１０−
”レベルになると、インバータ１０４の出力ノードＣは
、６０−”レベルになろうとするが、クロックＮ１ が
１０−″レベルになってしまい中間値、（電源電圧が６
■の場合は、はぼ２．５Ｖ）付近に固定されてしまう。
０７のゲート１２１にパルスａが加えられノード１２２
は、電接容量へのプリチャージ効果により、６ハイ”レ
ベルに固定される。タイミングｔ４で、入力すが１０−
”レベルになると、インバータ１０４の出力ノードＣは
、６０−”レベルになろうとするが、クロックＮ１ が
１０−″レベルになってしまい中間値、（電源電圧が６
■の場合は、はぼ２．５Ｖ）付近に固定されてしまう。
ここで、クロックＮ２が“ハイ″レベルになるとクロッ
クで制御されるインバータ１０２の出力ノードｄも、は
ぼ中間値２．６Ｖ程度となってしまう。
クで制御されるインバータ１０２の出力ノードｄも、は
ぼ中間値２．６Ｖ程度となってしまう。
しかし、ＮチャネルＭＯ９）ランジスタ１０６のしきい
電圧は、約０．７Ｖ穆度ヤあり、十分導通状態となるた
め、ノード１２２は、クロックＮ２の収ハイ”になるタ
イミングで、“ロー”レベルになり、インバータ１０６
の出力は、ｔ５の〉イミノジで、′ハイ”レベルになる
。
電圧は、約０．７Ｖ穆度ヤあり、十分導通状態となるた
め、ノード１２２は、クロックＮ２の収ハイ”になるタ
イミングで、“ロー”レベルになり、インバータ１０６
の出力は、ｔ５の〉イミノジで、′ハイ”レベルになる
。
このように、本発明のタイミング信号形成回路では、動
作余裕時間が、短いタイミングで、非同期入力が変化し
ても、安定した、同期がとられるものである。
作余裕時間が、短いタイミングで、非同期入力が変化し
ても、安定した、同期がとられるものである。
本実施例は、入力信号すが“ロー”レベルになる場合の
、タイミングについて説明しだが、′ハイ°ルベルにな
る場合のタイミングをとる場合には、ＮチャネルＭＯＳ
トランジスタに、Ｎ１．Ｎ２とは別の制御パルスを加え
ればよい。
、タイミングについて説明しだが、′ハイ°ルベルにな
る場合のタイミングをとる場合には、ＮチャネルＭＯＳ
トランジスタに、Ｎ１．Ｎ２とは別の制御パルスを加え
ればよい。
発明の効果
本発明のタイミング信号形成回路では、同期クロックの
切変わりタイミングに近い時点で、入力が変化しても、
十分良好な同期をとることができ、かつ、同期クロック
のＩ波数が、十分高くなっても、安定した同期がとれる
、タイミング回路を実現できるものである。
切変わりタイミングに近い時点で、入力が変化しても、
十分良好な同期をとることができ、かつ、同期クロック
のＩ波数が、十分高くなっても、安定した同期がとれる
、タイミング回路を実現できるものである。
第１図は、本発明の実施例のタイミングパルス形成回路
図、第２図は、本発明の実施例のタイミングパルス形成
回路の主要な部分のタイミング図、第３図は、本発明の
タイミング回路の実施例で、同期クロックの切変わり点
に近い時点で、入力が変化した場合の動作を示すタイミ
ング図、第４図は従来例回路図である。 １０１ １０２．１０３・・・山スリーステートインバ
ータ、１０４ 、１０５・・・・・・インバータ、１０
７・・・・・・ＰチャネルＭＯＳトランジスタ、１０６
・・・山ＮチャネルＭＯＳトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １Ｏ３ 第２図 Ｉ ｆ ＋２２−−−−」 ↑ ↑↑ ｔｔ ｔｔｔ３ 第３図 第４図
図、第２図は、本発明の実施例のタイミングパルス形成
回路の主要な部分のタイミング図、第３図は、本発明の
タイミング回路の実施例で、同期クロックの切変わり点
に近い時点で、入力が変化した場合の動作を示すタイミ
ング図、第４図は従来例回路図である。 １０１ １０２．１０３・・・山スリーステートインバ
ータ、１０４ 、１０５・・・・・・インバータ、１０
７・・・・・・ＰチャネルＭＯＳトランジスタ、１０６
・・・山ＮチャネルＭＯＳトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １Ｏ３ 第２図 Ｉ ｆ ＋２２−−−−」 ↑ ↑↑ ｔｔ ｔｔｔ３ 第３図 第４図
Claims (2)
- （１）第１のスリーステートインバータ、インバータお
よび第２のスリーステートインバータを直列接続すると
共に、前記第１のインバータの入出力間に第３のスリー
ステートインバータを帰還結合し、前記第２のスリース
テートインバータの出力信号を縦続結合相補対ＭＯＳト
ランジスタの一方のゲートに入力し、前記相補対ＭＯＳ
トランジスタの他方のゲートにタイミング信号を加える
構成のタイミング信号形成回路。 - （２）スリーステートインバータが、制御入力がハイレ
ベルでイネーブル状態、ロウレベルでハイインピーダン
ス状態に保持されるものでなる特許請求の範囲第１項に
記載のタイミング信号形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269049A JPS61145926A (ja) | 1984-12-19 | 1984-12-19 | タイミング信号形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269049A JPS61145926A (ja) | 1984-12-19 | 1984-12-19 | タイミング信号形成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145926A true JPS61145926A (ja) | 1986-07-03 |
Family
ID=17466960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269049A Pending JPS61145926A (ja) | 1984-12-19 | 1984-12-19 | タイミング信号形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145926A (ja) |
-
1984
- 1984-12-19 JP JP59269049A patent/JPS61145926A/ja active Pending
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