JPH0514148A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH0514148A JPH0514148A JP15883691A JP15883691A JPH0514148A JP H0514148 A JPH0514148 A JP H0514148A JP 15883691 A JP15883691 A JP 15883691A JP 15883691 A JP15883691 A JP 15883691A JP H0514148 A JPH0514148 A JP H0514148A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- drive
- output terminal
- output
- waveform shaping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 電源電圧依存性の小さい遅延回路を提供する
ことを目的とする。 【構成】 遅延回路をＣＲ積分回路と波形整形回路で構
成し、波形整形回路に図示のように差動増幅回路を応用
している。差動増幅回路の一方の駆動トランジスタ３の
出力端子を他方の駆動トランジスタ４の入力端子に接続
し、駆動トランジスタ３の入力端子にＣＲ積分回路の出
力端子を接続し、駆動トランジスタ４の出力端子を出力
端子としている。遅延されるべき信号は、ＣＲ積分回路
で遅延されてから波形整形回路に入力される。波形整形
回路では、ＣＲ積分回路から与えられる入力信号ＶCRの
上昇にともなって、駆動トランジスタ３の出力レベルＶ
A が徐々に下がる。この電位は駆動トランジスタ４のゲ
ートに与えられているため、入力信号ＶCRと電位が逆転
したところで出力信号が急峻に反転する。この回路は差
動動作を利用しているため、出力反転のタイミングに関
して電源電圧の変動の影響をほとんど受けない。
ことを目的とする。 【構成】 遅延回路をＣＲ積分回路と波形整形回路で構
成し、波形整形回路に図示のように差動増幅回路を応用
している。差動増幅回路の一方の駆動トランジスタ３の
出力端子を他方の駆動トランジスタ４の入力端子に接続
し、駆動トランジスタ３の入力端子にＣＲ積分回路の出
力端子を接続し、駆動トランジスタ４の出力端子を出力
端子としている。遅延されるべき信号は、ＣＲ積分回路
で遅延されてから波形整形回路に入力される。波形整形
回路では、ＣＲ積分回路から与えられる入力信号ＶCRの
上昇にともなって、駆動トランジスタ３の出力レベルＶ
A が徐々に下がる。この電位は駆動トランジスタ４のゲ
ートに与えられているため、入力信号ＶCRと電位が逆転
したところで出力信号が急峻に反転する。この回路は差
動動作を利用しているため、出力反転のタイミングに関
して電源電圧の変動の影響をほとんど受けない。
Description
【０００１】
【産業上の利用分野】本発明は、パルス信号を遅延する
ための回路、特に、比較的長い遅延時間を得ることがで
きる遅延回路に関するものである。
ための回路、特に、比較的長い遅延時間を得ることがで
きる遅延回路に関するものである。
【０００２】
【従来の技術】従来、例えば、数１００ｎｓというよう
な比較的長い遅延時間を生成する方法として、インバー
タを必要な段数だけ縦続接続する方法が知られている。
な比較的長い遅延時間を生成する方法として、インバー
タを必要な段数だけ縦続接続する方法が知られている。
【０００３】
【発明が解決しようとする課題】しかし、インバータ
は、遅延時間の電源電圧依存性が大きく、たとえば、電
源電圧が低下すると遅延時間が増加してしまうという欠
点がある。
は、遅延時間の電源電圧依存性が大きく、たとえば、電
源電圧が低下すると遅延時間が増加してしまうという欠
点がある。
【０００４】これに対して、電源電圧依存性のほとんど
ない容量と抵抗によるＣＲ時定数を利用する方法があ
る。すなわち、ＣＲ積分回路で遅延させた後、波形整形
回路で波形整形する方法である。しかし、この方法もＣ
Ｒ積分回路の電源電圧依存性は小さくとも、波形整形回
路の電源電圧依存性が大きければ、全体としては電源電
圧依存性が大きいことになってしまう。そのため、電源
電圧依存性の十分に小さい波形整形回路が求められてい
る。
ない容量と抵抗によるＣＲ時定数を利用する方法があ
る。すなわち、ＣＲ積分回路で遅延させた後、波形整形
回路で波形整形する方法である。しかし、この方法もＣ
Ｒ積分回路の電源電圧依存性は小さくとも、波形整形回
路の電源電圧依存性が大きければ、全体としては電源電
圧依存性が大きいことになってしまう。そのため、電源
電圧依存性の十分に小さい波形整形回路が求められてい
る。
【０００５】
【課題を解決するための手段】本発明の遅延回路はこの
ような点に鑑みて為されたものであり、ＣＲ積分回路と
波形整形回路で構成された遅延回路において、波形整形
回路に差動増幅回路を基本回路として用い、その差動増
幅回路の第１の駆動トランジスタの出力端子を第２の駆
動トランジスタの入力端子に接続し、第１の駆動トラン
ジスタの入力端子にＣＲ積分回路の出力端子を接続し、
第２の駆動トランジスタの出力端子を出力端子としたも
のである。
ような点に鑑みて為されたものであり、ＣＲ積分回路と
波形整形回路で構成された遅延回路において、波形整形
回路に差動増幅回路を基本回路として用い、その差動増
幅回路の第１の駆動トランジスタの出力端子を第２の駆
動トランジスタの入力端子に接続し、第１の駆動トラン
ジスタの入力端子にＣＲ積分回路の出力端子を接続し、
第２の駆動トランジスタの出力端子を出力端子としたも
のである。
【０００６】
【作用】遅延されるべき信号は、ＣＲ積分回路で遅延さ
れてゆっくりと上昇する信号に変換され波形整形回路に
入力される。波形整形回路では、入力信号の上昇にとも
なって、第１の駆動トランジスタの出力レベルが徐々に
下がる。この電位は第２の駆動トランジスタの入力端子
（ゲート）に与えられているため、入力信号と電位が逆
転したところで出力信号が急峻に反転する。この回路は
差動動作を利用しているため、出力反転のタイミングに
関して電源電圧の変動の影響をほとんど受けない。
れてゆっくりと上昇する信号に変換され波形整形回路に
入力される。波形整形回路では、入力信号の上昇にとも
なって、第１の駆動トランジスタの出力レベルが徐々に
下がる。この電位は第２の駆動トランジスタの入力端子
（ゲート）に与えられているため、入力信号と電位が逆
転したところで出力信号が急峻に反転する。この回路は
差動動作を利用しているため、出力反転のタイミングに
関して電源電圧の変動の影響をほとんど受けない。
【０００７】
【実施例】図１は、本発明の一実施例である遅延回路に
用いられる波形整形回路を示す回路図である。この回路
は、ｐチャネルＭＯＳトランジスタ１、２をそれぞれ負
荷トランジスタとし、ｎチャネルＭＯＳトランジスタ
３、４をそれぞれ第１および第２の駆動トランジスタと
し、ｎチャネルＭＯＳトランジスタ５を定電流源とする
差動増幅回路を基本回路として有している。第２駆動ト
ランジスタ４のゲートが第１駆動トランジスタ３の出力
端子であるドレインおよび負荷トランジスタ１、２のゲ
ートにそれぞれ接続されている。そして、第１駆動トラ
ンジスタ３のゲートが波形整形回路としての入力端子と
なり、第２駆動トランジスタ４の出力端子０（ドレイ
ン）が波形整形回路としての出力端子となっている。な
お、符号６は電源、符号７はグランドをそれぞれ示して
いる。
用いられる波形整形回路を示す回路図である。この回路
は、ｐチャネルＭＯＳトランジスタ１、２をそれぞれ負
荷トランジスタとし、ｎチャネルＭＯＳトランジスタ
３、４をそれぞれ第１および第２の駆動トランジスタと
し、ｎチャネルＭＯＳトランジスタ５を定電流源とする
差動増幅回路を基本回路として有している。第２駆動ト
ランジスタ４のゲートが第１駆動トランジスタ３の出力
端子であるドレインおよび負荷トランジスタ１、２のゲ
ートにそれぞれ接続されている。そして、第１駆動トラ
ンジスタ３のゲートが波形整形回路としての入力端子と
なり、第２駆動トランジスタ４の出力端子０（ドレイ
ン）が波形整形回路としての出力端子となっている。な
お、符号６は電源、符号７はグランドをそれぞれ示して
いる。
【０００８】図２はこの回路の動作を示すタイミングチ
ャートである。図示省略したＣＲ積分回路からの遅延信
号ＶCRは駆動トランジスタ３のゲートに入力される。遅
延信号ＶCRが徐々に上昇するにしたがって、駆動トラン
ジスタ３のドレイン電圧ＶA は徐々に下がる。このドレ
イン電圧ＶA は駆動トランジスタ４のゲートにリファレ
ンス信号として与えられているため、ドレイン電圧ＶA
が遅延信号ＶCRよりも低くならない限り出力信号ＶOUT
はローレベルを維持している。そして、時刻ｔ1 で遅延
信号ＶCRとドレイン電圧ＶA が逆転すると出力信号Ｖ
OUT は急峻に立上がりハイレベルに変化する。このよう
に、パルスをＣＲ積分回路で一旦鈍らせた形で遅延させ
た後、本実施例のように波形整形能力の高い波形整形回
路で再びパルス波に戻すことで、パルスの遅延を行うこ
とができる。
ャートである。図示省略したＣＲ積分回路からの遅延信
号ＶCRは駆動トランジスタ３のゲートに入力される。遅
延信号ＶCRが徐々に上昇するにしたがって、駆動トラン
ジスタ３のドレイン電圧ＶA は徐々に下がる。このドレ
イン電圧ＶA は駆動トランジスタ４のゲートにリファレ
ンス信号として与えられているため、ドレイン電圧ＶA
が遅延信号ＶCRよりも低くならない限り出力信号ＶOUT
はローレベルを維持している。そして、時刻ｔ1 で遅延
信号ＶCRとドレイン電圧ＶA が逆転すると出力信号Ｖ
OUT は急峻に立上がりハイレベルに変化する。このよう
に、パルスをＣＲ積分回路で一旦鈍らせた形で遅延させ
た後、本実施例のように波形整形能力の高い波形整形回
路で再びパルス波に戻すことで、パルスの遅延を行うこ
とができる。
【０００９】なお、遅延時間は図示省略したＣＲ積分回
路の時定数を変化させることにより調整することができ
る。
路の時定数を変化させることにより調整することができ
る。
【００１０】また、この波形整形回路は、差動動作を利
用しているため、入力信号（遅延信号ＶCR）が同じであ
れば、電源電圧に変動があっても出力信号ＶOUT の変化
タイミングは変わらない。
用しているため、入力信号（遅延信号ＶCR）が同じであ
れば、電源電圧に変動があっても出力信号ＶOUT の変化
タイミングは変わらない。
【００１１】
【発明の効果】以上説明したように、本発明の遅延回路
によれば、差動増幅回路を応用した波形整形回路を用い
てＣＲ積分回路で遅延した信号の波形を整形するので、
電源電圧の依存性が非常に小さい。したがって、電源電
圧の変動に対しても、極めて安定した遅延回路となる。
によれば、差動増幅回路を応用した波形整形回路を用い
てＣＲ積分回路で遅延した信号の波形を整形するので、
電源電圧の依存性が非常に小さい。したがって、電源電
圧の変動に対しても、極めて安定した遅延回路となる。
【図１】本発明の一実施例である遅延回路に用いられる
波形整形回路の回路図。
波形整形回路の回路図。
【図２】その動作を示すタイミングチャート。
１，２…ｐチャネルＭＯＳトランジスタ（負荷トランジ
スタ） ３，４…ｎチャネルＭＯＳトランジスタ（駆動トランジ
スタ） ５…ｎチャネルＭＯＳトランジスタ（定電流源）
スタ） ３，４…ｎチャネルＭＯＳトランジスタ（駆動トランジ
スタ） ５…ｎチャネルＭＯＳトランジスタ（定電流源）
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＣＲ積分回路と、このＣＲ積分回路の出
力を波形整形する波形整形回路とを備えた遅延回路にお
いて、 前記波形整形回路は、差動増幅回路の一方の駆動トラン
ジスタの出力端子を他方の駆動トランジスタの入力端子
に接続した回路構成を有し、前記一方の駆動トランジス
タの入力端子に前記ＣＲ積分回路の出力端子が接続さ
れ、前記他方の駆動トランジスタの出力端子を出力端子
とするものであることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15883691A JPH0514148A (ja) | 1991-06-28 | 1991-06-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15883691A JPH0514148A (ja) | 1991-06-28 | 1991-06-28 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514148A true JPH0514148A (ja) | 1993-01-22 |
Family
ID=15680461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15883691A Pending JPH0514148A (ja) | 1991-06-28 | 1991-06-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973533A (en) * | 1997-07-29 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor gate circuit having reduced dependency of input/output characteristics on power supply voltage |
| KR100453887B1 (ko) * | 1997-07-29 | 2004-12-17 | 삼성전자주식회사 | 링 오실레이터 |
-
1991
- 1991-06-28 JP JP15883691A patent/JPH0514148A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973533A (en) * | 1997-07-29 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor gate circuit having reduced dependency of input/output characteristics on power supply voltage |
| KR100453887B1 (ko) * | 1997-07-29 | 2004-12-17 | 삼성전자주식회사 | 링 오실레이터 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0158896B2 (ja) | ||
| US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
| US3987315A (en) | Amplifier circuit | |
| KR940010532A (ko) | 인터페이스회로 | |
| JPH0514148A (ja) | 遅延回路 | |
| JPS59175218A (ja) | Ｃｍｏｓインバ−タ | |
| US5923201A (en) | Clock signal generating circuit | |
| JPH08172348A (ja) | 出力バッファ回路 | |
| JP2006287699A (ja) | レベル変換回路 | |
| JP2601978B2 (ja) | Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 | |
| JPS5842558B2 (ja) | アドレス バッファ回路 | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JPS588169B2 (ja) | ハケイヘンカンソウチ | |
| JP2731057B2 (ja) | コンパレータ | |
| JPH0555905A (ja) | Ｃｍｏｓ論理ゲート | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JPH0541642A (ja) | 半導体集積回路 | |
| JPH05235711A (ja) | パルス発生回路 | |
| US5734271A (en) | Wideband power driver with separate setting delays of leading and trailing edges | |
| JPH04301921A (ja) | インバータ回路 | |
| KR920009869B1 (ko) | 집적화용 지연회로 | |
| GB1602371A (en) | Amplitude control inverter circuit for electronic device | |
| JPH0462497B2 (ja) | ||
| JPH04258017A (ja) | ディレイ回路 | |
| JPS63215220A (ja) | プリドライバ−回路 |