JP3154449B2 - タイミング信号発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＩＣテスタの電圧／電
流源の出力リレー等を制御するためのタイミング信号発
生回路に関し、特にその経済的な構成に係わる。

【０００２】

【従来の技術】ＩＣテスタでは各チャンネルの電圧／電
流源のセンス（ＳＥＮＳＥ) リレー及びフォース（ＦＯ
ＲＣＥ) リレーと呼ばれる出力リレーを制御するために
ｎチャンネルのタイミング信号発生回路（以下ＴＧと言
う) が用いられる。ＴＧのｉ（ｉ＝１〜ｎ) チャンネル
には図６ＡのデータＤ_i が与えられると共に、各チャン
ネルに共通のストローブ信号ＳＢ（図６Ｂ) 及びカウン
タ計数用のクロックＣＬＫ（図６Ｃ) が与えられる。ス
トローブ信号ＳＢはデータＤ_i が０→１又は１→０に切
換る時点より所定時間後にＨ（高レベル) →Ｌ（低レベ
ル) に変化し、直ぐにＬ→Ｈに戻る、幅の狭い負のパル
スである。

【０００３】ＴＧのセンスリレーを制御するための出力
を第２出力Ｖ₂ 、フォースリレーを制御するための出力
を第１出力Ｖ₁ と名付けると、これら第１、第２出力Ｖ
₁ 、Ｖ₂ のＯＮ／ＯＦＦによりフォースリレー及びセン
スリレーはそれぞれＯＮ／ＯＦＦに制御される。これら
第１、第２出力Ｖ₁ 、Ｖ₂ に要求されるタイミングの条
件は以下のように与えられる（図６参照) 。 （１) データＤ_i が０→１に切換った場合 第２出力Ｖ₂ はストローブＳＢの後縁に同期して直
ちにＯＮ（Ｈ) →ＯＦＦ（Ｌ) に変化する。

【０００４】 第１出力Ｖ₁ はストローブＳＢの後縁
より所定のτ時間経過後にＯＮ（Ｈ) →ＯＦＦ（Ｌ) に
変化する。 （２) データＤ_i が１→０に切換った場合 第１出力Ｖ₁ はストローブＳＢの後縁に同期して直
ちにＯＦＦ（Ｌ) →ＯＮ（Ｈ) に変化する。

【０００５】 第２出力Ｖ₂ はストローブＳＢの後縁
より所定のτ時間経過後にＯＦＦ（Ｌ) →ＯＮ（Ｈ) に
変化する。 次に、従来のＴＧを図５を参照して説明しよう。各チャ
ンネルのタイミング信号回路ＴＧ_i は同一であるので第
ｉチャンネルについて述べる。データＤ_i （図６Ａ) 及
びストローブ信号ＳＢがレジスタＲＧ₁ のデータ入力端
子Ｄ及びクロック端子ＣＫにそれぞれ入力されている。 （ａ) 入力データＤ_i が０→１に切換った場合 ストローブＳＢ₁ の後縁に同期して、レジスタＲＧ
₁ のＱバー出力（Ｑ＾と書く) が１（Ｈ) →０（Ｌ) に
切換わると（図６Ｄ) 、インバータＩＮの出力はＬ→Ｈ
となり、負論理のアンドゲートＡＤ₁ の第１入力端子に
与えられる。ＡＤ₁ の出力、つまり第２出力Ｖ₂ はＡＤ
₁ の第２入力端子のＬ，Ｈに無関係に、Ｈ→Ｌに反転す
る（図６Ｅ) 。

【０００６】 オアゲートＯＲの第１入力であるＲＧ
₁ のＱ＾出力がＨ→Ｌに切換わると（図６Ｄ) 、ＯＲの
第２入力であるレジスタＲＧ₂ のＱ出力は、Ｌ→Ｈとな
るので、ＯＲの出力、つまり第１出力Ｖ₁ はＨ→Ｈと保
持される（図６Ｆ) 。しかし、ＲＧ₂ のＱ出力が前記の
ようにＬ→Ｈとなると、アンドゲートＡＤ₂ が開かれ、
クロックＣＬＫ（図６Ｃ) がＡＤ₂ を通じてカウンタＣ
Ｔ₁ に入力される。カウンタＣＴ₁ がクロックＣＬＫを
Ｎ個計数すると（計数時間をτとする) 、直ちにその１
／Ｎ出力はＬ→Ｈに変化し、ＲＧ₂ がクリアされる。こ
れによりＲＧ₂のＱ出力はＨ→Ｌに変化され、ＯＲの出
力Ｖ₁ はＨ→Ｌとなる（図６Ｆ) 。 （ｂ) 入力データＤ_i が１→０に切換った場合 ストローブＳＢ₂ の後縁に同期して、ＲＧ₁ のＱ＾
出力がＬ→Ｈに切換わると（図６Ｄ) 、ＡＤ₁ の第１入
力であるインバータＩＮの出力はＨ→Ｌとなり、一方、
ＡＤ₁ の第２入力であるレジスタＲＧ₃ のＱ出力はＬ→
Ｈとなるので、ＡＤ₁ の出力Ｖ₂ はＬ→Ｌとなり、Ｌレ
ベルに保持される（図６Ｅ) 。

【０００７】しかし、ＲＧ₃ のＱ出力が前記のようにＬ
→Ｈとなると、アンドゲートＡＤ₃が開かれ、クロック
ＣＬＫがＡＤ₃ を通じてカウンタＣＴ₂ に入力される。
ＣＴ ₂ がクロックＣＬＫをＮ個計数すると（計数時間を
τとする) 、直ちに１／Ｎ出力がＬ→Ｈに変化し、ＲＧ
₃ がクリアされる。これによりＡＤ₁ の第２入力である
ＲＧ₃ のＱ出力はＨ→Ｌに変化され、一方ＡＤ₁ の第１
入力はこれよりτ時間前に既にＨ→Ｌに変化済であるの
で、ＡＤ₁ は２入力のアンドが成立して、その出力Ｖ₂
はＬ→Ｈに変化する（図６Ｅ) 。

【０００８】 ストローブ信号ＳＢ₂ の後縁に同期し
て、ＲＧ₁ のＱ＾出力がＬ→Ｈに変化すると（図６Ｄ)
、ＯＲの出力Ｖ₁ もＬ→Ｈに変化する（図６Ｆ) 。

【０００９】

【発明が解決しようとする課題】最近ＩＣテスタの小形
軽量化と共に経済化が強く要請されており、それに使用
される出力リレー制御用のＴＧについても同様である。
チャンネル数ｎが数１０、或いは１００以上にもなる
と、各チャンネルの電子部品１個といえども、その増減
はおろそかにできない問題である。この発明はこのよう
な事情に鑑みてなされたものであり、その目的とすると
ころは回路構成の経済化にある。

【００１０】

【課題を解決するための手段】この発明のｎチャンネル
用ＴＧでは、ある時点で一斉に論理値が切換わるｎ（２
以上の整数) チャンネル分のデータ（Ｄ₁ 〜Ｄ_n ) が入
力され、その切換時点から所定の第１時間（Δ₁ ) 経過
後に第１ストローブパルスが入力され、その第１ストロ
ーブパルスが入力されてから更に所定の第２時間
（Δ₂ ) 経過後に第２ストローブパルスが入力される。

【００１１】前記入力データが０→１に切換わるチャン
ネルでは、前記第１ストローブパルスが入力されると直
ちに低レベルＬ→高レベルＨ（又はＨ→Ｌ) に極性を反
転させる第２出力（Ｖ₂ ) と、前記第２ストローブパル
スが入力されてから更に所定の第３時間（Δ₃ ) 遅れ
て、前記第２出力と同一の極性に反転する第１出力（Ｖ
₁ ) を発生する。

【００１２】前記入力データが１→０に切換わるチャン
ネルでは、前記第１ストローブパルスが入力されると直
ちにＨ→Ｌ（又はＬ→Ｈ) に極性を反転させる第１出力
（Ｖ ₁ ) と、前記第２ストローブパルスが入力されてか
ら更に前記第３時間（Δ₃ )遅れて前記第１出力（Ｖ₁ )
と同一の極性に反転する第２出力（Ｖ₂ ) を発生す
る。

【００１３】第１レジスタは、前記第１ストローブパル
スが与えられると、前記ｎチャンネル分の入力データを
同時に書き込む。タイミング信号パルス発生回路は、前
記第２ストローブパルスが与えられると、クロックパル
スを計数して、前記第３時間（Δ₃ ) 後にタイミングパ
ルスを発生する。

【００１４】第２レジスタは、前記タイミングパルスが
与えられると、前記第１レジスタのｎチャンネル分の出
力を同時に書き込む。第ｉ（ｉ＝１〜ｎ) チャンネル用
セレクタは、前記第１及び第２レジスタの第ｉ（ｉ＝１
〜ｎ) チャンネル出力がそれぞれ入力され、後者の出力
の論理値に応じて、それら第１及び第２レジスタの出力
をそれぞれ前記第１出力（Ｖ₁ ) 及び第２出力（Ｖ₂ )
とするか、又は前記第２出力及び第１出力とする。

【００１５】

【実施例】この発明を図１乃至図３に示す実施例に基づ
いて説明する。実施例では簡単化のため、チャンネル数
ｎ＝４としている。図２に示すように、ある時点ｔ₀ で
一斉に論理値が１→０又は０→１と切換わる４チャンネ
ル分のデータＤ₁ 〜Ｄ₄ （図２Ａ) が入力され、その切
換時点ｔ₀から所定の第１時間Δ₁ 経過後に第１ストロ
ーブパルスＳＢ₁ （図２Ｂ) が入力され、そのＳＢ₁ が
入力されてから更に所定の第２時間Δ₂ 経過後に第２ス
トローブパルスＳＢ₂ （図３Ｆ) が入力される。

【００１６】入力データＤ_i が０→１に切換わる第１、
第４チャンネルでは、ＳＢ₁ が入力されると直ちにＬ→
Ｈ（又はＨ→Ｌ) に極性を反転させる第２出力Ｖ₂ （又
はＶ ₂ ＾) と、ＳＢ₂ が入力されてから更に所定の第３
時間Δ₃ 遅れて、第２出力Ｖ ₂ （又はＶ₂ ＾) と同一の
極性に反転する第１出力Ｖ₁ （又はＶ₁ ＾) （図３Ｕ)
を発生するように構成される。また、入力データＤ_i が
１→０に切換わる第２、第３チャンネルでは、ＳＢ₁ が
入力されると直ちにＨ→Ｌ（又はＬ→Ｈ) に極性を反転
させる第１出力Ｖ₁ （又はＶ₁ ＾) と、ＳＢ₂ が入力さ
れてから更に第３時間Δ₃ 遅れて第１出力Ｖ₁ （又はＶ
₁ ＾) と同一極性に反転する第２出力Ｖ ₂ （又はＶ
₂ ＾) を発生するように構成される（図３Ｕ) 。

【００１７】第１レジスタＲＧ₁ はＳＢ₁ がクロック端
子ＣＫに与えられると、入力データＤ₁ 〜Ｄ₄ を同時に
書き込む（図２Ｃ) 。タイミングパルス発生回路ＴＰＧ
は、ＳＢ₂ が与えられると、クロックパルスＣＬＫ（図
３Ｉ) をＮ個計数して（その計数時間は第３時間Δ₃ に
ほぼ等しい)、第３時間Δ₃ 後にタイミングパルスＫ₂
（図３Ｋ₂ ) を発生する回路である。

【００１８】第２レジスタＲＧ₂ はタイミングパルスＫ
₂ が与えられると、第１レジスタＲＧ₁ の４チャンネル
分の出力を同時に書き込む（図２Ｄ) 。第ｉ（ｉ＝１〜
４) チャンネル用セレクタＳＬ_i は、第１レジスタＲＧ
₁ のＱ _i 出力（第ｉチャンネル出力) が２Ａ及び１Ｂ端
子に入力され、第２レジスタＲＧ₂ のＱ_i 出力が１Ａ，
２Ｂ及びＳＥＬ端子に入力される。セレクタＳＬ_i は図
４に示すように、ＳＥＬ端子の入力（ＲＧ₂ のＱ_i 出
力) が論理０のとき、入力端子１Ａ，２Ａの信号、つま
りＲＧ₂ 及びＲＧ₁ のＱ_i 出力を反転して、出力端子１
Ｙ＾，２Ｙ＾へそれぞれ出力する。またＳＥＬ端子の入
力が論理１のとき、入力端子１Ｂ，２Ｂの信号、つまり
ＲＧ₁ ，ＲＧ₂ のＱ_i 出力を反転して、出力端子１Ｙ
＾，２Ｙ＾へそれぞれ出力する。

【００１９】比較器ＣＲは、ＲＧ₂ のＱ₁ 〜Ｑ₄ 出力が
入力端子Ａ₁ 〜Ａ₄ に与えられ、ＲＧ₁ のＱ₁ 〜Ｑ₄ 出
力が入力端子Ｂ₁ 〜Ｂ₄ に与えられ、全てＡ_i ＝Ｂ
_i （ｉ＝１〜４) が成立すれば、端子Ｑ_A が１（Ｈ) 、
Ｑ_B が０（Ｌ) となり、そうでなければ端子Ｑ_A が０
（Ｌ) 、Ｑ_B が１（Ｈ) となる（図２Ｅ) 。従って、Ｑ
_A ，Ｑ_B はＳＢ₁ の立上りｔ₁ で極性が反転し、ＴＰＧ
の出力Ｋ₂ の立上りｔ₂ で再び極性が反転する。

【００２０】アンドゲートＡＤ₁ は比較器ＣＲのＱ_B 出
力でゲートが開かれているので、ＳＢ₂ が第３レジスタ
ＲＧ₃ のプリセット端子ＰＳＴに入力され（図３Ｇ) 、
そのＱ出力はＨレベルに反転される（図３Ｈ) 。これに
よりアンドゲートＡＤ₂ が開かれ、クロックＣＬＫ（図
３Ｉ) がカウンタＣＴのクロック端子ＣＫに入力される
（図３Ｊ) 。

【００２１】カウンタＣＴはクロックＣＬＫをＮ個計数
すると、ＳＢ₂ の立上りｔ₁ より第３時間Δ₃ だけ遅れ
た時点ｔ₂ で、１／Ｎ出力パルスＫ₁ （図３Ｋ₁ ) を発
生し、アンドゲートＡＤ₄ の第２入力端子に与える。ア
ンドゲートＡＤ₄ の第１端子には比較器ＣＲのＱ_B 出力
（ひき続きＨレベルにある) が既に与えられているの
で、１／Ｎ出力パルスＫ₁ はＡＤ₄ 及びオアゲートＯＲ
を通じて第２レジスタＲＧ₂ のクロック端子ＣＫに入力
され（図３Ｋ₂ ) 、これによりＲＧ₂ では入力データが
一斉に書き込まれる（図２Ｄ) 。カウンタＣＴがクロッ
クＣＬＫをＭ（＞Ｎ) 個計数すると、１／Ｍ出力パルス
Ｔを発生し（図３Ｔ) 、第３レジスタＲＧ ₃ のクロック
端子ＣＫに与えられ、そのＱ出力はＬとなる（図３Ｈ)
。

【００２２】ＳＢ₁ の立上りｔ₁ よりＳＢ₂ の立上り迄
の第２時間Δ₂ と、ＳＢ₂ の立上りよりＴＰＧの出力パ
ルスＫ₁ の立上りｔ₂ 迄の第３時間Δ₃ との和Δ₂ ＋Δ
₃ は従来例で述べた時間差τに相当する。

【００２３】

【発明の効果】従来のタイミング信号発生回路ＴＧは、
第１出力Ｖ₁ と第２出力Ｖ₂ の極性反転のタイミングを
τ時間だけずらせるために、各チャンネル毎に第１カウ
ンタＣＴ₁ 及び第２カウンタＣＴ₂ を必要とし、ｎチャ
ンネルでは合計２ｎ個のカウンタが必要となる。

【００２４】これに対してこの発明による回路では、チ
ャンネル数ｎに関係なく、対応するカウンタはタイミン
グパルス発生回路ＴＰＧに１個あればよく、チャンネル
数ｎが多い場合には従来より大幅な経済化が達成でき
る。

【図面の簡単な説明】

【図１】この発明の実施例を示す回路図。

【図２】図１のタイミングチャートの半部。

【図３】図１のタイミングチャートの残り半部。

【図４】図１のセレクタＳＬ_i の回路と真理値表を示す
図。

【図５】従来のタイミング信号発生回路の回路図。

【図６】図５のタイミングチャート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ある時点で一斉に論理値が切換わるｎ
   （２以上の整数) チャンネル分のデータ（Ｄ₁ 〜Ｄ_n )
   が入力され、その切換時点から所定の第１時間（Δ₁ )
   経過後に第１ストローブパルスが入力され、その第１ス
   トローブパルスが入力されてから更に所定の第２時間
   （Δ₂ ) 経過後に第２ストローブパルスが入力され、 前記入力データが０→１に切換わるチャンネルでは、前
   記第１ストローブパルスが入力されると直ちに低レベル
   Ｌ→高レベルＨ（又はＨ→Ｌ) に極性を反転する第２出
   力（Ｖ₂ ) と、前記第２ストローブパルスが入力されて
   から更に所定の第３時間（Δ₃ ) 遅れて、前記第２出力
   と同一の極性に反転する第１出力（Ｖ₁) を発生し、 前記入力データが１→０に切換わるチャンネルでは、前
   記第１ストローブパルスが入力されると直ちにＨ→Ｌ
   （又はＬ→Ｈ) に極性を反転する第１出力（Ｖ₁) と、
   前記第２ストローブパルスが入力されてから更に前記第
   ３時間（Δ₃ ) 遅れて前記第１出力（Ｖ₁ ) と同一の極
   性に反転する第２出力（Ｖ₂ ) を発生するｎチャンネル
   のタイミング信号発生回路であって、 前記第１ストローブパルスが与えられると、前記ｎチャ
   ンネル分の入力データを同時に書き込む第１レジスタ
   と、 前記第２ストローブパルスが与えられると、クロックパ
   ルスを計数して、前記第３時間（Δ₃ ) 後にタイミング
   パルスを発生するタイミングパルス発生回路と、 前記タイミングパルスが与えられると、前記第１レジス
   タのｎチャンネル分の出力を同時に書き込む第２レジス
   タと、 前記第１及び第２レジスタの第ｉ（ｉ＝１〜ｎ) チャン
   ネル出力がそれぞれ入力され、後者の出力の論理値に応
   じて、それら第１及び第２レジスタの出力をそれぞれ前
   記第１出力（Ｖ₁ ) 及び第２出力（Ｖ₂ ) とするか、又
   は前記第２出力及び第１出力とする第ｉ（ｉ＝１〜ｎ)
   チャンネル用セレクタとを具備することを特徴とする、 タイミング信号発生回路。