JPH08321750A - クロック信号切換回路 - Google Patents
クロック信号切換回路Info
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- JPH08321750A JPH08321750A JP7126517A JP12651795A JPH08321750A JP H08321750 A JPH08321750 A JP H08321750A JP 7126517 A JP7126517 A JP 7126517A JP 12651795 A JP12651795 A JP 12651795A JP H08321750 A JPH08321750 A JP H08321750A
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- switching
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Abstract
(57)【要約】
【目的】 他の回路に供給するクロックＩＣＣ−ＣＬＫ
を第１のクロックから第２のクロックに切り換えるため
のクロック信号切換回路であって、切換の過渡期間で他
の回路に誤動作を生じさせるパルスの発生防止に好適な
回路を提供する。 【構成】 クロック切換信号ＣＬＫ−ＳＥＬによる切換
要求があった後の第１のクロックＣＬＫ１の最初の立下
りを検出し、これに応じて前記他の回路へのＣＬＫ１の
供給を停止する手段２３と、ＣＬＫ１の前記最初の立下
りを検出した後の第２のクロックＣＬＫ２の最初の立下
りを検出し、これに応じて前記他の後段の回路に前記第
２のクロックを供給する手段２５と、ＣＬＫ１の前記最
初の立下りを検出した後から前記他の回路にＣＬＫ２が
供給されるまでの間、前記他の回路へのクロック供給ラ
インをローレベルに保つ電位保持手段２７とを具える。
を第１のクロックから第２のクロックに切り換えるため
のクロック信号切換回路であって、切換の過渡期間で他
の回路に誤動作を生じさせるパルスの発生防止に好適な
回路を提供する。 【構成】 クロック切換信号ＣＬＫ−ＳＥＬによる切換
要求があった後の第１のクロックＣＬＫ１の最初の立下
りを検出し、これに応じて前記他の回路へのＣＬＫ１の
供給を停止する手段２３と、ＣＬＫ１の前記最初の立下
りを検出した後の第２のクロックＣＬＫ２の最初の立下
りを検出し、これに応じて前記他の後段の回路に前記第
２のクロックを供給する手段２５と、ＣＬＫ１の前記最
初の立下りを検出した後から前記他の回路にＣＬＫ２が
供給されるまでの間、前記他の回路へのクロック供給ラ
インをローレベルに保つ電位保持手段２７とを具える。
Description
【０００１】
【産業上の利用分野】この発明は、第１のクロックから
これとは異なる周波数の第２のクロックへクロックを切
り換える機能を少なくとも有したクロック信号切換回路
に関するものである。
これとは異なる周波数の第２のクロックへクロックを切
り換える機能を少なくとも有したクロック信号切換回路
に関するものである。
【０００２】
【従来の技術】ＩＣカードシステムでは、ISO 規格（IS
O7816-3 ）に記載の通り、ＩＣカードの立ち上げ時（An
s. to Reset 時）に上位装置（例えばリーダライタ）は
ＩＣカードと、クロック周波数ｆが１〜５ＭＨｚでかつ
通信ビット間隔が３７２／ｆｅｔｕ（elementary time
unit）の条件で、通信することになっている。これはク
ロック周波数ｆが約３．５８ＭＨｚで伝送速度ｄが約９
６００ｂｐｓの通信条件に当たる。また、この立ち上げ
動作時にＩＣカードは上位装置に、その後のクロック周
波数と通信ビット間隔を知らせ、これに応じ上位装置は
ＩＣカードへ供給するクロックの切換えを行なうことに
なっている。日本国内では、立ち上げ時はクロック周波
数ｆが約３．５８ＭＨｚで伝送速度ｄが９６００ｂｐｓ
の条件で通信し、その後通信条件をクロック周波数が約
４．９２ＭＨｚでかつ伝送速度が９６００ｂｐｓ（５１
２／ｆｅｔｕ）という条件に切り換える仕様が一般的で
ある。このため上位装置では、ＩＣカード駆動用クロッ
クを切り換えるための回路が必要となる。その従来例と
して、図１２（Ａ）に示した様な回路があった。入力端
子に第１のクロックＣＬＫ１が入力され制御端子にクロ
ック切換信号ＣＬＫ−ＳＥＬの負論理信号が入力される
第１のトライステートゲート１と、上記ＣＬＫ−ＳＥＬ
を負論理にするインバータゲート３と、入力端子に第２
のクロックＣＬＫ２が入力され制御端子に上記ＣＬＫ−
ＳＥＬが入力される第２のトライステートゲート５とを
具える回路である。第１および第２のトライステートゲ
ート１、５のいずれかの出力がＩＣカード駆動用クロッ
クＩＣＣ−ＣＬＫとされる。
O7816-3 ）に記載の通り、ＩＣカードの立ち上げ時（An
s. to Reset 時）に上位装置（例えばリーダライタ）は
ＩＣカードと、クロック周波数ｆが１〜５ＭＨｚでかつ
通信ビット間隔が３７２／ｆｅｔｕ（elementary time
unit）の条件で、通信することになっている。これはク
ロック周波数ｆが約３．５８ＭＨｚで伝送速度ｄが約９
６００ｂｐｓの通信条件に当たる。また、この立ち上げ
動作時にＩＣカードは上位装置に、その後のクロック周
波数と通信ビット間隔を知らせ、これに応じ上位装置は
ＩＣカードへ供給するクロックの切換えを行なうことに
なっている。日本国内では、立ち上げ時はクロック周波
数ｆが約３．５８ＭＨｚで伝送速度ｄが９６００ｂｐｓ
の条件で通信し、その後通信条件をクロック周波数が約
４．９２ＭＨｚでかつ伝送速度が９６００ｂｐｓ（５１
２／ｆｅｔｕ）という条件に切り換える仕様が一般的で
ある。このため上位装置では、ＩＣカード駆動用クロッ
クを切り換えるための回路が必要となる。その従来例と
して、図１２（Ａ）に示した様な回路があった。入力端
子に第１のクロックＣＬＫ１が入力され制御端子にクロ
ック切換信号ＣＬＫ−ＳＥＬの負論理信号が入力される
第１のトライステートゲート１と、上記ＣＬＫ−ＳＥＬ
を負論理にするインバータゲート３と、入力端子に第２
のクロックＣＬＫ２が入力され制御端子に上記ＣＬＫ−
ＳＥＬが入力される第２のトライステートゲート５とを
具える回路である。第１および第２のトライステートゲ
ート１、５のいずれかの出力がＩＣカード駆動用クロッ
クＩＣＣ−ＣＬＫとされる。
【０００３】
【発明が解決しようとする課題】しかしながら、クロッ
ク信号は非同期に切り換えられるため、上述の従来のク
ロック信号切換回路ではＩＣカードの正常動作が保証さ
れるパルス幅よりも短いパルス幅のクロック信号が発生
するおそれがあり、このためＩＣカードが誤動作するお
それがあった。これについて、図１２（Ｂ）を参照して
いま少し詳細に説明する。ここで、図１２（Ｂ）は、図
１２（Ａ）に示した回路の動作を示すタイミングチャー
トである。クロック周波数が約３．５８ＭＨｚであるＣ
ＬＫ１が立ち上がった直後の時刻ＴA において、クロッ
ク切換信号ＣＬＫ−ＳＥＬが入力された場合を考える
と、その場合、ＣＬＫ１が立ち上がった時から時刻ＴA
までの時間をパルス幅とするクロックパルスＰA が生
じ、その後、クロックは第２のクロックＣＬＫ２とな
る。このクロックパルスＰA はパルス幅の短いパルスと
なるのでＩＣカードを誤動作させるおそれがあるのであ
る。
ク信号は非同期に切り換えられるため、上述の従来のク
ロック信号切換回路ではＩＣカードの正常動作が保証さ
れるパルス幅よりも短いパルス幅のクロック信号が発生
するおそれがあり、このためＩＣカードが誤動作するお
それがあった。これについて、図１２（Ｂ）を参照して
いま少し詳細に説明する。ここで、図１２（Ｂ）は、図
１２（Ａ）に示した回路の動作を示すタイミングチャー
トである。クロック周波数が約３．５８ＭＨｚであるＣ
ＬＫ１が立ち上がった直後の時刻ＴA において、クロッ
ク切換信号ＣＬＫ−ＳＥＬが入力された場合を考える
と、その場合、ＣＬＫ１が立ち上がった時から時刻ＴA
までの時間をパルス幅とするクロックパルスＰA が生
じ、その後、クロックは第２のクロックＣＬＫ２とな
る。このクロックパルスＰA はパルス幅の短いパルスと
なるのでＩＣカードを誤動作させるおそれがあるのであ
る。
【０００４】ここで、上記クロックパルスＰA に起因す
る誤動作を防止するために、ＩＣカードの立ち上げ後も
立ち上げ時に用いたクロック信号と同じ周波数のクロッ
ク信号すなわち３．５８ＭＨｚのクロック信号ＣＬＫ１
を用いることも考えられる。しかし、その場合は、立ち
上げ後では通信ビット間隔が５１２／ｆｅｔｕになって
しまうため伝送速度は約７０００ｂｐｓ程度と中途半端
で遅い速度となるので、上位装置での処理が大変になる
という別の問題が生じてしまう。また、立上げ時から最
後まで、クロック周波数が３．５８ＭＨｚでかつ伝送速
度が９６００ｂｐｓという通信条件とする方法も考えら
れるが、そうするとＩＣカードシステムでの情報処理速
度が遅くなるという別の問題が生じてしまう。
る誤動作を防止するために、ＩＣカードの立ち上げ後も
立ち上げ時に用いたクロック信号と同じ周波数のクロッ
ク信号すなわち３．５８ＭＨｚのクロック信号ＣＬＫ１
を用いることも考えられる。しかし、その場合は、立ち
上げ後では通信ビット間隔が５１２／ｆｅｔｕになって
しまうため伝送速度は約７０００ｂｐｓ程度と中途半端
で遅い速度となるので、上位装置での処理が大変になる
という別の問題が生じてしまう。また、立上げ時から最
後まで、クロック周波数が３．５８ＭＨｚでかつ伝送速
度が９６００ｂｐｓという通信条件とする方法も考えら
れるが、そうするとＩＣカードシステムでの情報処理速
度が遅くなるという別の問題が生じてしまう。
【０００５】
【課題を解決するための手段】そこで、この出願の第一
発明によれば、他の回路に供給するクロックをクロック
切換信号に応じ第１のクロックから第２のクロックに切
り換えるためのクロック信号切換回路において、前記ク
ロック切換信号によるクロック切換要求があった後の前
記第１のクロックの最初の立下りを検出し、これに応じ
て前記他の回路への前記第１のクロックの供給を停止す
る立下り検出型クロック停止手段と、前記第１のクロッ
クの前記最初の立下りを検出した後の前記第２のクロッ
クの最初の立下りを検出し、これに応じて前記他の回路
に前記第２のクロックを供給する立下り検出型クロック
供給手段と、第１のクロックの前記最初の立下りを検出
した後から前記他の回路に前記第２のクロックが供給さ
れるまでの間、前記他の回路へのクロック供給ラインを
ローレベルに保つ電位保持手段とを具えたことを特徴と
する。
発明によれば、他の回路に供給するクロックをクロック
切換信号に応じ第１のクロックから第２のクロックに切
り換えるためのクロック信号切換回路において、前記ク
ロック切換信号によるクロック切換要求があった後の前
記第１のクロックの最初の立下りを検出し、これに応じ
て前記他の回路への前記第１のクロックの供給を停止す
る立下り検出型クロック停止手段と、前記第１のクロッ
クの前記最初の立下りを検出した後の前記第２のクロッ
クの最初の立下りを検出し、これに応じて前記他の回路
に前記第２のクロックを供給する立下り検出型クロック
供給手段と、第１のクロックの前記最初の立下りを検出
した後から前記他の回路に前記第２のクロックが供給さ
れるまでの間、前記他の回路へのクロック供給ラインを
ローレベルに保つ電位保持手段とを具えたことを特徴と
する。
【０００６】なお、この第一発明では、前記立下り検出
型クロック停止手段の代わりに、前記クロック切換信号
によるクロック切換要求があった後の前記第１のクロッ
クの最初の立上りを検出し、これに応じて前記他の回路
への前記第１のクロックの供給を停止する立上り検出型
クロック停止手段を具え、前記立下り検出型クロック供
給手段の代わりに、前記第１のクロックの前記最初の立
上りを検出した後の前記第２のクロックの最初の立上り
を検出し、これに応じて前記他の回路に前記第２のクロ
ックを供給する立上り検出型クロック供給手段を具え、
前記電位保持手段の代わりに、第１のクロックの前記最
初の立上りを検出した後から前記他の回路に前記第２の
クロックが供給されるまでの間、前記他の回路へのクロ
ック供給ラインをハイレベルに保つ電位保持手段を具え
る構成としても良い。
型クロック停止手段の代わりに、前記クロック切換信号
によるクロック切換要求があった後の前記第１のクロッ
クの最初の立上りを検出し、これに応じて前記他の回路
への前記第１のクロックの供給を停止する立上り検出型
クロック停止手段を具え、前記立下り検出型クロック供
給手段の代わりに、前記第１のクロックの前記最初の立
上りを検出した後の前記第２のクロックの最初の立上り
を検出し、これに応じて前記他の回路に前記第２のクロ
ックを供給する立上り検出型クロック供給手段を具え、
前記電位保持手段の代わりに、第１のクロックの前記最
初の立上りを検出した後から前記他の回路に前記第２の
クロックが供給されるまでの間、前記他の回路へのクロ
ック供給ラインをハイレベルに保つ電位保持手段を具え
る構成としても良い。
【０００７】また、この出願の第二発明によれば、他の
回路に供給するクロックをクロック切換信号に応じ第１
のクロックから第２のクロックに切り換えるためのクロ
ック信号切換回路において、前記クロック切換信号によ
るクロック切換要求があった後の前記第１のクロックの
最初の立下りを検出する第１の立下り検出手段と、前記
切換要求があった後の前記第１のクロックの最初の立上
りを検出する第１の立上り検出手段と、前記第１の立下
り検出手段および前記第１の立上り検出手段のいずれか
一方による前記立下り或は立上りの検出に応じて前記他
の回路への前記第１のクロックの供給を停止するクロッ
ク停止手段と、前記第１のクロックの前記他の回路への
供給を停止した後の前記第２のクロックの最初の立下り
を検出する第２の立下り検出手段と、前記第１のクロッ
クの前記他の回路への供給を停止した後の前記第２のク
ロックの最初の立上りを検出する第２の立上り検出手段
と、前記第２の立下り検出手段および前記第２の立上り
検出手段のいずれか一方による前記立下り或は立上りの
検出に応じて前記他の回路に前記第２のクロックを供給
するクロック供給手段と、前記第１の立下り検出手段に
より前記第１のクロックの前記最初の立下りを検出した
際は、前記第１および第２の立上り検出手段による前記
立上り検出を無効にする手段と、前記第１の立上り検出
手段により前記第１のクロックの前記最初の立上りを検
出した際は、前記第１および第２の立下り検出手段によ
る前記立下り検出を無効にする手段と、前記第１の立下
り検出手段により前記第１のクロックの前記最初の立下
りを検出した際は、それから前記他の回路に前記第２の
クロックが供給されるまでの間、前記他の回路へのクロ
ック供給ラインをローレベルに保ち、また、前記第１の
立上り検出手段により前記第１のクロックの前記最初の
立上りを検出した際は、それから前記他の回路に前記第
２のクロックが供給されるまでの間、前記他の回路への
クロック供給ラインをハイレベルに保つ電位保持手段と
を具えたことを特徴とする。
回路に供給するクロックをクロック切換信号に応じ第１
のクロックから第２のクロックに切り換えるためのクロ
ック信号切換回路において、前記クロック切換信号によ
るクロック切換要求があった後の前記第１のクロックの
最初の立下りを検出する第１の立下り検出手段と、前記
切換要求があった後の前記第１のクロックの最初の立上
りを検出する第１の立上り検出手段と、前記第１の立下
り検出手段および前記第１の立上り検出手段のいずれか
一方による前記立下り或は立上りの検出に応じて前記他
の回路への前記第１のクロックの供給を停止するクロッ
ク停止手段と、前記第１のクロックの前記他の回路への
供給を停止した後の前記第２のクロックの最初の立下り
を検出する第２の立下り検出手段と、前記第１のクロッ
クの前記他の回路への供給を停止した後の前記第２のク
ロックの最初の立上りを検出する第２の立上り検出手段
と、前記第２の立下り検出手段および前記第２の立上り
検出手段のいずれか一方による前記立下り或は立上りの
検出に応じて前記他の回路に前記第２のクロックを供給
するクロック供給手段と、前記第１の立下り検出手段に
より前記第１のクロックの前記最初の立下りを検出した
際は、前記第１および第２の立上り検出手段による前記
立上り検出を無効にする手段と、前記第１の立上り検出
手段により前記第１のクロックの前記最初の立上りを検
出した際は、前記第１および第２の立下り検出手段によ
る前記立下り検出を無効にする手段と、前記第１の立下
り検出手段により前記第１のクロックの前記最初の立下
りを検出した際は、それから前記他の回路に前記第２の
クロックが供給されるまでの間、前記他の回路へのクロ
ック供給ラインをローレベルに保ち、また、前記第１の
立上り検出手段により前記第１のクロックの前記最初の
立上りを検出した際は、それから前記他の回路に前記第
２のクロックが供給されるまでの間、前記他の回路への
クロック供給ラインをハイレベルに保つ電位保持手段と
を具えたことを特徴とする。
【０００８】また、この出願の第三発明によれば、他の
回路に供給するクロックを、第１および第２のクロック
切換信号に応じ、第１のクロックおよび第２のクロック
の一方から他方に切り換えるためのクロック信号切換回
路であって、前記第１のクロックの立上りを検出し該第
１のクロックの２分周クロックに当たる第１の１／２ク
ロックを生成する手段と、前記第２のクロックの立上り
を検出し該第２のクロックの２分周クロックに当たる第
２の１／２クロックを生成する手段と、前記第１のクロ
ック切換信号および前記第１の１／２クロックにより制
御され該第１の１／２クロックの立上りを検出した際に
前記第１のクロックおよび前記第１の１／２クロックの
いずれかを出力する第１のクロック切換手段と、前記第
１のクロック切換信号および前記第２の１／２クロック
により制御され該第２の１／２クロックの立上りを検出
した際に前記第２のクロックおよび前記第２の１／２ク
ロックのいずれかを出力する第２のクロック切換手段
と、前記第１のクロック、前記第１の１／２クロック、
前記第２のクロックおよび前記第２の１／２クロックの
論理積をとって得られる信号を切換えタイミング信号と
して出力する切換えタイミング信号生成手段と、前記第
２のクロック切換信号および前記切換えタイミング信号
により制御され、該切換えタイミング信号の立上りを検
出して、前記第１のクロック切換手段の出力および前記
第２のクロック切換手段の出力のいずれかを前記他の回
路に出力する第３のクロック切換え手段とを具えたこと
を特徴とする。
回路に供給するクロックを、第１および第２のクロック
切換信号に応じ、第１のクロックおよび第２のクロック
の一方から他方に切り換えるためのクロック信号切換回
路であって、前記第１のクロックの立上りを検出し該第
１のクロックの２分周クロックに当たる第１の１／２ク
ロックを生成する手段と、前記第２のクロックの立上り
を検出し該第２のクロックの２分周クロックに当たる第
２の１／２クロックを生成する手段と、前記第１のクロ
ック切換信号および前記第１の１／２クロックにより制
御され該第１の１／２クロックの立上りを検出した際に
前記第１のクロックおよび前記第１の１／２クロックの
いずれかを出力する第１のクロック切換手段と、前記第
１のクロック切換信号および前記第２の１／２クロック
により制御され該第２の１／２クロックの立上りを検出
した際に前記第２のクロックおよび前記第２の１／２ク
ロックのいずれかを出力する第２のクロック切換手段
と、前記第１のクロック、前記第１の１／２クロック、
前記第２のクロックおよび前記第２の１／２クロックの
論理積をとって得られる信号を切換えタイミング信号と
して出力する切換えタイミング信号生成手段と、前記第
２のクロック切換信号および前記切換えタイミング信号
により制御され、該切換えタイミング信号の立上りを検
出して、前記第１のクロック切換手段の出力および前記
第２のクロック切換手段の出力のいずれかを前記他の回
路に出力する第３のクロック切換え手段とを具えたこと
を特徴とする。
【０００９】
【作用】第一発明であってクロックの立下り検出を利用
する構成の場合は、第１のクロックがローレベルとなっ
た時点で第１のクロックの他の回路への供給が停止さ
れ、そして該他の回路へのクロック供給ラインがローレ
ベルに保持され、そして、第２のクロックがローレベル
のとき第２のクロックへの切り換えがなされる。また、
第一発明であってクロックの立上り検出を利用する構成
の場合は、第１のクロックがハイレベルとなった時点で
第１のクロックの他の回路への供給が停止され、そして
該他の回路へのクロック供給ラインがハイレベルに保持
され、そして、第２のクロックがハイレベルのとき第２
のクロックへの切り換えがなされる。したがって、第１
のクロックから第２のクロックへの切り換えの過渡期間
中で反対レベルヘのレベル変動が生じることがない。
する構成の場合は、第１のクロックがローレベルとなっ
た時点で第１のクロックの他の回路への供給が停止さ
れ、そして該他の回路へのクロック供給ラインがローレ
ベルに保持され、そして、第２のクロックがローレベル
のとき第２のクロックへの切り換えがなされる。また、
第一発明であってクロックの立上り検出を利用する構成
の場合は、第１のクロックがハイレベルとなった時点で
第１のクロックの他の回路への供給が停止され、そして
該他の回路へのクロック供給ラインがハイレベルに保持
され、そして、第２のクロックがハイレベルのとき第２
のクロックへの切り換えがなされる。したがって、第１
のクロックから第２のクロックへの切り換えの過渡期間
中で反対レベルヘのレベル変動が生じることがない。
【００１０】また、第二発明の構成によれば、第一発明
の上記作用に加え、クロック切換要求後の第１のクロッ
クの立下り、立上がりのいずれか早い方に応答してクロ
ックの切り換え動作が開始される。
の上記作用に加え、クロック切換要求後の第１のクロッ
クの立下り、立上がりのいずれか早い方に応答してクロ
ックの切り換え動作が開始される。
【００１１】また、第３発明の構成によれば、第一発明
および第二発明の上記各作用に加え、第１のクロックお
よび第２のクロック間の双方の切り換えが行なえ、しか
も、切り換えの際の過渡期間では第１のクロックの２分
周のパルス若しくは第２のクロックの２分周のパルスが
他の回路に供給される。
および第二発明の上記各作用に加え、第１のクロックお
よび第２のクロック間の双方の切り換えが行なえ、しか
も、切り換えの際の過渡期間では第１のクロックの２分
周のパルス若しくは第２のクロックの２分周のパルスが
他の回路に供給される。
【００１２】
【実施例】以下、図面を参照してこの発明の各実施例に
ついて説明する。ただし、説明に用いる各図はこの発明
を理解出来る程度に概略的に示してある。
ついて説明する。ただし、説明に用いる各図はこの発明
を理解出来る程度に概略的に示してある。
【００１３】１．第一発明の実施例 １−１．第１の実施例の説明 １−１−１．構成の説明 図１は第一発明の第１の実施例のクロック信号切換回路
１０を示した回路図である。この実施例のクロック信号
切換回路１０は、クロック切換信号ＣＬＫ−ＳＥＬによ
り制御されかつ第１のクロックＣＬＫ１がクロック端子
に入力される第１のＪ−ＫＦ／Ｆ（フリップフロップ）
１１と、第１のＪ−ＫＦ／Ｆ１１の出力により制御され
かつ第２のクロックＣＬＫ２がクロック端子に入力され
る第２のＪ−ＫＦ／Ｆ１３と、インバータゲート１５
と、第１のクロックＣＬＫ１をオン／オフする第１のト
ライステートゲート１７と、第２のクロックＣＬＫ２を
オン／オフする第２のトライステートゲート１９と、抵
抗器２１とを具える。ただし、この例の場合、第１およ
び第２のＪ−ＫＦ／Ｆ１１，１３として、クロックの立
下りをトリガーに動作するものを用いている。なお以下
の説明において、クロック切換信号ＣＬＫ−ＳＥＬ、第
１のクロックＣＬＫ１、第２のクロックＣＬＫ２をそれ
ぞれ、ＣＬＫ−ＳＥＬ、ＣＬＫ１、ＣＬＫ２と略称する
こともある。
１０を示した回路図である。この実施例のクロック信号
切換回路１０は、クロック切換信号ＣＬＫ−ＳＥＬによ
り制御されかつ第１のクロックＣＬＫ１がクロック端子
に入力される第１のＪ−ＫＦ／Ｆ（フリップフロップ）
１１と、第１のＪ−ＫＦ／Ｆ１１の出力により制御され
かつ第２のクロックＣＬＫ２がクロック端子に入力され
る第２のＪ−ＫＦ／Ｆ１３と、インバータゲート１５
と、第１のクロックＣＬＫ１をオン／オフする第１のト
ライステートゲート１７と、第２のクロックＣＬＫ２を
オン／オフする第２のトライステートゲート１９と、抵
抗器２１とを具える。ただし、この例の場合、第１およ
び第２のＪ−ＫＦ／Ｆ１１，１３として、クロックの立
下りをトリガーに動作するものを用いている。なお以下
の説明において、クロック切換信号ＣＬＫ−ＳＥＬ、第
１のクロックＣＬＫ１、第２のクロックＣＬＫ２をそれ
ぞれ、ＣＬＫ−ＳＥＬ、ＣＬＫ１、ＣＬＫ２と略称する
こともある。
【００１４】ここで、これら構成成分１１〜２１の詳細
な接続関係および信号の入出力関係は、次の様にしてあ
る。インバータゲート１５の出力端子を第１のＪ−ＫＦ
／Ｆ１１のＫ端子と接続してある。第１のＪ−ＫＦ／Ｆ
１１のＱ端子を第２のＪ−ＫＦ／ＦのＪ端子に接続して
あり、第１のＪ−ＫＦ／Ｆ１１のバーＱ端子を第２のＪ
−ＫＦ／ＦのＫ端子および第１のトライステートゲート
１７の制御端子にそれぞれ接続してある。第２のＪ−Ｋ
Ｆ／Ｆ１３のＱ端子を第２のトライステートゲート１９
の制御端子と接続してある。第１および第２のトライス
テートゲート１７、１９各々の出力端子同士を接続して
あると共にこの接続点と接地電位との間に抵抗器２１を
接続してある。また、ＣＬＫ−ＳＥＬを、第１のＪ−Ｋ
Ｆ／Ｆ１１のＪ端子とインバータゲート１５の入力端子
とに並列に入力する。ＣＬＫ１を第１のＪ−ＫＦ／Ｆ１
１のクロック入力端子と第１のトライステートゲート１
７の入力端子とに並列に入力する。ＣＬＫ２を第２のＪ
−ＫＦ／Ｆ１３のクロック入力端子と第２のトライステ
ートゲート１９の入力端子とに並列に入力する。そし
て、第１および第２のトライステートゲート１７、１９
各々の出力端子同士の接続点を他の回路（ここではＩＣ
カードを他の回路と考える）へのクロックＩＣＣ−ＣＬ
Ｋ（以下、ＩＣＣ−ＣＬＫと略称することもある。）の
供給ラインとしている。
な接続関係および信号の入出力関係は、次の様にしてあ
る。インバータゲート１５の出力端子を第１のＪ−ＫＦ
／Ｆ１１のＫ端子と接続してある。第１のＪ−ＫＦ／Ｆ
１１のＱ端子を第２のＪ−ＫＦ／ＦのＪ端子に接続して
あり、第１のＪ−ＫＦ／Ｆ１１のバーＱ端子を第２のＪ
−ＫＦ／ＦのＫ端子および第１のトライステートゲート
１７の制御端子にそれぞれ接続してある。第２のＪ−Ｋ
Ｆ／Ｆ１３のＱ端子を第２のトライステートゲート１９
の制御端子と接続してある。第１および第２のトライス
テートゲート１７、１９各々の出力端子同士を接続して
あると共にこの接続点と接地電位との間に抵抗器２１を
接続してある。また、ＣＬＫ−ＳＥＬを、第１のＪ−Ｋ
Ｆ／Ｆ１１のＪ端子とインバータゲート１５の入力端子
とに並列に入力する。ＣＬＫ１を第１のＪ−ＫＦ／Ｆ１
１のクロック入力端子と第１のトライステートゲート１
７の入力端子とに並列に入力する。ＣＬＫ２を第２のＪ
−ＫＦ／Ｆ１３のクロック入力端子と第２のトライステ
ートゲート１９の入力端子とに並列に入力する。そし
て、第１および第２のトライステートゲート１７、１９
各々の出力端子同士の接続点を他の回路（ここではＩＣ
カードを他の回路と考える）へのクロックＩＣＣ−ＣＬ
Ｋ（以下、ＩＣＣ−ＣＬＫと略称することもある。）の
供給ラインとしている。
【００１５】この実施例のクロック信号切換回路１０で
は、第一発明でいう立下り検出型クロック停止手段２３
を、第１のＪ−ＫＦ／Ｆ１１と第１のトライステートゲ
ート１７とで構成でき、第一発明でいう立下り検出型ク
ロック供給手段２５を、第２のＪ−ＫＦ／Ｆ１３と第２
のトライステートゲート１９とで構成でき、第一発明で
いう電位固定手段２７を、第１のトライステートゲート
１７と第２のトライステートゲート１９と抵抗器２１と
で構成出来る。
は、第一発明でいう立下り検出型クロック停止手段２３
を、第１のＪ−ＫＦ／Ｆ１１と第１のトライステートゲ
ート１７とで構成でき、第一発明でいう立下り検出型ク
ロック供給手段２５を、第２のＪ−ＫＦ／Ｆ１３と第２
のトライステートゲート１９とで構成でき、第一発明で
いう電位固定手段２７を、第１のトライステートゲート
１７と第２のトライステートゲート１９と抵抗器２１と
で構成出来る。
【００１６】１−１−２．動作の説明 次に、この第一発明の理解を深めるため、図１に示した
第１の実施例のクロック信号切換回路１０の動作につい
て説明する。この説明を図２に示したタイミングチャー
トを参照しながら行なう。
第１の実施例のクロック信号切換回路１０の動作につい
て説明する。この説明を図２に示したタイミングチャー
トを参照しながら行なう。
【００１７】ＩＣカード立上げ時は、ＣＬＫ−ＳＥＬは
ハイレベルにしておく。これにより第１のＪ−ＫＦ／Ｆ
１１のＪ端子はハイレベル、Ｋ端子はローレベルとな
り、その結果、第１のＪ−ＫＦ／Ｆ１１のＱ端子から出
力される信号Ｓ１がハイレベルに、バーＱ端子から出力
される信号Ｓ２がローレベルにそれぞれなる。このた
め、第１のトライステートゲート１７がオンするのでＩ
ＣＣ−ＣＬＫとして第１のクロックＣＬＫ１が他の回路
としてのＩＣカードに供給される。また、第２のＪ−Ｋ
Ｆ／Ｆ１３のＱ端子から出力される信号Ｓ３がハイレベ
ルになるので第２のトライステートゲート１９はオフす
るため、ＣＬＫ２は他の回路（ＩＣカード）に供給され
ない。したがって、初期状態では、ＩＣカードへはＩＣ
Ｃ−ＣＬＫとしてＣＬＫ１が出力されることになる（図
２の期間Ｉ参照）。
ハイレベルにしておく。これにより第１のＪ−ＫＦ／Ｆ
１１のＪ端子はハイレベル、Ｋ端子はローレベルとな
り、その結果、第１のＪ−ＫＦ／Ｆ１１のＱ端子から出
力される信号Ｓ１がハイレベルに、バーＱ端子から出力
される信号Ｓ２がローレベルにそれぞれなる。このた
め、第１のトライステートゲート１７がオンするのでＩ
ＣＣ−ＣＬＫとして第１のクロックＣＬＫ１が他の回路
としてのＩＣカードに供給される。また、第２のＪ−Ｋ
Ｆ／Ｆ１３のＱ端子から出力される信号Ｓ３がハイレベ
ルになるので第２のトライステートゲート１９はオフす
るため、ＣＬＫ２は他の回路（ＩＣカード）に供給され
ない。したがって、初期状態では、ＩＣカードへはＩＣ
Ｃ−ＣＬＫとしてＣＬＫ１が出力されることになる（図
２の期間Ｉ参照）。
【００１８】ところが、クロック切換信号ＣＬＫ−ＳＥ
Ｌがクロック切換要求のためローレベルになると（図２
の時刻Ｔ1 ）、第１のＪ−ＫＦ／Ｆ１１のＪ端子および
Ｋ端子のレベルがそれまでの状態から反転し、そして、
ＣＬＫ１の次の立下り時（図２の時刻Ｔ2 ）にこの第１
のＪ−ＫＦ／Ｆ１１のＱ端子およびバーＱ端子のレベル
がそれまでの状態から反転するので、信号Ｓ２がハイレ
ベルになる。信号Ｓ２がハイレベルになると第１のトラ
イステートゲート１７がオフする。このとき、第１およ
び第２のトライステートゲート１７，１９双方がオフす
るので、ＩＣＣ−ＣＬＫを供給するラインは抵抗器２１
によりローレベルに保持（プルダウン）される。
Ｌがクロック切換要求のためローレベルになると（図２
の時刻Ｔ1 ）、第１のＪ−ＫＦ／Ｆ１１のＪ端子および
Ｋ端子のレベルがそれまでの状態から反転し、そして、
ＣＬＫ１の次の立下り時（図２の時刻Ｔ2 ）にこの第１
のＪ−ＫＦ／Ｆ１１のＱ端子およびバーＱ端子のレベル
がそれまでの状態から反転するので、信号Ｓ２がハイレ
ベルになる。信号Ｓ２がハイレベルになると第１のトラ
イステートゲート１７がオフする。このとき、第１およ
び第２のトライステートゲート１７，１９双方がオフす
るので、ＩＣＣ−ＣＬＫを供給するラインは抵抗器２１
によりローレベルに保持（プルダウン）される。
【００１９】また、上記第１のＪ−ＫＦ／Ｆ１１のＱ端
子およびバーＱ端子のレベルが反転したので、第２のＪ
−ＫＦ／Ｆ１３のＪ端子およびＫ端子のレベルがそれま
での状態から反転する。そして、この第２のＪ−ＫＦ／
Ｆ１３のＱ端子から出力される信号Ｓ３は、第２のクロ
ックＣＬＫ２の立下り時（図２の時刻Ｔ3 ）においてハ
イレベルからローレベルに反転する。この結果、第２の
トライステートゲート１９はオンするので、ＩＣカード
にはＩＣＣ−ＣＬＫとして第２のクロックＣＬＫ２が供
給される。
子およびバーＱ端子のレベルが反転したので、第２のＪ
−ＫＦ／Ｆ１３のＪ端子およびＫ端子のレベルがそれま
での状態から反転する。そして、この第２のＪ−ＫＦ／
Ｆ１３のＱ端子から出力される信号Ｓ３は、第２のクロ
ックＣＬＫ２の立下り時（図２の時刻Ｔ3 ）においてハ
イレベルからローレベルに反転する。この結果、第２の
トライステートゲート１９はオンするので、ＩＣカード
にはＩＣＣ−ＣＬＫとして第２のクロックＣＬＫ２が供
給される。
【００２０】すなわち、この第一発明の実施例のクロッ
ク切換回路１０によれば、ＣＬＫ−ＳＥＬによるクロッ
ク切換要求後のＣＬＫ１の最初の立下りでＣＬＫ１のＩ
Ｃカードへの供給を停止でき、その後、ＣＬＫ２の最初
の立下がりでＩＣカードにＣＬＫ２をＩＣＣ−ＣＬＫと
して供給でき、ＣＬＫ１およびＣＬＫ２が共に停止され
ている間（図２にＰで示す期間）はＩＣカードにローレ
ベルの電位を供給できる。ここで、ＣＬＫ１およびＣＬ
Ｋ２が共に供給停止の間は図２のＰ期間のようにローレ
ベル期間がやや長い不規則なパルスがＩＣカードに供給
されることになるが、ＩＣカードは１ＭＨｚ〜５ＭＨｚ
の動作は保証されているのでパルスの許容値ｔは５００
ｎｓ≧ｔ≧１００ｎｓであること、およびこれに対し、
ＣＬＫ１＝３．５８ＭＨｚかつＣＬＫ２＝４．９２ＭＨ
ｚのときの上記不規則期間の最長値はＣＬＫ２の３パル
ス分すなわち約３０５ｎｓであることから、この不規則
期間Ｐに起因するＩＣカードの誤動作は生じない。した
がって、この第一発明の実施例のクロック切換回路１０
によれば、第１のクロックから第２のクロックへの切り
換えを、正常動作が保証されるパルス幅よりも短いパル
ス幅のクロックが供給されてしまう危険なく、行なえる
ことが分かる。なお、上記５００ｎｓ等は、周期Ｔ＝１
／１ＭＨｚであり、そしてクロックのデューティ比を５
０％としたならパルス幅はＴ／２であるから、（１／１
ＭＨｚ）÷２＝５００ｎｓという考えで求めている（以
下同様）。
ク切換回路１０によれば、ＣＬＫ−ＳＥＬによるクロッ
ク切換要求後のＣＬＫ１の最初の立下りでＣＬＫ１のＩ
Ｃカードへの供給を停止でき、その後、ＣＬＫ２の最初
の立下がりでＩＣカードにＣＬＫ２をＩＣＣ−ＣＬＫと
して供給でき、ＣＬＫ１およびＣＬＫ２が共に停止され
ている間（図２にＰで示す期間）はＩＣカードにローレ
ベルの電位を供給できる。ここで、ＣＬＫ１およびＣＬ
Ｋ２が共に供給停止の間は図２のＰ期間のようにローレ
ベル期間がやや長い不規則なパルスがＩＣカードに供給
されることになるが、ＩＣカードは１ＭＨｚ〜５ＭＨｚ
の動作は保証されているのでパルスの許容値ｔは５００
ｎｓ≧ｔ≧１００ｎｓであること、およびこれに対し、
ＣＬＫ１＝３．５８ＭＨｚかつＣＬＫ２＝４．９２ＭＨ
ｚのときの上記不規則期間の最長値はＣＬＫ２の３パル
ス分すなわち約３０５ｎｓであることから、この不規則
期間Ｐに起因するＩＣカードの誤動作は生じない。した
がって、この第一発明の実施例のクロック切換回路１０
によれば、第１のクロックから第２のクロックへの切り
換えを、正常動作が保証されるパルス幅よりも短いパル
ス幅のクロックが供給されてしまう危険なく、行なえる
ことが分かる。なお、上記５００ｎｓ等は、周期Ｔ＝１
／１ＭＨｚであり、そしてクロックのデューティ比を５
０％としたならパルス幅はＴ／２であるから、（１／１
ＭＨｚ）÷２＝５００ｎｓという考えで求めている（以
下同様）。
【００２１】１−２．第２の実施例の説明 上述の第１の実施例のクロック切換回路１０は、クロッ
クの立下りを検出し動作するものであったが、クロック
の立上りを検出して動作する回路構成としても良い。こ
の第２の実施例はその例である。具体的には、図１を用
いて説明した構成において、第１および第２のＪ−ＫＦ
／Ｆ１１，１３をクロックの立上りをトリガーに動作す
る型のものに代え、かつ、抵抗器２１をクロック供給ラ
インと電源電位との間にプルアップ抵抗として機能する
様に設ける構成とする。このようにすると、ＣＬＫ−Ｓ
ＥＬによるクロック切換要求後のＣＬＫ１の最初の立ち
上がりのときＣＬＫ１のＩＣカードへの供給を停止出
来、その後の、ＣＬＫ２の最初の立上りでＩＣカードへ
ＣＬＫ２を供給出来、ＣＬＫ１およびＣＬＫ２が共に供
給停止の間はＩＣＣ−ＣＬＫ供給ラインの電位をハイレ
ベルに保持（従ってＩＣカードにハイレベルの電位を供
給）できるクロック切換回路が実現できる。
クの立下りを検出し動作するものであったが、クロック
の立上りを検出して動作する回路構成としても良い。こ
の第２の実施例はその例である。具体的には、図１を用
いて説明した構成において、第１および第２のＪ−ＫＦ
／Ｆ１１，１３をクロックの立上りをトリガーに動作す
る型のものに代え、かつ、抵抗器２１をクロック供給ラ
インと電源電位との間にプルアップ抵抗として機能する
様に設ける構成とする。このようにすると、ＣＬＫ−Ｓ
ＥＬによるクロック切換要求後のＣＬＫ１の最初の立ち
上がりのときＣＬＫ１のＩＣカードへの供給を停止出
来、その後の、ＣＬＫ２の最初の立上りでＩＣカードへ
ＣＬＫ２を供給出来、ＣＬＫ１およびＣＬＫ２が共に供
給停止の間はＩＣＣ−ＣＬＫ供給ラインの電位をハイレ
ベルに保持（従ってＩＣカードにハイレベルの電位を供
給）できるクロック切換回路が実現できる。
【００２２】１−３．第３の実施例の説明 図１を参照した回路ではＪ−ＫＦ／Ｆを用いていたが、
その代わりにＤ−Ｆ／Ｆを用いても良い。図３はその回
路例（第３の実施例の回路例）３０を示した図である。
ただし、この例の場合、第１および第２のＤ−Ｆ／Ｆ３
１、３３としてクロックの立上りをトリガーに動作する
ものを用いる。以下、この回路３０の詳細について説明
する。
その代わりにＤ−Ｆ／Ｆを用いても良い。図３はその回
路例（第３の実施例の回路例）３０を示した図である。
ただし、この例の場合、第１および第２のＤ−Ｆ／Ｆ３
１、３３としてクロックの立上りをトリガーに動作する
ものを用いる。以下、この回路３０の詳細について説明
する。
【００２３】この実施例のクロック信号切換回路３０
は、ＣＬＫ−ＳＥＬにより制御されかつＣＬＫ１がクロ
ック入力端子に入力される第１のＤ−Ｆ／Ｆ３１と、第
１のＤ−Ｆ／Ｆの出力により制御されかつクロック入力
端子にＣＬＫ２が入力される第２のＤ−Ｆ／Ｆ３３と、
ＣＬＫ１をオン／オフする第１のトライステートゲート
３５と、ＣＬＫ２をオン／オフする第２のトライステー
トゲート３７と、抵抗器３９とを具える。
は、ＣＬＫ−ＳＥＬにより制御されかつＣＬＫ１がクロ
ック入力端子に入力される第１のＤ−Ｆ／Ｆ３１と、第
１のＤ−Ｆ／Ｆの出力により制御されかつクロック入力
端子にＣＬＫ２が入力される第２のＤ−Ｆ／Ｆ３３と、
ＣＬＫ１をオン／オフする第１のトライステートゲート
３５と、ＣＬＫ２をオン／オフする第２のトライステー
トゲート３７と、抵抗器３９とを具える。
【００２４】ここで、これら構成成分３１〜３９の詳細
な接続関係および信号の入出力関係は次の様にしてあ
る。第１のＤ−Ｆ／Ｆ３１のＱ端子を第２のＤ−Ｆ／Ｆ
３３のＤ端子に接続してあり、第１のＤ−Ｆ／Ｆ１１の
バーＱ端子を第１のトライステートゲート３５の制御端
子に接続してある。第２のＤ−Ｆ／Ｆ３３のＱ端子を第
２のトライステートゲート３７の制御端子と接続してあ
る。第１および第２のトライステートゲート３５、３７
各々の出力端子同士を接続してあると共にこの接続点と
電源電位との間に抵抗器３９を接続してある。また、Ｃ
ＬＫ−ＳＥＬを、第１のＤ−Ｆ／Ｆ３１のＤ端子に入力
する。ＣＬＫ１を第１のＤ−Ｆ／Ｆ３１のクロック入力
端子と第１のトライステートゲート３５の入力端子とに
並列に入力する。ＣＬＫ２を第２のＤ−Ｆ／Ｆ３３のク
ロック入力端子と第２のトライステートゲート３７の入
力端子とに並列に入力する。そして、第１および第２の
トライステートゲート３５、３７各々の出力端子同士の
接続点を他の回路（ここではＩＣカード）へのクロック
ＩＣＣ−ＣＬＫの供給ラインとしている。
な接続関係および信号の入出力関係は次の様にしてあ
る。第１のＤ−Ｆ／Ｆ３１のＱ端子を第２のＤ−Ｆ／Ｆ
３３のＤ端子に接続してあり、第１のＤ−Ｆ／Ｆ１１の
バーＱ端子を第１のトライステートゲート３５の制御端
子に接続してある。第２のＤ−Ｆ／Ｆ３３のＱ端子を第
２のトライステートゲート３７の制御端子と接続してあ
る。第１および第２のトライステートゲート３５、３７
各々の出力端子同士を接続してあると共にこの接続点と
電源電位との間に抵抗器３９を接続してある。また、Ｃ
ＬＫ−ＳＥＬを、第１のＤ−Ｆ／Ｆ３１のＤ端子に入力
する。ＣＬＫ１を第１のＤ−Ｆ／Ｆ３１のクロック入力
端子と第１のトライステートゲート３５の入力端子とに
並列に入力する。ＣＬＫ２を第２のＤ−Ｆ／Ｆ３３のク
ロック入力端子と第２のトライステートゲート３７の入
力端子とに並列に入力する。そして、第１および第２の
トライステートゲート３５、３７各々の出力端子同士の
接続点を他の回路（ここではＩＣカード）へのクロック
ＩＣＣ−ＣＬＫの供給ラインとしている。
【００２５】この第３の実施例のクロック切換回路３０
では、第一発明の別の態様でいう立上り検出型クロック
停止手段４１を、第１のＤ−Ｆ／Ｆ３１と第１のトライ
ステートゲート３５とで構成でき、同じく立上り検出型
クロック供給手段４３を、第２のＤ−Ｆ／Ｆ３３と第２
のトライステートゲート３７とで構成でき、同じく電位
保持手段（ハイレベルに保持する手段）４５を、第１の
トライステートゲート３５と第２のトライステートゲー
ト３７と抵抗器３９とで構成出来る。
では、第一発明の別の態様でいう立上り検出型クロック
停止手段４１を、第１のＤ−Ｆ／Ｆ３１と第１のトライ
ステートゲート３５とで構成でき、同じく立上り検出型
クロック供給手段４３を、第２のＤ−Ｆ／Ｆ３３と第２
のトライステートゲート３７とで構成でき、同じく電位
保持手段（ハイレベルに保持する手段）４５を、第１の
トライステートゲート３５と第２のトライステートゲー
ト３７と抵抗器３９とで構成出来る。
【００２６】この第３の実施例のクロック切換回路３０
では、図１を参照して説明したクロック切換回路１０で
必要であったインバータゲート１５を設ける必要がない
ので、その分、クロック切換回路の構成を簡易なものと
出来る。
では、図１を参照して説明したクロック切換回路１０で
必要であったインバータゲート１５を設ける必要がない
ので、その分、クロック切換回路の構成を簡易なものと
出来る。
【００２７】なお、この実施例のクロック切換回路３０
は、クロックの立上りに応じ動作しかつ第１および第２
のクロック停止期間でのクロック供給ラインがハイレベ
ルに保持される点を除けば、基本的には図１を用いて説
明した回路１０と同様に動作する。この回路３０の動作
を示すタイミングチャートを図４に示した。
は、クロックの立上りに応じ動作しかつ第１および第２
のクロック停止期間でのクロック供給ラインがハイレベ
ルに保持される点を除けば、基本的には図１を用いて説
明した回路１０と同様に動作する。この回路３０の動作
を示すタイミングチャートを図４に示した。
【００２８】２．第二発明の実施例 上述の第一発明のクロック切換回路は、第１および第２
のクロック各々の立下りを検出して若しくは立上りを検
出して動作するものであった。したがって、立下り検出
の場合にあっては第１のクロックの立ち下がり直後にク
ロック信号切り換え要求がなされた場合、また立上り検
出の場合にあっては第１のクロックの立ち上がり直後に
クロック信号切り換え要求がなされた場合、それぞれ次
のクロックパルスにおける立下り或は立上りのときまで
目的の検出がなされないので、クロック切換要求がなさ
れてから実際にクロックが第２のクロックに切り換えら
れるまでの時間が長くなる。この第二発明はこれを改善
するものである。
のクロック各々の立下りを検出して若しくは立上りを検
出して動作するものであった。したがって、立下り検出
の場合にあっては第１のクロックの立ち下がり直後にク
ロック信号切り換え要求がなされた場合、また立上り検
出の場合にあっては第１のクロックの立ち上がり直後に
クロック信号切り換え要求がなされた場合、それぞれ次
のクロックパルスにおける立下り或は立上りのときまで
目的の検出がなされないので、クロック切換要求がなさ
れてから実際にクロックが第２のクロックに切り換えら
れるまでの時間が長くなる。この第二発明はこれを改善
するものである。
【００２９】２−１．構成の説明 図５は第二発明の実施例のクロック切換回路５０の説明
図である。基本的には、図３を用いて説明したＤ−ＦＦ
を２個有した回路を２組組み合わせた構成となってい
る。詳細にはこの第二発明の実施例のクロック切換回路
５０は、第１のＤ−Ｆ／Ｆ５１と、第２のＤ−Ｆ／Ｆ５
３と、第３のＤ−Ｆ／Ｆ５５と、第４のＤ／Ｆ／Ｆ５７
と、第１のトライステートゲート５９と、第２のトライ
ステートゲート６１と、第１のインバータゲート６３
と、第２のインバータゲート６５と、２入力オア（Ｏ
Ｒ）ゲート６７と、２入力アンド（ＡＮＤ）ゲート６９
と、第１の抵抗器７１と、第２の抵抗器７３と、第１の
ＮチャネルＦＥＴ７５と、第２のＮチャネルＦＥＴ７７
とを具える。ただし、第１〜第４のＤ−Ｆ／Ｆとしてク
ロックの立上りをトリガーとして動作するものを用い、
かつ、それらのうちの第１および第３のＤ−Ｆ／Ｆ５
１，５５それぞれはプリセット機能を有したものを用い
る。
図である。基本的には、図３を用いて説明したＤ−ＦＦ
を２個有した回路を２組組み合わせた構成となってい
る。詳細にはこの第二発明の実施例のクロック切換回路
５０は、第１のＤ−Ｆ／Ｆ５１と、第２のＤ−Ｆ／Ｆ５
３と、第３のＤ−Ｆ／Ｆ５５と、第４のＤ／Ｆ／Ｆ５７
と、第１のトライステートゲート５９と、第２のトライ
ステートゲート６１と、第１のインバータゲート６３
と、第２のインバータゲート６５と、２入力オア（Ｏ
Ｒ）ゲート６７と、２入力アンド（ＡＮＤ）ゲート６９
と、第１の抵抗器７１と、第２の抵抗器７３と、第１の
ＮチャネルＦＥＴ７５と、第２のＮチャネルＦＥＴ７７
とを具える。ただし、第１〜第４のＤ−Ｆ／Ｆとしてク
ロックの立上りをトリガーとして動作するものを用い、
かつ、それらのうちの第１および第３のＤ−Ｆ／Ｆ５
１，５５それぞれはプリセット機能を有したものを用い
る。
【００３０】ここで、これら構成成分５１〜７７の詳細
な接続関係および信号の入出力関係は次の様にしてあ
る。第１のＤ−Ｆ／Ｆ５１のＱ端子を第２のＤ−Ｆ／Ｆ
５３のＤ端子と第３のＤ−Ｆ／Ｆ５５のプリセット（Ｐ
ＲＥ）端子とにそれぞれ接続してある。第１のＤ−Ｆ／
Ｆ５１のバーＱ端子を２入力オアゲート６７の一方の入
力端子と、第１のＮチャネルＦＥＴ７５のゲートとにそ
れぞれ接続してある。第１のＤ−Ｆ／Ｆ５１のＰＲＥ端
子を第４のＤ−Ｆ／Ｆ５７のＤ端子と第３のＤ−Ｆ／Ｆ
５５のＱ端子とにそれぞれ接続してある。第２のＤ−Ｆ
／Ｆ５３のＱ端子を２入力アンドゲート６９の一方の端
子と接続してある。第３のＤ−Ｆ／Ｆ５５のバーＱ端子
を２入力オアゲート６７の他方の入力端子と第２のＮチ
ャネルＦＥＴ７７のゲートとにそれぞれ接続してある。
第３のＤ−Ｆ／Ｆ５５のクロック入力端子に第１のイン
バータゲート６３の出力端子を接続してある。第４のＤ
−Ｆ／Ｆ５７のクロック入力端子に第２のインバータゲ
ート６５の出力端子を接続してある。第４のＤ−Ｆ／Ｆ
５７のＱ端子を２入力アンドゲート６９の他方の入力端
子と接続してある。オアゲート６７の出力端子は第１の
トライステートゲート５９の制御端子と接続してある。
アンドゲート６９の出力端子は第２のトライステートゲ
ート６１の制御端子に接続してある。第１および第２の
トライステートゲート５９，６１の出力端子同士を接続
してある。第１のトライステートゲート５９の出力端子
と電源電位との間に第１の抵抗器７１および第１のＮチ
ャネルＦＥＴ７５から成る直列回路が接続してあり、ま
た、第２のトライステートゲート６１の出力端子と接地
電位との間に第２の抵抗器７３および第２のＮチャネル
ＦＥＴ７７から成る直列回路が接続してある。また、Ｃ
ＬＫ−ＳＥＬを、第１のＤ−Ｆ／Ｆ５１のＤ端子と第３
のＤ−Ｆ／Ｆ５５のＤ端子とに並列に入力する。ＣＬＫ
１を第１のＤ−Ｆ／Ｆ５１のクロック入力端子と第１の
インバータゲート６３の入力端子とに並列に入力する。
ＣＬＫ２を第２のＤ−Ｆ／Ｆ５３のクロック入力端子と
第２のインバータゲート６５の入力端子とに並列に入力
する。そして、第１および第２のトライステートゲート
５９、６１各々の出力端子同士の接続点を他の回路（こ
こではＩＣカード）へのクロックＩＣＣ−ＣＬＫの供給
ラインとしている。
な接続関係および信号の入出力関係は次の様にしてあ
る。第１のＤ−Ｆ／Ｆ５１のＱ端子を第２のＤ−Ｆ／Ｆ
５３のＤ端子と第３のＤ−Ｆ／Ｆ５５のプリセット（Ｐ
ＲＥ）端子とにそれぞれ接続してある。第１のＤ−Ｆ／
Ｆ５１のバーＱ端子を２入力オアゲート６７の一方の入
力端子と、第１のＮチャネルＦＥＴ７５のゲートとにそ
れぞれ接続してある。第１のＤ−Ｆ／Ｆ５１のＰＲＥ端
子を第４のＤ−Ｆ／Ｆ５７のＤ端子と第３のＤ−Ｆ／Ｆ
５５のＱ端子とにそれぞれ接続してある。第２のＤ−Ｆ
／Ｆ５３のＱ端子を２入力アンドゲート６９の一方の端
子と接続してある。第３のＤ−Ｆ／Ｆ５５のバーＱ端子
を２入力オアゲート６７の他方の入力端子と第２のＮチ
ャネルＦＥＴ７７のゲートとにそれぞれ接続してある。
第３のＤ−Ｆ／Ｆ５５のクロック入力端子に第１のイン
バータゲート６３の出力端子を接続してある。第４のＤ
−Ｆ／Ｆ５７のクロック入力端子に第２のインバータゲ
ート６５の出力端子を接続してある。第４のＤ−Ｆ／Ｆ
５７のＱ端子を２入力アンドゲート６９の他方の入力端
子と接続してある。オアゲート６７の出力端子は第１の
トライステートゲート５９の制御端子と接続してある。
アンドゲート６９の出力端子は第２のトライステートゲ
ート６１の制御端子に接続してある。第１および第２の
トライステートゲート５９，６１の出力端子同士を接続
してある。第１のトライステートゲート５９の出力端子
と電源電位との間に第１の抵抗器７１および第１のＮチ
ャネルＦＥＴ７５から成る直列回路が接続してあり、ま
た、第２のトライステートゲート６１の出力端子と接地
電位との間に第２の抵抗器７３および第２のＮチャネル
ＦＥＴ７７から成る直列回路が接続してある。また、Ｃ
ＬＫ−ＳＥＬを、第１のＤ−Ｆ／Ｆ５１のＤ端子と第３
のＤ−Ｆ／Ｆ５５のＤ端子とに並列に入力する。ＣＬＫ
１を第１のＤ−Ｆ／Ｆ５１のクロック入力端子と第１の
インバータゲート６３の入力端子とに並列に入力する。
ＣＬＫ２を第２のＤ−Ｆ／Ｆ５３のクロック入力端子と
第２のインバータゲート６５の入力端子とに並列に入力
する。そして、第１および第２のトライステートゲート
５９、６１各々の出力端子同士の接続点を他の回路（こ
こではＩＣカード）へのクロックＩＣＣ−ＣＬＫの供給
ラインとしている。
【００３１】この第二発明の実施例のクロック切換回路
５０では、第二発明でいう第１の立下り検出手段７９を
第４のＤ−Ｆ／Ｆ５５と第１のインバータゲート６３と
で構成でき、第二発明でいう第１の立上り検出手段８１
を第１のＤ−Ｆ／Ｆ５１で構成でき、第二発明でいうク
ロック停止手段８３を２入力オア回路６７と第１のトラ
イステートゲート５９とで構成でき、第二発明でいう第
２の立下り検出手段８５を第４のＤ−Ｆ／Ｆ５７と第２
のインバータゲート６５とで構成でき、第二発明でいう
第２の立上り検出手段８７を第２のＤ−Ｆ／Ｆ５３で構
成でき、クロック供給手段８９を第２のトライステート
ゲート６１と２入力アンドゲート６９とで構成でき、第
二発明でいう立上り検出を無効にする手段９１を第３の
Ｄ−Ｆ／Ｆ５５のＱ端子からの出力ＳA と第１のＤ−Ｆ
／Ｆ５１のプリセット機能とで構成でき、第二発明でい
う立下り検出を無効にする手段９３を第１のＤ−Ｆ／Ｆ
５１のＱ端子からの出力Ｓ１と第３のＤ−Ｆ／Ｆ５５の
プリセット機能とで構成出来、電位保持手段を第１およ
び第２のトライステートゲート５９、６１と第１および
第２の抵抗器７１、７３と第１および第１のＮチャネル
ＦＥＴ７５、７７とで構成できる。
５０では、第二発明でいう第１の立下り検出手段７９を
第４のＤ−Ｆ／Ｆ５５と第１のインバータゲート６３と
で構成でき、第二発明でいう第１の立上り検出手段８１
を第１のＤ−Ｆ／Ｆ５１で構成でき、第二発明でいうク
ロック停止手段８３を２入力オア回路６７と第１のトラ
イステートゲート５９とで構成でき、第二発明でいう第
２の立下り検出手段８５を第４のＤ−Ｆ／Ｆ５７と第２
のインバータゲート６５とで構成でき、第二発明でいう
第２の立上り検出手段８７を第２のＤ−Ｆ／Ｆ５３で構
成でき、クロック供給手段８９を第２のトライステート
ゲート６１と２入力アンドゲート６９とで構成でき、第
二発明でいう立上り検出を無効にする手段９１を第３の
Ｄ−Ｆ／Ｆ５５のＱ端子からの出力ＳA と第１のＤ−Ｆ
／Ｆ５１のプリセット機能とで構成でき、第二発明でい
う立下り検出を無効にする手段９３を第１のＤ−Ｆ／Ｆ
５１のＱ端子からの出力Ｓ１と第３のＤ−Ｆ／Ｆ５５の
プリセット機能とで構成出来、電位保持手段を第１およ
び第２のトライステートゲート５９、６１と第１および
第２の抵抗器７１、７３と第１および第１のＮチャネル
ＦＥＴ７５、７７とで構成できる。
【００３２】２−２．動作の説明 次に、この第二発明のクロック切換回路の理解を深める
ため、図５を用いて説明した実施例のクロック切換回路
５０の動作について説明する。
ため、図５を用いて説明した実施例のクロック切換回路
５０の動作について説明する。
【００３３】ＩＣカード立上げ時は、ＣＬＫ−ＳＥＬは
ハイレベルにしておく。これにより第１，第３のＤ−Ｆ
／Ｆ５１、５５のそれぞれのＱ端子から出力される信号
Ｓ１，ＳA はいずれもハイレベル、それぞれのバーＱ端
子から出力される信号Ｓ２、ＳB はいずれもローレベル
となる。このため、２入力オアゲート６７から出力され
る信号ＳD はローレベル、２入力アンドゲート６９から
出力される信号ＳE はハイレベルとなるので、これら信
号が制御端子に入力される第１のトライステートゲート
５９はオンし、第２のトライステートゲート６１はオフ
する。したがって、第１のトライステートゲート５９を
通してＣＬＫ１が他の回路としてのＩＣカードに供給さ
れる。
ハイレベルにしておく。これにより第１，第３のＤ−Ｆ
／Ｆ５１、５５のそれぞれのＱ端子から出力される信号
Ｓ１，ＳA はいずれもハイレベル、それぞれのバーＱ端
子から出力される信号Ｓ２、ＳB はいずれもローレベル
となる。このため、２入力オアゲート６７から出力され
る信号ＳD はローレベル、２入力アンドゲート６９から
出力される信号ＳE はハイレベルとなるので、これら信
号が制御端子に入力される第１のトライステートゲート
５９はオンし、第２のトライステートゲート６１はオフ
する。したがって、第１のトライステートゲート５９を
通してＣＬＫ１が他の回路としてのＩＣカードに供給さ
れる。
【００３４】次に、このような状態において先ず、ＣＬ
Ｋ−ＳＥＬによるクロック切換要求が第１のクロックＣ
ＬＫ１の立上り直後にあった場合の動作について説明す
る。この説明を図６に示したタイムチャートを参照して
行なう。
Ｋ−ＳＥＬによるクロック切換要求が第１のクロックＣ
ＬＫ１の立上り直後にあった場合の動作について説明す
る。この説明を図６に示したタイムチャートを参照して
行なう。
【００３５】クロック切換要求に伴い（図６の時刻Ｔ
1 ）、第１、第３のＤ−Ｆ／Ｆ５１，５５の各Ｄ端子が
ローレベルになる。すると、これら第１、第３のＤ−Ｆ
／Ｆ５１，５５は第１のクロックＣＬＫ１の立下り若し
くは立上りのどちらか早い方のトリガでその出力が変化
する。この例の場合は、第１のクロックＣＬＫ１の立下
りが先に発生するため、第３のＤ−ＦＦ５５から出力さ
れる信号ＳA 、ＳB が反転してそれぞれローレベル、ハ
イレベルになる（図６の時刻Ｔ2 ）。なお、第３のＤ−
ＦＦ５５は上述した様にクロックの立上りをトリガとし
て動作するＦ／Ｆであるが、インバータゲート６３を介
し第１のクロックＣＬＫ１を入力しているのでクロック
の立下りをトリガとして動作する。信号ＳA がローレベ
ルになったことにより第１のＤ−Ｆ／Ｆ５１のプリセッ
ト端子ＰＲＥがローレベルになるので、この第１のＤ−
Ｆ／Ｆ５１の状態はＱ端子がハイレベルかつバーＱ端子
がローレベルに固定される。このため、第１のＤ−Ｆ／
Ｆ５１の、第１のクロックＣＬＫ１の立上りをトリガと
する動作を、無効に出来る。また、第３のＤ−Ｆ／Ｆ５
５のバーＱ端子からの信号ＳB が上述の様にハイレベル
となるため、：これが入力される第２のＮチャネルＦ
ＥＴ７７はオンするからＩＣＣ−ＣＬＫの供給ライン
（図５中Ｓ４，Ｓ５）は第２の抵抗器７３でプルダウン
され、一方、：２入力オアゲート６７にはハイレベル
が入力されこのゲート６７の出力がハイレベルになるか
らこれが入力される第１のトライステートゲート５９は
オフする。またこの状態において、第１のＤ−Ｆ／Ｆ５
１のバーＱ端子の出力がローレベルに固定されているの
で第１のＮチャネルＦＥＴはオフとなるためプルアップ
抵抗である第１の抵抗器７１は機能しない。したがっ
て、ＩＣＣ−ＣＬＫ供給ライン（信号Ｓ４，Ｓ５の出力
ライン）が第２の抵抗器７３でプルダウンされた状態が
有効になるので、ＩＣＣ−ＣＬＫ供給ラインはローレベ
ルに固定される（図６の期間Ｐ）。
1 ）、第１、第３のＤ−Ｆ／Ｆ５１，５５の各Ｄ端子が
ローレベルになる。すると、これら第１、第３のＤ−Ｆ
／Ｆ５１，５５は第１のクロックＣＬＫ１の立下り若し
くは立上りのどちらか早い方のトリガでその出力が変化
する。この例の場合は、第１のクロックＣＬＫ１の立下
りが先に発生するため、第３のＤ−ＦＦ５５から出力さ
れる信号ＳA 、ＳB が反転してそれぞれローレベル、ハ
イレベルになる（図６の時刻Ｔ2 ）。なお、第３のＤ−
ＦＦ５５は上述した様にクロックの立上りをトリガとし
て動作するＦ／Ｆであるが、インバータゲート６３を介
し第１のクロックＣＬＫ１を入力しているのでクロック
の立下りをトリガとして動作する。信号ＳA がローレベ
ルになったことにより第１のＤ−Ｆ／Ｆ５１のプリセッ
ト端子ＰＲＥがローレベルになるので、この第１のＤ−
Ｆ／Ｆ５１の状態はＱ端子がハイレベルかつバーＱ端子
がローレベルに固定される。このため、第１のＤ−Ｆ／
Ｆ５１の、第１のクロックＣＬＫ１の立上りをトリガと
する動作を、無効に出来る。また、第３のＤ−Ｆ／Ｆ５
５のバーＱ端子からの信号ＳB が上述の様にハイレベル
となるため、：これが入力される第２のＮチャネルＦ
ＥＴ７７はオンするからＩＣＣ−ＣＬＫの供給ライン
（図５中Ｓ４，Ｓ５）は第２の抵抗器７３でプルダウン
され、一方、：２入力オアゲート６７にはハイレベル
が入力されこのゲート６７の出力がハイレベルになるか
らこれが入力される第１のトライステートゲート５９は
オフする。またこの状態において、第１のＤ−Ｆ／Ｆ５
１のバーＱ端子の出力がローレベルに固定されているの
で第１のＮチャネルＦＥＴはオフとなるためプルアップ
抵抗である第１の抵抗器７１は機能しない。したがっ
て、ＩＣＣ−ＣＬＫ供給ライン（信号Ｓ４，Ｓ５の出力
ライン）が第２の抵抗器７３でプルダウンされた状態が
有効になるので、ＩＣＣ−ＣＬＫ供給ラインはローレベ
ルに固定される（図６の期間Ｐ）。
【００３６】一方、第３のＤ−Ｆ／Ｆ５５のＱ端子から
出力される信号ＳA をＤ端子入力とする第４のＤ−Ｆ／
Ｆ５７は、第２のインバータゲート６５を介しクロック
を受けるので、クロックの立下りをトリガとして動作す
る。このため、第４のＤ−Ｆ／Ｆ５７は、第２のクロッ
クＣＬＫ２の次の立下り時（図６の時刻Ｔ3 ）において
Ｑ端子における信号ＳC がローレベルに変わり、これが
入力される２入力アンドゲート６９から出力される信号
ＳE はローレベルに変わるので、第２のトライステート
ゲート６１はオンする。第２のトライステートゲート６
１がオンするので、他の回路（ＩＣカード）にはＩＣＣ
−ＣＬＫとして第２のクロックＣＬＫ２が供給されるよ
うになる（クロックが第１のクロックから第２のクロッ
クに切り換えられる。）。
出力される信号ＳA をＤ端子入力とする第４のＤ−Ｆ／
Ｆ５７は、第２のインバータゲート６５を介しクロック
を受けるので、クロックの立下りをトリガとして動作す
る。このため、第４のＤ−Ｆ／Ｆ５７は、第２のクロッ
クＣＬＫ２の次の立下り時（図６の時刻Ｔ3 ）において
Ｑ端子における信号ＳC がローレベルに変わり、これが
入力される２入力アンドゲート６９から出力される信号
ＳE はローレベルに変わるので、第２のトライステート
ゲート６１はオンする。第２のトライステートゲート６
１がオンするので、他の回路（ＩＣカード）にはＩＣＣ
−ＣＬＫとして第２のクロックＣＬＫ２が供給されるよ
うになる（クロックが第１のクロックから第２のクロッ
クに切り換えられる。）。
【００３７】また、この第二発明の実施例のクロック切
換回路５０において、クロック切換信号ＣＬＫ−ＳＥＬ
によるクロック切換要求が第１のクロックＣＬＫ１の立
上りの前（図７の時刻Ｔa ）にあった場合はこの回路は
次の様に動作する。図７はその説明に供するタイムチャ
ートである。このような例の場合は、第１のクロックＣ
ＬＫ１の立上りが立下りよりも早く起きるためＣＬＫ１
の立上り時（図７の時刻Ｔb ）のタイミングで第１のＤ
−Ｆ／Ｆ５１が反転するのでこの第１のＤ−Ｆ／Ｆ５１
のＱ端子から出力される信号Ｓ１、バーＱ端子から出力
される信号Ｓ２がそれぞれローレベル、ハイレベルにな
る。そして、信号Ｓ１がローレベルになることにより第
３のＤ−Ｆ／Ｆ５５のプリセット機能が働くので第３の
Ｄ−Ｆ／Ｆ５５のＱ端子における信号ＳA がハイレベ
ル、バーＱ端子における信号ＳB がローレベルに固定さ
れると共に、第２のＤ−Ｆ／Ｆ５３のＤ端子にローレベ
ルが入力される。また、信号Ｓ２がハイレベルになるこ
とによりこれが入力される２入力オアゲート６７から出
力される信号ＳD がハイレベルになるので第１のトライ
ステートゲート５９がオフし、かつ、第１のＮチャネル
ＦＥＴ７５がオンするためＩＣＣ−ＣＬＫ供給ライン
（Ｓ４，Ｓ５）は第１の抵抗器７１によりプルアップさ
れる。またこのとき、第３のＤ−Ｆ／Ｆ５５のバーＱに
おける信号ＳB はローレベルであるからこれが入力され
る第２のＮチャネルＦＥＴ７７はオフするので、プルダ
ウン抵抗である第２の抵抗器７３は機能しない。したが
って、ＩＣＣ−ＣＬＫの供給ライン（Ｓ４，Ｓ５）は、
ハイレベルに固定される（図７の期間Ｐ）。
換回路５０において、クロック切換信号ＣＬＫ−ＳＥＬ
によるクロック切換要求が第１のクロックＣＬＫ１の立
上りの前（図７の時刻Ｔa ）にあった場合はこの回路は
次の様に動作する。図７はその説明に供するタイムチャ
ートである。このような例の場合は、第１のクロックＣ
ＬＫ１の立上りが立下りよりも早く起きるためＣＬＫ１
の立上り時（図７の時刻Ｔb ）のタイミングで第１のＤ
−Ｆ／Ｆ５１が反転するのでこの第１のＤ−Ｆ／Ｆ５１
のＱ端子から出力される信号Ｓ１、バーＱ端子から出力
される信号Ｓ２がそれぞれローレベル、ハイレベルにな
る。そして、信号Ｓ１がローレベルになることにより第
３のＤ−Ｆ／Ｆ５５のプリセット機能が働くので第３の
Ｄ−Ｆ／Ｆ５５のＱ端子における信号ＳA がハイレベ
ル、バーＱ端子における信号ＳB がローレベルに固定さ
れると共に、第２のＤ−Ｆ／Ｆ５３のＤ端子にローレベ
ルが入力される。また、信号Ｓ２がハイレベルになるこ
とによりこれが入力される２入力オアゲート６７から出
力される信号ＳD がハイレベルになるので第１のトライ
ステートゲート５９がオフし、かつ、第１のＮチャネル
ＦＥＴ７５がオンするためＩＣＣ−ＣＬＫ供給ライン
（Ｓ４，Ｓ５）は第１の抵抗器７１によりプルアップさ
れる。またこのとき、第３のＤ−Ｆ／Ｆ５５のバーＱに
おける信号ＳB はローレベルであるからこれが入力され
る第２のＮチャネルＦＥＴ７７はオフするので、プルダ
ウン抵抗である第２の抵抗器７３は機能しない。したが
って、ＩＣＣ−ＣＬＫの供給ライン（Ｓ４，Ｓ５）は、
ハイレベルに固定される（図７の期間Ｐ）。
【００３８】一方、第２のＤ−Ｆ／Ｆ５３では、第１の
Ｄ−Ｆ／ＦのＱ端子から出力される信号Ｓ１がローレベ
ルになったことにより次の第２のクロックＣＬＫ２の立
上りの時（図７の時刻Ｔc ）に、Ｑ端子から出力される
信号Ｓ３が反転してローレベルになる。このため、２入
力アンドゲート６９から出力される信号ＳE がローレベ
ルに変わるから、これが入力される第２のトライステー
トゲート６１はオンするので、ＩＣＣ−ＣＬＫ供給ライ
ン（Ｓ４，Ｓ５）には第２のクロックＣＬＫ２が供給さ
れる（クロックが第１のクロックから第２のクロックに
切り換わる。）。
Ｄ−Ｆ／ＦのＱ端子から出力される信号Ｓ１がローレベ
ルになったことにより次の第２のクロックＣＬＫ２の立
上りの時（図７の時刻Ｔc ）に、Ｑ端子から出力される
信号Ｓ３が反転してローレベルになる。このため、２入
力アンドゲート６９から出力される信号ＳE がローレベ
ルに変わるから、これが入力される第２のトライステー
トゲート６１はオンするので、ＩＣＣ−ＣＬＫ供給ライ
ン（Ｓ４，Ｓ５）には第２のクロックＣＬＫ２が供給さ
れる（クロックが第１のクロックから第２のクロックに
切り換わる。）。
【００３９】このように、この第二発明のクロック切換
回路によれば、ＣＬＫ１、ＣＬＫ２の立上りまたは立下
りのいずれか先に検出された方で動作するので、クロッ
ク切換時にＩＣカードの動作の保証外の短いパルス幅の
パルスが発生するのを防止出来るという第一発明の効果
に加え、クロック切換時間をより短くできるという効果
が得られる。
回路によれば、ＣＬＫ１、ＣＬＫ２の立上りまたは立下
りのいずれか先に検出された方で動作するので、クロッ
ク切換時にＩＣカードの動作の保証外の短いパルス幅の
パルスが発生するのを防止出来るという第一発明の効果
に加え、クロック切換時間をより短くできるという効果
が得られる。
【００４０】３．第三発明の実施例 次に、第三発明のクロック切換回路の実施例について説
明する。
明する。
【００４１】３−１．第三発明の第１の実施例の説明 ３−１−１．構成の説明 図８は第三発明の第１の実施例のクロック切換回路１０
０の説明に供する回路図である。この第三発明の第１の
実施例のクロック切換回路１００は、第１のクロックＣ
ＬＫ１を２分周する回路としての第１のＪ−ＫＦ／Ｆ１
０１と、第２のクロックＣＬＫ２を２分周する回路とし
ての第２のＪ−ＫＦ／Ｆ１０３と、それら２分周された
信号Ｓ６，Ｓ７、第１のクロックＣＬＫ１および第２の
クロックＣＬＫ２の４つの信号を入力とする４入力アン
ドゲート１０５と、このアンドゲート１０５から出力さ
れる信号Ｓ８の立上りをトリガとし第２のクロック切換
信号ＣＬＫ−ＳＥＬ２（後述する）により制御される第
１のＤ−Ｆ／Ｆ１０７と、この第１のＤ−Ｆ／ＦのＱ端
子から出力される信号Ｓ３およびバーＱ端子から出力さ
れる信号Ｓ２でオン／オフされ他の回路への出力を第１
のクロック系（第１のクロックおよびその１／２クロッ
クを扱う系をいう）か第２のクロック系（第２のクロッ
クおよびその１／２クロックを扱う系をいう）かに切り
換える第１および第２のトライステートゲート１０９，
１１１と、第１のクロックの１／２クロックＳ６の立上
りをトリガとし第１のクロック切換信号ＣＬＫ−ＳＥＬ
１（後述する）により制御される第２のＤ−Ｆ／Ｆ１１
３と、この第２のＤ−Ｆ／Ｆ１１３の出力Ｑ，バーＱに
よってオン／オフされ第１のクロックＣＬＫ１とその１
／２クロックとの切り換えに使用される第３および第４
のトライステートゲート１１５，１１７と、第２のクロ
ックの１／２クロックＳ７の立上りをトリガとし第１の
クロック切換信号ＣＬＫ−ＳＥＬ１により制御される第
３のＤ−Ｆ／Ｆ１１９と、この第３のＤ−Ｆ／Ｆ１１９
の出力Ｑ，バーＱによってオン／オフされ第２のクロッ
クＣＬＫ２とその１／２クロックとの切り換えに使用さ
れる第５および第６のトライステートゲート１２１，１
２３とを具える。そして、第１および第２のトライステ
ートゲート１０９、１１１各々の出力端子同士の接続点
を他の回路（ここではＩＣカード）へのクロックＩＣＣ
−ＣＬＫの供給ラインとしている。ただし、この例の場
合、第１および第２のＪ−ＫＦ／Ｆ１０１、１０３とし
てクロックの立上りをトリガとして動作するものを用い
る。なお、図８において、１２５，１２７は第１および
第２のＪ−ＫＦ／ＦのＪ端子およびＫ端子をプルアップ
する抵抗器をそれぞれ示す。
０の説明に供する回路図である。この第三発明の第１の
実施例のクロック切換回路１００は、第１のクロックＣ
ＬＫ１を２分周する回路としての第１のＪ−ＫＦ／Ｆ１
０１と、第２のクロックＣＬＫ２を２分周する回路とし
ての第２のＪ−ＫＦ／Ｆ１０３と、それら２分周された
信号Ｓ６，Ｓ７、第１のクロックＣＬＫ１および第２の
クロックＣＬＫ２の４つの信号を入力とする４入力アン
ドゲート１０５と、このアンドゲート１０５から出力さ
れる信号Ｓ８の立上りをトリガとし第２のクロック切換
信号ＣＬＫ−ＳＥＬ２（後述する）により制御される第
１のＤ−Ｆ／Ｆ１０７と、この第１のＤ−Ｆ／ＦのＱ端
子から出力される信号Ｓ３およびバーＱ端子から出力さ
れる信号Ｓ２でオン／オフされ他の回路への出力を第１
のクロック系（第１のクロックおよびその１／２クロッ
クを扱う系をいう）か第２のクロック系（第２のクロッ
クおよびその１／２クロックを扱う系をいう）かに切り
換える第１および第２のトライステートゲート１０９，
１１１と、第１のクロックの１／２クロックＳ６の立上
りをトリガとし第１のクロック切換信号ＣＬＫ−ＳＥＬ
１（後述する）により制御される第２のＤ−Ｆ／Ｆ１１
３と、この第２のＤ−Ｆ／Ｆ１１３の出力Ｑ，バーＱに
よってオン／オフされ第１のクロックＣＬＫ１とその１
／２クロックとの切り換えに使用される第３および第４
のトライステートゲート１１５，１１７と、第２のクロ
ックの１／２クロックＳ７の立上りをトリガとし第１の
クロック切換信号ＣＬＫ−ＳＥＬ１により制御される第
３のＤ−Ｆ／Ｆ１１９と、この第３のＤ−Ｆ／Ｆ１１９
の出力Ｑ，バーＱによってオン／オフされ第２のクロッ
クＣＬＫ２とその１／２クロックとの切り換えに使用さ
れる第５および第６のトライステートゲート１２１，１
２３とを具える。そして、第１および第２のトライステ
ートゲート１０９、１１１各々の出力端子同士の接続点
を他の回路（ここではＩＣカード）へのクロックＩＣＣ
−ＣＬＫの供給ラインとしている。ただし、この例の場
合、第１および第２のＪ−ＫＦ／Ｆ１０１、１０３とし
てクロックの立上りをトリガとして動作するものを用い
る。なお、図８において、１２５，１２７は第１および
第２のＪ−ＫＦ／ＦのＪ端子およびＫ端子をプルアップ
する抵抗器をそれぞれ示す。
【００４２】この第三発明の実施例のクロック切換回路
１００では、第三発明でいう第１の１／２クロックを生
成する手段１２９を第１のＪ−ＫＦ／Ｆ１０１で構成で
き、第三発明でいう第２の１／２クロックを生成する手
段１３１を第２のＪ−ＫＦ／Ｆ１０３で構成でき、第三
発明でいう第１のクロック切換手段１３３を第２のＤ−
Ｆ／Ｆ１１３と第３のトライステートゲート１１５と第
４のトライステートゲート１１７とで構成出来、第三発
明でいう第２のクロック切換手段１３５を第３のＤ−Ｆ
／Ｆ１１９と第５のトライステートゲート１２１と第６
のトライステートゲート１２３とで構成でき、第三発明
でいう切換タイミング信号生成手段１３７を４入力アン
ドゲート１０５で構成出来、第三発明でいう第３のクロ
ック切換手段１３９を第１のＤ−Ｆ／Ｆ１０７と第１の
トライステートゲート１０９と第２のトライステートゲ
ート１１１とで構成出来る。
１００では、第三発明でいう第１の１／２クロックを生
成する手段１２９を第１のＪ−ＫＦ／Ｆ１０１で構成で
き、第三発明でいう第２の１／２クロックを生成する手
段１３１を第２のＪ−ＫＦ／Ｆ１０３で構成でき、第三
発明でいう第１のクロック切換手段１３３を第２のＤ−
Ｆ／Ｆ１１３と第３のトライステートゲート１１５と第
４のトライステートゲート１１７とで構成出来、第三発
明でいう第２のクロック切換手段１３５を第３のＤ−Ｆ
／Ｆ１１９と第５のトライステートゲート１２１と第６
のトライステートゲート１２３とで構成でき、第三発明
でいう切換タイミング信号生成手段１３７を４入力アン
ドゲート１０５で構成出来、第三発明でいう第３のクロ
ック切換手段１３９を第１のＤ−Ｆ／Ｆ１０７と第１の
トライステートゲート１０９と第２のトライステートゲ
ート１１１とで構成出来る。
【００４３】３−１−２．動作の説明 次に、この第三発明の理解を深めるため、第１の実施例
のクロック切換回路１００の動作について説明する。こ
の説明を図９に示したタイムチャートを参照して行な
う。なお、以下の説明において、第１のクロック切換信
号ＣＬＫ−ＳＥＬ１をＣＬＫ−ＳＥＬ１と、第２のクロ
ック切換信号ＣＬＫ−ＳＥＬ２をＣＬＫ−ＳＥＬ２と、
第１のクロックＣＬＫ１の２分周クロックを１／２ＣＬ
Ｋ１と、第２のクロックＣＬＫ２の２分周クロックを１
／２ＣＬＫ２とそれぞれ略称することもある。
のクロック切換回路１００の動作について説明する。こ
の説明を図９に示したタイムチャートを参照して行な
う。なお、以下の説明において、第１のクロック切換信
号ＣＬＫ−ＳＥＬ１をＣＬＫ−ＳＥＬ１と、第２のクロ
ック切換信号ＣＬＫ−ＳＥＬ２をＣＬＫ−ＳＥＬ２と、
第１のクロックＣＬＫ１の２分周クロックを１／２ＣＬ
Ｋ１と、第２のクロックＣＬＫ２の２分周クロックを１
／２ＣＬＫ２とそれぞれ略称することもある。
【００４４】先ず、ＩＣカード立上げ時は第１のクロッ
ク切換信号ＣＬＫ−ＳＥＬ１をローレベル、第２のクロ
ック切換信号ＣＬＫ−ＳＥＬ２をハイレベルにしてお
く。この状態では第２のＤ−Ｆ／Ｆ１１３のＱ端子から
出力される信号がローレベル、バーＱ端子から出力され
る信号がハイレベルであるので、第３のトライステート
ゲート１１５がオンするから、第３および第４のトライ
ステートゲート１１５，１１７の出力点ですなわち第１
のクロック切換手段１３３の出力での信号Ｓ９は第１の
クロックＣＬＫ１となる。また、第３のＤ−Ｆ／Ｆ１１
９のＱ端子から出力される信号がローレベル、バーＱ端
子から出力される信号がハイレベルであるので、第５の
トライステートゲート１２１がオンするから、第５およ
び第６のトライステートゲート１２１，１２３の出力点
すなわち第２のクロック切換手段１３５の出力での信号
Ｓ１０は第２のクロックＣＬＫ２となる。さらに、第１
のＤ−Ｆ／Ｆ１０７のＱ端子から出力される信号Ｓ３が
ハイレベル、バーＱ端子から出力される信号Ｓ２がロー
レベルであるため、第１のトライステートゲート１０９
がオン、第１のトライステートゲート１１１がオフとな
るから、第１のトライステートゲート１０９から出力さ
れる信号Ｓ４はＣＬＫ１となり、結局、他の回路（ＩＣ
カード）にはＩＣＣ−ＣＬＫとして第１のクロックＣＬ
Ｋ１が出力される（図９の期間Ｉ）。すなわち初期状態
では他の回路に第１のクロックを供給出来る。
ク切換信号ＣＬＫ−ＳＥＬ１をローレベル、第２のクロ
ック切換信号ＣＬＫ−ＳＥＬ２をハイレベルにしてお
く。この状態では第２のＤ−Ｆ／Ｆ１１３のＱ端子から
出力される信号がローレベル、バーＱ端子から出力され
る信号がハイレベルであるので、第３のトライステート
ゲート１１５がオンするから、第３および第４のトライ
ステートゲート１１５，１１７の出力点ですなわち第１
のクロック切換手段１３３の出力での信号Ｓ９は第１の
クロックＣＬＫ１となる。また、第３のＤ−Ｆ／Ｆ１１
９のＱ端子から出力される信号がローレベル、バーＱ端
子から出力される信号がハイレベルであるので、第５の
トライステートゲート１２１がオンするから、第５およ
び第６のトライステートゲート１２１，１２３の出力点
すなわち第２のクロック切換手段１３５の出力での信号
Ｓ１０は第２のクロックＣＬＫ２となる。さらに、第１
のＤ−Ｆ／Ｆ１０７のＱ端子から出力される信号Ｓ３が
ハイレベル、バーＱ端子から出力される信号Ｓ２がロー
レベルであるため、第１のトライステートゲート１０９
がオン、第１のトライステートゲート１１１がオフとな
るから、第１のトライステートゲート１０９から出力さ
れる信号Ｓ４はＣＬＫ１となり、結局、他の回路（ＩＣ
カード）にはＩＣＣ−ＣＬＫとして第１のクロックＣＬ
Ｋ１が出力される（図９の期間Ｉ）。すなわち初期状態
では他の回路に第１のクロックを供給出来る。
【００４５】この状態で第１のクロック切換信号ＣＬＫ
−ＳＥＬ１をハイレベルにすると（図９の時刻Ｔ4 ）、
第１のクロックＣＬＫ１の１／２クロックＳ６の次の立
上りの時（図９の時刻Ｔ5 ）に、第２のＤ−Ｆ／Ｆ１１
３のＱ端子、バーＱ端子の信号状態が反転しそれぞれハ
イレベル、ローレベルになる。このため、第３のトライ
ステートゲート１１５がオフし、第４のトライステート
ゲート１１７がオンするのでトライステートゲート１１
５、１０９を通じてＩＣＣ−ＣＬＫに第１のクロックの
１／２クロックが出力される。一方、第３のＤ−Ｆ／Ｆ
１１９では第２のクロックＣＬＫ２の１／２クロックＳ
７の立上りでＱ端子、バーＱ端子の信号状態が反転し、
これに応じ第５のトライステートゲート１２１がオフ
し、第６のトライステート１２３がオンする。このた
め、第５および第６のトライステートゲートの出力にお
ける信号Ｓ１０は第２のクロックの１／２クロックとな
る。第１のクロックＣＬＫ１からその１／２クロックへ
の切り換え（またはその逆の切り換え）および第２のク
ロックＣＬＫ２からその１／２クロックへの切り換え
（またはその逆の切り換え）はそれぞれが完全に同期し
たクロックであるため、１／２クロックの立上りで切り
換えれば、安全かつ簡単に所望のクロックの切り換えが
可能である。
−ＳＥＬ１をハイレベルにすると（図９の時刻Ｔ4 ）、
第１のクロックＣＬＫ１の１／２クロックＳ６の次の立
上りの時（図９の時刻Ｔ5 ）に、第２のＤ−Ｆ／Ｆ１１
３のＱ端子、バーＱ端子の信号状態が反転しそれぞれハ
イレベル、ローレベルになる。このため、第３のトライ
ステートゲート１１５がオフし、第４のトライステート
ゲート１１７がオンするのでトライステートゲート１１
５、１０９を通じてＩＣＣ−ＣＬＫに第１のクロックの
１／２クロックが出力される。一方、第３のＤ−Ｆ／Ｆ
１１９では第２のクロックＣＬＫ２の１／２クロックＳ
７の立上りでＱ端子、バーＱ端子の信号状態が反転し、
これに応じ第５のトライステートゲート１２１がオフ
し、第６のトライステート１２３がオンする。このた
め、第５および第６のトライステートゲートの出力にお
ける信号Ｓ１０は第２のクロックの１／２クロックとな
る。第１のクロックＣＬＫ１からその１／２クロックへ
の切り換え（またはその逆の切り換え）および第２のク
ロックＣＬＫ２からその１／２クロックへの切り換え
（またはその逆の切り換え）はそれぞれが完全に同期し
たクロックであるため、１／２クロックの立上りで切り
換えれば、安全かつ簡単に所望のクロックの切り換えが
可能である。
【００４６】次に、第２のクロック切換信号ＣＬＫ−Ｓ
ＥＬ２がローレベルにされると（図９の時刻Ｔ6 ）、第
１のＤ−Ｆ／Ｆ１０７のＤ端子がローレベルになるの
で、４入力アンドゲート１０５でＣＬＫ１、その１／２
クロックＳ６、ＣＬＫ２、その１／２クロックＳ７のア
ンドをとって得られる信号Ｓ８の立上りにより、第１の
Ｄ−Ｆ／Ｆ１０７のＱ端子における信号Ｓ３、バーＱ端
子における信号Ｓ２が反転する。すなわち、Ｓ３がロー
レベルになり第２のトライステートゲート１１１をオン
し、Ｓ２がハイレベルになり第１のトライステートゲー
ト１０９をオフする。このため、ＩＣＣ−ＣＬＫの供給
ライン（Ｓ４，Ｓ５の供給ライン）は第１のクロック系
から第２のクロック系に接続が切り換えられる。そして
この時点では第２のクロックＣＬＫ２の１／２クロック
Ｓ７がＩＣＣ−ＣＬＫに出力される。
ＥＬ２がローレベルにされると（図９の時刻Ｔ6 ）、第
１のＤ−Ｆ／Ｆ１０７のＤ端子がローレベルになるの
で、４入力アンドゲート１０５でＣＬＫ１、その１／２
クロックＳ６、ＣＬＫ２、その１／２クロックＳ７のア
ンドをとって得られる信号Ｓ８の立上りにより、第１の
Ｄ−Ｆ／Ｆ１０７のＱ端子における信号Ｓ３、バーＱ端
子における信号Ｓ２が反転する。すなわち、Ｓ３がロー
レベルになり第２のトライステートゲート１１１をオン
し、Ｓ２がハイレベルになり第１のトライステートゲー
ト１０９をオフする。このため、ＩＣＣ−ＣＬＫの供給
ライン（Ｓ４，Ｓ５の供給ライン）は第１のクロック系
から第２のクロック系に接続が切り換えられる。そして
この時点では第２のクロックＣＬＫ２の１／２クロック
Ｓ７がＩＣＣ−ＣＬＫに出力される。
【００４７】なお、この第１の実施例の切換タイミング
信号生成手段１３７で生成される切換タイミング信号Ｓ
８は、第１のクロック、第２のクロック、それらの１／
２クロックＳ６，Ｓ７の論理積により生成されるもので
あるので、Ｓ８が出力されるタイミングは１／２ＣＬＫ
１および１／２ＣＬＫ２双方がいずれもハイレベルで、
なおかつ、これらクロックがハイレベルに立上った時か
らそのハイレベルパルスの中心点までの間のある間とな
る（例えば図９の時刻Ｔ7 参照）。このタイミングで１
／２ＣＬＫ１から１／２ＣＬＫ２にクロックを切り換え
ると、切り換え時のパルス幅Ｐ（図９参照）は第２のク
ロックＣＬＫ２のパルス幅＜Ｐ＜（第１のクロックＣＬ
Ｋ１のパルス幅＋１／２ＣＬＫ２のパルス幅）となる。
これは、第１のクロックＣＬＫ１＝３．５８ＭＨｚ、第
２のクロックＣＬＫ２＝４．９２ＭＨｚであるとした場
合は、１０２ｎｓ＜Ｐ＜３４３ｎｓに相当する。このよ
うなパルス幅は、１ＭＨｚ〜５ＭＨｚまで動作保証され
ているＩＣカードにおいて問題とならないパルス幅Ｐで
あるといえるから、この第三発明はＩＣカードでのクロ
ック切り換えに問題なく適用出来ることが分かる。
信号生成手段１３７で生成される切換タイミング信号Ｓ
８は、第１のクロック、第２のクロック、それらの１／
２クロックＳ６，Ｓ７の論理積により生成されるもので
あるので、Ｓ８が出力されるタイミングは１／２ＣＬＫ
１および１／２ＣＬＫ２双方がいずれもハイレベルで、
なおかつ、これらクロックがハイレベルに立上った時か
らそのハイレベルパルスの中心点までの間のある間とな
る（例えば図９の時刻Ｔ7 参照）。このタイミングで１
／２ＣＬＫ１から１／２ＣＬＫ２にクロックを切り換え
ると、切り換え時のパルス幅Ｐ（図９参照）は第２のク
ロックＣＬＫ２のパルス幅＜Ｐ＜（第１のクロックＣＬ
Ｋ１のパルス幅＋１／２ＣＬＫ２のパルス幅）となる。
これは、第１のクロックＣＬＫ１＝３．５８ＭＨｚ、第
２のクロックＣＬＫ２＝４．９２ＭＨｚであるとした場
合は、１０２ｎｓ＜Ｐ＜３４３ｎｓに相当する。このよ
うなパルス幅は、１ＭＨｚ〜５ＭＨｚまで動作保証され
ているＩＣカードにおいて問題とならないパルス幅Ｐで
あるといえるから、この第三発明はＩＣカードでのクロ
ック切り換えに問題なく適用出来ることが分かる。
【００４８】次に、図９の時刻Ｔ8 のタイミングで第１
のクロック切換信号ＣＬＫ−ＳＥＬ１をローレベルにす
ると、第３のＤ−Ｆ／Ｆ１１９のＤ端子がローレベルに
なり１／２ＣＬＫ２すなわちＳ７の立上りにより（図９
の時刻Ｔ9 ）出力Ｑ，バーＱが反転してそれぞれローレ
ベル、ハイレベルになるため、第５のトライステートゲ
ート１２１がオンし、第６のトライステートゲート１２
３がオフする。このため信号Ｓ１０として１／２ＣＬＫ
２の代わりに第２のクロックＣＬＫ２が出力されるの
で、この第２のクロックＣＬＫ２が第２のトライステー
トゲート１１１を通じてＩＣＣ−ＣＬＫとして出力され
る（クロックの第２のクロックＣＬＫ２への切換がなさ
れる。）。
のクロック切換信号ＣＬＫ−ＳＥＬ１をローレベルにす
ると、第３のＤ−Ｆ／Ｆ１１９のＤ端子がローレベルに
なり１／２ＣＬＫ２すなわちＳ７の立上りにより（図９
の時刻Ｔ9 ）出力Ｑ，バーＱが反転してそれぞれローレ
ベル、ハイレベルになるため、第５のトライステートゲ
ート１２１がオンし、第６のトライステートゲート１２
３がオフする。このため信号Ｓ１０として１／２ＣＬＫ
２の代わりに第２のクロックＣＬＫ２が出力されるの
で、この第２のクロックＣＬＫ２が第２のトライステー
トゲート１１１を通じてＩＣＣ−ＣＬＫとして出力され
る（クロックの第２のクロックＣＬＫ２への切換がなさ
れる。）。
【００４９】ここで、第１のクロック切換信号ＣＬＫ−
ＳＥＬ１および第２のクロック切換信号ＣＬＫ−ＳＥＬ
２の制御は、上位装置における制御部例えばＩＣカード
システムのリーダライタにおける制御部（図示せず）に
よって行なわれるものである。すなわち、前記制御部に
より、初期状態としてのＣＬＫ−ＳＥＬ１がローレベル
かつＣＬＫ−ＳＥＬ２がハイレベルの状態を形成し、そ
の状態から例えば時刻Ｔ4 （図９参照）においてＣＬＫ
−ＳＥＬ１をハイレベルにし、次いで、時刻Ｔ6 （図９
参照）においてＣＬＫ−ＳＥＬ２をローレベルにし、次
いで、時刻Ｔ8（図９参照）においてＣＬＫ−ＳＥＬ１
をローレベルにする制御を行なう。この様な制御によ
り、他の回路（ＩＣカード）に供給するクロックＩＣＣ
−ＣＬＫが、ＣＬＫ１→１／２ＣＬＫ１→１／２ＣＬＫ
２→ＣＬＫ２の順で切り換えられる。なお、ＣＬＫ−Ｓ
ＥＬ１をハイレベルにした後のＣＬＫ−ＳＥＬ２をロー
レベルにするタイミングや、ＣＬＫ−ＳＥＬ２をローレ
ベルにした後のＣＬＫ−ＳＥＬ１をローレベルにするタ
イミングは、クロックの切換が完了するに必要な時間を
越える時間待った後の所望のタイミングとしても良いし
（図９の例）、或は、クロックが切り換わったことを第
１〜第３のＤ−Ｆ／Ｆ１０７，１１３，１１９の出力を
上記制御部で監視しておきこれに応答させたタイミング
としても良く、設計に応じ任意とできる。また、上述に
おいては、ＣＬＫ１→１／２ＣＬＫ１→１／２ＣＬＫ２
→ＣＬＫ２の順でクロックを切り換える例を説明した
が、この第三発明のクロック切換回路の場合は、ＣＬＫ
２→１／２ＣＬＫ２→１／２ＣＬＫ１→ＣＬＫ１の順で
クロックを切り換えることもできる（以下の第２の実施
例の回路１５０において同じ）。
ＳＥＬ１および第２のクロック切換信号ＣＬＫ−ＳＥＬ
２の制御は、上位装置における制御部例えばＩＣカード
システムのリーダライタにおける制御部（図示せず）に
よって行なわれるものである。すなわち、前記制御部に
より、初期状態としてのＣＬＫ−ＳＥＬ１がローレベル
かつＣＬＫ−ＳＥＬ２がハイレベルの状態を形成し、そ
の状態から例えば時刻Ｔ4 （図９参照）においてＣＬＫ
−ＳＥＬ１をハイレベルにし、次いで、時刻Ｔ6 （図９
参照）においてＣＬＫ−ＳＥＬ２をローレベルにし、次
いで、時刻Ｔ8（図９参照）においてＣＬＫ−ＳＥＬ１
をローレベルにする制御を行なう。この様な制御によ
り、他の回路（ＩＣカード）に供給するクロックＩＣＣ
−ＣＬＫが、ＣＬＫ１→１／２ＣＬＫ１→１／２ＣＬＫ
２→ＣＬＫ２の順で切り換えられる。なお、ＣＬＫ−Ｓ
ＥＬ１をハイレベルにした後のＣＬＫ−ＳＥＬ２をロー
レベルにするタイミングや、ＣＬＫ−ＳＥＬ２をローレ
ベルにした後のＣＬＫ−ＳＥＬ１をローレベルにするタ
イミングは、クロックの切換が完了するに必要な時間を
越える時間待った後の所望のタイミングとしても良いし
（図９の例）、或は、クロックが切り換わったことを第
１〜第３のＤ−Ｆ／Ｆ１０７，１１３，１１９の出力を
上記制御部で監視しておきこれに応答させたタイミング
としても良く、設計に応じ任意とできる。また、上述に
おいては、ＣＬＫ１→１／２ＣＬＫ１→１／２ＣＬＫ２
→ＣＬＫ２の順でクロックを切り換える例を説明した
が、この第三発明のクロック切換回路の場合は、ＣＬＫ
２→１／２ＣＬＫ２→１／２ＣＬＫ１→ＣＬＫ１の順で
クロックを切り換えることもできる（以下の第２の実施
例の回路１５０において同じ）。
【００５０】３−２．第三発明の第２の実施例の説明 この第三発明の第２の実施例として、上記第１の実施例
に比べクロックの切り換え時間の短縮が可能な回路例を
説明する。
に比べクロックの切り換え時間の短縮が可能な回路例を
説明する。
【００５１】３−２−１．構成の説明 図１０はこの第三発明の第２の実施例のクロック切換回
路１５０の回路構成図である。第１の実施例の回路１０
０と同様な構成成分については同一の記号を付しその説
明は省略する。
路１５０の回路構成図である。第１の実施例の回路１０
０と同様な構成成分については同一の記号を付しその説
明は省略する。
【００５２】この第２の実施例のクロック切換回路１５
０の第１の実施例のものとの違いは切換タイミング信号
生成手段にある。すなわちこの第２の実施例では、切換
タイミング信号生成手段１５１を、４入力アンドゲート
１０５と、第１のＪ−ＫＦ／Ｆ１０１のバーＱ端子の出
力Ｓ１１、第２のＪ−ＫＦ／Ｆ１０３のバーＱ端子の出
力Ｓ１２、第１のクロックＣＬＫ１および第２のクロッ
クＣＬＫ２との論理積をとるための第２の４入力アンド
ゲート１５３と、これら２つの４入力アンドゲート１０
５、１５３の各出力を入力とし出力が第１のＤ−Ｆ／Ｆ
のクロック端子と接続された２入力オアゲート１５５と
で構成してある。この切換タイミング信号生成手段１５
１では、ＣＬＫ１、１／２ＣＬＫ１、ＣＬＫ２および１
／２ＣＬＫ２の全てがハイレベル状態のときと、１／２
ＣＬＫ１および１／２ＣＬＫ２がいずれもローレベルで
かつＣＬＫ１およびＣＬＫ２がいずれもハイレベルのと
きの双方又は一方において、ハイレベルの信号を出力出
来る。
０の第１の実施例のものとの違いは切換タイミング信号
生成手段にある。すなわちこの第２の実施例では、切換
タイミング信号生成手段１５１を、４入力アンドゲート
１０５と、第１のＪ−ＫＦ／Ｆ１０１のバーＱ端子の出
力Ｓ１１、第２のＪ−ＫＦ／Ｆ１０３のバーＱ端子の出
力Ｓ１２、第１のクロックＣＬＫ１および第２のクロッ
クＣＬＫ２との論理積をとるための第２の４入力アンド
ゲート１５３と、これら２つの４入力アンドゲート１０
５、１５３の各出力を入力とし出力が第１のＤ−Ｆ／Ｆ
のクロック端子と接続された２入力オアゲート１５５と
で構成してある。この切換タイミング信号生成手段１５
１では、ＣＬＫ１、１／２ＣＬＫ１、ＣＬＫ２および１
／２ＣＬＫ２の全てがハイレベル状態のときと、１／２
ＣＬＫ１および１／２ＣＬＫ２がいずれもローレベルで
かつＣＬＫ１およびＣＬＫ２がいずれもハイレベルのと
きの双方又は一方において、ハイレベルの信号を出力出
来る。
【００５３】３−２−２．動作の説明 次に、図１０を用いて説明した第三発明の第２の実施例
のクロック切換回路１５０の理解を深めるためにその動
作について説明する。この説明を図１１に示したタイム
チャートを参照して行なう。
のクロック切換回路１５０の理解を深めるためにその動
作について説明する。この説明を図１１に示したタイム
チャートを参照して行なう。
【００５４】ＣＬＫ−ＳＥＬ１がローレベルかつＣＬＫ
−ＳＥＬ２がハイレベルの時は、第１の実施例のクロッ
ク切換回路１００と同様に他の回路（ＩＣカード）には
ＩＣＣ−ＣＬＫとして第１のクロックＣＬＫ１が出力さ
れる。次に、図１１の時刻Ｔ4AのタイミングでＣＬＫ−
ＳＥＬ１をハイレベルにすると、第１のクロックの１／
２クロックＳ６の立上り（図１１の時刻Ｔ5A）で第２の
Ｄ−Ｆ／Ｆ１１３のＱ端子、バーＱ端子の出力が反転す
るので、信号Ｓ９は１／２ＣＬＫ１となりこれが第１の
トライステートゲート１０９を通じて他の回路（ＩＣカ
ード）にＩＣＣ−ＣＬＫとして出力される。また、一方
では第３のＤ−Ｆ／Ｆ１１９のＱ端子、バーＱ端子の出
力が１／２ＣＬＫ２すなわち信号Ｓ７の立上りで反転す
るので信号Ｓ１０として１／２ＣＬＫ２が出力される。
ここまでの動作は第１の実施例のクロック切換回路１０
０の動作と全く同様である。
−ＳＥＬ２がハイレベルの時は、第１の実施例のクロッ
ク切換回路１００と同様に他の回路（ＩＣカード）には
ＩＣＣ−ＣＬＫとして第１のクロックＣＬＫ１が出力さ
れる。次に、図１１の時刻Ｔ4AのタイミングでＣＬＫ−
ＳＥＬ１をハイレベルにすると、第１のクロックの１／
２クロックＳ６の立上り（図１１の時刻Ｔ5A）で第２の
Ｄ−Ｆ／Ｆ１１３のＱ端子、バーＱ端子の出力が反転す
るので、信号Ｓ９は１／２ＣＬＫ１となりこれが第１の
トライステートゲート１０９を通じて他の回路（ＩＣカ
ード）にＩＣＣ−ＣＬＫとして出力される。また、一方
では第３のＤ−Ｆ／Ｆ１１９のＱ端子、バーＱ端子の出
力が１／２ＣＬＫ２すなわち信号Ｓ７の立上りで反転す
るので信号Ｓ１０として１／２ＣＬＫ２が出力される。
ここまでの動作は第１の実施例のクロック切換回路１０
０の動作と全く同様である。
【００５５】次に、第２のクロック切換信号ＣＬＫ−Ｓ
ＥＬ２をローレベルにすると（図１１の時刻Ｔ6A）第１
のＤ−Ｆ／Ｆ１０７のＤ端子がローレベルになる。そし
て、この第１のＤ−Ｆ／Ｆ１０７では、２入力オアゲー
ト１５５から出力される信号Ｓ１４の最初の立上り（図
１１の時刻Ｔ6A）でＱ端子における信号Ｓ３、バーＱ端
子における信号Ｓ２が反転しそれぞれローレベル、ハイ
レベルになる。ところで、この信号Ｓ１４は、ＣＬＫ
１、１／２ＣＬＫ１，ＣＬＫ２および１／２ＣＬＫ２の
論理積をとる４入力アンドゲート１０５の出力信号Ｓ８
と、ＣＬＫ１、１／２ＣＬＫ１の反転信号Ｓ１１、ＣＬ
Ｋ２および１／２ＣＬＫ２の反転信号Ｓ１２の論理積を
とる第２の４入力アンドゲート１５３の出力信号Ｓ１３
との論理和で与えられる。そして、信号Ｓ８は１／２Ｃ
ＬＫ１および１／２ＣＬＫ２が共にハイレベルでなおか
つこれら２つのクロックがハイレベルに立上った時から
そのハイレベルパルスの中間点までの間である時間だけ
ハイレベルになる。また、信号Ｓ１３は１／２ＣＬＫ１
および１／２ＣＬＫ２が共にローレベルでなおかつこれ
ら２つのクロックがローレベルに立下った時からそのロ
ーレベルパルスの中間点までの間である時間だけハイレ
ベルになる。従って、信号１４は上記Ｓ８とＳ１３のど
ちらかがハイレベルのときハイレベルとなり、このよう
にＳ１４がハイレベルになるタイミングで１／２ＣＬＫ
１から１／２ＣＬＫ２へクロックが切り換えられる。す
なわち、１／２ＣＬＫ１および１／２ＣＬＫ２が共にハ
イレベルのときだけではなく両者がローレベルのときに
も１／２ＣＬＫ１から１／２ＣＬＫ２へのクロック切り
換えが出来る。このため、この第２の実施例の回路１５
０では、ＣＬＫ−ＳＥＬ２を変化させた時から実際にク
ロックが切り換わるまでの平均切換え時間が第１の実施
例の回路１００に比べ短くできる。
ＥＬ２をローレベルにすると（図１１の時刻Ｔ6A）第１
のＤ−Ｆ／Ｆ１０７のＤ端子がローレベルになる。そし
て、この第１のＤ−Ｆ／Ｆ１０７では、２入力オアゲー
ト１５５から出力される信号Ｓ１４の最初の立上り（図
１１の時刻Ｔ6A）でＱ端子における信号Ｓ３、バーＱ端
子における信号Ｓ２が反転しそれぞれローレベル、ハイ
レベルになる。ところで、この信号Ｓ１４は、ＣＬＫ
１、１／２ＣＬＫ１，ＣＬＫ２および１／２ＣＬＫ２の
論理積をとる４入力アンドゲート１０５の出力信号Ｓ８
と、ＣＬＫ１、１／２ＣＬＫ１の反転信号Ｓ１１、ＣＬ
Ｋ２および１／２ＣＬＫ２の反転信号Ｓ１２の論理積を
とる第２の４入力アンドゲート１５３の出力信号Ｓ１３
との論理和で与えられる。そして、信号Ｓ８は１／２Ｃ
ＬＫ１および１／２ＣＬＫ２が共にハイレベルでなおか
つこれら２つのクロックがハイレベルに立上った時から
そのハイレベルパルスの中間点までの間である時間だけ
ハイレベルになる。また、信号Ｓ１３は１／２ＣＬＫ１
および１／２ＣＬＫ２が共にローレベルでなおかつこれ
ら２つのクロックがローレベルに立下った時からそのロ
ーレベルパルスの中間点までの間である時間だけハイレ
ベルになる。従って、信号１４は上記Ｓ８とＳ１３のど
ちらかがハイレベルのときハイレベルとなり、このよう
にＳ１４がハイレベルになるタイミングで１／２ＣＬＫ
１から１／２ＣＬＫ２へクロックが切り換えられる。す
なわち、１／２ＣＬＫ１および１／２ＣＬＫ２が共にハ
イレベルのときだけではなく両者がローレベルのときに
も１／２ＣＬＫ１から１／２ＣＬＫ２へのクロック切り
換えが出来る。このため、この第２の実施例の回路１５
０では、ＣＬＫ−ＳＥＬ２を変化させた時から実際にク
ロックが切り換わるまでの平均切換え時間が第１の実施
例の回路１００に比べ短くできる。
【００５６】次に、図１１の例えば時刻Ｔ8AにおいてＣ
ＬＫ−ＳＥＬ１をローレベルにすると、次の１／２ＣＬ
Ｋ２の立ち上がり（図１１の時刻Ｔ9A）で、第３のＤ−
Ｆ／Ｆ１１９のＱ端子、バーＱ端子の出力が反転するの
で、第５のトライステートゲート１２１がオンし、第６
のトライステートゲート１２３がオフするから、第２の
トライステートゲート１１１を通じて他の回路にはＩＣ
Ｃ−ＣＬＫとして第２のクロックＣＬＫ２が供給される
（第１のクロックから第２のクロックへの切換がなされ
る。）。
ＬＫ−ＳＥＬ１をローレベルにすると、次の１／２ＣＬ
Ｋ２の立ち上がり（図１１の時刻Ｔ9A）で、第３のＤ−
Ｆ／Ｆ１１９のＱ端子、バーＱ端子の出力が反転するの
で、第５のトライステートゲート１２１がオンし、第６
のトライステートゲート１２３がオフするから、第２の
トライステートゲート１１１を通じて他の回路にはＩＣ
Ｃ−ＣＬＫとして第２のクロックＣＬＫ２が供給される
（第１のクロックから第２のクロックへの切換がなされ
る。）。
【００５７】上述においてはこの出願の各発明の実施例
について説明したが、これら発明は上述の実施例に限ら
れない。
について説明したが、これら発明は上述の実施例に限ら
れない。
【００５８】例えば、図１或は図３に示した各回路は第
一発明の範囲内の一例にすぎず、ＣＬＫ−ＳＥＬの変化
後のＣＬＫ１の最初の立下り（または立上り）を検出し
ＣＬＫ１を停止し、ＣＬＫ１の停止とＣＬＫ２の次の立
下り（ＣＬＫ１をその立上りで検出する場合は立下り）
を検出しＣＬＫ２を出力し、ＣＬＫ１およびＣＬＫ２が
停止されている間はクロック供給ラインをローレベル
（ＣＬＫ１をその立上りで検出する場合はハイレベル）
に保つ構成の回路であれば他の構成でも良い。また、第
一発明の各実施例ではクロック切換信号ＣＬＫ−ＳＥＬ
がハイレベルからローレベルに変化したことに応答しＩ
ＣＣ−ＣＬＫが第１のクロックから第２のクロックへ切
り換わる例を説明したが、ＣＬＫ−ＳＥＬがローレベル
からハイレベルに変化したことに応答しクロックの切換
がなされる回路構成としても良い。
一発明の範囲内の一例にすぎず、ＣＬＫ−ＳＥＬの変化
後のＣＬＫ１の最初の立下り（または立上り）を検出し
ＣＬＫ１を停止し、ＣＬＫ１の停止とＣＬＫ２の次の立
下り（ＣＬＫ１をその立上りで検出する場合は立下り）
を検出しＣＬＫ２を出力し、ＣＬＫ１およびＣＬＫ２が
停止されている間はクロック供給ラインをローレベル
（ＣＬＫ１をその立上りで検出する場合はハイレベル）
に保つ構成の回路であれば他の構成でも良い。また、第
一発明の各実施例ではクロック切換信号ＣＬＫ−ＳＥＬ
がハイレベルからローレベルに変化したことに応答しＩ
ＣＣ−ＣＬＫが第１のクロックから第２のクロックへ切
り換わる例を説明したが、ＣＬＫ−ＳＥＬがローレベル
からハイレベルに変化したことに応答しクロックの切換
がなされる回路構成としても良い。
【００５９】また、図５に示した回路は第二発明の範囲
内の一例にすぎず他の好適なものでも良い。例えば図５
においてはフリップフロップとしてＤ−Ｆ／Ｆを用いて
いるがこれの代わりにＪ−ＫＦ／Ｆを用いても良い。ま
た、立上り若しくは立下りのタイミングを検出できる回
路であれば他の回路でも良い。
内の一例にすぎず他の好適なものでも良い。例えば図５
においてはフリップフロップとしてＤ−Ｆ／Ｆを用いて
いるがこれの代わりにＪ−ＫＦ／Ｆを用いても良い。ま
た、立上り若しくは立下りのタイミングを検出できる回
路であれば他の回路でも良い。
【００６０】また、図８或は図１０に示した回路は第三
発明の範囲内の一例にすぎず他の好適なものでも良い。
例えば、図８および図１０に示した回路では第１のクロ
ックおよび第２のクロックを分周する回路としてＪ−Ｋ
Ｆ／Ｆを使用しているがこれの代わりにカウンタを使用
しても良い。また、図８に示した回路は、１／２ＣＬＫ
１および１／２ＣＬＫ２共にハイレベルでなおかつ両ク
ロックの立上りからハイレベルパルスの中心点までの間
のある時ハイレベルになる信号を切換タイミング信号と
して出力する回路であったが、１／２ＣＬＫ１および１
／２ＣＬＫ２共にローレベルでなおかつ両クロックの立
下りからハイレベルパルスの中心点までの間のある時ハ
イレベルになる信号を出力する回路構成でも良い。こう
するには、Ｓ６、Ｓ７の代わりに第１および第２のＪ−
ＫＦ／Ｆ１０１、１０３のバーＱ端子の出力を４入力ア
ンドゲート１０５に入力すれば良い。
発明の範囲内の一例にすぎず他の好適なものでも良い。
例えば、図８および図１０に示した回路では第１のクロ
ックおよび第２のクロックを分周する回路としてＪ−Ｋ
Ｆ／Ｆを使用しているがこれの代わりにカウンタを使用
しても良い。また、図８に示した回路は、１／２ＣＬＫ
１および１／２ＣＬＫ２共にハイレベルでなおかつ両ク
ロックの立上りからハイレベルパルスの中心点までの間
のある時ハイレベルになる信号を切換タイミング信号と
して出力する回路であったが、１／２ＣＬＫ１および１
／２ＣＬＫ２共にローレベルでなおかつ両クロックの立
下りからハイレベルパルスの中心点までの間のある時ハ
イレベルになる信号を出力する回路構成でも良い。こう
するには、Ｓ６、Ｓ７の代わりに第１および第２のＪ−
ＫＦ／Ｆ１０１、１０３のバーＱ端子の出力を４入力ア
ンドゲート１０５に入力すれば良い。
【００６１】また、第三発明の各実施例の回路１００，
１５０では種々のゲートを設けているので各クロックと
その切換のための信号との間にこれらゲート処理による
遅延が発生するが、その手当は信号線の適当な位置にト
ランシーバ等の適当なゲートを設けることで行なえる。
１５０では種々のゲートを設けているので各クロックと
その切換のための信号との間にこれらゲート処理による
遅延が発生するが、その手当は信号線の適当な位置にト
ランシーバ等の適当なゲートを設けることで行なえる。
【００６２】また、第三発明の各実施例の回路１００，
１５０では、第１のＤ−Ｆ／Ｆ１０７のクロック端子に
入力される信号Ｓ８或は信号Ｓ１４すなわち切換タイミ
ング信号の立上りを検出してクロックを切り換える構成
であるが、切換タイミング信号の立下りを検出してクロ
ックを切り換える構成としても良い。
１５０では、第１のＤ−Ｆ／Ｆ１０７のクロック端子に
入力される信号Ｓ８或は信号Ｓ１４すなわち切換タイミ
ング信号の立上りを検出してクロックを切り換える構成
であるが、切換タイミング信号の立下りを検出してクロ
ックを切り換える構成としても良い。
【００６３】また、これら発明において他の回路とは当
該クロック切換回路に接続されクロック供給を受け得る
種々の回路や装置のことであり、ＩＣカード以外のもの
も含むことは明らかである。
該クロック切換回路に接続されクロック供給を受け得る
種々の回路や装置のことであり、ＩＣカード以外のもの
も含むことは明らかである。
【００６４】
【発明の効果】上述した説明から明らかなようにこの出
願の第一発明によれば、他の回路に供給するクロックを
クロック切換信号に応じ第１のクロックから第２のクロ
ックに切り換えるためのクロック信号切換回路におい
て、所定の立下り検出型クロック停止手段と、立下り検
出型クロック供給手段と、電位保持手段とを具えるか、
或は、所定の立上り検出型クロック停止手段と、立上り
検出型クロック供給手段と、電位保持手段とを具える。
このため、第１のクロックから第２のクロックへの切り
換えの過渡期間中で反対レベルヘのレベル変動が生じる
ことがない。したがって、クロック切換の過渡期間にお
いてクロックが供給される他の回路に誤動作を生じさせ
るようなパルスが供給されることを防止出来る。
願の第一発明によれば、他の回路に供給するクロックを
クロック切換信号に応じ第１のクロックから第２のクロ
ックに切り換えるためのクロック信号切換回路におい
て、所定の立下り検出型クロック停止手段と、立下り検
出型クロック供給手段と、電位保持手段とを具えるか、
或は、所定の立上り検出型クロック停止手段と、立上り
検出型クロック供給手段と、電位保持手段とを具える。
このため、第１のクロックから第２のクロックへの切り
換えの過渡期間中で反対レベルヘのレベル変動が生じる
ことがない。したがって、クロック切換の過渡期間にお
いてクロックが供給される他の回路に誤動作を生じさせ
るようなパルスが供給されることを防止出来る。
【００６５】また、この出願の第二発明によれば、他の
回路に供給するクロックをクロック切換信号に応じ第１
のクロックから第２のクロックに切り換えるためのクロ
ック信号切換回路において、所定の第１の立下り検出手
段と、第１の立上り検出手段と、クロック停止手段と、
第２の立下り検出手段と、第２の立上り検出手段と、ク
ロック供給手段と、第１および第２の立上り検出手段に
よる前記立上り検出を無効にする手段と、第１および第
２の立下り検出手段による前記立下り検出を無効にする
手段と、電位保持手段と具える。このため、第１のクロ
ックから第２のクロックへの切り換えの過渡期間中で反
対レベルヘのレベル変動が生じることがない。然も、ク
ロック切換要求後の第１のクロックの立下り、立上がり
のいずれか早い方に応答してクロックの切り換え動作が
開始される。従って、クロック切換の過渡期間において
クロックが供給される他の回路に誤動作を生じさせるよ
うなパルスが供給されることを防止出来ると共に、クロ
ック切換要求後のクロックが実際に切り換わるまでの時
間を第一発明より短縮出来る。
回路に供給するクロックをクロック切換信号に応じ第１
のクロックから第２のクロックに切り換えるためのクロ
ック信号切換回路において、所定の第１の立下り検出手
段と、第１の立上り検出手段と、クロック停止手段と、
第２の立下り検出手段と、第２の立上り検出手段と、ク
ロック供給手段と、第１および第２の立上り検出手段に
よる前記立上り検出を無効にする手段と、第１および第
２の立下り検出手段による前記立下り検出を無効にする
手段と、電位保持手段と具える。このため、第１のクロ
ックから第２のクロックへの切り換えの過渡期間中で反
対レベルヘのレベル変動が生じることがない。然も、ク
ロック切換要求後の第１のクロックの立下り、立上がり
のいずれか早い方に応答してクロックの切り換え動作が
開始される。従って、クロック切換の過渡期間において
クロックが供給される他の回路に誤動作を生じさせるよ
うなパルスが供給されることを防止出来ると共に、クロ
ック切換要求後のクロックが実際に切り換わるまでの時
間を第一発明より短縮出来る。
【００６６】また、この出願の第三発明によれば、他の
回路に供給するクロックを、第１および第２のクロック
切換信号に応じ、第１のクロックおよび第２のクロック
の一方から他方に切り換えるためのクロック信号切換回
路であって、所定の第１の１／２クロックを生成する手
段と、第２の１／２クロックを生成する手段と、第１の
クロック切換手段と、第２のクロック切換手段と、切換
えタイミング信号生成手段と、第３のクロック切換え手
段とを具える。このため、切り換えの際の過渡期間では
第１のクロックの２分周のパルス若しくは第２のクロッ
クの２分周のパルスが他の回路に供給されるので、クロ
ック切換の過渡期間においてクロックが供給される他の
回路に誤動作を生じさせるようなパルスが供給されるこ
とを防止出来る。また、第１のクロックＣＬＫ１から第
２のクロックＣＬＫ２へ、ＣＬＫ２からＣＬＫ１への双
方のクロック切換えが可能になる。
回路に供給するクロックを、第１および第２のクロック
切換信号に応じ、第１のクロックおよび第２のクロック
の一方から他方に切り換えるためのクロック信号切換回
路であって、所定の第１の１／２クロックを生成する手
段と、第２の１／２クロックを生成する手段と、第１の
クロック切換手段と、第２のクロック切換手段と、切換
えタイミング信号生成手段と、第３のクロック切換え手
段とを具える。このため、切り換えの際の過渡期間では
第１のクロックの２分周のパルス若しくは第２のクロッ
クの２分周のパルスが他の回路に供給されるので、クロ
ック切換の過渡期間においてクロックが供給される他の
回路に誤動作を生じさせるようなパルスが供給されるこ
とを防止出来る。また、第１のクロックＣＬＫ１から第
２のクロックＣＬＫ２へ、ＣＬＫ２からＣＬＫ１への双
方のクロック切換えが可能になる。
【００６７】さらに、第三発明の第２の実施例によれ
ば、クロックの切換えを、ハイレベル状態時だけでなく
ローレベル状態時にも可能にしたため、クロック切換要
求後のクロックが実際に切り換わるまでの時間を第三発
明の第１の実施例より短縮出来る。
ば、クロックの切換えを、ハイレベル状態時だけでなく
ローレベル状態時にも可能にしたため、クロック切換要
求後のクロックが実際に切り換わるまでの時間を第三発
明の第１の実施例より短縮出来る。
【図１】第一発明の第１の実施例のクロック信号切換回
路の説明図である。
路の説明図である。
【図２】第一発明の第１の実施例のクロック信号切換回
路の動作説明図である。
路の動作説明図である。
【図３】第一発明の第３の実施例のクロック信号切換回
路の説明図である。
路の説明図である。
【図４】第一発明の第３の実施例のクロック信号切換回
路の動作説明図である。
路の動作説明図である。
【図５】第二発明の実施例の説明図である。
【図６】第二発明の実施例の回路の動作説明図（その
１）である。
１）である。
【図７】第二発明の実施例の回路の動作説明図（その
２）である。
２）である。
【図８】第三発明の第１の実施例の説明図である。
【図９】第三発明の第１の実施例の動作説明図である。
【図１０】第三発明の第２の実施例の説明図である。
【図１１】第三発明の第２の実施例の動作説明図であ
る。
る。
【図１２】従来技術および課題の説明図である。
ＣＬＫ１：第１のクロック ＣＬＫ２：第２のクロック ＣＬＫ−ＳＥＬ：クロック切換信号 ＩＣＣ−ＣＬＫ：他の回路（例えばＩＣカード）に供給
するクロック １０：第一発明の第１の実施例のクロック信号切換回路 ２３：立下り検出型クロック停止手段 ２５：立下り検出型クロック供給手段 ２７：電位保持手段（ローレベルに保持する手段） ３０：第一発明の第３の実施例のクロック信号切換回路 ４１：立上り検出型クロック停止手段 ４３：立上り検出型クロック供給手段 ４５：電位保持手段（ハイレベルに保持する手段） ５０：第二発明の実施例のクロック信号切換回路 ７９：第１の立下り検出手段 ８１：第１の立上り検出手段 ８３：クロック停止手段 ８５：第２の立下り検出手段 ８７：第２の立上り検出手段 ８９：クロック供給手段 ９１：立上り検出を無効にする手段 ９３：立下り検出を無効にする手段 ９５：電位保持手段 １００：第三発明の第１の実施例のクロック信号切換回
路 １２９：第１の１／２クロックを生成する手段 １３１：第２の１／２クロックを生成する手段 １３３：第１のクロック切換手段 １３５：第２のクロック切換手段 １３７：切換タイミング信号生成手段 １３９：第３のクロック切換手段 １５０：第三発明の第２の実施例のクロック信号切換回
路 １５１：第２の実施例における切換タイミング信号生成
手段
するクロック １０：第一発明の第１の実施例のクロック信号切換回路 ２３：立下り検出型クロック停止手段 ２５：立下り検出型クロック供給手段 ２７：電位保持手段（ローレベルに保持する手段） ３０：第一発明の第３の実施例のクロック信号切換回路 ４１：立上り検出型クロック停止手段 ４３：立上り検出型クロック供給手段 ４５：電位保持手段（ハイレベルに保持する手段） ５０：第二発明の実施例のクロック信号切換回路 ７９：第１の立下り検出手段 ８１：第１の立上り検出手段 ８３：クロック停止手段 ８５：第２の立下り検出手段 ８７：第２の立上り検出手段 ８９：クロック供給手段 ９１：立上り検出を無効にする手段 ９３：立下り検出を無効にする手段 ９５：電位保持手段 １００：第三発明の第１の実施例のクロック信号切換回
路 １２９：第１の１／２クロックを生成する手段 １３１：第２の１／２クロックを生成する手段 １３３：第１のクロック切換手段 １３５：第２のクロック切換手段 １３７：切換タイミング信号生成手段 １３９：第３のクロック切換手段 １５０：第三発明の第２の実施例のクロック信号切換回
路 １５１：第２の実施例における切換タイミング信号生成
手段
Claims (8)
- 【請求項１】 他の回路に供給するクロックをクロック
切換信号に応じ第１のクロックから第２のクロックに切
り換えるためのクロック信号切換回路において、 前記クロック切換信号によるクロック切換要求があった
後の前記第１のクロックの最初の立下りを検出し、これ
に応じて前記他の回路への前記第１のクロックの供給を
停止する立下り検出型クロック停止手段と、 前記第１のクロックの前記最初の立下りを検出した後の
前記第２のクロックの最初の立下りを検出し、これに応
じて前記他の回路に前記第２のクロックを供給する立下
り検出型クロック供給手段と、 第１のクロックの前記最初の立下りを検出した後から前
記他の回路に前記第２のクロックが供給されるまでの
間、前記他の回路へのクロック供給ラインをローレベル
に保つ電位保持手段とを具えたことを特徴とするクロッ
ク信号切換回路。 - 【請求項２】 請求項１に記載のクロック信号切換回路
において、 前記立下り検出型クロック停止手段の代わりに、前記ク
ロック切換信号によるクロック切換要求があった後の前
記第１のクロックの最初の立上りを検出し、これに応じ
て前記他の回路への前記第１のクロックの供給を停止す
る立上り検出型クロック停止手段を具え、 前記立下り検出型クロック供給手段の代わりに、前記第
１のクロックの前記最初の立上りを検出した後の前記第
２のクロックの最初の立上りを検出し、これに応じて前
記他の回路に前記第２のクロックを供給する立上り検出
型クロック供給手段を具え、 前記電位保持手段の代わりに、第１のクロックの前記最
初の立上りを検出した後から前記他の回路に前記第２の
クロックが供給されるまでの間、前記他の回路へのクロ
ック供給ラインをハイレベルに保つ電位保持手段を具え
たことを特徴とするクロック信号切換回路。 - 【請求項３】 他の回路に供給するクロックをクロック
切換信号に応じ第１のクロックから第２のクロックに切
り換えるためのクロック信号切換回路において、 前記クロック切換信号によるクロック切換要求があった
後の前記第１のクロックの最初の立下りを検出する第１
の立下り検出手段と、 前記切換要求があった後の前記第１のクロックの最初の
立上りを検出する第１の立上り検出手段と、 前記第１の立下り検出手段および前記第１の立上り検出
手段のいずれか一方による前記立下り或は立上りの検出
に応じて前記他の回路への前記第１のクロックの供給を
停止するクロック停止手段と、 前記第１のクロックの前記他の回路への供給を停止した
後の前記第２のクロックの最初の立下りを検出する第２
の立下り検出手段と、 前記第１のクロックの前記他の回路への供給を停止した
後の前記第２のクロックの最初の立上りを検出する第２
の立上り検出手段と、 前記第２の立下り検出手段および前記第２の立上り検出
手段のいずれか一方による前記立下り或は立上りの検出
に応じて前記他の回路に前記第２のクロックを供給する
クロック供給手段と、 前記第１の立下り検出手段により前記第１のクロックの
前記最初の立下りを検出した際は、前記第１および第２
の立上り検出手段による前記立上り検出を無効にする手
段と、 前記第１の立上り検出手段により前記第１のクロックの
前記最初の立上りを検出した際は、前記第１および第２
の立下り検出手段による前記立下り検出を無効にする手
段と、 前記第１の立下り検出手段により前記第１のクロックの
前記最初の立下りを検出した際は、それから前記他の回
路に前記第２のクロックが供給されるまでの間、前記他
の回路へのクロック供給ラインをローレベルに保ち、ま
た、前記第１の立上り検出手段により前記第１のクロッ
クの前記最初の立上りを検出した際は、それから前記他
の回路に前記第２のクロックが供給されるまでの間、前
記他の回路へのクロック供給ラインをハイレベルに保つ
電位保持手段とを具えたことを特徴とするクロック信号
切換回路。 - 【請求項４】 他の回路に供給するクロックを、第１お
よび第２のクロック切換信号に応じ、第１のクロックお
よび第２のクロックの一方から他方に切り換えるための
クロック信号切換回路であって、 前記第１のクロックの立上りを検出し該第１のクロック
の２分周クロックに当たる第１の１／２クロックを生成
する手段と、 前記第２のクロックの立上りを検出し該第２のクロック
の２分周クロックに当たる第２の１／２クロックを生成
する手段と、 前記第１のクロック切換信号および前記第１の１／２ク
ロックにより制御され該第１の１／２クロックの立上り
を検出した際に前記第１のクロックおよび前記第１の１
／２クロックのいずれかを出力する第１のクロック切換
手段と、 前記第１のクロック切換信号および前記第２の１／２ク
ロックにより制御され該第２の１／２クロックの立上り
を検出した際に前記第２のクロックおよび前記第２の１
／２クロックのいずれかを出力する第２のクロック切換
手段と、 前記第１のクロック、前記第１の１／２クロック、前記
第２のクロックおよび前記第２の１／２クロックの論理
積をとって得られる信号を切換えタイミング信号として
出力する切換えタイミング信号生成手段と、 前記第２のクロック切換信号および前記切換えタイミン
グ信号により制御され、該切換えタイミング信号の立上
りを検出して、前記第１のクロック切換手段からの出力
および前記第２のクロック切換手段からの出力のいずれ
かを前記他の回路に出力する第３のクロック切換手段と
を具えたことを特徴とするクロック信号切換回路。 - 【請求項５】 請求項４に記載のクロック信号切換回路
において、 前記第３のクロック切換手段は、前記切換えタイミング
信号生成手段で生成される切換えタイミング信号の立下
りを検出して前記出力をするものであることを特徴とす
るクロック信号切換回路。 - 【請求項６】 請求項４または５に記載のクロック信号
切換回路において、 前記切換えタイミング信号生成手段は、前記第１の１／
２クロック、前記第２の１／２クロックがいずれもロー
レベルでかつ前記第１のクロック、前記第２のクロック
がいずれもハイレベルのときのみにおいてハイレベルの
信号を生成するものであることを特徴とするクロック信
号切換回路。 - 【請求項７】 請求項４または５に記載のクロック信号
切換回路において、 前記切換えタイミング信号生成手段は、前記第１のクロ
ック、前記第１の１／２クロック、前記第２のクロック
および前記第２の１／２クロックの全てがハイレベルの
ときと、 前記第１の１／２クロック、前記第２の１／２クロック
がいずれもローレベルでかつ前記第１のクロック、前記
第２のクロックがいずれもハイレベルのときの双方又は
一方のときにハイレベルの信号を出力するものであるこ
とを特徴とするクロック信号切換回路。 - 【請求項８】 請求項１〜７のいずれか１項に記載のク
ロック信号切換回路において、 当該クロック信号切換回路がＩＣカード用であることを
特徴とするクロック信号切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126517A JPH08321750A (ja) | 1995-05-25 | 1995-05-25 | クロック信号切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126517A JPH08321750A (ja) | 1995-05-25 | 1995-05-25 | クロック信号切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321750A true JPH08321750A (ja) | 1996-12-03 |
Family
ID=14937176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7126517A Withdrawn JPH08321750A (ja) | 1995-05-25 | 1995-05-25 | クロック信号切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321750A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004186904A (ja) * | 2002-12-02 | 2004-07-02 | Nec Corp | クロック切替装置 |
| US6808113B2 (en) * | 2001-08-01 | 2004-10-26 | Fujitsu Limited | Clock frequency control method and device, and IC card reading/writing apparatus using the same |
| JP2014165623A (ja) * | 2013-02-25 | 2014-09-08 | Nec Access Technica Ltd | 周波数調整回路および周波数調整方法 |
-
1995
- 1995-05-25 JP JP7126517A patent/JPH08321750A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6808113B2 (en) * | 2001-08-01 | 2004-10-26 | Fujitsu Limited | Clock frequency control method and device, and IC card reading/writing apparatus using the same |
| JP2004186904A (ja) * | 2002-12-02 | 2004-07-02 | Nec Corp | クロック切替装置 |
| JP2014165623A (ja) * | 2013-02-25 | 2014-09-08 | Nec Access Technica Ltd | 周波数調整回路および周波数調整方法 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |