JP2005168029A - デュアル・エッジ・プログラマブル遅延ユニット - Google Patents
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Abstract
【解決手段】 デュアル・エッジ・プログラマブル遅延ユニットをプログラムする方法およびデバイスであって、立ち上がり時間および立ち下がり時間を有する入力信号に応答し、入力信号を受信し出力信号を供給するバッファを含み、出力信号の立ち上がり時間と立ち下がり時間との間にはプログラムされた可変遅延がある。プログラマブル制御源(PSC)は、バッファに別個の制御入力を供給する。入力信号がハイからローに遷移して、バッファ出力信号の立ち下がりの前の時間遅延を調整すると、FTPCSは、バッファにおいてコンデンサを充電する。入力信号がローからハイに遷移して、バッファ出力信号の立ち上がりの前の時間遅延を調整すると、RTPCSは、バッファにおいてコンデンサを放電する。
【選択図】 図2
Description
図3を参照すると、バッファ回路U1は、2つのインバータI1およびI2ならびにコンデンサCから成る。第1のインバータI1は、その入力がライン12’上の入力信号VAを受信し、更に、その出力をノード37に供給するように接続されている。PSPC源U2からのライン36およびNSPC源38からのライン38は、第1のインバータI1に接続する。
図5は、図2のPSPC源U2の概略回路図である。これは、P型電流ミラーであり、PFラッチU3からのライン41〜43上のデジタル入力信号を、出力ライン36を介してアナログ電流に変換する。電流ミラーの主要部分は、固定電流源IP、および、ミラーされる電流を供給する最初のPMOS FET P0を含む。PMOS FET P0のソースは、ライン/ノード71を介して、電源電圧VCCへのライン31に接続されている。PMOS FET P0のドレインおよびゲートは、ノード/ライン72および固定電流源IPの上端に相互接続されている。固定電流源IPの下端は、ライン32を介して電源の基準電位(0V)端子に接続されている。
図6は、図2のPSラッチU3の概略回路図である。PSラッチU3は、「n」個のD型レジスタPD1、・・、PDn−1、PDnの集合から成る。D型レジスタまたはDレジスタは、デジタル回路において極めてよく知られたユニットである。かかるレジスタは、2つの入力、すなわちDおよびCLKを有する。CLK入力にパルスを印加すると、入力D上の論理ステータスが、レジスタ出力Qに読み込まれる。D型レジスタのデータ端子は、バスライン40において個別のラインPCW1、・・・PCWn−1、PCDWnに接続され、これは、P側制御ワードのビットを、レジスタPD1、・・・、PDn−1、PDnの各々に接続する。レジスタPD1、・・・、PDn−1、PDnの補足出力−Qは、P側PSPC源U2に対してライン41〜43上でデジタル制御信号PL1、・・・、PLn−1、PLnを供給する。
図7は、図2のNSPC源U4の概略回路図である。これは、N型電流ミラーであり、NSラッチU5からのライン51〜53上のデジタル入力信号を、出力ライン38を介してアナログ電流に変換する。電流ミラーの主要部分は、固定電流源IN、および、ミラーされる電流を供給する最初のNMOS FET N0を含む。NMOS FET P0のソースは、ライン/ノード81を介して、基準電位(0V)へのライン32に接続されている。NMOS FET N0のドレインおよびゲートは、ノード/ライン82および固定電流源INの下端に相互接続されている。固定電流源INの上端は、ライン31を介して、電源電圧VCCの端子に接続されている。
図8に示すNSラッチU5は、D型レジスタND1、・・・、DNn−1、NDnの集合から成り、レジスタのデータ端子は、N側制御ワードNCW1、・・・、NCWn−1、NCWnのビットに接続されている。レジスタND1、・・・、NDn−1、NDnの出力は、NSPC源U4に対するライン51〜53上のデジタル制御信号NL1、・・・、NLn−1、NLnを供給する。レジスタND1、・・・、NDn−1、NDnのCLK入力に接続されているノードおよびライン54にAND55を介して送信されるライン76上の「書き込み」信号によって、バスライン50上の制御ワードをレジスタND1、・・・、NDn−1、NDnに書き込む場合、レジスタNL1、NLn−1、NLnの制御信号の論理ステータスを変更することができる。
Claims (20)
- デュアル・エッジ・プログラマブル遅延ユニットのプログラミングを提供する方法であって、
バッファ入力信号を受信するように構成されたバッファ回路を設けるステップであって、前記バッファ入力信号は入力信号立ち下がり時間で立ち下がり、前記バッファ入力信号は入力信号立ち上がり時間で立ち上がる、ステップと、
前記バッファ回路が、出力信号立ち下がり時間で立ち下がりバッファ出力信号を供給し、出力信号立ち上がり時間で立ち上がりバッファ出力信号を供給するステップと、
可変立ち下がり時間制御入力を供給するステップと、
可変立ち上がり時間制御入力を供給するステップと、
前記立ち下がり時間制御入力の関数として、前記バッファ回路に対する可変立ち下がり時間プログラマブル制御源(FTPCS)信号をプログラミングするためのFTPCSを設けるステップと、
前記立ち上がり時間制御入力の関数として、前記バッファ回路に対する可変立ち上がり時間プログラマブル制御源(RTPCS)信号をプログラミングするためのRTPCSを設けるステップと、
前記バッファ回路が、前記可変FTPCS信号の関数として、前記入力信号立ち下がり時間と前記出力信号立ち下がり時間との間の立ち下がり時間遅延を前記バッファ出力信号に与える、ステップと、
前記バッファ回路が、前記可変RTPCS信号の関数として、前記入力信号立ち上がり時間と前記出力信号立ち上がり時間との間の立ち上がり時間遅延を前記バッファ出力信号に与える、ステップと、
を備える、方法。 - 前記バッファ回路は第1のインバータおよび第2のインバータを含む、請求項1に記載の方法。
- 第1のインバータおよび第2のインバータを前記バッファ回路に設けるステップと、
前記バッファ入力信号を中間ノードを介して受信する入力を有するように前記第1のインバータを設けるステップと、
第2のインバータ入力に対する入力に応答して前記バッファ出力信号を発生するように第2のインバータ出力を設けるステップと、
前記第2のインバータ入力に接続された第1のインバータ出力を有するように前記第1のインバータを設けるステップと、
前記入力信号が論理ハイから論理ローに遷移して前記立ち下がり時間遅延を開始させる場合、前記FTPCSに応答するように前記第1のインバータを設けるステップと、
前記入力信号が論理ローから論理ハイに遷移して前記立ち上がり時間遅延を開始させる場合、前記第2のRTPCSに応答するように前記第1のインバータを設けるステップと、
前記立ち下がり時間遅延の終了時に前記立ち下がりバッファ出力信号を開始し、立ち上がり時間遅延の終了時に前記立ち上がりバッファ出力信号を開始するように前記第2のインバータのトリガを発生するステップと、
を含む、請求項1に記載の方法。 - 前記ノードと基準電位との間にコンデンサを接続するステップを含む、請求項3に記載の方法。
- 前記ノードと基準電位との間にコンデンサを接続するステップと、
前記第2のインバータとしてシュミット・トリガ回路を設けるステップと、
を含む、請求項3に記載の方法。 - 前記バッファ制御回路が、
a.前記入力信号が論理ハイから論理ローに遷移した場合に前記FTPCSからの出力電流に応答し、
b.前記入力信号が論理ローから論理ハイに遷移した場合に前記RTPCSを介した出力電流に応答する、
ように設けられるステップを含む、請求項3に記載の方法。 - 第1の制御ワードを第1のラッチに供給し、このラッチは次いで第1の可変制御信号を前記FTPCSに供給するステップと、
第2の制御ワードを第2のラッチに供給し、このラッチは次いで第2の可変制御信号を前記RTPCSに供給するステップと、
を含む、請求項3に記載の方法。 - 前記FTPCSにFETフィンガを設けるステップであって、各フィンガは前記第1のラッチにおいてレジスタからの出力によって制御される、ステップと、
前記第2のRTPCSにFETフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
を含む、請求項7に記載の方法。 - 前記FTPCSおよび前記RTPCSにおいて電流ミラー回路を設けるステップと、
第1の制御ワードを第1のラッチに供給し、このラッチは次いで第1の可変制御信号を前記第1のFTPCSに供給する、ステップと、
第2の制御ワードを第2のラッチに供給し、このラッチは次いで第2の可変制御信号を前記第2のRTPCSに供給する、ステップと、
前記FTPCSにFETフィンガを設けるステップであって、各フィンガは前記第1のラッチにおいてレジスタからの出力によって制御される、ステップと、
前記RTPCSにFETフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
を含む、請求項3に記載の方法。 - 前記ノードと基準電位との間にコンデンサを接続するステップを含む、請求項9に記載の方法。
- 前記ノードと基準電位との間にコンデンサを接続するステップと、
前記第2のインバータとしてシュミット・トリガ回路を設けるステップと、
を含む、請求項9に記載の方法。 - 前記FTPCSおよび前記RTPCSにおいて電流ミラー回路を設けるステップを含む、請求項9に記載の方法。
- 第1の制御ワードを第1のラッチに供給し、このラッチは次いで第1の可変制御信号を前記FTPCSに供給する、ステップと、
第2の制御ワードを第2のラッチに供給し、このラッチは次いで第2の可変制御信号を前記RTPCSに供給する、ステップと、
を含む、請求項9に記載の方法。 - 前記FTPCSにFETフィンガを設けるステップであって、各フィンガは前記第1のラッチにおいてレジスタからの出力によって制御される、ステップと、
前記RTPCSにおいてFETフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
を含む、請求項13に記載の方法。 - プログラマブル遅延ユニットにおいてデュアル・エッジ・プログラミングを提供する方法であって、
バッファ制御回路に、信号入力、信号出力、PSPC接続ライン、およびNSPC接続ラインを供給するステップと、
P側プログラマブル電流(PSPC)入力と、前記PSPC接続ラインを介して前記バッファに接続されたPSPC電流ラインとを有するPSPC源を設けるステップと、
N側(NS)制御ワードおよびN側書き込み信号の入力を受信し、前記N側制御ワードの関数であるN側切り替え信号の出力を受信するように構成されたN側ラッチを設けるステップと、
前記NSラッチが、前記N側制御ワードの関数であるN側切り替え信号の出力を供給し、前記N側切り替え信号の出力は前記NSPC源の前記入力に供給される、ステップと、
N側プログラマブル電流(NSPC)源入力と、前記NSPC接続ラインを介して前記バッファに接続されたNSPC電流ラインとを有するNSPC源を設けるステップと、
P側(PS)制御ワードおよびP側書き込み信号の入力を受信し、前記P側制御ワードの関数であるP側切り替え信号の出力を受信するように構成されたP側ラッチを設けるステップと、
前記PSラッチが、前記P側制御ワードの関数であるP側切り替え信号の出力を供給し、前記P側切り替え信号の前記出力は前記PSPC源の前記入力に供給される、ステップと、
を備える、方法。 - 前記バッファ回路は第1のインバータおよび第2のインバータを含む、請求項1に記載の方法。
- 第1のインバータおよび第2のインバータを前記バッファ回路に設けるステップであって、各インバータは入力および出力を有し、前記第1のインバータは第1の入力および第1の出力を有し、前記第2のインバータは第2の入力および第2の出力を有する、ステップと、
前記入力信号が論理ハイから論理ローに遷移して前記第1のPSPC源と前記第1の出力との間を接続する場合、前記第1のPSPC源に応答するように前記第1のインバータを設けるステップと、
前記入力信号が論理ローから論理ハイに遷移して前記第2のPSPC源と前記第1の出力との間を接続する場合、前記第2のPSPC源に応答するように前記第1のインバータを設けるステップと、
前記第1のインバータの前記第1の出力を、前記第2のインバータの前記第2の入力に接続されたノードに接続するステップと、
前記第2のインバータが、前記第2のインバータから、前記第2の出力において前記出力信号を供給する、ステップと、
を含む、請求項15に記載の方法。 - 前記第1のインバータにおいてPMOS FETおよびNMOS FETを設けるステップであって、それらのソース・ドレイン回路の第1の端部は前記第1のインバータの前記出力に接続されている、ステップと、
前記第1のインバータに対する前記入力を、前記PMOS FETおよび前記NMOS FETのゲート電極に接続するステップと、
を含む、請求項15に記載の方法。 - 前記PMOS FETおよび前記NMOS FETの前記ソース・ドレイン回路の対向端部を、前記第1のPSPC源および前記第2のPSPC源の出力に接続するステップを含む、請求項18に記載の方法。
- デュアル・エッジ・プログラマブル遅延回路であって、
バッファ入力信号を受信するように構成されたバッファ回路であって、前記バッファ入力信号は入力信号立ち下がり時間で立ち下がり、前記バッファ入力信号は入力信号立ち上がり時間で立ち上がる、バッファ回路と、
前記バッファ回路が、出力信号立ち下がり時間で立ち下がりバッファ出力信号を供給し、出力信号立ち上がり時間で立ち上がりバッファ出力信号を供給し、
可変立ち下がり時間制御入力と、
可変立ち上がり時間制御入力と、
前記立ち下がり時間制御入力の関数として、前記バッファ回路に対する可変立ち下がり時間プログラマブル制御源(FTPCS)信号をプログラミングするためのFTPCSと、
前記立ち上がり時間制御入力の関数として、前記バッファ回路に対する可変立ち上がり時間プログラマブル制御源(RTPCS)信号をプログラミングするためのRTPCSと、
を備え、
前記バッファ回路が、前記可変FTPCS信号の関数として、前記入力信号立ち下がり時間と前記出力信号立ち下がり時間との間の立ち下がり時間遅延を前記バッファ出力信号に与え、
前記バッファ回路が、前記可変RTPCS信号の関数として、前記入力信号立ち上がり時間と前記出力信号立ち上がり時間との間の立ち上がり時間遅延を前記バッファ出力信号に与える、デュアル・エッジ・プログラマブル遅延ユニット。
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