JP2005168029A - Dual edge programmable delay unit - Google Patents

Dual edge programmable delay unit Download PDF

Info

Publication number
JP2005168029A
JP2005168029A JP2004349506A JP2004349506A JP2005168029A JP 2005168029 A JP2005168029 A JP 2005168029A JP 2004349506 A JP2004349506 A JP 2004349506A JP 2004349506 A JP2004349506 A JP 2004349506A JP 2005168029 A JP2005168029 A JP 2005168029A
Authority
JP
Japan
Prior art keywords
signal
output
input
inverter
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004349506A
Other languages
Japanese (ja)
Other versions
JP3899098B2 (en
Inventor
Kai D Feng
カイ・ディー・フェン
Hongfei Wu
ホンフェイ・ウー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2005168029A publication Critical patent/JP2005168029A/en
Application granted granted Critical
Publication of JP3899098B2 publication Critical patent/JP3899098B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00293—Output pulse is a delayed pulse issued after a rising or a falling edge, the length of the output pulse not being in relation with the length of the input triggering pulse

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a delay unit capable of shortening a delay time to a picoseconds (ps) range. <P>SOLUTION: A method and a device program a dual edge programmable delay unit that responds to an input signal with a a rise time and a fall time, includes a buffer which receives the input signal and provides an output signal with programmed variable delays between the rise and fall times of the output signal. Programmable control sources (PCS) provide separate control inputs to a buffer. The FTPCS charges a capacitor in the buffer when the input signal changes from high to low to adjust a time delay before the fall of the buffer output signal. The RTPCS discharges the capacitor in the buffer when the input signal changes from low to high to adjust the time delay before the rise of the buffer output signal. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、プログラマブル遅延ユニットに関し、更に具体的には、デュアル・エッジ・プログラマブル遅延ユニットの提供に関する。   The present invention relates to programmable delay units, and more specifically to providing a dual edge programmable delay unit.

Ｈｕｉ等による米国特許第５，９３３，０３９号（Ｈｕｉ‘０３９）の「Programmable Delay Line」は、電圧比較器−ＲＳレジスタに基づく遅延ラインに関するものである。信号チェーンは長く、最小遅延は５ナノ秒（ｎｓ）もの長さである。このため、Ｈｕｉ’０３９の遅延ラインは、高速回路では使用不可能である。立ち上がりおよび立ち下がりは、同一の遅延時間を有し、このため、オン・チップのタイミング調節ユニットとして用いることができない。電流源は、増幅器−抵抗器に基づき、選択した抵抗および寄生容量に応じて、設定時間は極めて長い。Ｈｕｉ‘０３９の遅延ラインの動作は、「リセット信号」に基づく。プログラム・コード保護機能は全く設けられず、このため、リアル・タイムおよびオン・チップの動作には使用不可能である。従って、Ｈｕｉ等の遅延ライン・ユニットは、本発明のものとは異なる適用分野および異なる回路構造に関するものである。   U.S. Pat. No. 5,933,039 (Hui'039) by Hui et al. Relates to a delay line based on a voltage comparator-RS register. The signal chain is long and the minimum delay is as long as 5 nanoseconds (ns). For this reason, the delay line of Hui'039 cannot be used in a high-speed circuit. The rise and fall have the same delay time and therefore cannot be used as an on-chip timing adjustment unit. The current source is based on an amplifier-resistor and has a very long set-up time depending on the selected resistance and parasitic capacitance. The operation of the delay line of Hui'039 is based on the “reset signal”. No program code protection is provided, and therefore cannot be used for real-time and on-chip operation. Thus, the Hui et al. Delay line unit relates to a different field of application and a different circuit structure than those of the present invention.

Ｈｕｉ等による米国特許第５，３５５，０３８号（Ｈｕｉ‘０３８）の「Architecture for Programmable Delay Line Integrated Circuit」は、概念およびシステム構造の点でＨｕｉ’０３９に類似しているが、回路の実施はいくぶん異なる。遅延ラインは、電圧−比較器およびＲＳレジスタに基づく。最小遅延ラインは長く、１０ｎｓであり、このため、高速回路では機能することができない。立ち上がりおよび立ち下がりは、別個の遅延設定を有することができないので、オン・チップのタイミング調整ユニットとして使用不可能である。増幅器−抵抗器に基づく電流源を用い、選択した抵抗および寄生容量に応じて、設定時間は極めて長い。Ｈｕｉ‘０３８の遅延ラインの動作は、「リセット信号」に基づき、プログラム・コードの保護機能は存在しないので、リアル・タイムおよびオン・チップの動作に用いることはできない。従って、Ｈｕｉ’０３８の遅延ライン・ユニットは、本発明のものとは異なる適用分野および異なる回路構造に関するものである。   The "Architecture for Programmable Delay Line Integrated Circuit" in US Pat. No. 5,355,038 (Hui'038) by Hui et al. Is similar to Hui'039 in terms of concept and system structure, but the circuit implementation is Somewhat different. The delay line is based on a voltage-comparator and an RS register. The minimum delay line is 10 ns long and therefore cannot function in high speed circuits. Rising and falling cannot be used as an on-chip timing adjustment unit because they cannot have separate delay settings. Using a current source based on an amplifier-resistor, the set-up time is very long, depending on the selected resistance and parasitic capacitance. The operation of the delay line of Hui'038 is based on a “reset signal” and does not have a program code protection function, so it cannot be used for real time and on-chip operations. Thus, the Hui'038 delay line unit relates to a different field of application and a different circuit structure than those of the present invention.

Ｐｈｉｌｉｐｓによる、「DelayCircuit and Method」と題する米国特許第５，９３６，４５１号は、本発明のものとは全く異なる分野であるパワー・モータ、ソレノイド等、極めて低速の用途に関する遅延ラインについて記載している。Ｐｈｉｌｉｐｓの特許の主な目的は、ＮＦＥＴおよびＰＦＥＴが電源と接地との間に固定された場合に、それらが同時にオンするのを回避することである。Ｐｈｉｌｉｐｓの特許の目標は、大きなコンデンサまたは大きな抵抗器を必要とすることなく長い遅延を得ることであり、これは本発明の目的および目標とは全く異なる。Ｐｈｉｌｉｐｓの特許の遅延回路は、立ち上がりおよび立ち下がりについて別個に異なる遅延時間を設定する機能を有しない。従って、この特許の遅延回路の概念、目的、および機能は、本発明のものとは異なる。   US Pat. No. 5,936,451 entitled “DelayCircuit and Method” by Philips describes a delay line for very low speed applications such as power motors, solenoids, etc., which is a completely different field from that of the present invention. Yes. The main purpose of the Philips patent is to avoid the NFET and PFET from turning on at the same time if they are fixed between power and ground. The goal of the Philips patent is to obtain a long delay without the need for a large capacitor or resistor, which is quite different from the object and goal of the present invention. The delay circuit of the Philips patent does not have the function of setting different delay times separately for rising and falling. Therefore, the concept, purpose, and function of the delay circuit of this patent is different from that of the present invention.

Ｈｉｌｔｏｎによる、「Delay andInterpolation Timing Structures and Methods」と題する米国特許第６，１２４，７４５号は、２つのコンデンサを有する差動増幅器に基づいた遅延回路について記載している。回路構造および動作原理は、本発明のものとは全く異なる。Ｈｉｌｔｏｎの特許の遅延回路は、立ち上がりおよび立ち下がりについて別個に異なる遅延時間を設定する機能を有しない。従って、Ｈｉｌｔｏｎの特許における遅延ラインの回路構造、動作原理、および機能は、本発明のものとは異なる。   US Pat. No. 6,124,745 entitled “Delay and Interpolation Timing Structures and Methods” by Hilton describes a delay circuit based on a differential amplifier having two capacitors. The circuit structure and operating principle are completely different from those of the present invention. The delay circuit of the Hilton patent does not have the function of setting different delay times for rising and falling edges. Accordingly, the circuit structure, operating principle, and function of the delay line in the Hilton patent is different from that of the present invention.

図１は、現在、業界において広く用いられているタイプの従来技術のプログラマブル遅延ユニット１０の概略回路図を示す。遅延ユニットは、直列の「ｎ」個のインバータに基づいた遅延要素ＩＰ１、ＩＰ２、・・・、ＩＰｎ、直列接続された「ｎ」個の送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎの集合、および、「ｎ」ビット・ラッチ２７から成る。インバータに基づく遅延要素ＩＰ１は、直列接続されたインバータ１４および１６を含み、入力ライン１２上の入力信号ＩＮを受信し、遅延した出力を供給し、これが、ノード１７を介して送信ゲートＴＧ１のソース／ドレイン回路およびインバータ１８の入力に接続される。インバータに基づく遅延要素ＩＰ２は、直列接続されたインバータ１８および２０を含み、その入力はノード１７に接続され、その出力はノード２１を介して送信ゲートＴＧ２のソース／ドレイン回路に、および、ノード２１を介して図示しない次段のインバータの入力に接続される。更に、遅延ユニット１０の終端に近付くと、送信ゲートＴＧｎ−１のソース／ドレイン回路に、ノード２３が接続されている。プログラマブル遅延ユニット１０における最終段のインバータに基づく遅延要素ＩＰｎは、直列接続されたインバータ２４および２６を含み、その入力はノード２３に接続され、その出力は送信ゲートＴＧｎのソース／ドレイン回路に接続されている。送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎのソース／ドレイン回路は、ノード２２および出力ライン２９に接続されている。ラッチ２７は、バスライン２８上の制御ワードの関数として、「ｎ」個の送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎの対応する１つのゲート電極に対するラインＬ１、Ｌ２、・・・、Ｌｎ−１、Ｌｎのうち選択した１つに、ターンＯＮ信号を供給する。   FIG. 1 shows a schematic circuit diagram of a prior art programmable delay unit 10 of the type currently widely used in the industry. The delay unit includes delay elements IP1, IP2,..., IPn based on serial “n” inverters, “n” transmission gates TG1, TG2,. It consists of a set of TGn and an “n” bit latch 27. The inverter-based delay element IP1 includes inverters 14 and 16 connected in series, receives the input signal IN on the input line 12 and provides a delayed output, which is connected via node 17 to the source of the transmission gate TG1. / Connected to the drain circuit and the input of the inverter 18. The inverter-based delay element IP2 includes inverters 18 and 20 connected in series, the input of which is connected to the node 17, the output of which is via the node 21 to the source / drain circuit of the transmission gate TG2 and to the node 21 Is connected to the input of the next-stage inverter (not shown). Further, when approaching the end of the delay unit 10, the node 23 is connected to the source / drain circuit of the transmission gate TGn-1. The delay element IPn based on the last stage inverter in the programmable delay unit 10 includes inverters 24 and 26 connected in series, its input connected to the node 23, and its output connected to the source / drain circuit of the transmission gate TGn. ing. Source / drain circuits of the transmission gates TG 1, TG 2,..., TGn−1, TGn are connected to the node 22 and the output line 29. As a function of the control word on the bus line 28, the latch 27 is a line L1, L2,... For one corresponding gate electrode of “n” transmission gates TG1, TG2,... TGn−1, TGn. A turn-on signal is supplied to one selected from among Ln-1 and Ln.

制御ワード・バス２８上の制御ワードがラッチ２７にラッチされると、送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎのうち１つが選択され、すなわちターン・オンされ、遅延要素ＩＰ１、ＩＰ２、・・、ＩＰｎの１つの対応する出力が選択されて、選択された送信ゲートＴＧ１、ＴＧ２、・・・、ＴＧｎ−１、ＴＧｎのソース／ドレイン回路の１つを介して、ノード２２を通って、更に出力ライン２９を介して、出力信号ＯＵＴを供給するように接続される。
米国特許第５，９３３，０３９号 米国特許第５，３５５，０３８号 米国特許第５，９３６，４５１号 米国特許第６，１２４，７４５号 When the control word on the control word bus 28 is latched in the latch 27, one of the transmission gates TG1, TG2,... TGn-1, TGn is selected, ie turned on, and the delay element IP1, One corresponding output of IP2,..., IPn is selected and node 22 is routed through one of the source / drain circuits of the selected transmission gates TG1, TG2,... TGn-1, TGn. Further, it is connected to supply an output signal OUT via an output line 29.
US Pat. No. 5,933,039 US Pat. No. 5,355,038 US Pat. No. 5,936,451 US Pat. No. 6,124,745

図１に示す種類の遅延ユニットに伴う問題は、立ち上がり遅延時間および立ち下がり遅延時間が別個に設定されないことである。通常、各遅延要素の２つの遅延時間は同一ではない。この結果、直列の遅延要素の２つ以上が選択された場合、遅延時間の差が蓄積される。このため、問題は、図１に示す回路のタイプから、入力パルスおよび出力パルスにパルス幅のひずみが生じることである。   The problem with the type of delay unit shown in FIG. 1 is that the rise and fall delay times are not set separately. Usually, the two delay times of each delay element are not the same. As a result, when two or more serial delay elements are selected, the difference in delay time is accumulated. Therefore, the problem is that the pulse width distortion occurs in the input pulse and the output pulse from the circuit type shown in FIG.

本発明の典型的な適用は、Ｋａｉ Ｄ．ＦｅｎｇおよびＨｏｎｇｆｅｉ Ｗｕによる「Glitch Free Receiver For High Speed Simultaneous Bidirectional DataBus」と題する同時係属中の米国特許出願連続番号第１０／６９２１９２号（ＩＢＭ整理番号第ＥＮ９２００３００７８ＵＳ１）に記載されている。   A typical application of the present invention is that Kai D. et al. Feng and Hongfei Wu, described in co-pending US Patent Application Serial No. 10/69192 (IBM Docket No. EN920030078US1) entitled “Glitch Free Receiver For High Speed Simultaneous Bidirectional DataBus”.

本発明は、極めて短い信号チェーンを特徴とし、このため、初期遅延時間または最小遅延時間が極めて小さく、（２つのインバータ遅延時間を）ピコ秒（ｐｓ）範囲にまで短縮可能である、インバータに基づく遅延ユニットを提供することによって、図１に関して上述した問題に対する解決策を提供する。これは、高速集積回路のオン・チップのタイミング調整の用途として使用可能である。   The invention features an extremely short signal chain and is therefore based on an inverter that has a very low initial or minimum delay time and can reduce (two inverter delay times) to the picosecond (ps) range. Providing a delay unit provides a solution to the problem described above with respect to FIG. This can be used as an on-chip timing adjustment application for high-speed integrated circuits.

本発明によれば、デュアル・エッジ・プログラマブル遅延ユニットが提供される。これは、高速設定時間、極めて短い最小遅延時間、独立した立ち上がりおよび立ち下がり遅延時間設定を有する回路を含む。本発明のプログラマブル遅延ユニットは、高速システムにおいて、リアル・タイムのオン・チップ・タイミング調整ユニットとして使用可能である。   In accordance with the present invention, a dual edge programmable delay unit is provided. This includes circuits with fast set times, very short minimum delay times, independent rise and fall delay time settings. The programmable delay unit of the present invention can be used as a real time on-chip timing adjustment unit in high speed systems.

更に、本発明によれば、入力信号に応答してデュアル・エッジ・プログラマブル遅延ユニットのプログラミングを行うための方法および装置が提供される。バッファ制御回路が含まれており、これは、立ち上がり時間および立ち下がり時間を有する入力信号を受信し、出力信号の立ち上がりと立ち下がり時間との間に可変遅延を有する出力信号を供給し、プログラマブル制御源（ＰＣＳ）が、第１の可変立ち上がり時間プログラマブル制御源（ＲＴＰＣＳ：Rise Time Programmable Control Source)に別個の制御入力を供給するようにプログラムされている。可変立ち下がり時間プログラマブル制御源(ＦＴＰＣＳ：Fall TimeProgrammable Control Source)は、第１の出力電流を供給し、これがバッファにおいてコンデンサを充電し、ＲＴＰＣＳは、第２の出力電流を供給し、これがバッファ回路においてコンデンサを放電する。ＰＣＳに、可変制御信号が供給される。入力信号が論理ハイから論理ローに遷移した場合、ＦＴＰＣＳはバッファ回路を介して出力電流を供給し、入力信号が論理ローから論理ハイに遷移した場合、ＲＴＰＣＳはバッファ回路を介して出力電流を供給する。入力信号が論理ハイから論理ローに遷移した場合、バッファ制御回路はＦＴＰＣＳを介して出力電流に応答し、または、入力信号が論理ローから論理ハイに遷移した場合、ＲＴＰＣＳを介して出力電流に応答する。   Furthermore, in accordance with the present invention, a method and apparatus for programming a dual edge programmable delay unit in response to an input signal is provided. A buffer control circuit is included, which receives an input signal having a rise time and a fall time, provides an output signal having a variable delay between the rise and fall times of the output signal, and programmable control A source (PCS) is programmed to provide a separate control input to a first variable rise time programmable control source (RTPCS). A variable fall time programmable control source (FTPCS) provides a first output current, which charges a capacitor in the buffer, and an RTPCS provides a second output current, which in the buffer circuit. Discharge the capacitor. A variable control signal is supplied to the PCS. When the input signal transitions from logic high to logic low, FTPCS supplies the output current through the buffer circuit, and when the input signal transitions from logic low to logic high, the RTPCS supplies the output current through the buffer circuit. To do. The buffer control circuit responds to the output current via FTPCS when the input signal transitions from logic high to logic low, or responds to the output current via RTPCS when the input signal transitions from logic low to logic high. To do.

好ましくは、Ｐ側およびＮ側に、２つの別個の制御されたプログラマブル電流源がある。Ｐ側プログラマブル源は、ゲート容量への充電電流を設定するので、（入力信号ＶＡが論理ハイから論理ローに変化した場合に）立ち下がりでの遅延時間を制御することができる。Ｎ側プログラマブル源は、ゲート容量からの放電電流を設定するので、（入力信号ＶＡが論理ローから論理ハイに変化した場合に）立ち上がりでの遅延時間を制御することができる。従って、２つの遅延時間は独立して調整することができる。デュアル・エッジ遅延時間は別個にプログラム可能であるので、遅延ユニットは立ち上がりおよび立ち下がりについて異なる遅延時間を設定することができ、これは、集積回路のタイミングを調整する際に特に有用な特徴である。   Preferably, there are two separate controlled programmable current sources on the P side and N side. Since the P-side programmable source sets the charging current to the gate capacitance, the delay time at the fall can be controlled (when the input signal VA changes from logic high to logic low). Since the N-side programmable source sets the discharge current from the gate capacitance, the delay time at the rise can be controlled (when the input signal VA changes from logic low to logic high). Therefore, the two delay times can be adjusted independently. Since the dual edge delay time is separately programmable, the delay unit can set different delay times for rising and falling, which is a particularly useful feature in adjusting the timing of integrated circuits. .

好ましくは、プログラマブル電流源は、ピコ秒（ｐｓ）のオーダーで極めて高速でターン・オンまたはターン・オフすることができる１対の切り替え電流ミラーまたは切り替え電流源から成る。遅延ユニットにはコード保護回路があり、これは、入力信号ＶＡが論理ハイにある間のみ、電流設定コードを変更するようにＰ側電流源を制限する。また、遅延ユニットのコード保護回路は、入力信号ＶＡが論理ローにある場合にのみ、電流設定コードのみを変更するようにＮ側電流源を制限する。このため、全ての遅延時間は予想可能である。なぜなら、２つの設定間に遅延時間は生じないからである。デュアル・エッジ・プログラマブル遅延ユニットの性能向上のため、集積回路においてリアル・タイムおよびオン・チップ・タイミング調整のために用い、グリッチの無い状態を実現することができる。   Preferably, the programmable current source consists of a pair of switching current mirrors or switching current sources that can be turned on or off very quickly on the order of picoseconds (ps). The delay unit has a code protection circuit that limits the P-side current source to change the current setting code only while the input signal VA is at a logic high. In addition, the code protection circuit of the delay unit limits the N-side current source to change only the current setting code only when the input signal VA is at logic low. For this reason, all delay times are predictable. This is because there is no delay time between the two settings. To improve the performance of the dual edge programmable delay unit, it can be used in real time and on-chip timing adjustments in integrated circuits to achieve a glitch free state.

バッファ回路が設けられ、これは、１対のインバータを含む。第２のインバータは、シュミット・トリガ回路であり、正のフィードバックのため、高速の立ち上がり時間および高速の立ち下がり時間を有する。   A buffer circuit is provided, which includes a pair of inverters. The second inverter is a Schmitt trigger circuit and has a fast rise time and a fast fall time for positive feedback.

好ましくは、バッファ制御回路は、第１のインバータおよび第２のインバータを含み、各々は入力および出力を有し、第１のインバータは第１の入力および第１の出力を有し、第２のインバータは第２の入力および第２の出力を有する。入力信号が論理ハイから論理ローに遷移してＦＴＰＣＳと第１の出力との間を接続する場合、第１のインバータはＦＴＰＣＳに応答する。入力信号が論理ローから論理ハイに遷移してＲＴＰＣＳと第１の出力との間を接続する場合、ＲＴＰＣＳに応答するように第１のインバータを設ける。第１のインバータの第１の出力を、第２のインバータの第２の入力に接続されたノードに接続し、第２のインバータが、第２のインバータから、第２の出力において出力信号を供給する。ノードと基準電池の間にコンデンサを接続する。第２のインバータとしてシュミット・トリガ回路を設ける。ＦＴＰＣＳおよびＲＴＰＣＳに電流ミラー回路を設ける。第１の制御ワードを第１のラッチに供給し、このラッチは次いで第１の可変制御信号をＦＴＰＣＳに供給する。第２の制御ワードを第２のラッチに供給し、このラッチは次いで第２の可変制御信号をＲＴＰＣＳに供給する。ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは第１のラッチにおいてレジスタからの出力によって制御される。第２のＲＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される。   Preferably, the buffer control circuit includes a first inverter and a second inverter, each having an input and an output, the first inverter having a first input and a first output, and a second The inverter has a second input and a second output. When the input signal transitions from logic high to logic low to connect between FTPCS and the first output, the first inverter responds to FTPCS. A first inverter is provided to respond to RTPCS when the input signal transitions from logic low to logic high to connect between RTPCS and the first output. The first output of the first inverter is connected to a node connected to the second input of the second inverter, and the second inverter provides an output signal at the second output from the second inverter. To do. Connect a capacitor between the node and the reference battery. A Schmitt trigger circuit is provided as the second inverter. Current mirror circuits are provided for FTPCS and RTPCS. A first control word is provided to the first latch, which in turn provides a first variable control signal to the FTPCS. A second control word is provided to the second latch, which in turn provides a second variable control signal to the RTPCS. Providing FET fingers in the FTPCS, each finger being controlled by an output from a register in a first latch; Providing FET fingers in the second RTPCS, each finger being controlled by an output from a register in a corresponding latch.

本発明の別の態様によれば、信号入力、信号出力、ＰＳＰＣ接続ライン、およびＮＳＰＣ接続ラインを含むバッファ制御回路を有するプログラマブル遅延ユニットを用いたデュアル・エッジ・プログラミングが提供される。Ｐ側プログラマブル電流（ＰＳＰＣ）入力と、ＰＳＰＣ接続ラインを介してバッファに接続されたＰＳＰＣ電流ラインとを有するＰ側源を設ける。Ｎ側（ＮＳ）制御ワードおよびＮ側書き込み信号の入力を受信し、Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を受信するように構成されたＮ側ラッチを設ける。ＮＳラッチが、Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を供給し、Ｎ側切り替え信号の出力はＮＳＰＣ源の入力に供給される。Ｎ側プログラマブル電流（ＮＳＰＣ）源入力と、ＮＳＰＣ接続ラインを介してバッファに接続されたＮＳＰＣ電流ラインとを有するＮＳＰＣ源を設ける。Ｐ側（ＰＳ）制御ワードおよびＰ側書き込み信号の入力を受信し、Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を受信するように構成されたＰ側ラッチを設ける。ＰＳラッチが、Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を供給し、Ｐ側切り替え信号の出力はＰＳＰＣ源の入力に供給される。   In accordance with another aspect of the present invention, dual edge programming is provided using a programmable delay unit having a buffer control circuit including a signal input, a signal output, a PSPC connection line, and an NSPC connection line. A P-side source is provided having a P-side programmable current (PSPC) input and a PSPC current line connected to the buffer via a PSPC connection line. An N-side latch is provided that is configured to receive input of an N-side (NS) control word and an N-side write signal and to receive an output of an N-side switching signal that is a function of the N-side control word. The NS latch provides an output of the N-side switching signal that is a function of the N-side control word, and the output of the N-side switching signal is supplied to the input of the NSPC source. An NSPC source is provided having an N-side programmable current (NSPC) source input and an NSPC current line connected to the buffer via an NSPC connection line. A P-side latch configured to receive an input of a P-side (PS) control word and a P-side write signal and to receive an output of a P-side switching signal that is a function of the P-side control word is provided. The PS latch provides an output of the P-side switching signal that is a function of the P-side control word, and the output of the P-side switching signal is supplied to the input of the PSPC source.

バッファ制御回路は、第１のインバータおよび第２のインバータを含む。第１のインバータおよび第２のインバータをバッファ回路に設け、各インバータは入力および出力を有し、第１のインバータは第１の入力および第１の出力を有し、第２のインバータは第２の入力および第２の出力を有する。入力信号が論理ハイから論理ローに遷移して第１のＰＳＰＣ源と第１の出力との間を接続する場合、第１のＰＳＰＣ源に応答するように第１のインバータを設ける。入力信号が論理ローから論理ハイに遷移して第２のＰＳＰＣ源と第１の出力との間を接続する場合、第２のＰＳＰＣ源に応答するように第１のインバータを設ける。第１のインバータの第１の出力を、第２のインバータの第２の入力に接続されたノードに接続する。   The buffer control circuit includes a first inverter and a second inverter. A first inverter and a second inverter are provided in the buffer circuit, each inverter has an input and an output, the first inverter has a first input and a first output, and the second inverter has a second Input and a second output. A first inverter is provided to respond to the first PSPC source when the input signal transitions from a logic high to a logic low to connect between the first PSPC source and the first output. A first inverter is provided to respond to the second PSPC source when the input signal transitions from a logic low to a logic high to connect between the second PSPC source and the first output. The first output of the first inverter is connected to a node connected to the second input of the second inverter.

第２のインバータは、第２のインバータから、第２の出力において出力信号を供給する。第１のインバータにおいてＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴを設け、それらのソース・ドレイン回路の第１の端部は第１のインバータの出力に接続されている。第１のインバータに対する入力を、ＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴのゲート電極に接続する。ＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴのソース・ドレイン回路の対向端部を、第１のＰＳＰＣ源および第２のＰＳＰＣ源の出力に接続する。   The second inverter provides an output signal at the second output from the second inverter. A PMOS FET and an NMOS FET are provided in the first inverter, and the first end of the source / drain circuit is connected to the output of the first inverter. The input to the first inverter is connected to the gate electrodes of the PMOS FET and NMOS FET. The opposite ends of the source / drain circuits of the PMOS FET and NMOS FET are connected to the outputs of the first PSPC source and the second PSPC source.

本発明の更に別の態様によれば、入力信号に応答するデュアル・エッジ・プログラマブル遅延ユニットが提供される。バッファ制御回路は、立ち上がり時間および立ち下がり時間を有する入力信号を受信する。バッファ制御回路は、第１および第２のプログラマブル制御源（ＰＣＳ）に設けられたプログラミングの関数として、出力信号の立ち上がり時間と立ち下がり時間との間の可変遅延を出力信号に与える。ＦＴＰＣＳに対する第１の制御入力、および、ＲＴＰＣＳに対する別個の第２の制御信号がある。ＦＴＰＣＳの各々は、第１の可変出力電流を供給するようにプログラムされる。ＲＴＰＣＳの各々は、第２の可変出力電流を供給するようにプログラムされる。ＦＴＰＣＳに対する第１の可変制御信号、および、ＲＴＰＣＳに対する第２の可変制御信号。   In accordance with yet another aspect of the present invention, a dual edge programmable delay unit responsive to an input signal is provided. The buffer control circuit receives an input signal having a rise time and a fall time. The buffer control circuit provides the output signal with a variable delay between the rise time and fall time of the output signal as a function of programming provided in the first and second programmable control sources (PCS). There is a first control input for FTPCS and a separate second control signal for RTPCS. Each of the FTPCS is programmed to provide a first variable output current. Each of the RTPCS is programmed to provide a second variable output current. A first variable control signal for FTPCS and a second variable control signal for RTPCS.

（ａ）ＦＴＰＣＳを介して出力電流が流れ、入力信号が論理ハイから論理ローに遷移した場合、または（ｂ）ＲＴＰＣＳを介して出力電流が流れ、入力信号が論理ローから論理ハイに遷移した場合、バッファ制御回路は応答する。入力信号が論理ハイから論理ローに遷移した場合、ＦＴＰＣＳは、出力電流をバッファ回路に供給するように構成されている。入力信号が論理ローから論理ハイに遷移した場合、ＲＴＰＣＳは、出力電流をバッファ回路に供給するように構成されている。   (A) When an output current flows through FTPCS and the input signal transitions from logic high to logic low, or (b) When an output current flows through RTPCS and the input signal transitions from logic low to logic high The buffer control circuit responds. The FTPCS is configured to supply an output current to the buffer circuit when the input signal transitions from a logic high to a logic low. When the input signal transitions from a logic low to a logic high, the RTPCS is configured to supply an output current to the buffer circuit.

本発明の前述およびその他の態様および利点は、添付図面を参照して以下に説明し記載する。   The foregoing and other aspects and advantages of the invention are described and described below with reference to the accompanying drawings.

図２は、本発明によるプログラマブル遅延ユニット３０の概略ブロック図であり、これは、入力信号ＶＡに応答して生成される出力信号ＶＡＤの立ち上がり遅延時間および立ち下がり遅延時間の双方を独立して調整することができる。   FIG. 2 is a schematic block diagram of a programmable delay unit 30 according to the present invention, which independently adjusts both the rise and fall delay times of the output signal VAD generated in response to the input signal VA. can do.

図２に示すプログラマブル遅延ユニット３０は、５つのサブ回路から成る。それらの回路のうち第１のものは、バッファ回路Ｕ１であり、入力信号ＶＡを受信し出力信号ＶＡＤを生成する。また、プログラマブル遅延ユニット３０は、Ｐ側プログラマブル電流（ＰＳＰＣ：P side Programmable Current）源Ｕ２、Ｐ側（ＰＳ：P Side）ラッチＵ３、Ｎ側プログラマブル電流（ＮＳＰＣ：N side Programmable Current）源Ｕ４、およびＮ側（ＮＳ：N Side）ラッチＵ５を含む。   The programmable delay unit 30 shown in FIG. 2 includes five subcircuits. The first of these circuits is a buffer circuit U1, which receives an input signal VA and generates an output signal VAD. The programmable delay unit 30 includes a P-side programmable current (PSPC) source U2, a P-side (PS) latch U3, an N-side programmable current (NSPC) source U4, and An N side (NS) latch U5 is included.

ラッチＵ３は、コンピュータ制御システム（図示せず）の制御の元で、Ｐ側制御ワード入力バス４０からのデジタル入力に応答して、ＰＳＰＣ源Ｕ２にデジタル信号を供給して、入力信号ＶＡの立ち下がり時間に対する出力信号ＶＡＤの立ち下がり遅延時間の調整を制御する。次いで、ＰＳＰＣ源Ｕ２は、ライン３６上でバッファ回路Ｕ１に供給される電流を発生する。この電流の可変振幅が、ＰＳラッチＵ３からのデジタル立ち下がり遅延制御信号に応じて、出力信号ＶＡＤの立ち下がり遅延時間を制御する。   The latch U3 supplies a digital signal to the PSPC source U2 in response to a digital input from the P-side control word input bus 40 under the control of a computer control system (not shown), and causes the input signal VA to rise. Controls the adjustment of the fall delay time of the output signal VAD with respect to the fall time. The PSPC source U2 then generates a current that is supplied on line 36 to the buffer circuit U1. The variable amplitude of this current controls the falling delay time of the output signal VAD according to the digital falling delay control signal from the PS latch U3.

ラッチＵ５は、コンピュータ制御システム（図示せず）の制御の元で、Ｎ側制御ワード入力バス５０からのデジタル入力に応答して、ＮＳＰＣ源Ｕ４にデジタル信号を供給して、入力信号ＶＡの立ち上がり時間に対する出力信号ＶＡＤの立ち上がり遅延時間の調整を制御する。次いで、ＮＳＰＣ源Ｕ４は、ライン３８上でバッファ回路Ｕ１に供給される電流を発生する。この電流の可変振幅が、ＮＳラッチＵ５からのデジタル立ち上がり遅延制御信号に応じて、出力信号ＶＡＤの立ち上がり遅延時間を制御する。   The latch U5 supplies a digital signal to the NSPC source U4 in response to a digital input from the N-side control word input bus 50 under the control of a computer control system (not shown), so that the input signal VA rises. Controls the adjustment of the rise delay time of the output signal VAD with respect to time. NSPC source U4 then generates a current that is supplied on line 38 to buffer circuit U1. The variable amplitude of this current controls the rising delay time of the output signal VAD according to the digital rising delay control signal from the NS latch U5.

このため、入力信号ＶＡの立ち下がりおよび立ち上がり時間に対する出力信号ＶＡＤの立ち下がり遅延時間および立ち上がり遅延時間は、独立して制御される。   For this reason, the fall delay time and rise delay time of the output signal VAD with respect to the fall and rise times of the input signal VA are controlled independently.

バッファＵ１、ＰＳＰＣ源Ｕ２、ＰＳラッチＵ３、ＮＳＰＣ源Ｕ４、およびＮＳラッチＵ５を含む全てのサブ回路に、接続ノードを介して、ライン３１によって、電圧ＶＣＣ（正の電圧）を有する電源が接続されている。電源の接地または基準電位（０Ｖ）は、バッファＵ１、ＰＳＰＣ源Ｕ２、ＰＳラッチＵ３、ＮＳＰＣ源Ｕ４、およびＮＳラッチＵ５を含む全てのサブ回路に、接続ノードを介してライン３２によって接続されている。   A power supply having a voltage VCC (positive voltage) is connected to all sub-circuits including the buffer U1, the PSPC source U2, the PS latch U3, the NSPC source U4, and the NS latch U5 through a connection node via a line 31. ing. The ground or reference potential (0 V) of the power supply is connected to all sub-circuits including the buffer U1, the PSPC source U2, the PS latch U3, the NSPC source U4, and the NS latch U5 through a connection node via a line 32. .

Ｐ側制御ワードは、デジタル信号として、バスライン４０上でＰＳラッチＵ３に供給され、書き込み信号はライン６６上でこれに供給される。バスライン４０上のＰ側制御ワードおよびライン６６上の書き込み信号は、システム・コントローラ（図示せず）によって、ＰＳラッチＵ３に供給される。システム・コントローラは、マイクロプロセッサ、位相検出器、マイクロコントローラ、またはグリッチ検出器とすることができ、当業者には充分に理解されよう。   The P-side control word is supplied as a digital signal to the PS latch U3 on the bus line 40, and the write signal is supplied to it on the line 66. The P-side control word on bus line 40 and the write signal on line 66 are supplied to PS latch U3 by a system controller (not shown). The system controller can be a microprocessor, phase detector, microcontroller, or glitch detector and will be well understood by those skilled in the art.

ＰＳラッチＵ３は、ライン４１、４２、４３上で、デジタル切り替え信号ＰＬ１、・・・、ＰＬｎ−１、ＰＬｎの集合をＰＳＰＣ源Ｕ２に供給する。これは、Ｕ２によってＵ１バッファ入力ライン３６に接続されて、バッファＵ１にアナログ電流を供給する。ＵＳ２を介してＵ１バッファ入力ライン３６に至るアナログ電流は、ライン４０上のＰ側制御ワードの関数として変動し、これはＰ側ラッチＵ３によって登録されている。   The PS latch U3 supplies a set of digital switching signals PL1,..., PLn−1, PLn to the PSPC source U2 on the lines 41, 42, 43. This is connected by U2 to the U1 buffer input line 36 to supply an analog current to the buffer U1. The analog current through US2 to U1 buffer input line 36 varies as a function of the P-side control word on line 40, which is registered by P-side latch U3.

Ｎ側制御ワードは、デジタル信号として、バスライン５０上でＮＳラッチＵ５に供給され、書き込み信号はライン７６上でこれに供給される。バスライン５０上のＮ側制御ワードおよびライン７６上の書き込み信号は、システム・コントローラ（図示せず）によって供給される。システム・コントローラは、マイクロプロセッサ、位相検出器、マイクロコントローラ、またはグリッチ検出器とすることができ、当業者には充分に理解されよう。   The N-side control word is supplied as a digital signal to the NS latch U5 on the bus line 50, and the write signal is supplied to it on the line 76. The N-side control word on bus line 50 and the write signal on line 76 are supplied by a system controller (not shown). The system controller can be a microprocessor, phase detector, microcontroller, or glitch detector and will be well understood by those skilled in the art.

ＮＳラッチＵ５は、ライン５１、５２、５３上で、デジタル切り替え信ＮＬ１、・・・、ＮＬｎ−１、ＮＬｎの集合をＮＳＰＣ源Ｕ４に供給し、これは、ライン３８によってバッファＵ１にアナログ電流を供給する。ライン３８を通過するアナログ電流は、ライン５０上のＮ側制御ワードの関数として変動し、これはＮ側ラッチＵ５によって登録されている。   NS latch U5 provides a set of digital switching signals NL1,..., NLn-1, NLn on line 51, 52, 53 to NSPC source U4, which provides analog current to buffer U1 via line 38. Supply. The analog current passing through line 38 varies as a function of the N-side control word on line 50, which is registered by N-side latch U5.

入力信号ＶＡは、ライン１２’を介してバッファＵ１に接続され、ライン１２’からＰＳラッチＵ３へのライン４６に、また、ライン１２’からＮＳラッチＵ５へのライン５６に接続されている。バッファＵ１は、ライン３９上に出力信号ＶＡＤを供給する。   Input signal VA is connected to buffer U1 via line 12 ', connected to line 46 from line 12' to PS latch U3, and to line 56 from line 12 'to NS latch U5. Buffer U1 provides an output signal VAD on line 39.

１．バッファ回路
図３を参照すると、バッファ回路Ｕ１は、２つのインバータＩ１およびＩ２ならびにコンデンサＣから成る。第１のインバータＩ１は、その入力がライン１２’上の入力信号ＶＡを受信し、更に、その出力をノード３７に供給するように接続されている。ＰＳＰＣ源Ｕ２からのライン３６およびＮＳＰＣ源３８からのライン３８は、第１のインバータＩ１に接続する。 1. Buffer Circuit Referring to FIG. 3, the buffer circuit U1 includes two inverters I1 and I2 and a capacitor C. The first inverter I 1 is connected so that its input receives the input signal VA on line 12 ′ and supplies its output to the node 37. Line 36 from PSPC source U2 and line 38 from NSPC source 38 connect to first inverter I1.

コンデンサＣの一方の端子は、第１のインバータＩ１の出力および第２のインバータＩ２の入力に、ノード／ライン３７を介して接続されている。コンデンサＣの他方の端子は、ノード／ライン３２を介して基準電位（０Ｖ）に接続されている。   One terminal of the capacitor C is connected to the output of the first inverter I1 and the input of the second inverter I2 via the node / line 37. The other terminal of the capacitor C is connected to the reference potential (0 V) via the node / line 32.

図４に詳細に示す第２のインバータＩ２は、シュミット・トリガ（Schmitt trigger）回路であり、その入力はノード／ライン３７に接続され、その出力は出力ライン３９に接続されて、出力信号ＶＡＤを供給する。更に、第２のインバータＩ２は、ライン３１によって電源電圧ＶＣＣおよび、ライン３２を介して基準電位（０Ｖ）に接続されている。   The second inverter I2 shown in detail in FIG. 4 is a Schmitt trigger circuit, whose input is connected to the node / line 37, its output is connected to the output line 39, and the output signal VAD is Supply. Further, the second inverter I2 is connected to the power supply voltage VCC via the line 31 and the reference potential (0V) via the line 32.

図３を参照すると、第１のインバータＩ１は、ＰＦＥＴ ＰＡおよびＮＦＥＴ ＮＡから成るＦＥＴデバイスのＣＭＯＳ対を含む。これらのソース・ドレイン回路は直列に接続され、これらのドレインはノード３７において接続されている。ＰＦＥＴ ＰＡのソース端子は、ライン３６を介してＰＳＰＣ源Ｕ２に接続されている。ＮＦＥＴ ＮＡのソース端子は、ライン３８を介してＮＳＰＣ源Ｕ４に接続されている。   Referring to FIG. 3, the first inverter I1 includes a CMOS pair of FET devices consisting of PFET PA and NFET NA. These source / drain circuits are connected in series, and these drains are connected at a node 37. The source terminal of PFET PA is connected via line 36 to PSPC source U2. The source terminal of NFET NA is connected via line 38 to NSPC source U4.

ライン１２’上の入力信号が論理ハイから論理ローに遷移すると、インバータＩ１において、ＰＦＥＴ ＰＡがオンし、ＮＦＥＴ ＮＡがオフする。ＰＦＥＴ ＰＡがオンすると、アナログ電流がライン３６から流れる。ライン３６を流れるアナログ電流は、バスライン４０上のＰ側デジタル制御ワードの関数として変動し、ＰＦＥＴ ＰＡのソース／ドレイン回路を介してノード３７に流れ、基準電位に対して入力容量Ｃを充電する。換言すると、コンデンサＣまたは第２のインバータＩ２の入力容量を充電する電流は、ライン３６を流れるソース電流であり、これは（上述のように）、図５に示すように、ＰＳＰＣ源Ｕ２に接続されている。   When the input signal on line 12 'transitions from logic high to logic low, in inverter I1, PFET PA is turned on and NFET NA is turned off. When PFET PA is turned on, an analog current flows from line 36. The analog current flowing through line 36 fluctuates as a function of the P-side digital control word on bus line 40 and flows to node 37 via the source / drain circuit of PFET PA, charging input capacitance C relative to the reference potential. . In other words, the current charging the input capacitance of capacitor C or second inverter I2 is the source current flowing through line 36, which (as described above) is connected to PSPC source U2, as shown in FIG. Has been.

充電電流が大きい場合、容量Ｃを介したノード３７上の電圧は急速に増大し、第２のインバータＩ２の出力は論理ハイから論理ローに早期に変化する。このため、出力信号ＶＡＤの立ち下がりの遅延時間は短い。一方、充電電流が小さい場合、容量Ｃを介したノード３７上の電圧はゆっくりと増大し、第２のインバータＩ２の出力ＶＡＤは論理ハイから論理ローに遅い時期に変化する。このため、出力信号ＶＡＤの立ち下がりの遅延時間は長い。   When the charging current is large, the voltage on the node 37 via the capacitor C increases rapidly and the output of the second inverter I2 changes early from logic high to logic low. For this reason, the delay time of the fall of the output signal VAD is short. On the other hand, when the charging current is small, the voltage on the node 37 via the capacitor C slowly increases, and the output VAD of the second inverter I2 changes from logic high to logic low at a later time. For this reason, the delay time of the fall of the output signal VAD is long.

入力信号ＶＡが論理ローから論理ハイに遷移すると、インバータＩ１において、ＰＦＥＴ ＰＡはオフになり、ＮＦＥＴ ＮＡはオンになる。ＮＦＥＴ ＮＡがオンすると、アナログ電流が、コンデンサＣからノード３７およびライン３８を介してバッファＵ１とＮＳＰＣ Ｕ４との間を流れる。アナログ電流は、バスライン５０上のデジタルＮ側制御ワードの関数として変動し、アナログ・シンク電流がライン３８を流れる結果として、第２のインバータＩ２の入力において入力容量Ｃを放電し、これは（上述のように）、図７に示すように、ＮＳＰＣ源Ｕ４に接続されている。   When the input signal VA transitions from logic low to logic high, in the inverter I1, PFET PA is turned off and NFET NA is turned on. When NFET NA is turned on, analog current flows from capacitor C via node 37 and line 38 between buffer U1 and NSPC U4. The analog current fluctuates as a function of the digital N-side control word on the bus line 50 and, as a result of the analog sink current flowing through line 38, discharges the input capacitance C at the input of the second inverter I2, which ( As described above, it is connected to NSPC source U4 as shown in FIG.

放電電流が大きい場合、容量Ｃ上の電圧は急速に降下し、第２のインバータＩ２の出力ＶＡＤは論理ローから論理ハイに早期に変化し、出力信号ＶＡＤの立ち上がりの遅延時間は短い。放電電流が小さい場合、容量Ｃ上の電圧はゆっくりと降下し、第２のインバータＩ２の出力は論理ローから論理ハイに遅い時期に変化し、出力信号ＶＡＤの立ち上がりの遅延時間は長い。   When the discharge current is large, the voltage on the capacitor C drops rapidly, the output VAD of the second inverter I2 changes from logic low to logic high early, and the rise delay time of the output signal VAD is short. When the discharge current is small, the voltage on the capacitor C drops slowly, the output of the second inverter I2 changes from logic low to logic high at a later time, and the rise delay time of the output signal VAD is long.

第２のインバータＩ２に対する入力容量Ｃは、図３に示すように、別個のコンデンサＣとすることができる。あるいは、入力容量Ｃは、第１のインバータＩ１の出力回路および第２のインバータＩ２の入力回路の寄生容量から成るものとすることができる。   The input capacitance C for the second inverter I2 can be a separate capacitor C as shown in FIG. Alternatively, the input capacitance C can be composed of the parasitic capacitance of the output circuit of the first inverter I1 and the input circuit of the second inverter I2.

ＰＳＰＣ源Ｕ２が立ち下がり遅延時間を決定し、ＮＳＰＣ源Ｕ４が立ち上がり遅延時間を決定することは明らかである。上述のように、ＰＳＰＣ源Ｕ２およびＮＳＰＣ源Ｕ４は別個に制御されるので、立ち下がり遅延時間および立ち上がり遅延時間は、独立して設定することができる。   Obviously, PSPC source U2 determines the fall delay time and NSPC source U4 determines the rise delay time. As described above, since the PSPC source U2 and the NSPC source U4 are controlled separately, the falling delay time and the rising delay time can be set independently.

図４は、第２のインバータＩ２の概略回路図の好適な実施形態の詳細を示し、これは、シュミット・トリガ構成に接続された、ＰＭＯＳ ＦＥＴデバイスＰＢ、ＰＣ、およびＰＤ、ならびにＮＭＯＳ ＦＥＴデバイスＮＢ、ＮＣ、およびＮＤを含む。第２のインバータＩ２は、正のフィードバックのため、インバータの出力信号ＶＡＤの立ち上がり時間および立ち下がり時間を短縮することができる。ノード／ライン３７は、第２のインバータＩ２に対する入力として機能し、ノード／ライン６１を介して、ＰＭＯＳ ＦＥＴ ＰＢおよびＰＣのゲートならびにＮＭＯＳ ＦＥＴ ＮＢおよびＮＣのゲートに接続する。   FIG. 4 shows details of a preferred embodiment of the schematic circuit diagram of the second inverter I2, which is connected to the Schmitt trigger configuration, PMOS FET devices PB, PC and PD, and NMOS FET device NB. , NC, and ND. Since the second inverter I2 is positive feedback, the rise time and fall time of the output signal VAD of the inverter can be shortened. Node / line 37 serves as an input to second inverter I2 and connects via node / line 61 to the gates of PMOS FETs PB and PC and the gates of NMOS FETs NB and NC.

電源電圧ＶＣＣは、ライン３１を介してノード／ライン６６に接続され、これによって、ＰＭＯＳ ＦＥＴ ＰＢのソースおよびＮＭＯＳ ＦＥＴ ＮＤのドレインに接続する。基準電位０Ｖは、ライン３２を介してノードおよびライン６５に接続され、これは、ＮＭＯＳ ＦＥＴ ＮＣのソースおよびＰＭＯＳ ＦＥＴ ＰＤのドレインに接続する。   The power supply voltage VCC is connected to the node / line 66 via the line 31, thereby connecting to the source of the PMOS FET PB and the drain of the NMOS FET ND. The reference potential 0V is connected to the node and line 65 via line 32, which is connected to the source of NMOS FET NC and the drain of PMOS FET PD.

ＰＭＯＳ ＦＥＴ ＰＢおよびＰＣならびにＮＭＯＳ ＦＥＴ ＮＢおよびＮＣのソース／ドレイン回路は、ノード６６（ＶＣＣ）とノード６５（０Ｖ）との間で、この順序で直列に接続されている。ＰＭＯＳ ＦＥＴ ＰＢのドレインは、ノードおよびライン６２を介して、ＰＭＯＳ ＦＥＴ ＰＤおよびＰＣのソースに接続されている。ＮＭＯＳ ＦＥＴ ＮＣのドレインは、ノードおよびライン６３を介して、ＮＭＯＳ ＦＥＴ ＮＢおよびＮＤのソースに接続されている。ＰＭＯＳ ＦＥＴ ＰＣおよびＮＭＯＳ ＦＥＴ ＮＢのドレインは、ノードおよびライン６４ならびに出力ライン３９を介して、出力信号ＶＡＤの端子およびＰＭＯＳ ＦＥＴ ＰＤおよびＮＭＯＳ ＦＥＴ ＮＤのゲートに接続されている。   The source / drain circuits of the PMOS FETs PB and PC and the NMOS FETs NB and NC are connected in series in this order between the node 66 (VCC) and the node 65 (0 V). The drain of PMOS FET PB is connected to the sources of PMOS FET PD and PC via a node and line 62. The drain of the NMOS FET NC is connected to the sources of the NMOS FETs NB and ND via the node and the line 63. The drains of the PMOS FET PC and NMOS FET NB are connected to the terminal of the output signal VAD and the gates of the PMOS FET PD and NMOS FET ND via the node and line 64 and the output line 39.

２．Ｐ側プログラマブル電流（ＰＳＰＣ）源Ｕ２
図５は、図２のＰＳＰＣ源Ｕ２の概略回路図である。これは、Ｐ型電流ミラーであり、ＰＦラッチＵ３からのライン４１〜４３上のデジタル入力信号を、出力ライン３６を介してアナログ電流に変換する。電流ミラーの主要部分は、固定電流源ＩＰ、および、ミラーされる電流を供給する最初のＰＭＯＳ ＦＥＴ Ｐ０を含む。ＰＭＯＳ ＦＥＴ Ｐ０のソースは、ライン／ノード７１を介して、電源電圧ＶＣＣへのライン３１に接続されている。ＰＭＯＳ ＦＥＴ Ｐ０のドレインおよびゲートは、ノード／ライン７２および固定電流源ＩＰの上端に相互接続されている。固定電流源ＩＰの下端は、ライン３２を介して電源の基準電位（０Ｖ）端子に接続されている。 2. P-side programmable current (PSPC) source U2
FIG. 5 is a schematic circuit diagram of the PSPC source U2 of FIG. This is a P-type current mirror that converts the digital input signal on lines 41-43 from the PF latch U3 into an analog current via the output line 36. The main part of the current mirror includes a fixed current source IP and the first PMOS FET P0 that supplies the mirrored current. The source of PMOS FET P0 is connected via line / node 71 to line 31 to power supply voltage VCC. The drain and gate of the PMOS FET P0 are interconnected to the node / line 72 and the upper end of the fixed current source IP. The lower end of the fixed current source IP is connected to the reference potential (0 V) terminal of the power source via the line 32.

Ｐ型電流ミラーの補助的な部分は、プログラマブル電流源を備えたＰＭＯＳ ＦＥＴフィンガＰ１、・・・、Ｐｎ−１、Ｐｎの集合を含む。これらは、ＰＳラッチＵ３からライン４１、４２、４３上で各デジタル切り替え信号ＰＬ１、・・・、ＰＬｎ−１、ＰＮを受信するように接続されたスイッチ回路によって切り替えられる。Ｐ型電流ミラーの補助的部分は、更に、デフォルトＰＦＥＴ ＰＤを含む。ＰＭＯＳ ＦＥＴ Ｐ０、切り替えられたＰＭＯＳ ＦＥＴ Ｐ１、・・・、Ｐｎ−ｎ、Ｐｎ、およびＰＭＯＳデフォルトＦＥＴ ＰＤは、同じチャネル長を有するが、全て異なるチャネル幅を有する。フィンガＰ１、・・・、Ｐｎ−１の各々を介したアナログ電流は、固定電流源ＩＰを介した電流と、ＰＭＯＳ ＦＥＴ Ｐ０のチャネル幅に対する特定のフィンガにおけるＰＭＯＳ ＦＥＴのチャネル幅の比との積である。   The auxiliary part of the P-type current mirror includes a set of PMOS FET fingers P1,..., Pn-1, Pn with programmable current sources. These are switched by a switch circuit connected to receive the respective digital switching signals PL1,..., PLn-1, PN on lines 41, 42, 43 from the PS latch U3. The auxiliary portion of the P-type current mirror further includes a default PFET PD. The PMOS FET P0, the switched PMOS FET P1,..., Pn-n, Pn, and the PMOS default FET PD have the same channel length, but all have different channel widths. The analog current through each of the fingers P1,..., Pn-1 is the product of the current through the fixed current source IP and the ratio of the channel width of the PMOS FET at a particular finger to the channel width of the PMOS FET P0. It is.

スイッチ回路は、インバータＩＰ１、・・・、ＩＰｎ−１、ＩＰｎの集合を備え、ＰＭＯＳ ＦＥＴ Ｐ１＿１、Ｐ１＿２、・・・、Ｐｎ−１＿１、Ｐｎ−１＿２、Ｐｎ＿１、およびＰｎ＿２の対応する直列接続対が、ライン４１、４２、４３上の信号ＰＬ１、ＰＬｎ−１、ＰＬｎに応答して、フィンガＰ１、・・・Ｐｎ−１、Ｐｎの各々をオンまたはオフする。ＰＭＯＳ ＦＥＴ Ｐ１＿１およびＰ１＿２、ＰＦＥＴ Ｐｎ−１＿１およびＰＦＥＴ Ｐｎ−１＿２、ＰＦＥＴ Ｐｎ＿１およびＰＦＥＴ Ｐｎ＿２は、直列対として接続され、それらのソース／ドレイン回路は直列に接続されている。上方のＰＭＯＳ ＦＥＴ Ｐ１＿１、Ｐｎ−１＿１、およびＰｎ＿１のソースは、ライン／ノード７１およびライン３１を介して電源ＶＣＣに接続されている。ＰＦＥＴ Ｐ１＿２、Ｐｎ−１＿２、およびＰｎ＿２のドレインは、ライン／ノード７２を介して、ＰＭＯＳ ＦＥＴＰ０のゲートおよび電流源ＩＰの上端に接続されている。ＰＭＯＳ ＦＥＴ Ｐ１、Ｐｎ−１、Ｐｎのドレインは、ライン／ノード７９および出力ライン３６を介して、バッファＵ１に接続されている。   The switch circuit comprises a set of inverters IP1,..., IPn-1, IPn, and corresponding series connected pairs of PMOS FETs P1_1, P1_2,..., Pn-1_1, Pn-1_2, Pn_1, and Pn_2. In response to signals PL1, PLn-1, PLn on lines 41, 42, 43, each of fingers P1,... Pn-1, Pn is turned on or off. The PMOS FETs P1_1 and P1_2, PFET Pn-1_1 and PFET Pn-1_2, PFET Pn_1 and PFET Pn_2 are connected as a series pair, and their source / drain circuits are connected in series. The sources of the upper PMOS FETs P1_1, Pn-1_1, and Pn_1 are connected to the power supply VCC via the line / node 71 and the line 31. The drains of PFETs P1_2, Pn-1_2, and Pn_2 are connected through line / node 72 to the gate of PMOS FET P0 and the upper end of current source IP. The drains of the PMOS FETs P1, Pn-1, and Pn are connected to the buffer U1 via the line / node 79 and the output line 36.

Ｐ側ラッチＵ３からのライン４１上の第１の入力ＰＬ１は、第１のスイッチ回路のノード７３に接続し、これは、ＰＭＯＳ ＦＥＴ Ｐ１＿２のゲートおよび、出力をＰＭＯＳ ＦＥＴ Ｐ１＿１のゲートに供給するインバータＩＰ１の入力に接続する。ＰＳラッチＵ３からのライン４２上のｎ−１番目の入力ＰＬｎ−１は、ｎ−１番目のスイッチ回路のノード７５に接続し、これはＰＭＯＳ ＦＥＴ Ｐｎ−１＿２のゲートおよび、出力をＰＭＯＳ ＦＥＴ Ｐｎ−１＿１のゲートに供給するインバータＩＰｎ−１の入力に接続する。ＰＳラッチＵ３からのライン４３上のｎ番目の入力ＰＬｎは、ｎ番目のスイッチ回路のノード７７に接続し、これはＰＭＯＳ ＦＥＴ Ｐｎ＿２のゲートおよび、出力をＰＭＯＳ ＦＥＴ Ｐｎ＿１のゲートに供給するインバータＩＰｎの入力に接続する。   The first input PL1 on line 41 from the P-side latch U3 connects to the node 73 of the first switch circuit, which is the inverter that supplies the gate of the PMOS FET P1_2 and the output to the gate of the PMOS FET P1_1. Connect to the input of IP1. The (n-1) th input PLn-1 on line 42 from PS latch U3 connects to node 75 of the n-1th switch circuit, which connects the gate of PMOS FET Pn-1_2 and the output of PMOS FET Pn. Connected to the input of the inverter IPn-1 supplied to the gate of -1_1. The nth input PLn on line 43 from PS latch U3 connects to node 77 of the nth switch circuit, which is the gate of PMOS FET Pn_2 and the inverter IPn that supplies the output to the gate of PMOS FET Pn_1. Connect to input.

例えば、ＰＳラッチＵ３からのＰＬ１ライン４１上の制御信号が論理ローである場合、第１のスイッチ回路において、ＰＭＯＳ ＦＥＴ Ｐ１＿１はオフになり、ＰＭＯＳ ＦＥＴ Ｐ１＿２はオンになって、ＰＭＯＳ ＦＥＴ Ｐ１をオンさせ、このため、ＰＭＯＳ ＦＥＴ Ｐ１を介してミラーされた電流はオンになり、電流が、電圧源ＶＣＣから、ライン３１、ノード７１、フィンガＰ１のソース／ドレイン、およびノード７９を介して流れることができ、ライン３６を介して電流の出力流がバッファＵ１に供給される。一方、ＰＬ１ライン４１上の制御信号が論理ハイである場合、ＰＭＯＳ ＦＥＴ Ｐ１＿１はオンになり、ＰＭＯＳ ＦＥＴ Ｐ１＿２はオフになり、そのため、ＰＭＯＳ ＦＥＴ Ｐ１はオフになるので、ミラーされた電流は、フィンガＰ１のソース／ドレイン回路を介して、ライン７９およびライン３６を経て、バッファＵ１に供給されない（すなわち流れない）。   For example, if the control signal on the PL1 line 41 from the PS latch U3 is a logic low, in the first switch circuit, the PMOS FET P1_1 is turned off, the PMOS FET P1_2 is turned on, and the PMOS FET P1 is turned on. Thus, the mirrored current through PMOS FET P1 is turned on and current can flow from voltage source VCC through line 31, node 71, source / drain of finger P1, and node 79. The output current of the current is supplied to the buffer U1 via the line 36. On the other hand, when the control signal on the PL1 line 41 is a logic high, the PMOS FET P1_1 is on and the PMOS FET P1_2 is off, so the PMOS FET P1 is off, so the mirrored current is It is not supplied (ie, does not flow) to the buffer U1 via the line 79 and the line 36 via the source / drain circuit of P1.

ＰＭＯＳ ＦＥＴ ＰＤは、デフォルトのフィンガであり、そのゲート電極にスイッチ回路は接続されていない。バッファＵ１のＰＭＯＳ ＦＥＴ ＰＡがオンされると、ＰＭＯＳ ＦＥＴ ＰＤは常に充電電流を供給し、そのため、全てのプログラマブル・フィンガがオフされると、ＰＭＯＳ ＦＥＴ ＰＤは、ライン／ノード７９を介して、ライン３６を経て、バッファＵ１に充電電流を供給する。全てのインバータ（ＩＰ１、・・・、ＩＰｎ−１、ＩＰｎ）は、電源ＶＣＣおよび０Ｖによって電力供給される。   The PMOS FET PD is a default finger, and no switch circuit is connected to its gate electrode. When the FET FET PA of the buffer U1 is turned on, the PMOS FET PD always supplies charging current, so when all the programmable fingers are turned off, the PMOS FET PD is connected to the line via the line / node 79. Through 36, a charging current is supplied to the buffer U1. All inverters (IP1,..., IPn-1, IPn) are powered by the power supply VCC and 0V.

３．Ｐ側（ＰＳ）ラッチＵ３
図６は、図２のＰＳラッチＵ３の概略回路図である。ＰＳラッチＵ３は、「ｎ」個のＤ型レジスタＰＤ１、・・、ＰＤｎ−１、ＰＤｎの集合から成る。Ｄ型レジスタまたはＤレジスタは、デジタル回路において極めてよく知られたユニットである。かかるレジスタは、２つの入力、すなわちＤおよびＣＬＫを有する。ＣＬＫ入力にパルスを印加すると、入力Ｄ上の論理ステータスが、レジスタ出力Ｑに読み込まれる。Ｄ型レジスタのデータ端子は、バスライン４０において個別のラインＰＣＷ１、・・・ＰＣＷｎ−１、ＰＣＤＷｎに接続され、これは、Ｐ側制御ワードのビットを、レジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎの各々に接続する。レジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎの補足出力−Ｑは、Ｐ側ＰＳＰＣ源Ｕ２に対してライン４１〜４３上でデジタル制御信号ＰＬ１、・・・、ＰＬｎ−１、ＰＬｎを供給する。 3. P side (PS) latch U3
FIG. 6 is a schematic circuit diagram of the PS latch U3 of FIG. The PS latch U3 includes a set of “n” D-type registers PD1,..., PDn−1, PDn. D registers or D registers are very well known units in digital circuits. Such a register has two inputs, D and CLK. When a pulse is applied to the CLK input, the logic status on input D is read into register output Q. The data terminal of the D-type register is connected to the individual lines PCW1,... PCWn-1, PCDWn in the bus line 40, which is used to transfer the bits of the P-side control word to the registers PD1,. , PDn. Registers PD1,..., PDn-1, PDn supplemental output -Q provides digital control signals PL1,..., PLn-1, PLn on lines 41-43 to P-side PSPC source U2. .

バスライン４０上のＰ側制御ワードを、ライン６６上の書き込み信号によって書き込む場合、（ライン６６上の「書き込み」信号によって、ＡＮＤ４５を介して、ライン／ノード４４を経てレジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎのＣＬＫ入力に接続するノードに接続された）フィンガＰ１、Ｐｎ−１、Ｐｎの制御信号の論理ステータスを変化させることができる。例えば、ラインＰＣＷ１上のビットが論理ハイであり、レジスタＰＤ１に書き込まれると、ＰＬライン４１は論理ローであり、Ｐ側ＰＳＰＣ源Ｕ２のフィンガＰ１をオンする。しかしながら、ラインＰＣＷ１上のビットが論理ローであり、レジスタＰＤ１に書き込まれると、ＰＬ１ライン４１は論理ハイであり、これはＰＳＰＣ源Ｕ２のフィンガＰ１をオフにする。   When the P-side control word on the bus line 40 is written by a write signal on the line 66 (the “write” signal on the line 66 causes the register PD1,... The logic status of the control signals of fingers P1, Pn-1, and Pn (connected to the node connected to the CLK input of PDn-1 and PDn) can be changed. For example, if the bit on line PCW1 is logic high and written to register PD1, PL line 41 is logic low, turning on finger P1 of P-side PSPC source U2. However, when the bit on line PCW1 is a logic low and written to register PD1, PL1 line 41 is a logic high, which turns off finger P1 of PSPC source U2.

ＡＮＤゲート４５は、保護を提供するので重要であり、ＡＮＤ４５に対するライン４６上の入力信号ＶＡが論理ハイである場合（バッファＵ１の第１のインバータＩ１のＰＭＯＳ ＦＥＴ ＰＡがオフされるので）、ライン６６上の「書き込み」信号は、Ｐ側制御ワードの新しいステータスを、レジスタＰＤ１、・・・、ＰＤｎ−１、ＰＤｎに書き込んで、フィンガＰ１、Ｐ１ｎ−１、Ｐｎの論理ステータスを変更することができる。   The AND gate 45 is important because it provides protection, and if the input signal VA on line 46 to AND 45 is a logic high (since the PMOS FET PA of the first inverter I1 of the buffer U1 is turned off), the line 66, the “write” signal on 66 can write the new status of the P-side control word to registers PD1,..., PDn−1, PDn and change the logic status of fingers P1, P1n−1, Pn. it can.

この保護機能によって、入力信号ＶＡの入力パルスの各立ち下がりの遅延時間のタイミングが予想可能かつ制御可能であることが保証される。この機能によって、遅延ユニットは、オン・ラインおよびリアル・タイムの双方で高速システムのタイミングを調整することが可能となる。   This protection function ensures that the timing of the delay time of each falling edge of the input pulse of the input signal VA is predictable and controllable. This feature allows the delay unit to adjust the timing of high speed systems both on-line and in real time.

全てのＤ型レジスタ（ＰＤ１、・・・、ＰＤｎ−１、ＰＤｎ）およびＡＮＤゲート４５は、電源ＶＣＣおよび０Ｖによって電力供給される。（Ｄ型レジスタ上の接続３１および３２を消去してください）。   All D-type registers (PD1,..., PDn-1, PDn) and the AND gate 45 are powered by the power supplies VCC and 0V. (Delete connections 31 and 32 on the D-type register).

４．Ｎ側プログラマブル電流（ＮＳＰＣ）源Ｕ４
図７は、図２のＮＳＰＣ源Ｕ４の概略回路図である。これは、Ｎ型電流ミラーであり、ＮＳラッチＵ５からのライン５１〜５３上のデジタル入力信号を、出力ライン３８を介してアナログ電流に変換する。電流ミラーの主要部分は、固定電流源ＩＮ、および、ミラーされる電流を供給する最初のＮＭＯＳ ＦＥＴ Ｎ０を含む。ＮＭＯＳ ＦＥＴ Ｐ０のソースは、ライン／ノード８１を介して、基準電位（０Ｖ）へのライン３２に接続されている。ＮＭＯＳ ＦＥＴ Ｎ０のドレインおよびゲートは、ノード／ライン８２および固定電流源ＩＮの下端に相互接続されている。固定電流源ＩＮの上端は、ライン３１を介して、電源電圧ＶＣＣの端子に接続されている。 4). N-side programmable current (NSPC) source U4
FIG. 7 is a schematic circuit diagram of the NSPC source U4 of FIG. This is an N-type current mirror that converts the digital input signal on lines 51-53 from NS latch U5 into an analog current via output line 38. The main part of the current mirror includes a fixed current source IN and the first NMOS FET N0 that supplies the mirrored current. The source of NMOS FET P0 is connected via line / node 81 to line 32 to the reference potential (0V). The drain and gate of the NMOS FET N0 are interconnected to the node / line 82 and the lower end of the fixed current source IN. The upper end of the fixed current source IN is connected to the terminal of the power supply voltage VCC via the line 31.

図７に示すＮＳＰＣ源Ｕ４は、Ｎ型電流ミラーである。電流ミラーの主要部分は、固定電流源ＩＮおよびＰＭＯＳ ＦＥＴ Ｎ０である。電流ミラーＵ４の補助的部分は、切り替えられたＮＭＯＳ ＦＥＴフィンガＮ１、・・・Ｎｎ−１、Ｎｎの集合およびデフォルトＮＭＯＳ ＦＥＴ ＮＤである。ＮＦＥＴ Ｎ０、Ｎ１、・・・、Ｎｎ−１、Ｎｎ、ＮＤは、同じチャネル長を有するが、異なるチャネル幅を有し、各フィンガを介した電流は、固定電流源ＩＮを介する電流と、ＰＭＯＳ ＦＥＴ Ｎ０のチャネル幅に対する特定のフィンガにおけるＮＭＯＳ ＦＥＴのチャネル幅の比との積である。   The NSPC source U4 shown in FIG. 7 is an N-type current mirror. The main parts of the current mirror are a fixed current source IN and a PMOS FET N0. The auxiliary parts of the current mirror U4 are the switched NMOS FET fingers N1,... Nn−1, the set of Nn and the default NMOS FET ND. NFETs N0, N1,..., Nn-1, Nn, ND have the same channel length but different channel widths, and the current through each finger is equal to the current through the fixed current source IN and the PMOS. The product of the ratio of the channel width of the NMOS FET at a particular finger to the channel width of the FET N0.

ＩＮ１、・・・ＩＮｎ−１、ＩＮｎのインバータ、ＮＭＯＳ ＦＥＴ Ｎ１＿１、Ｎ１＿２、・・・Ｎｎ−１＿１、Ｎｎ−１＿２、Ｎｎ＿１、Ｎｎ＿２を用いて、フィンガの各々をオンまたはオフにする。例えば、ＮＳラッチＵ５からのＮＬ１ライン５１上の制御信号が論理ハイである場合、ＮＭＯＳ ＦＥＴＮ１＿１はオフになり、ＮＭＯＳ ＦＥＴ Ｎ１＿２はオンになるので、ＮＭＯＳ ＦＥＴ Ｎ１はオフになり、ＮＭＯＳ ＦＥＴ Ｎ１を介したミラー電流はオンになる。ＮＬ１ライン５１上の制御信号が論理ローである場合、ＮＭＯＳ ＦＥＴ Ｎ１＿１はオンになり、ＮＭＯＳ ＦＥＴ Ｎ１＿２はオフになり、ＮＭＯＳ ＦＥＴ Ｎ１はオフになり、このため、ミラーされた電流は、フィンガＮ１から、ＮＳＰＣ源Ｕ４のフィンガのソース／ドレインを介して、ライン８９および３８を経て、バッファＵ１に供給されない（すなわち流れない）。   Each of the fingers is turned on or off by using IN1,... INn-1, INn inverters, NMOS FETs N1_1, N1_2,... Nn-1_1, Nn-1_2, Nn_1, Nn_2. For example, if the control signal on the NL1 line 51 from the NS latch U5 is a logic high, the NMOS FET N1_1 is turned off and the NMOS FET N1_2 is turned on, so that the NMOS FET N1 is turned off and passes through the NMOS FET N1. The mirror current is turned on. When the control signal on NL1 line 51 is a logic low, NMOS FET N1_1 is on, NMOS FET N1_2 is off, and NMOS FET N1 is off, so that the mirrored current is from finger N1. , Not supplied (ie, does not flow) to buffer U1 via lines 89 and 38 via the finger source / drain of NSPC source U4.

ＮＭＯＳ ＦＥＴ ＮＤは、デフォルトのフィンガであり、ゲートにスイッチ回路は存在しない。バッファＵ１のＮＭＯＳ ＦＥＴ ＮＡがオンされると、ＮＭＯＳ ＦＥＴ ＮＤは常に放電電流を供給し、このため、全てのプログラマブル・フィンガがオフすると、ＮＭＯＳ ＦＥＴ ＮＤは放電電流を供給する。全てのインバータ（ＩＮ１、・・・、ＩＮｎ−１、ＩＮｎ）は、電源ＶＣＣおよび基準電位（０Ｖ）を通る接続によって電力供給される。   The NMOS FET ND is a default finger and there is no switch circuit at the gate. When the NMOS FET NA of the buffer U1 is turned on, the NMOS FET ND always supplies a discharge current. Therefore, when all the programmable fingers are turned off, the NMOS FET ND supplies a discharge current. All inverters (IN1,..., INn-1, INn) are powered by connections through the power supply VCC and the reference potential (0V).

５．Ｎ側（ＮＳ）ラッチＵ５
図８に示すＮＳラッチＵ５は、Ｄ型レジスタＮＤ１、・・・、ＤＮｎ−１、ＮＤｎの集合から成り、レジスタのデータ端子は、Ｎ側制御ワードＮＣＷ１、・・・、ＮＣＷｎ−１、ＮＣＷｎのビットに接続されている。レジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎの出力は、ＮＳＰＣ源Ｕ４に対するライン５１〜５３上のデジタル制御信号ＮＬ１、・・・、ＮＬｎ−１、ＮＬｎを供給する。レジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎのＣＬＫ入力に接続されているノードおよびライン５４にＡＮＤ５５を介して送信されるライン７６上の「書き込み」信号によって、バスライン５０上の制御ワードをレジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎに書き込む場合、レジスタＮＬ１、ＮＬｎ−１、ＮＬｎの制御信号の論理ステータスを変更することができる。 5). N side (NS) latch U5
The NS latch U5 shown in FIG. 8 is composed of a set of D-type registers ND1,..., DNn-1, and NDn, and the data terminals of the registers have N-side control words NCW1, ..., NCWn-1, NCWn. Connected to the bit. The outputs of registers ND1, ..., NDn-1, NDn provide digital control signals NL1, ..., NLn-1, NLn on lines 51-53 to NSPC source U4. The control word on the bus line 50 is transferred by a “write” signal on the line 76 sent via AND 55 to the node connected to the CLK input of the registers ND1,..., NDn−1, NDn. When writing to the registers ND1,..., NDn-1, NDn, the logical status of the control signals of the registers NL1, NLn-1, NLn can be changed.

例えば、Ｐ側制御バスライン５０からのラインＮＣＷ１上の制御ワードビットが論理ハイであり、レジスタＮＤ１に書き込まれると、ＮＬ１ライン５１上の制御信号は論理ハイであり、ＮＳＰＣ源Ｕ４のフィンガＮ１をオンする。ＮＣＷ１のビットが論理ローであり、レジスタＮＤ１に書き込まれる場合、ＮＬ１は論理ローであり、ＮＳＰＣ源Ｕ４のフィンガＮ１をオフにする。   For example, if the control word bit on line NCW1 from the P-side control bus line 50 is logic high and written to register ND1, the control signal on NL1 line 51 is logic high and the finger N1 of NSPC source U4 is turned on. Turn on. If the NCW1 bit is a logic low and written to register ND1, NL1 is a logic low, turning off finger N1 of NSPC source U4.

インバータ５７およびＡＮＤゲート５５の組み合わせによって、重要な保護が提供される。入力信号ＶＡが論理ローである場合にのみ、バッファＵ１のＮＭＯＳ ＦＥＴ ＮＡはオフになり、信号「書き込み」が、レジスタＮＤ１、・・・、ＮＤｎ−１、ＮＤｎにＮ側制御ワードの新しいステータスを書き込んで、ラインＮＬ１、・・・、ＮＬｎ−１、ＮＬｎ上の論理ステータスを変更することができる。   The combination of inverter 57 and AND gate 55 provides important protection. Only when the input signal VA is a logic low, the NMOS FET NA of the buffer U1 is turned off, and the signal “write” causes the registers ND1,... By writing, the logical status on lines NL1,..., NLn-1, NLn can be changed.

この保護機能によって、入力信号ＶＡの入力パルスの各立ち上がりの遅延時間が予想可能かつ制御可能であることが保証される。この機能によって、遅延ユニットは、オン・ラインおよびリアル・タイムの双方で高速システムのタイミングを調整することが可能となる。   This protection function ensures that the delay time of each rising edge of the input pulse of the input signal VA is predictable and controllable. This feature allows the delay unit to adjust the timing of high speed systems both on-line and in real time.

全てのＤ型レジスタ（ＮＤ１、・・・、ＮＤｎ−１、ＮＤｎ）およびＡＮＤゲート５５およびインバータ５７は、電源ＶＣＣおよび基準電位（０Ｖ）によって電力供給される。   All the D-type registers (ND1,..., NDn-1, NDn), the AND gate 55 and the inverter 57 are powered by the power supply VCC and the reference potential (0 V).

本発明について、上述の具体的な実施形態に関連付けて説明したが、本発明は特許請求の範囲の精神および範囲内で変更して実施し得ること、すなわち、本発明の精神および範囲から逸脱することなく形態および詳細において変更を行い得ることは、当業者には認められよう。従って、全てのかかる変更は、本発明の範囲内であり、本発明は、特許請求の範囲の主題を包含する。   While the invention has been described in connection with the specific embodiments described above, the invention can be practiced with modification within the spirit and scope of the appended claims, i.e., depart from the spirit and scope of the invention. Those skilled in the art will recognize that changes may be made in form and detail without any changes. Accordingly, all such modifications are within the scope of this invention and this invention includes the subject matter of the claims.

従来技術のプログラマブル遅延ユニットの概略回路図である。1 is a schematic circuit diagram of a prior art programmable delay unit. FIG. 本発明によるプログラマブル遅延ユニットの概略ブロック図であり、入力信号ＶＡから出力信号ＶＡＤまでの立ち上がり遅延時間および立ち下がり遅延時間を独立して調整することができる。FIG. 2 is a schematic block diagram of a programmable delay unit according to the present invention, in which a rise delay time and a fall delay time from an input signal VA to an output signal VAD can be independently adjusted. 図２に示すバッファ回路の概略図であり、２つのインバータおよびコンデンサから成る。FIG. 3 is a schematic diagram of the buffer circuit shown in FIG. 2 and includes two inverters and a capacitor. 図３のバッファ回路の第２のインバータであるシュミット・トリガ回路を示す。4 shows a Schmitt trigger circuit that is a second inverter of the buffer circuit of FIG. 3. Ｐ型電流ミラーである、図２のＰ側プログラマブル電流源を示す。3 shows the P-side programmable current source of FIG. 2, which is a P-type current mirror. 「ｎ」個のＤ型レジスタ集合およびＡＮＤゲートから成る図２のＰ側ラッチを示す。FIG. 3 shows the P-side latch of FIG. 2 consisting of “n” D-type register sets and AND gates. Ｎ型電流ミラーである、図２のＮ側プログラマブル電流源を示す。3 shows the N-side programmable current source of FIG. 2, which is an N-type current mirror. 「ｎ」個のＤ型レジスタ集合およびＡＮＤゲートから成る図２のＮ側ラッチを示す。FIG. 3 shows the N-side latch of FIG. 2 consisting of “n” D-type register sets and AND gates.

Claims (20)

デュアル・エッジ・プログラマブル遅延ユニットのプログラミングを提供する方法であって、
バッファ入力信号を受信するように構成されたバッファ回路を設けるステップであって、前記バッファ入力信号は入力信号立ち下がり時間で立ち下がり、前記バッファ入力信号は入力信号立ち上がり時間で立ち上がる、ステップと、
前記バッファ回路が、出力信号立ち下がり時間で立ち下がりバッファ出力信号を供給し、出力信号立ち上がり時間で立ち上がりバッファ出力信号を供給するステップと、
可変立ち下がり時間制御入力を供給するステップと、
可変立ち上がり時間制御入力を供給するステップと、
前記立ち下がり時間制御入力の関数として、前記バッファ回路に対する可変立ち下がり時間プログラマブル制御源（ＦＴＰＣＳ）信号をプログラミングするためのＦＴＰＣＳを設けるステップと、
前記立ち上がり時間制御入力の関数として、前記バッファ回路に対する可変立ち上がり時間プログラマブル制御源（ＲＴＰＣＳ）信号をプログラミングするためのＲＴＰＣＳを設けるステップと、
前記バッファ回路が、前記可変ＦＴＰＣＳ信号の関数として、前記入力信号立ち下がり時間と前記出力信号立ち下がり時間との間の立ち下がり時間遅延を前記バッファ出力信号に与える、ステップと、
前記バッファ回路が、前記可変ＲＴＰＣＳ信号の関数として、前記入力信号立ち上がり時間と前記出力信号立ち上がり時間との間の立ち上がり時間遅延を前記バッファ出力信号に与える、ステップと、
を備える、方法。 A method for providing programming of a dual edge programmable delay unit comprising:
Providing a buffer circuit configured to receive a buffer input signal, the buffer input signal falling at an input signal fall time, and the buffer input signal rising at an input signal rise time;
The buffer circuit provides a falling buffer output signal at an output signal fall time and a rising buffer output signal at an output signal rise time;
Providing a variable fall time control input;
Providing a variable rise time control input;
Providing an FTPCS for programming a variable fall time programmable control source (FTPCS) signal to the buffer circuit as a function of the fall time control input;
Providing an RTPCS for programming a variable rise time programmable control source (RTPCS) signal to the buffer circuit as a function of the rise time control input;
The buffer circuit provides the buffer output signal with a fall time delay between the input signal fall time and the output signal fall time as a function of the variable FTPCS signal;
The buffer circuit provides the buffer output signal with a rise time delay between the input signal rise time and the output signal rise time as a function of the variable RTPCS signal;
A method comprising: 前記バッファ回路は第１のインバータおよび第２のインバータを含む、請求項１に記載の方法。 The method of claim 1, wherein the buffer circuit includes a first inverter and a second inverter. 第１のインバータおよび第２のインバータを前記バッファ回路に設けるステップと、
前記バッファ入力信号を中間ノードを介して受信する入力を有するように前記第１のインバータを設けるステップと、
第２のインバータ入力に対する入力に応答して前記バッファ出力信号を発生するように第２のインバータ出力を設けるステップと、
前記第２のインバータ入力に接続された第１のインバータ出力を有するように前記第１のインバータを設けるステップと、
前記入力信号が論理ハイから論理ローに遷移して前記立ち下がり時間遅延を開始させる場合、前記ＦＴＰＣＳに応答するように前記第１のインバータを設けるステップと、
前記入力信号が論理ローから論理ハイに遷移して前記立ち上がり時間遅延を開始させる場合、前記第２のＲＴＰＣＳに応答するように前記第１のインバータを設けるステップと、
前記立ち下がり時間遅延の終了時に前記立ち下がりバッファ出力信号を開始し、立ち上がり時間遅延の終了時に前記立ち上がりバッファ出力信号を開始するように前記第２のインバータのトリガを発生するステップと、
を含む、請求項１に記載の方法。 Providing the buffer circuit with a first inverter and a second inverter;
Providing the first inverter to have an input for receiving the buffer input signal via an intermediate node;
Providing a second inverter output to generate the buffer output signal in response to an input to a second inverter input;
Providing the first inverter to have a first inverter output connected to the second inverter input;
Providing the first inverter to respond to the FTPCS when the input signal transitions from a logic high to a logic low to initiate the fall time delay;
Providing the first inverter to respond to the second RTPCS when the input signal transitions from a logic low to a logic high to initiate the rise time delay;
Generating a trigger for the second inverter to start the falling buffer output signal at the end of the fall time delay and to start the rising buffer output signal at the end of the rise time delay;
The method of claim 1 comprising: 前記ノードと基準電位との間にコンデンサを接続するステップを含む、請求項３に記載の方法。 4. The method of claim 3, comprising connecting a capacitor between the node and a reference potential. 前記ノードと基準電位との間にコンデンサを接続するステップと、
前記第２のインバータとしてシュミット・トリガ回路を設けるステップと、
を含む、請求項３に記載の方法。 Connecting a capacitor between the node and a reference potential;
Providing a Schmitt trigger circuit as the second inverter;
The method of claim 3 comprising: 前記バッファ制御回路が、
ａ．前記入力信号が論理ハイから論理ローに遷移した場合に前記ＦＴＰＣＳからの出力電流に応答し、
ｂ．前記入力信号が論理ローから論理ハイに遷移した場合に前記ＲＴＰＣＳを介した出力電流に応答する、
ように設けられるステップを含む、請求項３に記載の方法。 The buffer control circuit;
a. Responsive to the output current from the FTPCS when the input signal transitions from logic high to logic low;
b. Responding to the output current through the RTPCS when the input signal transitions from a logic low to a logic high;
The method of claim 3, comprising steps provided as follows. 第１の制御ワードを第１のラッチに供給し、このラッチは次いで第１の可変制御信号を前記ＦＴＰＣＳに供給するステップと、
第２の制御ワードを第２のラッチに供給し、このラッチは次いで第２の可変制御信号を前記ＲＴＰＣＳに供給するステップと、
を含む、請求項３に記載の方法。 Providing a first control word to a first latch, which in turn provides a first variable control signal to the FTPCS;
Providing a second control word to a second latch, which then provides a second variable control signal to the RTPCS;
The method of claim 3 comprising: 前記ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは前記第１のラッチにおいてレジスタからの出力によって制御される、ステップと、
前記第２のＲＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
を含む、請求項７に記載の方法。 Providing FET fingers in the FTPCS, each finger being controlled by an output from a register in the first latch; and
Providing FET fingers in the second RTPCS, each finger being controlled by an output from a register in a corresponding latch;
The method of claim 7 comprising: 前記ＦＴＰＣＳおよび前記ＲＴＰＣＳにおいて電流ミラー回路を設けるステップと、
第１の制御ワードを第１のラッチに供給し、このラッチは次いで第１の可変制御信号を前記第１のＦＴＰＣＳに供給する、ステップと、
第２の制御ワードを第２のラッチに供給し、このラッチは次いで第２の可変制御信号を前記第２のＲＴＰＣＳに供給する、ステップと、
前記ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは前記第１のラッチにおいてレジスタからの出力によって制御される、ステップと、
前記ＲＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
を含む、請求項３に記載の方法。 Providing a current mirror circuit in the FTPCS and the RTPCS;
Providing a first control word to a first latch, which then provides a first variable control signal to the first FTPCS;
Providing a second control word to a second latch, which in turn provides a second variable control signal to the second RTPCS;
Providing FET fingers in the FTPCS, each finger being controlled by an output from a register in the first latch; and
Providing FET fingers in the RTPCS, each finger being controlled by an output from a register in a corresponding latch; and
The method of claim 3 comprising: 前記ノードと基準電位との間にコンデンサを接続するステップを含む、請求項９に記載の方法。 The method of claim 9, comprising connecting a capacitor between the node and a reference potential. 前記ノードと基準電位との間にコンデンサを接続するステップと、
前記第２のインバータとしてシュミット・トリガ回路を設けるステップと、
を含む、請求項９に記載の方法。 Connecting a capacitor between the node and a reference potential;
Providing a Schmitt trigger circuit as the second inverter;
The method of claim 9, comprising: 前記ＦＴＰＣＳおよび前記ＲＴＰＣＳにおいて電流ミラー回路を設けるステップを含む、請求項９に記載の方法。 The method of claim 9, comprising providing a current mirror circuit in the FTPCS and the RTPCS. 第１の制御ワードを第１のラッチに供給し、このラッチは次いで第１の可変制御信号を前記ＦＴＰＣＳに供給する、ステップと、
第２の制御ワードを第２のラッチに供給し、このラッチは次いで第２の可変制御信号を前記ＲＴＰＣＳに供給する、ステップと、
を含む、請求項９に記載の方法。 Providing a first control word to a first latch, which in turn provides a first variable control signal to the FTPCS;
Providing a second control word to a second latch, which then provides a second variable control signal to the RTPCS;
The method of claim 9, comprising: 前記ＦＴＰＣＳにＦＥＴフィンガを設けるステップであって、各フィンガは前記第１のラッチにおいてレジスタからの出力によって制御される、ステップと、
前記ＲＴＰＣＳにおいてＦＥＴフィンガを設けるステップであって、各フィンガは対応するラッチにおいてレジスタからの出力によって制御される、ステップと、
を含む、請求項１３に記載の方法。 Providing FET fingers in the FTPCS, each finger being controlled by an output from a register in the first latch; and
Providing FET fingers in the RTPCS, each finger being controlled by an output from a register in a corresponding latch; and
14. The method of claim 13, comprising: プログラマブル遅延ユニットにおいてデュアル・エッジ・プログラミングを提供する方法であって、
バッファ制御回路に、信号入力、信号出力、ＰＳＰＣ接続ライン、およびＮＳＰＣ接続ラインを供給するステップと、
Ｐ側プログラマブル電流（ＰＳＰＣ）入力と、前記ＰＳＰＣ接続ラインを介して前記バッファに接続されたＰＳＰＣ電流ラインとを有するＰＳＰＣ源を設けるステップと、
Ｎ側（ＮＳ）制御ワードおよびＮ側書き込み信号の入力を受信し、前記Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を受信するように構成されたＮ側ラッチを設けるステップと、
前記ＮＳラッチが、前記Ｎ側制御ワードの関数であるＮ側切り替え信号の出力を供給し、前記Ｎ側切り替え信号の出力は前記ＮＳＰＣ源の前記入力に供給される、ステップと、
Ｎ側プログラマブル電流（ＮＳＰＣ）源入力と、前記ＮＳＰＣ接続ラインを介して前記バッファに接続されたＮＳＰＣ電流ラインとを有するＮＳＰＣ源を設けるステップと、
Ｐ側（ＰＳ）制御ワードおよびＰ側書き込み信号の入力を受信し、前記Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を受信するように構成されたＰ側ラッチを設けるステップと、
前記ＰＳラッチが、前記Ｐ側制御ワードの関数であるＰ側切り替え信号の出力を供給し、前記Ｐ側切り替え信号の前記出力は前記ＰＳＰＣ源の前記入力に供給される、ステップと、
を備える、方法。 A method for providing dual edge programming in a programmable delay unit comprising:
Supplying the buffer control circuit with signal input, signal output, PSPC connection line, and NSPC connection line;
Providing a PSPC source having a P-side programmable current (PSPC) input and a PSPC current line connected to the buffer via the PSPC connection line;
Providing an N-side latch configured to receive an input of an N-side (NS) control word and an N-side write signal and receive an output of an N-side switching signal that is a function of the N-side control word;
The NS latch provides an output of an N-side switching signal that is a function of the N-side control word, and an output of the N-side switching signal is provided to the input of the NSPC source;
Providing an NSPC source having an N-side programmable current (NSPC) source input and an NSPC current line connected to the buffer via the NSPC connection line;
Providing a P-side latch configured to receive input of a P-side (PS) control word and a P-side write signal and to receive an output of a P-side switching signal that is a function of the P-side control word;
The PS latch provides an output of a P-side switching signal that is a function of the P-side control word, and the output of the P-side switching signal is provided to the input of the PSPC source;
A method comprising: 前記バッファ回路は第１のインバータおよび第２のインバータを含む、請求項１に記載の方法。 The method of claim 1, wherein the buffer circuit includes a first inverter and a second inverter. 第１のインバータおよび第２のインバータを前記バッファ回路に設けるステップであって、各インバータは入力および出力を有し、前記第１のインバータは第１の入力および第１の出力を有し、前記第２のインバータは第２の入力および第２の出力を有する、ステップと、
前記入力信号が論理ハイから論理ローに遷移して前記第１のＰＳＰＣ源と前記第１の出力との間を接続する場合、前記第１のＰＳＰＣ源に応答するように前記第１のインバータを設けるステップと、
前記入力信号が論理ローから論理ハイに遷移して前記第２のＰＳＰＣ源と前記第１の出力との間を接続する場合、前記第２のＰＳＰＣ源に応答するように前記第１のインバータを設けるステップと、
前記第１のインバータの前記第１の出力を、前記第２のインバータの前記第２の入力に接続されたノードに接続するステップと、
前記第２のインバータが、前記第２のインバータから、前記第２の出力において前記出力信号を供給する、ステップと、
を含む、請求項１５に記載の方法。 Providing a first inverter and a second inverter in the buffer circuit, each inverter having an input and an output, the first inverter having a first input and a first output, The second inverter has a second input and a second output; and
When the input signal transitions from a logic high to a logic low to connect the first PSPC source and the first output, the first inverter is responsive to the first PSPC source. Providing steps;
When the input signal transitions from a logic low to a logic high to connect between the second PSPC source and the first output, the first inverter is configured to respond to the second PSPC source. Providing steps;
Connecting the first output of the first inverter to a node connected to the second input of the second inverter;
The second inverter provides the output signal at the second output from the second inverter;
The method of claim 15 comprising: 前記第１のインバータにおいてＰＭＯＳ ＦＥＴおよびＮＭＯＳ ＦＥＴを設けるステップであって、それらのソース・ドレイン回路の第１の端部は前記第１のインバータの前記出力に接続されている、ステップと、
前記第１のインバータに対する前記入力を、前記ＰＭＯＳ ＦＥＴおよび前記ＮＭＯＳ ＦＥＴのゲート電極に接続するステップと、
を含む、請求項１５に記載の方法。 Providing a PMOS FET and an NMOS FET in the first inverter, wherein a first end of the source / drain circuit is connected to the output of the first inverter;
Connecting the input to the first inverter to the gate electrodes of the PMOS FET and NMOS FET;
The method of claim 15 comprising: 前記ＰＭＯＳ ＦＥＴおよび前記ＮＭＯＳ ＦＥＴの前記ソース・ドレイン回路の対向端部を、前記第１のＰＳＰＣ源および前記第２のＰＳＰＣ源の出力に接続するステップを含む、請求項１８に記載の方法。 The method of claim 18, comprising connecting opposite ends of the source / drain circuits of the PMOS FET and NMOS FET to the outputs of the first PSPC source and the second PSPC source. デュアル・エッジ・プログラマブル遅延回路であって、
バッファ入力信号を受信するように構成されたバッファ回路であって、前記バッファ入力信号は入力信号立ち下がり時間で立ち下がり、前記バッファ入力信号は入力信号立ち上がり時間で立ち上がる、バッファ回路と、
前記バッファ回路が、出力信号立ち下がり時間で立ち下がりバッファ出力信号を供給し、出力信号立ち上がり時間で立ち上がりバッファ出力信号を供給し、
可変立ち下がり時間制御入力と、
可変立ち上がり時間制御入力と、
前記立ち下がり時間制御入力の関数として、前記バッファ回路に対する可変立ち下がり時間プログラマブル制御源（ＦＴＰＣＳ）信号をプログラミングするためのＦＴＰＣＳと、
前記立ち上がり時間制御入力の関数として、前記バッファ回路に対する可変立ち上がり時間プログラマブル制御源（ＲＴＰＣＳ）信号をプログラミングするためのＲＴＰＣＳと、
を備え、
前記バッファ回路が、前記可変ＦＴＰＣＳ信号の関数として、前記入力信号立ち下がり時間と前記出力信号立ち下がり時間との間の立ち下がり時間遅延を前記バッファ出力信号に与え、
前記バッファ回路が、前記可変ＲＴＰＣＳ信号の関数として、前記入力信号立ち上がり時間と前記出力信号立ち上がり時間との間の立ち上がり時間遅延を前記バッファ出力信号に与える、デュアル・エッジ・プログラマブル遅延ユニット。 A dual edge programmable delay circuit,
A buffer circuit configured to receive a buffer input signal, the buffer input signal falling at an input signal fall time, and the buffer input signal rising at an input signal rise time;
The buffer circuit supplies a falling buffer output signal at an output signal falling time, and supplies a rising buffer output signal at an output signal rising time;
Variable fall time control input,
Variable rise time control input,
FTPCS for programming a variable fall time programmable control source (FTPCS) signal for the buffer circuit as a function of the fall time control input;
RTPCS for programming a variable rise time programmable control source (RTPCS) signal for the buffer circuit as a function of the rise time control input;
With
The buffer circuit provides the buffer output signal with a fall time delay between the input signal fall time and the output signal fall time as a function of the variable FTPCS signal;
A dual edge programmable delay unit, wherein the buffer circuit provides the buffer output signal with a rise time delay between the input signal rise time and the output signal rise time as a function of the variable RTPCS signal.
JP2004349506A 2003-12-04 2004-12-02 Dual edge programmable delay unit Expired - Fee Related JP3899098B2 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/729,779 US6914467B2 (en) 2003-12-04 2003-12-04 Dual edge programmable delay unit

Publications (2)

Publication Number Publication Date
JP2005168029A true JP2005168029A (en) 2005-06-23
JP3899098B2 JP3899098B2 (en) 2007-03-28

Family

ID=34634031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004349506A Expired - Fee Related JP3899098B2 (en) 2003-12-04 2004-12-02 Dual edge programmable delay unit

Country Status (5)

Country Link
US (1) US6914467B2 (en)
JP (1) JP3899098B2 (en)
KR (1) KR100604772B1 (en)
CN (1) CN100344058C (en)
TW (1) TWI330942B (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7636001B2 (en) 2006-02-21 2009-12-22 Sony Corporation Digital DLL circuit

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250800B2 (en) * 2005-07-12 2007-07-31 Hewlett-Packard Development Company, L.P. Clock pulse width control circuit
US7733146B2 (en) * 2006-02-06 2010-06-08 Aeroflex Colorado Springs Inc. SET and SEGR resistant delay cell and delay line for Power-On Reset circuit applications
US7622972B2 (en) * 2008-02-05 2009-11-24 Nanya Technology Corp. System and apparatus for generating ideal rise and fall time
US8219950B2 (en) * 2009-03-20 2012-07-10 Arm Limited Propagation delay time balancing in chained inverting devices
US8054101B2 (en) * 2009-05-07 2011-11-08 Faraday Technology Corp. Current source applicable to a controllable delay line and design method thereof
US8762611B2 (en) * 2012-02-15 2014-06-24 Infineon Technologies Ag System comprising a bus, and method to transmit data over a bus system
CN105162455A (en) * 2015-09-02 2015-12-16 合肥工业大学 Novel logic circuit
CN106936415B (en) * 2015-12-31 2022-03-22 紫光同芯微电子有限公司 Low-power consumption application delay circuit
CN109088622B (en) * 2018-08-02 2023-10-31 深圳市精嘉微电子有限公司 Circuit and method for fine-granularity delay output control
US10622979B2 (en) 2018-08-20 2020-04-14 Texas Instruments Incorporated Delay cell
CN111030647B (en) * 2019-12-26 2024-03-26 普冉半导体(上海)股份有限公司 Double-sided delay circuit
CN114006605B (en) * 2021-12-31 2022-05-10 峰岹科技(深圳)股份有限公司 Single-edge delay circuit
US20230421156A1 (en) * 2022-06-24 2023-12-28 Qualcomm Incorporated Glitch absorbing buffer for digital circuits
CN115016593B (en) * 2022-06-30 2023-10-20 华大半导体有限公司 Programmable trimming bit realization circuit and driving circuit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2951930C2 (en) 1979-12-21 1982-10-28 Siemens AG, 1000 Berlin und 8000 München Pulse shaper
US4888062A (en) * 1987-08-31 1989-12-19 Canon Kabushiki Kaisha Pin junction photovoltaic element having I-type semiconductor layer comprising non-single crystal material containing at least Zn, Se and H in an amount of 1 to 4 atomic %
US5144173A (en) * 1989-06-30 1992-09-01 Dallas Semiconductor Corporation Programmable delay line integrated circuit having programmable resistor circuit
US5175452A (en) * 1991-09-30 1992-12-29 Data Delay Devices, Inc. Programmable compensated digital delay circuit
US5650739A (en) * 1992-12-07 1997-07-22 Dallas Semiconductor Corporation Programmable delay lines
US5572159A (en) * 1994-11-14 1996-11-05 Nexgen, Inc. Voltage-controlled delay element with programmable delay
US5936451A (en) * 1994-12-29 1999-08-10 Stmicroeletronics, Inc. Delay circuit and method
US6133751A (en) * 1998-08-05 2000-10-17 Xilinx, Inc. Programmable delay element
KR100261215B1 (en) * 1997-07-29 2000-07-01 윤종용 Clock buffer and merged memory & logic semiconductor device
US6031401A (en) * 1998-06-08 2000-02-29 Tritech Microelectronics, Ltd. Clock waveform synthesizer
US6111796A (en) * 1999-03-01 2000-08-29 Motorola, Inc. Programmable delay control for sense amplifiers in a memory
US6124745A (en) * 1999-05-19 2000-09-26 Analog Devices, Inc. Delay and interpolation timing structures and methods
US6271682B1 (en) * 1999-09-01 2001-08-07 Micron Technology, Inc. Method and apparatus for high-speed edge-programmable timing signal generator
US6417713B1 (en) * 1999-12-30 2002-07-09 Silicon Graphics, Inc. Programmable differential delay circuit with fine delay adjustment
US6348827B1 (en) 2000-02-10 2002-02-19 International Business Machines Corporation Programmable delay element and synchronous DRAM using the same
US6535057B2 (en) * 2000-05-29 2003-03-18 Stmicroelectronics Ltd. Programmable glitch filter
KR100446291B1 (en) * 2001-11-07 2004-09-01 삼성전자주식회사 Delay locked loop circuit capable of adjusting locking resolution using CAS latency
US6603339B2 (en) 2001-12-14 2003-08-05 International Business Machines Corporation Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator
US6798186B2 (en) * 2002-05-08 2004-09-28 Lsi Logic Corporation Physical linearity test for integrated circuit delay lines

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7636001B2 (en) 2006-02-21 2009-12-22 Sony Corporation Digital DLL circuit

Also Published As

Publication number Publication date
JP3899098B2 (en) 2007-03-28
US20050122151A1 (en) 2005-06-09
CN100344058C (en) 2007-10-17
US6914467B2 (en) 2005-07-05
CN1625054A (en) 2005-06-08
KR20050054437A (en) 2005-06-10
TWI330942B (en) 2010-09-21
KR100604772B1 (en) 2006-07-28
TW200539573A (en) 2005-12-01

Similar Documents

Publication Publication Date Title
JP3899098B2 (en) Dual edge programmable delay unit
EP0678983B1 (en) Output buffer current slew rate control integrated circuit
US6624672B2 (en) Output buffer with constant switching current
US20070024328A1 (en) Output driver with maintained slew rate
KR100266011B1 (en) Hysteresis input buffer
KR20030050092A (en) Phase splitter circuit with clock duty/skew correction function
JPH06303116A (en) Logical output driver
US6184703B1 (en) Method and circuit for reducing output ground and power bounce noise
JPH06204823A (en) Compensation circuit and method for compensating delay
KR100370233B1 (en) Input buffer circuit
JP2003017994A (en) Semiconductor integrated circuit
US6417708B1 (en) Resistively-loaded current-mode output buffer with slew rate control
US6958626B2 (en) Off chip driver
KR100579045B1 (en) Transmission line driver capable of controlling slew rate thereof, and method for driving transmission line
JPH1079194A (en) Skew logic circuit device
JP4641219B2 (en) Output buffer circuit
JP2007150991A (en) Output circuit
KR100434966B1 (en) Output driver, in which a current path between a pull-up device and a pull-down device is removed
KR100500927B1 (en) Output buffer of semiconductor device
KR100365425B1 (en) High-Speed low static current reference circuit
JP2005217860A (en) Delay circuit
JP4031373B2 (en) Small amplitude output buffer
KR100243019B1 (en) Output buffer circuit
JP3119601B2 (en) Output buffer
JP3665560B2 (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060516

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20060606

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060606

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060814

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060821

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061205

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20061205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061222

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees