KR100243019B1

KR100243019B1 - Output buffer circuit

Info

Publication number: KR100243019B1
Application number: KR1019970036122A
Authority: KR
Inventors: 이정한; 박종영
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-07-30
Filing date: 1997-07-30
Publication date: 2000-02-01
Also published as: KR19990012646A

Abstract

본 발명은 출력버퍼회로에 관한 것으로, 종래의 출력버퍼회로는 출력신호가 그 전위가 급격하게 천이 하도록 출력함으로써, 외부회로의 수신단에서 오버슈트가 발생하여 오동작을 하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 저전위에서 고전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 1구동부(10)와; 상기 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 고전위에서 저전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 2구동부(20)와; 전원전압(VDD)과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 상기 제 1구동부(10) 및 제 2구동부(20)의 출력신호에 따라 도통제어되어 그 접속점에서 출력신호(OUT)를 출력하는 피모스 트랜지스터(PMO) 및 엔모스 트랜지스터(NMO)로 구성하여, 모스 트랜지스터의 기생캐패시터를 이용하여 완만한 기울기의 천이구간을 갖는 출력신호를 형성하고, 캐패시터의 충방전을 이용하여 그 출력신호의 지연시간을 단축함으로써, 이후에 상기 출력신호를 입력으로 받는 외부회로의 입력단에서 오버슈트가 발생하는 것을 방지하여 궁극적으로 전체 회로가 오동작 없이 안정된 동작을 하도록 하는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit. In the conventional output buffer circuit, an output signal is output so that its potential changes abruptly, resulting in an overshoot at the receiving end of the external circuit, thereby causing malfunction. In consideration of such a problem, the present invention inverts and outputs the input signal IN, which is enabled and applied according to the enable signal EN, and reduces the delay time of the output signal when the input signal IN transitions from a low potential to a high potential. A first driving part 10 shortened; The second driver 20 inverts and outputs the input signal IN enabled and applied according to the enable signal EN, and shortens the delay time of the output signal when the input signal IN transitions from a high potential to a low potential. )Wow; According to the output signals of the first driver 10 and the second driver 20 which are connected in series between the power supply voltage VDD and the ground and applied to the respective gates, conduction is controlled to output the output signal OUT at the connection point. PMOS transistors and NMOS transistors are used to form an output signal having a transition period with a gentle slope using parasitic capacitors of the MOS transistors, and the output signal using charge and discharge of the capacitors. By shortening the delay time, it is possible to prevent overshoot from occurring at the input terminal of the external circuit which receives the output signal afterwards, and ultimately, the entire circuit can be stably operated without malfunction.

Description

Output buffer circuit

본 발명은 출력버퍼회로에 관한 것으로, 특히 디지털신호의 상승 및 하강시간을 늘려 신호전달시 발생되는 오버슈트(overshoot)를 줄여 안정된 디지털신호를 전달하는데 적당하도록 한 출력버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly, to an output buffer circuit suitable for delivering a stable digital signal by reducing the overshoot generated during signal transmission by increasing the rise and fall time of the digital signal.

일반적으로, 출력버퍼회로는 인버터의 직렬접속으로 구성되며, 그 기능은 전압을 외부회로에 적당하게 조절하거나, 외부회로의 동기에 맞춰 출력신호를 출력하게 된다. 또한 디지털신호등은 긴 신호경로를 거치면서 그 신호경로의 고유한 주파수 특성으로 급격한 상승시간 및 하강시간을 갖는 구간을 갖게 된다. 이와 같은 현상을 보통 오버슈트(overshoot)라고 하고, 이로 인해 수신측에서는 동작오류가 발생하게 되며, 이와 같은 종래의 출력버퍼회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the output buffer circuit is composed of a series connection of the inverter, the function is to adjust the voltage to the external circuit as appropriate, or to output the output signal in accordance with the synchronization of the external circuit. In addition, the digital signal lamp has a section having a rapid rise time and a fall time due to a unique frequency characteristic of the signal path through a long signal path. Such a phenomenon is commonly referred to as overshoot, and thus an operation error occurs on the receiving side. The conventional output buffer circuit will be described in detail with reference to the accompanying drawings.

도1은 종래 출력버퍼회로도로서, 이에 도시한 바와 같이 전원전압(VDD)과 접지사이에 직렬접속되고, 각각의 게이트에 인가되는 입력신호(IN)에 따라 도통제어되는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)와; 전원전압(VDD)과 접지사이에 직렬접속되고, 각각의 게이트에 인가되는 상기 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)의 드레인측 신호에 따라 도통제어되어 그 접속점에서 출력신호(OUT)를 출력하는 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM2)로 구성된다.1 is a diagram of a conventional output buffer circuit, as shown in FIG. 1, a PMOS transistor PM1 connected in series between a power supply voltage VDD and ground, and electrically controlled according to an input signal IN applied to each gate, and An NMOS transistor NM1; It is connected in series between the power supply voltage VDD and ground, and is electrically controlled according to the drain side signals of the PMOS transistor PM1 and NMOS transistor NM1 applied to the respective gates, and the output signal OUT at the connection point thereof. And a PMOS transistor PM2 and an NMOS transistor NM2 for outputting the PMOS transistor.

이하, 상기와 같이 구성된 종래 출력버퍼의 동작을 설명한다.Hereinafter, the operation of the conventional output buffer configured as described above will be described.

먼저, 도2의 (a)에 도시한 바와 같이 저전위의 입력신호(IN)가 입력되면, 그 저전위 입력신호(IN)를 게이트에 인가 받은 피모스 트랜지스터(PM1)는 도통되고, 엔모스 트랜지스터(NM1)는 턴오프 된다. 이때, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 드레인측은 전원전압(VDD)에 의해 고전위가 되며, 이러한 고전위신호를 게이트에 인가 받은 피모스 트랜지스터(PM2)는 턴오프되고, 엔모스 트랜지스터(NM2)는 도통되어 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM2)의 드레인측에서는 접지에 의한 저전위 출력신호(OUT)가 도2의 (b)에 도시한 바와 같이 출력된다.First, as shown in FIG. 2A, when the low potential input signal IN is inputted, the PMOS transistor PM1 receiving the low potential input signal IN to the gate is turned on, and the NMOS Transistor NM1 is turned off. At this time, the drain side of the PMOS transistor PM1 and the NMOS transistor NM1 becomes high potential by the power supply voltage VDD, and the PMOS transistor PM2 applied with the high potential signal to the gate is turned off. The NMOS transistor NM2 is turned on, and the low potential output signal OUT due to ground is output from the drain side of the PMOS transistor PM2 and the NMOS transistor NM2 as shown in FIG. .

그 다음, 도2의 (a)에 도시한 바와 같이 상기 입력신호(IN)가 고전위로 천이 하여 인가되면, 그 고전위 입력신호(IN)를 게이트에 인가 받은 피모스 트랜지스터(PM1)는 턴오프되고, 엔모스 트랜지스터(NM1)는 도통되어 각각의 드레인측은 접지에 의해 저전위가 되고, 상기 저전위신호를 게이트에 인가 받은 피모스 트랜지스터(PM2)는 도통되고, 엔모스 트랜지스터(NM2)는 턴오프 되어 출력신호(OUT)를 전원전압(VDD)에 의해 도2의 (b)에 도시한 바와 같이 고전위로 출력된다.Next, as shown in FIG. 2A, when the input signal IN transitions to a high potential and is applied, the PMOS transistor PM1 receiving the high potential input signal IN to the gate is turned off. The NMOS transistor NM1 is turned on, and the drain side thereof becomes low potential by ground, and the PMOS transistor PM2 that has applied the low potential signal to the gate is turned on, and the NMOS transistor NM2 is turned on. The output signal OUT is turned off and is output at high potential by the power supply voltage VDD as shown in Fig. 2B.

상기에서와 같이 종래의 출력버퍼회로는 입력신호(IN)와 동일한 출력신호(OUT)를 출력하게 되며, 상기 출력신호(OUT)를 긴 신호경로를 통해 입력받은 외부회로의 수신측에서는 그 긴 신호경로의 고유한 주파수특성에 의해 도2의 (c)에 도시한 바와 같이 상기 출력신호(OUT)의 상승 및 하강에지에서 오버슈트가 발생하게 된다.As described above, the conventional output buffer circuit outputs the same output signal OUT as the input signal IN, and the long signal path at the receiving side of the external circuit which receives the output signal OUT through the long signal path. Due to the inherent frequency characteristic of the circuit, overshoot occurs at the rising and falling edges of the output signal OUT as shown in FIG.

상기한 바와 같이 종래의 출력버퍼회로는 출력신호가 그 전위가 급격하게 천이 하도록 출력함으로써, 외부회로의 수신단에서 오버슈트가 발생하여 오동작을 하는 문제점이 있었다.As described above, the conventional output buffer circuit outputs an output signal so that its potential changes abruptly, thereby causing an overshoot at the receiving end of the external circuit, thereby causing a malfunction.

이와 같은 문제점을 감안한 본 발명은 출력신호의 천이구간이 완만한 경사를 갖도록 출력하여 외부회로의 수신단에서 오버슈트를 발생시키지 않는 출력버퍼회로의 제공에 그 목적이 있다.In view of the above problems, the present invention has an object to provide an output buffer circuit that outputs the transition section of the output signal to have a gentle slope and does not cause overshoot at the receiving end of the external circuit.

도1은 종래 출력버퍼회로도.1 is a conventional output buffer circuit diagram.

도2는 도1에 있어서, 주요부분파형도.Fig. 2 is a diagram of the principal portion waveform of Fig. 1;

도3은 본 발명 출력버퍼회로도.Figure 3 is an output buffer circuit diagram of the present invention.

도4는 도3에 있어서, 주요부분파형도.Fig. 4 is a diagram of the principal portion waveforms in Fig. 3;

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10:제 1구동부 11,21:전류미러부10: first drive unit 11, 21: current mirror unit

20:제 2구동부20: second drive part

이와 같은 목적은 외부의 인에이블신호에 따라 인에이블되어 인가되는 입력신호를 반전출력하며, 그 입력신호가 저전위에서 고전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 1구동부와; 상기 인에이블신호에 따라 인에이블되어 인가되는 입력신호를 반전출력하며, 그 입력신호가 고전위에서 저전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 2구동부와; 전원전압과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 상기 제 1구동부 및 제 2구동부의 출력신호에 따라 도통제어되어 그 접속점에서 출력신호를 출력하는 피모스 트랜지스터 및 엔모스 트랜지스터로 구성하여 모스 트랜지스터의 기생캐패시터를 이용하여 완만한 기울기를 갖으며 천이하는 출력신호를 생성하고, 제 1 및 제 2구동부를 사용하여 입력신호에 비해 지연되는 출력신호의 지연시간을 단축시킴으로써 달성되는 것으로 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.This object includes a first driver for inverting and outputting an input signal enabled and applied according to an external enable signal, and shortening a delay time of an output signal when the input signal transitions from a low potential to a high potential; A second driver for inverting and outputting an input signal enabled and applied according to the enable signal, and shortening a delay time of an output signal when the input signal transitions from a high potential to a low potential; It is composed of PMOS transistor and NMOS transistor which are connected in series between the power supply voltage and the ground and are electrically controlled according to the output signals of the first and second drivers applied to the respective gates and output the output signals at the connection points. The parasitic capacitor of the transistor is used to generate an output signal that transitions with a gentle slope, and the first and second drivers are used to shorten the delay time of the output signal that is delayed compared to the input signal. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명 출력버퍼회로도로서, 이에 도시한 바와 같이 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 저전위에서 고전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 1구동부(10)와; 상기 인에이블신호(EN)에 따라 인에이블되어 인가되는 입력신호(IN)를 반전출력하며, 입력신호(IN)가 고전위에서 저전위로 천이하는 경우 출력신호의 지연시간을 단축하는 제 2구동부(20)와; 전원전압(VDD)과 접지사이에 직렬접속되어 각각의 게이트에 인가되는 상기 제 1구동부(10) 및 제 2구동부(20)의 출력신호에 따라 도통제어되어 그 접속점에서 출력신호(OUT)를 출력하는 피모스 트랜지스터(PMO) 및 엔모스 트랜지스터(NMO)로 구성된다.FIG. 3 is an output buffer circuit diagram of the present invention. As shown in FIG. 3, the input signal IN is inverted and output according to the enable signal EN, and the input signal IN transitions from low potential to high potential. A first driver 10 for shortening a delay time of an output signal; The second driver 20 inverts and outputs the input signal IN enabled and applied according to the enable signal EN, and shortens the delay time of the output signal when the input signal IN transitions from a high potential to a low potential. )Wow; According to the output signals of the first driver 10 and the second driver 20 which are connected in series between the power supply voltage VDD and the ground and applied to the respective gates, conduction is controlled to output the output signal OUT at the connection point. PMOS transistor PMO and NMOS transistor NMO.

상기 제 1구동부(10)는 인에이블신호(EN)에 따라 도통제어되는 엔모스 트랜지스터(NME)와; 상기 엔모스 트랜지스터(NME)가 도통됨에 따라 전원전압에 의한 전류를 저항(R1)과 상기 엔모스 트랜지스터(NME)를 통해 흐르는 전류와 동일한 전류를 다른 경로에 흐르게 하는 전류미러부(11)와; 전원전압(VDD)과 상기 전류미러부(11)의 다른 경로 사이에 직렬접속되고 각각의 게이트에 인가되는 입력신호(IN)에 따라 도통제어되어 그 접속점에서 출력신호를 출력하는 피모스 트랜지스터(PMI1) 및 엔모스 트랜지스터(NMI1)와; 상기 엔모스 트랜지스터(NMI1)의 소스와 전류미러부(11)의 접점에 일측단이 접속되고, 타측단에 전원전압(VDD)을 인가 받아 소정의 전하량을 충방전하는 캐패시터(MPC)로 구성되고, 상기 전류미러부(11)는 상기 엔모스 트랜지스터(NME)의 소스에 드레인과 게이트가 공통접속되며 소스가 접지된 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NMI1)의 소스에 그 드레인이 접속되고, 게이트는 상기 엔모스 트랜지스터(NM1)의 게이트에 접속되며, 소스가 접지된 엔모스 트랜지스터(NM2)로 구성된다.The first driver 10 includes an NMOS transistor NME that is conductively controlled according to an enable signal EN; A current mirror unit 11 for flowing a current caused by a power supply voltage as the NMOS transistor NME conducts a current different from a current flowing through the resistor R1 and the NMOS transistor NME in another path; PMOS transistor PMI1 connected in series between the power supply voltage VDD and the other path of the current mirror unit 11 and controlled in accordance with an input signal IN applied to each gate to output an output signal at its connection point. ) And the NMOS transistor NMI1; One end is connected to the source of the NMOS transistor NMI1 and the contact of the current mirror unit 11, the other end is composed of a capacitor (MPC) for applying a power supply voltage (VDD) to charge and discharge a predetermined amount of charge The current mirror unit 11 includes an NMOS transistor NM1 having a drain and a gate connected to a source of the NMOS transistor NME and having a grounded source; A drain thereof is connected to a source of the NMOS transistor NMI1, a gate is connected to a gate of the NMOS transistor NM1, and is configured of an NMOS transistor NM2 having a source grounded.

상기 제 2구동부(20)는 상기 제 1구동부(10)에 구비된 엔모스 트랜지스터(NME)의 소스측 신호에 따라 도통제어되며, 소스가 접지된 엔모스 트랜지스터(NM3)와; 상기 엔모스 트랜지스터(NM3)가 도통됨에 따라 상기 엔모스 트랜지스터(NM3)에 흐르는 전류와 동일한 전류를 다른 경로에 생성하는 전류미러부(21)와; 상기 전류미러부(21)의 다른 경로와 접지사이에 직렬접속되며, 각각의 게이트에 인가되는 입력신호(IN)에 따라 도통제어되어 그 접점에서 출력신호를 출력하는 피모스 트랜지스터(PMI2) 및 엔모스 트랜지스터(NMI2)와; 상기 피모스 트랜지스터(PMI2)의 소스에 일측이 접속되고 타측이 접지된 캐패시터(NMC)로 구성되며, 상기 전류미러부(21)는 소스에 전원전압(VDD)을 인가 받고, 소스 및 드레인이 상기 엔모스 트랜지스터(NM3)의 드레인에 접속된 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 게이트에 게이트가 접속되고, 소스에 전원전압(VDD)을 인가 받으며, 드레인은 상기 피모스 트랜지스터(PMI2)의 소스에 접속된 피모스 트랜지스터(PM2)로 구성된다.The second driver 20 is electrically controlled according to the source side signal of the NMOS transistor NME included in the first driver 10, and has a source grounded NMOS transistor NM3; A current mirror 21 for generating a current equal to a current flowing in the NMOS transistor NM3 in another path as the NMOS transistor NM3 is conducted; PMOS transistor PMI2 and N which are connected in series between the other path of the current mirror unit 21 and the ground, are electrically controlled according to an input signal IN applied to each gate, and output an output signal at their contacts. A MOS transistor NMI2; One side is connected to the source of the PMOS transistor PMI2 and the other side is composed of a capacitor (NMC), the current mirror portion 21 is supplied with a power supply voltage (VDD) to the source, the source and drain is PMOS transistor PM1 connected to the drain of NMOS transistor NM3; A gate is connected to a gate of the PMOS transistor PM1, a power supply voltage VDD is applied to a source, and a drain includes a PMOS transistor PM2 connected to a source of the PMOS transistor PMI2.

이하, 상기와 같이 구성된 본 발명 출력버퍼회로의 동작을 설명한다.Hereinafter, the operation of the output buffer circuit of the present invention configured as described above will be described.

먼저, 인에이블신호가 고전위로 엔모스 트랜지스터(NME)의 게이트에 인가되면, 상기 엔모스 트랜지스터(NME)는 도통되고, 전원전압(VDD)에 의한 전류가 저항(R1), 엔모스 트랜지스터(NME) 및 전류미러부(11)의 엔모스 트랜지스터(NM1)를 통해 접지로 흐른다. 또한, 상기와 같이 접지로 흐르는 전류와 동일한 크기의 전류가 전류미러부(11)의 다른 엔모스 트랜지스터(NM2)를 통해 흐르게 되고, 입력신호(IN)가 인가되지 않은 상태이므로 피모스 트랜지스터(PMI1) 및 엔모스 트랜지스터(NMI1)는 모두 턴오프 상태이므로 상기 엔모스 트랜지스터(NM2)를 통해 접지로 흐르는 전류에 의해 캐패시터(PMC)는 충전된다.First, when an enable signal is applied to the gate of the NMOS transistor NME at high potential, the NMOS transistor NME is turned on, and a current caused by the power supply voltage VDD is applied to the resistor R1 and the NMOS transistor NME. ) And the NMOS transistor NM1 of the current mirror unit 11 to ground. In addition, as described above, a current having the same magnitude as that of the current flowing to the ground flows through the other NMOS transistor NM2 of the current mirror unit 11, and since the input signal IN is not applied, the PMOS transistor PMI1. ) And the NMOS transistor NMI1 are both turned off, and the capacitor PMC is charged by a current flowing to the ground through the NMOS transistor NM2.

이때, 상기 인에이블신호(EN)에 의해 엔모스 트랜지스터(NME)가 도통되면, 상기 엔모스 트랜지스터(NME)의 소스에 드레인이 접속된 엔모스 트랜지스터(NM3)가 도통되며, 이에 따라 전류미러부(21)는 상기 엔모스 트랜지스터(NM3)를 통해 접지로 흐르는 전류와 동일한 전류를 캐패시터(NMC)의 일측으로 흐르게 하여 캐패시터(NMC)를 충전하게 된다.At this time, when the NMOS transistor NME is conducted by the enable signal EN, the NMOS transistor NM3 having a drain connected to the source of the NMOS transistor NME is turned on, and accordingly, the current mirror unit 21 charges the capacitor NMC by flowing a current equal to the current flowing to the ground through the NMOS transistor NM3 to one side of the capacitor NMC.

그 다음, 도4의 (a)에 도시한 바와 같이 상기 입력신호가 저전위로 입력되면 제 1구동부(10)의 피모스 트랜지스터(PMI1)는 도통되고, 엔모스 트랜지스터(NMI1)는 턴오프 되며, 상기 피모스 트랜지스터(PMI1)와 엔모스 트랜지스터(NMI1)의 접점측에서 출력되는 신호는 고전위로 피모스 트랜지스터(PMO)의 게이트에 인가되어 피모스 트랜지스터(PMO)를 턴오프 시킨다. 이때 피모스 트랜지스터(PMO)의 게이트에는 일측단이 게이트에 접속되고, 타측단이 접지된 기생캐패시터(GC1)가 서서히 충전이되면서 턴오프 된다.Next, as shown in FIG. 4A, when the input signal is input at a low potential, the PMOS transistor PMI1 of the first driver 10 is turned on, and the NMOS transistor NMI1 is turned off. The signal output from the contact side of the PMOS transistor PMI1 and the NMOS transistor NMI1 is applied to the gate of the PMOS transistor PMO at high potential to turn off the PMOS transistor PMO. At this time, one side of the gate of the PMOS transistor PMO is connected to the gate, and the parasitic capacitor GC1 having the other end grounded is gradually turned off while being turned off.

그리고, 상기 저전위의 입력신호(IN)에 따라 피모스 트랜지스터(PMI2)와 엔모스 트랜지스터(NMI2)는 각각 도통 및 턴오프 되어 그 접속점측신호를 고전위로 출력하여 엔모스 트랜지스터(NMO)를 도통시킨다. 이때 역시 엔모스 트랜지스터(NMO)의 게이트에 일측단이 접속되고 타측단이 접지된 기생캐패시터(GC2)에 서서히 충전이 일어나면서 엔모스 트랜지스터(NM0)가 도통된다.In addition, the PMOS transistor PMI2 and the NMOS transistor NMI2 are electrically connected to each other and turned off according to the low potential input signal IN, and the connection point side signal is output at high potential to conduct the NMOS transistor NMO. Let's do it. At this time, the NMOS transistor NM0 is conducted while gradually charging the parasitic capacitor GC2 whose one end is connected to the gate of the NMOS transistor NMO and the other end is grounded.

이와 같이 피모스 트랜지스터(PMO)가 턴오프되고, 엔모스 트랜지스터(NMO)가 도통됨으로써, 출력신호(OUT)는 저전위로 출력된다.As such, the PMOS transistor PMO is turned off and the NMOS transistor NMO is turned on so that the output signal OUT is output at a low potential.

그 다음, 상기 입력신호(IN)가 고전위로 천이하여 입력되면, 제 1구동부(10)의 피모스 트랜지스터(PMI1)는 턴오프되고, 엔모스 트랜지스터(NMI1)는 도통된다. 이에 따라 피모스 트랜지스터(PMO)는 턴온이 되나 상기 기생캐패시터(GC1)가 충전되어 있는 상태이므로 서서히 턴온이 된다. 이와 같이 기생캐패시터(GC1)가 방전되는 시간동안 피모스 트랜지스터(PMO)가 턴온이 되지 않게 되어 출력신호는 도4의 (e)에 도시한 바와 같이 td의 시간동안 지연이 되나, 도4의 (b)에 도시한 바와 같이 기 충전되어 있는 캐패시터(MPC)의 방전에 의해 상기 엔모스 트랜지스터(NMI1)를 통해 흐르는 전류의 양이 증가하여 지연시간(td)을 줄일 수 있게 된다.Next, when the input signal IN transitions to a high potential and is input, the PMOS transistor PMI1 of the first driver 10 is turned off and the NMOS transistor NMI1 is turned on. Accordingly, the PMOS transistor PMO is turned on but gradually turns on because the parasitic capacitor GC1 is charged. As described above, the PMOS transistor PMO is not turned on during the time when the parasitic capacitor GC1 is discharged, so that the output signal is delayed for the time td as shown in FIG. As shown in b), the amount of current flowing through the NMOS transistor NMI1 is increased by the discharge of the capacitor MPC that is precharged, thereby reducing the delay time td.

그리고, 상기 고전위 입력신호(IN)를 각각의 게이트에 인가 받은 제 2구동부(20)의 피모스 트랜지스터(PMI2)는 턴오프되고, 엔모스 트랜지스터(NMI2)는 도통되어 그 접점측을 접지로 하고 이에 따라 엔모스 트랜지스터(NMO)는 턴오프 된다.In addition, the PMOS transistor PMI2 of the second driving unit 20 that receives the high potential input signal IN to each gate is turned off, and the NMOS transistor NMI2 is turned on so that its contact side is grounded. As a result, the NMOS transistor NMO is turned off.

그 다음, 다시 입력신호(IN)가 천이하여 저전위로 인가되면, 다시 제 1구동부(10)의 피모스 트랜지스터(PMI1)는 도통되고, 엔모스 트랜지스터(NMI1)는 턴오프 된다. 이에 따라 피모스 트랜지스터(PMO)는 턴오프 된다. 이때 역시 기생캐패시터(GC1)의 영향으로 출력신호(OUT)는 완만한 기울기를 갖고 천이하게 된다.Then, when the input signal IN transitions and is applied at low potential again, the PMOS transistor PMI1 of the first driving unit 10 is turned on again, and the NMOS transistor NMI1 is turned off. Accordingly, the PMOS transistor PMO is turned off. At this time, the output signal OUT transitions with a gentle slope under the influence of the parasitic capacitor GC1.

이때, 제 2구동부(20)의 피모스 트랜지스터(PMI2)는 도통되고, 엔모스 트랜지스터(NMI2)는 턴오프 된다. 이에 따라 엔모스 트랜지스터(NMO)는 도통된다. 이때 역시 기생캐패시터(GC2)의 영향으로 엔모스 트랜지스터(NMO)는 천천히 도통되어 출력신호(OUT)의 천이구간이 완만한 경사를 갖도록 한다. 이와 같은 경우에 있어서, 기생캐패시터(GC2)에 의해 입력신호(IN)에 비해 출력신호(OUT)가 도4의 (e)에 도시한 바와 같이 td만큼의 시간동안 지연이 되게되나 도4의 (c)에 도시한 바와 같이 캐패시터(NMC)가 방전을 하면서 상기 엔모스 트랜지스터(NMO)의 게이트에 더 많은 전류를 흐르게 하여 지연시간(td)을 단축시키게 된다.At this time, the PMOS transistor PMI2 of the second driver 20 is turned on and the NMOS transistor NMI2 is turned off. As a result, the NMOS transistor NMO becomes conductive. At this time, the NMOS transistor NMO is slowly conducted due to the influence of the parasitic capacitor GC2 so that the transition section of the output signal OUT has a gentle slope. In this case, the parasitic capacitor GC2 causes the output signal OUT to be delayed for a time equal to td, as shown in Fig. 4E, compared to the input signal IN. As shown in c), as the capacitor NMC discharges, more current flows to the gate of the NMOS transistor NMO to shorten the delay time td.

이와 같은 동작을 반복하여 도4의 (d)에 도시한 바와 같이 출력신호(OUT)는 완만한 경사를 갖는 천이구간을 갖고, 지연시간이 길지 않게 출력된다.By repeating this operation, as shown in Fig. 4 (d), the output signal OUT has a transition section with a gentle inclination and is output without a long delay time.

상기한 바와 같이 본 발명은 모스 트랜지스터의 기생캐패시터를 이용하여 완만한 기울기의 천이구간을 갖는 출력신호를 형성하고, 캐패시터의 충방전을 이용하여 그 출력신호의 지연시간을 단축함으로써, 이후에 상기 출력신호를 입력으로 받는 외부회로의 입력단에서 오버슈트가 발생하는 것을 방지하여 궁극적으로 전체 회로가 오동작 없이 안정된 동작을 하도록 하는 효과가 있다.As described above, the present invention forms an output signal having a transition period having a gentle slope by using a parasitic capacitor of a MOS transistor, and shortens the delay time of the output signal by using charge and discharge of a capacitor, thereby outputting the output signal. It is possible to prevent overshoot from occurring at the input terminal of the external circuit that receives the signal as an input, and ultimately, the entire circuit can be stably operated without malfunction.

Claims

A first driver for inverting and outputting an input signal enabled and applied according to an external enable signal, and shortening a delay time of an output signal when the input signal transitions from a low potential to a high potential; A second driver for inverting and outputting an input signal enabled and applied according to the enable signal, and shortening a delay time of an output signal when the input signal transitions from a high potential to a low potential; It is composed of PMOS transistor and NMOS transistor which are connected in series between power supply voltage and ground and are controlled in conduction according to the output signals of the first and second driving parts applied to the respective gates and output the output signals at the connection points. Output buffer circuit, characterized in that.

The semiconductor device of claim 1, wherein the first driver comprises: an NMOS transistor (NME) electrically controlled in response to an enable signal; A first current mirror unit configured to allow a current corresponding to a power supply voltage to flow through the same path as a current flowing through the resistor R1 and the NMOS transistor NME in another path as the NMOS transistor NME conducts; PMOS transistor PMI1 and NMOS transistor NMI1, which are connected in series between a power supply voltage and the other path of the first current mirror unit and are electrically controlled according to input signals applied to respective gates and output an output signal at the connection point. Wow; An output buffer circuit comprising one of a capacitor connected to a source of the NMOS transistor (NMI1) and a contact point of a first current mirror portion, and receiving a power supply voltage to the other side.

The NMOS transistor of claim 2, wherein the first current mirror comprises: an NMOS transistor NM1 having a drain and a gate connected to a source of the NMOS transistor and having a grounded source; An output comprising a NMOS transistor NM2 whose drain is connected to a source of the NMOS transistor NMI1, a gate is connected to a gate of the NMOS transistor NM1, and a source is grounded Buffer circuit.

The NMOS transistor of claim 1, wherein the second driver is electrically controlled according to a source side signal of an NMOS transistor (NME) included in the first driver; A second current mirror unit which generates a current equal to a current flowing in the NMOS transistor NM3 in another path as the NMOS transistor NM3 is conducted; PMOS transistor PMI2 and NMOS transistor NMI2, which are connected in series between the other path of the second current mirror unit and the ground, are electrically controlled according to input signals applied to respective gates, and output an output signal at their contacts. Wow; And a capacitor (NMC) having one side connected to the source of the PMOS transistor (PMI2) and the other side grounded.

5. The PMOS transistor of claim 4, wherein the second current mirror unit comprises: a PMOS transistor (PM1) having a source voltage applied to a source, the source and the drain of which are connected to a drain of the NMOS transistor (NM3); A gate is connected to a gate of the PMOS transistor PM1, a power supply voltage is applied to a source, and a drain is formed of a PMOS transistor PM2 connected to a source of the PMOS transistor PMI2. Output buffer circuit.