JP4273278B2 - 非同期センシング差動論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、非同期センシング差動論理（Asynchronous Sensing Differential Logic）回路に係るもので、詳しくは、チャージリサイクリング技法（Charge-Recycling technique）を利用する非同期センシング差動論理回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体回路を設計する際、非同期（Asynchronous）システムの設計技法においては、グローバルクロック信号（global clock signal）を使用しないのでクロックスキュー（clock skew）問題及びクロック分配費用（clock distribution cost）が無く、イベント（event）があるときだけ信号遷移（signal transition）を発生するので電力の消耗を低減させ、最悪の遅延（worst-case delay）を行わずに平均的遅延（average delay）を行って処理時間（processing time）を決定するので待ち時間（latency）を短縮し得るメリットがある。
【０００３】
このような非同期システムを具現化するためには、ローカル機能部（local function block）間の円滑な通信が必要となり、そのために、２相ハンドシェーキングプロトコル（2-phase handshaking protocol）又は４相ハンドシェーキングプロトコル（4-phase handshaking protocol）を利用する。特に、４相ハンドシェーキングプロトコルが、回路具現化の容易性のため、主に利用されている。
【０００４】
このような従来の非同期システムとしての非同期パイプライン（Asynchronous pipeline）システムは、図１１に示したように、各論理動作を行うための機能部１０２と、該機能部１０２の動作終了を検出する終了検出器１０３と、前記機能部１０２のハンドシェーキング（handshaking）動作を制御する制御部１０１と、前記機能部１０２の動作に従うデータを出力するラッチ部１０４と、を備えて構成されていた。
【０００５】
前記機能部１０２としては、図１２に示したように、前段からの終了検出（completion detection）が容易な差動ロジック群（differential logic family）である差動カスコード電圧スイッチロジック（Differential Cascode Voltage Switch logic；以下、ＤＣＶＳと称す）回路が主に使用され、より詳細に説明すると次のようであった。
【０００６】
前記ＤＣＶＳ回路は、図１２に示したように、ソースに電源電圧Ｖｄｄが印加される２つのＰＭＯＳトランジスタＰＭ１，ＰＭ２のゲートにクロック信号ＣＫを印加し、ソースに接地電圧Ｖｓｓが印加されたＮＭＯＳトランジスタＮＭ１のゲートにクロック信号ＣＫを印加し、前記各ＰＭＯＳトランジスタＰＭ１，ＰＭ２のドレインを、入力データによってオン／オフされるカスコードロジック回路１０２−１を介して前記ＮＭＯＳトランジスタＮＭ１のドレインに接続し、前記ＰＭＯＳトランジスタＰＭ１，ＰＭ２の各ドレインとカスコードロジック回路１０２−１の出力端子との接続点を各インバータＸ１，Ｘ２の入力端子にそれぞれ接続して、それらインバータＸ１，Ｘ２から各出力信号ＯＵＴ，/ＯＵＴがそれぞれ出力されるように構成されていた。
【０００７】
前記制御部１０１は、ハンドシェーキング制御のために遅延鈍感（Delay-Insensitive）特性を有するミュラーＣ素子（Muller C-element）を利用して具現化される。詳しくは、制御部１０１は、両入力値、即ち、前段からの要求信号ＲＥＱＩＮと次段からの要求信号ＲＥＱＯＵＴとが同じであるときには、出力値であるクロック信号ＣＫと入力値である要求信号ＲＥＱＩＮ，ＲＥＱＯＵＴとが異なり、両入力値が異なるときには、出力値であるクロック信号ＣＫが以前の値を維持する動作を行うように構成されていた。
【０００８】
前記ラッチ部１０４は、伝統的フローラッチタイプ（Traditional Flow-Latch type）又はミュラーＣ素子を使用することができるが、フローラッチタイプの場合は遅延鈍感特性を有しないため、ミュラーＣ素子が主に使われる。
【０００９】
このような前記ラッチ部１０４は、図１３に示したように、ソースに電源電圧Ｖｄｄが印加されるＰＭＯＳトランジスタＰＭ２２のゲート及びソースに接地電圧Ｖｓｓが印加されるＮＭＯＳトランジスタＮＭ２２のゲートに、次段からの承認信号ＡＣＫＩＮが印加され、前記ＰＭＯＳトランジスタＰＭ２２のドレインにソースが接続されたＰＭＯＳトランジスタＰＭ２１のゲート及び前記ＮＭＯＳトランジスタＮＭ２２のドレインにソースが接続されたＮＭＯＳトランジスタＮＭ２１のゲートに、データＤｉｎ（即ち、機能部１０２からの出力信号ＯＵＴ又は/ＯＵＴ）が印加されるデータ入力回路と、前記ＰＭＯＳトランジスタＰＭ２１とＮＭＯＳトランジスタＮＭ２１との接続点から出力される信号をラッチしてデータＤＡＴＡＯＵＴを出力するように２つのインバータＸ４，Ｘ５が相互反対方向に並列接続されたラッチ回路１０４−１と、から構成されていた。
【００１０】
前記終了検出器１０３は、前記機能部１０２の各出力信号ＯＵＴ、/ＯＵＴを論理演算し、動作終了信号として、要求信号ＲＥＱＯＵＴ（次段の制御部１０１に入力する要求信号ＲＥＱＩＮに相当する）及び承認信号ＡＣＫＯＵＴ（前段の制御部１０１及びラッチ部１０４に入力する承認信号ＡＣＫＩＮに相当する）を発生させるように、主にＮＡＮＤゲート又はＮＯＲゲートにより構成されていた。
【００１１】
以下、このように構成された従来の非同期システムとしての非同期パイプラインの動作を説明する。
先ず、次段からの要求信号ＲＥＱＯＵＴがローであるとき、前段からの要求信号ＲＥＱＩＮがローとなると、制御部１０１から出力されるクロック信号ＣＫはハイとなり、機能部１０２は評価段階（evaluation phase）に突入して各出力信号ＯＵＴ、/ＯＵＴを評価し、終了検出器１０３はそれら出力信号ＯＵＴ、/ＯＵＴを論理演算して、ハイレベルの出力値、即ち、承認信号ＡＣＫＯＵＴを発生させる。該出力値は、前段のための承認信号ＡＣＫＩＮとして伝送される。
【００１２】
次いで、前段からの要求信号ＲＥＱＩＮがハイになると、前記制御部１０１から出力されるクロック信号ＣＫは以前の出力状態を維持するが、次段からの要求信号ＲＥＱＯＵＴがハイになると、前記制御部１０１から出力されるクロック信号ＣＫがローになるので、前記機能部１０２は再びプリチャージ段階に突入する。よって、前記終了検出器１０３の出力値である承認信号ＡＣＫＯＵＴがローになる。
【００１３】
このような動作が反復されて、前記機能部１０２の論理演算動作が行われる。以下、前記機能部１０２を、図１２に示したようなＤＣＶＳ回路で構成した場合の動作を説明する。
【００１４】
先ず、図１２に示したＤＣＶＳ回路で構成された機能部１０２は、クロック信号ＣＫがローであると、各ＰＭＯＳトランジスタＰＭ１，ＰＭ２がターンオンされて、内部出力端子である各インバータＸ１，Ｘ２の入力端子はハイレベルにプリチャージされ、ハイレベルの信号を受けた各インバータＸ１，Ｘ２は、出力信号ＯＵＴ、/ＯＵＴをそれぞれローに放電させる。
【００１５】
次いで、前記クロック信号ＣＫがローからハイに遷移すると、ＮＭＯＳトランジスタＮＭ１がターンオンされ、カスコードロジック回路１０２−１が動作状態になる。
【００１６】
このとき、前記カスコードロジック回路１０２−１は、入力データＤＡＴＡＩＮによって前記各インバータＸ１，Ｘ２の入力端子の何れか１つをローに放電する。例えば、インバータＸ１の入力端子が放電されると仮定すると、該インバータＸ１から出力される出力信号ＯＵＴがハイになり、入力端子がハイ状態に充填されているインバータＸ２から出力される出力信号/ＯＵＴはロー状態を維持する。
【００１７】
次いで、前記クロック信号ＣＫがハイからローに遷移されると、再びプリチャージ状態になる。
このような動作が反復されて、データ演算が行われる。
【００１８】
図１２のように構成された機能部１０２から各出力信号ＯＵＴ、/ＯＵＴが出力されると、図１３に示したように、出力信号ＯＵＴ、/ＯＵＴはＰＭＯＳトランジスタＰＭ２１，ＰＭ２２、ＮＭＯＳトランジスタＮＭ２１，ＮＭ２２及びラッチ回路１０４−１からなるラッチ部１０４を経由して、次段に伝送される。
【００１９】
ここで、前記機能部１０２からの出力信号ＯＵＴのみについて説明する。
ラッチ部１０４では、次段からの承認信号ＡＣＫＩＮがローであり、機能部１０２からの出力信号ＯＵＴがローであるとき、各ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２だけがターンオンされて、ラッチ回路１０４−１に電源電圧Ｖｄｄが印加されるため、該ラッチ回路１０４−１はローのデータＤＡＴＡＯＵＴを出力する。
【００２０】
反対に、前記承認信号ＡＣＫＩＮがハイであり、前記機能部１０２の出力信号ＯＵＴがハイであるとき、各ＮＭＯＳトランジスタＮＭ２１，ＮＭ２２がターンオンされて、前記ラッチ回路１０４−１の入力端子を接地させるため、該ラッチ回路１０４−１はハイのデータＤＡＴＡＯＵＴを出力する。
【００２１】
前記承認信号ＡＣＫＩＮがローであるときに前記機能部１０２の出力信号ＯＵＴがハイであるか、又は、前記承認信号ＡＣＫＩＮがハイであるときに前記機能部１０２の出力信号ＯＵＴがローであると、両信号レベルが同等になるまで、前記ラッチ回路１０４−１は以前の出力レベルを維持する。
【００２２】
【発明が解決しようとする課題】
然るに、このような従来の非同期パイプライン回路においては、理論的には低電力で高速な動作が可能であるが、実際には、ハンドシェーキングプロトコルに必要な付加制御回路（control circuit overhead）及びＤＣＶＳ回路の電力消耗量が多いため、同期パイプライン回路に比べてそれ程性能の向上を期待し得ないという不都合な点があった。
【００２３】
本発明は、このような従来の課題に鑑みてなされたもので、非同期パイプライン回路であって、電力消耗量を低減し得る非同期センシング差動論理回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記のような目的を達成するため、本発明の請求項１に係る非同期センシング差動論理回路は、ハンドシェーキング動作を行うための前段からの要求信号と次段への要求信号とに応じて、前記ハンドシェーキング動作を制御する制御信号を出力する制御部と、該制御部からの制御信号によりハンドシェーキング動作を行い、前段からの入力データを論理演算して出力すると共に、該出力データのラッチ動作を制御するためのラッチ制御信号及び前段への承認信号を出力する機能部と、次段からの承認信号及び前記機能部からのラッチ制御信号により、前記機能部からのデータをラッチして出力すると共に、前記次段への要求信号を出力するラッチ部と、を包含して構成される。
【００２５】
請求項２に記載の発明では、前記機能部は、第１，第２出力ノードと、前記制御部から出力された制御信号としての第１入力イネーブル信号を反転して反転イネーブル信号を出力する第１インバータと、前記反転イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第２インバータと、ソースに電源電圧が印加され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、ソースに電源電圧が印加され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、前記第１インバータから出力された反転イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、前記第１インバータから出力された反転イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第１入力イネーブル信号が入力される第３ＰＭＯＳトランジスタと、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記第１入力イネーブル信号により前記カスコードロジック回路の内部スイッチング素子を接地させる第３ＮＭＯＳトランジスタと、を包含して構成される。
【００２６】
請求項３に記載の発明では、前記機能部は、第１，第２出力ノードと、前記制御部から出力された制御信号としての第１入力クロック信号を反転して第２出力クロック信号を出力する第１インバータと、前記制御部から出力された制御信号としての第２入力クロック信号を反転して前記ラッチ制御信号としての第１出力クロック信号を出力する第２インバータと、前記第２出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、前記第２出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、前記第１出力クロック信号がゲートに入力される第３ＮＭＯＳトランジスタと、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された制御信号としての第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第４ＮＭＯＳトランジスタと、を包含して構成される。
【００２７】
請求項４に記載の発明では、前記機能部は、第１，第２出力ノードと、ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力イネーブル信号が入力される第１ＰＭＯＳトランジスタと、ドレインは第１ＰＭＯＳトランジスタのドレインに連結され、ソースに接地電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力クロック信号が入力される第１ＮＭＯＳトランジスタと、を備え、第１入力クロック信号を反転して第２出力クロック信号を出力する第１インバータと、ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第２入力クロック信号が入力される第２ＰＭＯＳトランジスタと、ドレインは前記第２ＰＭＯＳトランジスタのドレインに連結され、ソースに接地電圧が印加され、ゲートに前記制御部から出力された制御信号としての第２入力イネーブル信号が入力される第２ＮＭＯＳトランジスタと、を備え、前記第２入力クロック信号を反転して前記ラッチ制御信号としての第１出力クロック信号を出力する第２インバータと、前記第２出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第３ＰＭＯＳトランジスタと、前記第２出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第４ＰＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第３ＮＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第４ＮＭＯＳトランジスタと、ソース及びドレインが前記第３，第４ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、前記第１出力クロック信号がゲートに入力される第５ＮＭＯＳトランジスタと、ソースに電源電圧が印加され、ドレインは、第１，第２出力イネーブル信号の出力端子に連結され、前記第２出力クロック信号がゲートに入力される第５ＰＭＯＳトランジスタと、ドレインは前記第５ＰＭＯＳトランジスタのドレイン及び前記第１，第２出力イネーブル信号の出力端子に連結され、ソースは前記第１，第２出力ノードにそれぞれ連結され、ゲートは前記第２，第１出力ノードにそれぞれ連結される第６，第７ＮＭＯＳトランジスタと、を備えて構成されたイネーブル信号発生部と、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第８ＮＭＯＳトランジスタと、を包含して構成される。
【００２８】
請求項５に記載の発明では、前記機能部は、第１，第２出力ノードと、前記制御部から出力された制御信号としての第２入力イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第１インバータと、前記制御部から出力された制御信号としての第１入力イネーブル信号を反転して第２出力イネーブル信号を出力する第２インバータと、前記第１出力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、前記第１出力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、前記第２出力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、前記第２出力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第２入力イネーブル信号が入力される第３ＮＭＯＳトランジスタと、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第４ＮＭＯＳトランジスタと、を包含して構成される。
【００２９】
請求項６に記載の発明では、前記機能部は、第１，第２出力ノードと、ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力イネーブル信号が入力される第１ＰＭＯＳトランジスタと、ドレインは前記第１ＰＭＯＳトランジスタのドレインに連結されて前記反転入力イネーブル信号を出力し、ソースに接地電圧が印加され、ゲートには前段の動作終了信号が印加される第１ＮＭＯＳトランジスタと、を備え、第１入力イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第１インバータと、電源電圧がソースに印加され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第２ＰＭＯＳトランジスタと、電源電圧がソースに印加され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第３ＰＭＯＳトランジスタと、前記反転入力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第２ＮＭＯＳトランジスタと、前記反転入力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第３ＮＭＯＳトランジスタと、ソース及びドレインが前記第２，第３ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第１入力イネーブル信号が入力される第４ＰＭＯＳトランジスタと、ソースに接地電圧が印加され、ドレインは動作終了信号の出力端子に連結され、ゲートに前記反転入力イネーブル信号が入力される第４ＮＭＯＳトランジスタと、ドレインは前記第４ＮＭＯＳトランジスタのドレインに共通連結されて前記動作終了信号の出力端子に接続され、ソースは前記第１，第２出力ノードにそれぞれ連結され、ゲートは前記第２，第１出力ノードに連結される第５，第６ＰＭＯＳトランジスタと、を備えて構成された動作終了信号発生部と、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第５ＮＭＯＳトランジスタと、を包含して構成される。
【００３０】
請求項７に記載の発明では、前記カスコードロジック回路は、可変入力データにより第１，第２出力ノードにデータを伝送するパストランジスタロジック回路で置換して構成される。
【００３１】
請求項８に記載の発明では、前記ラッチ部は、電源電圧と接地電圧間に第１，第２ＰＭＯＳトランジスタ及び第１〜第３ＮＭＯＳトランジスタが順次直列接続され、前記第１ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタのゲートには前記承認信号が印加され、前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートには前記ラッチ制御信号が印加され、前記第２ＮＭＯＳトランジスタのゲートには前記機能部からの出力データが印加されるデータ入力回路と、該データ入力回路の第２ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとの接続点に入力端子が接続されて、前記データ入力回路からの出力信号をラッチするラッチ回路と、前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートに入力される制御信号を遅延させて次段のための要求信号を発生する遅延部と、を包含して構成される。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態に対し、図面を用いて説明する。
本実施形態に係る非同期センシング差動論理回路は、図１に示したように、機能部２０２でハンドシェーキング動作を行うための前段からの要求信号ＲＥＱＩＮ及びラッチ部２０３からの要求信号ＲＥＱＯＵＴを入力して演算し、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１入力イネーブル信号Ｅｉを発生させる制御部２０１と、制御部２０１からの第１入力イネーブル信号Ｅｉに応じてハンドシェーキング動作を行い、前段からの入力データＤＡＴＡＩＮを論理演算して出力信号ＯＵＴ、/ＯＵＴを出力すると共に、ラッチ部２０３による出力信号ＯＵＴ，/ＯＵＴのラッチ動作を制御するためのラッチ制御信号としての第１出力イネーブル信号Ｅｏ及び前段への承認信号ＡＣＫＯＵＴ（前段の承認信号ＡＣＫＩＮに相当する）を出力する機能部２０２と、次段からの承認信号ＡＣＫＩＮ及び前記機能部２０２からの第１出力イネーブル信号Ｅｏにより、前記機能部２０２からの出力信号ＯＵＴ、/ＯＵＴをラッチした後、データＤＡＴＡＯＵＴとして出力すると同時に、次段のための要求信号ＲＥＱＯＵＴ（次段の要求信号ＲＥＱＩＮに相当する）を出力するラッチ部２０３と、を備えて構成されている。
【００３３】
前記制御部２０１はミュラーＣ素子により構成されている。
前記機能部２０２は、非同期チャージリサイクリング差動論理（Asynchronous Charge-Recycling Differential Logic）回路であって、次のように、多様な形態で構成して使用できる。
【００３４】
前記機能部２０２の第１実施形態は、図２に示したように、第１入力イネーブル信号Ｅｉを反転するインバータＸ９３と、該インバータＸ９３からの反転入力イネーブル信号Ｅｉ’を反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ９４と、電源電圧Ｖｄｄと前記インバータＸ９３の反転入力イネーブル信号Ｅｉ’間にクロスカップルド（cross-coupled）されて、第１，第２出力ノードである各出力端子Ｑｂ、Ｑからの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチする各インバータＸ９１，Ｘ９２と、前記各出力端子Ｑ、Ｑｂ間に接続され、前記第１入力イネーブル信号Ｅｉがローであるときに前記各出力端子Ｑ、Ｑｂの電圧レベルを等化させるＰＭＯＳトランジスタＰＭ９３と、入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂ間の電圧レベル差を発生するカスコードロジック回路２０２−５と、前記第１入力イネーブル信号Ｅｉがハイであるときに前記カスコードロジック回路２０２−５に接地電圧Ｖｓｓを印加するＮＭＯＳトランジスタＮＭ９３と、を備えて構成されている。
【００３５】
ここで、前記インバータＸ９１、Ｘ９２は、ＰＭＯＳトランジスタＰＭ９１とＮＭＯＳトランジスタＮＭ９１、ＰＭＯＳトランジスタＰＭ９２とＮＭＯＳトランジスタＮＭ９２が、電源電圧Ｖｄｄと反転入力イネーブル信号Ｅｉ’の端子間に、それぞれ直列接続されて構成されている。
【００３６】
尚、第１入力イネーブル信号Ｅｉと第２入力イネーブル信号Ｅｉｂは、位相が相反する信号である。
前記機能部２０２の第２実施形態は、図５に示したように、クロック信号ＣＫｉを反転してクロック信号ＣＫｂを出力するインバータＸ５３と、クロック信号ＣＫｉｂを反転してクロック信号ＣＫを出力するインバータＸ５４と、それらインバータＸ５３，Ｘ５４の各クロック信号ＣＫｂ、ＣＫ間にクロスカップルドされて、各出力端子Ｑ、ＱｂをそれぞれラッチするインバータＸ５１，Ｘ５２と、前記各出力端子Ｑ、Ｑｂ間に接続されて前記インバータＸ５４からの非反転クロック信号ＣＫがハイであるとき、前記各出力端子Ｑ、Ｑｂを等化させるＮＭＯＳトランジスタＮＭ５３と、入力データＤＡＴＡＩＮにより前記各出力端子Ｑ、Ｑｂ間の電圧差を発生するカスコードロジック回路２０２−１と、前記制御部２０１のイネーブル信号Ｅｉがハイであるとき、前記カスコードロジック回路２０２−１を接地電圧Ｖｓｓに連結するＮＭＯＳトランジスタＮＭ５４と、を備えて構成されている。
【００３７】
前記各インバータＸ５１，Ｘ５２は、ＰＭＯＳトランジスタＰＭ５１とＮＭＯＳトランジスタＮＭ５１、ＰＭＯＳトランジスタＰＭ５２とＮＭＯＳトランジスタＮＭ５２が、第２出力クロック信号ＣＫｂの端子と第１クロック信号ＣＫの端子間に、それぞれ直列接続されて構成されている。
【００３８】
機能部２０２の第２実施形態は、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１、第２入力クロック信号ＣＫｉ，ＣＫｉｂを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力クロック信号ＣＫを出力するものである。尚、第１入力クロック信号ＣＫｉと第２入力クロック信号ＣＫｉｂ、及び第１出力クロック信号ＣＫと第２出力クロック信号ＣＫｂは、それぞれ位相が相反する信号である。
【００３９】
前記機能部２０２の第３実施形態は、図６に示したように、第１入力イネーブル信号Ｅｉ及び第１入力クロック信号ＣＫｉが印加されて、第２出力クロック信号ＣＫｂを出力するように電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に直列接続されたＰＭＯＳトランジスタＰＭ６４及びＮＭＯＳトランジスタＮＭ６４から成るインバータＸ６４と、第２入力クロック信号ＣＫｉｂ及び第２入力イネーブル信号Ｅｉｂが印加されて、第１出力クロック信号ＣＫを出力するように電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に直列接続されたＰＭＯＳトランジスタＰＭ６５及びＮＭＯＳトランジスタＮＭ６５から成るインバータＸ６５と、前記第１、第２出力クロック信号ＣＫ、ＣＫｂ間にクロスカップルドされて、各出力端子Ｑｂ、Ｑからの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチするインバータＸ６１，Ｘ６２と、各出力端子Ｑ、Ｑｂ間に接続されて、インバータＸ６５からの第１出力クロック信号ＣＫがハイであるときに前記各出力端子Ｑ、Ｑｂの電圧レベルを一致させるＮＭＯＳトランジスタＮＭ６３と、電源電圧Ｖｄｄと各出力端子Ｑ、Ｑｂ間に接続され、第２出力クロック信号ＣＫｂ及び各出力端子Ｑ、Ｑｂの出力信号/ＯＵＴ、ＯＵＴが印加されて第２出力イネーブル信号Ｅｏｂを出力するイネーブル信号発生部２０２−３と、前記第２出力イネーブル信号Ｅｏｂを反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ６３と、入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂ間の電圧差を発生するカスコードロジック回路２０２−２と、第２入力イネーブル信号Ｅｉｂがハイであるときに前記カスコードロジック回路２０２−２に接地電圧Ｖｓｓを印加するＮＭＯＳトランジスタＮＭ６８と、を備えて構成されている。
【００４０】
前記イネーブル信号発生部２０２−３は、ソースに電源電圧Ｖｄｄが印加されたＰＭＯＳトランジスタＰＭ６３のゲートに第１出力クロック信号ＣＫｂを印加し、ソースに出力信号ＯＵＴが印加されるＮＭＯＳトランジスタＮＭ６６のゲートに出力信号/ＯＵＴが印加され、ソースに出力信号/ＯＵＴが印加されるＮＭＯＳトランジスタＮＭ６７のゲートに出力信号ＯＵＴが印加され、前記各ＰＭＯＳトランジスタＰＭ６３及びＮＭＯＳトランジスタＮＭ６６，ＮＭ６７の各ドレインの共通接続点から第２出力イネーブル信号Ｅｏｂが出力されるように構成されている。
【００４１】
前記各インバータＸ６１，Ｘ６２は、ＰＭＯＳトランジスタＰＭ６１とＮＭＯＳトランジスタＮＭ６１、ＰＭＯＳトランジスタＰＭ６１とＮＭＯＳトランジスタＮＭ６１が、第２出力クロック信号ＣＫｂの端子と第１出力クロック信号ＣＫの端子間に、それぞれ直列接続されて構成されている。
【００４２】
機能部２０２の第３実施形態は、機能部２０２のハンドシェーキング動作を制御する制御信号として第１入力イネーブル信号Ｅｉ、第２入力イネーブル信号Ｅｉｂ、第１入力クロック信号ＣＫｉ及び第２入力クロック信号ＣＫｉｂを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力イネーブル信号Ｅｏを出力するものである。
【００４３】
前記機能部２０２の第４実施形態は、図７に示したように、第２入力イネーブル信号Ｅｉｂを反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ８３と、第１入力イネーブル信号Ｅｉを反転して第２出力イネーブル信号Ｅｏｂを出力するインバータＸ８４と、それらインバータＸ８３，Ｘ８４の各出力端子からの第１、第２出力イネーブル信号Ｅｏ、Ｅｏｂ間にクロスカップルドされて、各出力端子Ｑｂ、Ｑからの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチするインバータＸ８１，Ｘ８２と、前記各出力端子Ｑ、Ｑｂ間に接続され、第２出力イネーブル信号Ｅｉｂがハイであるときに出力端子Ｑ、Ｑｂの電圧レベルを等化させるＮＭＯＳトランジスタＮＭ８３と、入力データＤＡＴＡＩＮに従って各出力端子Ｑ、Ｑｂ間の電圧差を発生するカスコードロジック回路２０２−４と、第１入力イネーブル信号Ｅｉがハイであるときに前記カスコードロジック回路２０２−４に接地電圧Ｖｓｓを印加するＮＭＯＳトランジスタＮＭ８４と、を備えて構成されている。
【００４４】
前記各インバータＸ８１，Ｘ８２は、ＰＭＯＳトランジスタＰＭ８１とＮＭＯＳトランジスタＮＭ８１、ＰＭＯＳトランジスタＰＭ８２とＮＭＯＳトランジスタＮＭ８２が、第１出力イネーブル信号Ｅｏの端子と第２出力イネーブル信号Ｅｏｂの端子間にそれぞれ直列接続されて構成されている。
【００４５】
機能部２０２の第４実施形態は、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１、第２入力イネーブル信号Ｅｉ，Ｅｉｂを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力イネーブル信号Ｅｏを出力するものである。尚、第１入力イネーブル信号Ｅｉと第２入力イネーブル信号Ｅｉｂ、第１出力イネーブル信号Ｅｏと第２出力イネーブル信号Ｅｏｂは、それぞれ位相が相反する信号である。
【００４６】
前記機能部２０２の第５実施形態は、図９に示したように、第１入力イネーブル信号Ｅｉ及び動作終了信号Ｄｎｉ（前段の動作終了信号Ｄｎｏに相当する）がそれぞれゲートに印加され、第１入力イネーブル信号Ｅｉを反転した反転入力イネーブル信号Ｅｉ’を出力するように電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に直列接続されたＰＭＯＳトランジスタＰＭ１０４及びＮＭＯＳトランジスタＮＭ１０４と、前記反転入力イネーブル信号Ｅｉ’を反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ１０３と、電源電圧Ｖｄｄと前記反転入力イネーブル信号Ｅｉ’間にクロスカップルドされて各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチする各インバータＸ１０１，Ｘ１０２と、前記各出力端子Ｑ、Ｑｂ間に接続され、第１入力イネーブル信号Ｅｉがローであるときに前記各出力端子Ｑ、Ｑｂの電圧レベルを等化させるＰＭＯＳトランジスタＰＭ１０３と、接地電圧Ｖｓｓと各出力端子Ｑ、Ｑｂ間に接続され、前記反転入力イネーブル信号Ｅｉ’及び各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ、/ＯＵＴが印加されて動作終了信号Ｄｎｏを出力する動作信号発生部２０２−７と、入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂにデータを伝送するカスコードロジック回路２０２−６と、前記第１入力イネーブル信号Ｅｉがハイであるときに前記カスコードロジック回路２０２−６に接地電圧Ｖｓｓを印加させるＮＭＯＳトランジスタＮＭ１０５と、を備えて構成されている。
【００４７】
前記動作信号発生部２０２−７は、ソースが接地電圧Ｖｓｓに連結されたＮＭＯＳトランジスタＮＭ１０３のゲートに反転入力イネーブル信号Ｅｉ’を印加し、ソースに出力信号ＯＵＴが印加されたＰＭＯＳトランジスタＰＭ１０５のゲートに出力信号/ＯＵＴを印加し、ソースに出力信号/ＯＵＴが印加されるＰＭＯＳトランジスタＰＭ１０６のゲートに出力信号ＯＵＴを印加して、前記ＮＭＯＳトランジスタＮＭ１０３、ＰＭＯＳトランジスタＰＭ１０５及びＰＭＯＳトランジスタＰＭ１０６の各ドレインの共通接続点から動作終了信号Ｄｎｏが出力されるように構成されている。
【００４８】
前記各インバータＸ１０１，Ｘ１０２は、ＰＭＯＳトランジスタＰＭ１０１とＮＭＯＳトランジスタＮＭ１０１、ＰＭＯＳトランジスタＰＭ１０２とＮＭＯＳトランジスタＮＭ１０２が、電源電圧Ｖｄｄと反転入力イネーブル信号Ｅｉ’の端子間に、それぞれ直列接続されて構成されている。
【００４９】
機能部２０２の第５実施形態は、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１入力イネーブル信号Ｅｉ及び動作終了信号Ｄｎｉを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力イネーブル信号Ｅｏを出力するものである。
【００５０】
前記ラッチ部２０３は、図４に示したように、ソースに電源電圧Ｖｄｄが印加されるＰＭＯＳトランジスタＰＭ７２のゲートと、ソースに接地電圧Ｖｓｓが印加されるＮＭＯＳトランジスタＮＭ７３のゲートとに承認信号ＡＣＫＩＮが印加され、前記ＮＭＯＳトランジスタＮＭ７３のドレインにソースが接続されたＮＭＯＳトランジスタＮＭ７２のゲートにデータＤｉｎ（機能部２０２の出力信号ＯＵＴ又は/ＯＵＴ）が印加され、前記ＰＭＯＳトランジスタＰＭ７２のドレインにソースが接続されたＰＭＯＳトランジスタＰＭ７１のゲートと、前記ＮＭＯＳトランジスタＮＭ７２のドレインにソースが接続されるＮＭＯＳトランジスタＮＭ７１のゲートとに、前記機能部２０２からの第１出力イネーブル信号Ｅｏが印加されるデータ入力回路２０３−３と、各インバータＸ７２，Ｘ７１が反転接続されて成るラッチ回路２０３−１と、前記機能部２０２の第１出力イネーブル信号Ｅｏを遅延して、要求信号ＲＥＱＯＵＴ（次段のための要求信号ＲＥＱＩＮに相当する）を発生させる遅延回路２０３−２と、を備えて構成され、前記データ入力回路２０３−３のＰＭＯＳトランジスタＰＭ７１及びＮＭＯＳトランジスタＮＭ７１の各ドレインの共通接続点が、ラッチ回路２０３−１の入力端子に接続され、該ラッチ回路２０３−１からデータＤＡＴＡＯＵＴが出力される。
【００５１】
以下、このように構成された本実施形態に係る非同期センシング差動論理回路の動作を、機能部２０２として図２の第１実施形態を用いた場合について、図面を用いて説明する。
【００５２】
先ず、図１０（ｂ）に示すように、制御部２０１に入力される要求信号ＲＥＱＯＵＴがローで、図１０（ａ）に示すように、前段からの要求信号ＲＥＱＩＮがハイになると、図１０（ｃ）に示すように、制御部２０１からの第１入力イネーブル信号Ｅｉがハイになる。よって、機能部２０２は評価段階に突入して出力値を評価すると共に、図１０（ｄ）に示すように、機能部２０２から第１出力イネーブル信号Ｅｏがハイで発生される。このとき、前記第１出力イネーブル信号Ｅｏは、承認信号ＡＣＫＯＵＴとしても出力される。
【００５３】
ラッチ部２０３は、ハイの第１出力イネーブル信号Ｅｏにより、データ入力回路２０３−３に入力される前記機能部２０２のデータＤｉｎ、即ち、出力信号ＯＵＴ、/ＯＵＴをラッチ回路２０３−１でラッチした後、データＤＡＴＡＯＵＴとして出力すると共に、前記第１出力イネーブル信号Ｅｏを遅延部２０３−２で所定時間遅延させて要求信号ＲＥＱＯＵＴとしてハイで発生して、ラッチ動作が終了したことを知らせる。
【００５４】
具体的には、承認信号ＡＣＫＩＮ及び第１出力イネーブル信号Ｅｏがローのときには、ラッチ回路２０３−１にハイの信号が印加され、データＤＡＴＡＯＵＴはローで出力される。また、承認信号ＡＣＫＩＮ及び第１出力イネーブル信号Ｅｏがハイのときには、データＤｉｎがハイになると、ラッチ回路２０３−１にローの信号が印加されて、データＤＡＴＡＯＵＴはハイで出力される。
【００５５】
一方、承認信号ＡＣＫＩＮと第１出力イネーブル信号Ｅｏの電圧レベルが異なる場合には、ラッチ回路２０３−１は以前の出力状態を維持する。
前記第１出力イネーブル信号Ｅｏが印加された遅延回路２０３−２は、第１出力イネーブル信号Ｅｏを所定時間遅延した後、次段のための要求信号ＲＥＱＯＵＴを出力する。
【００５６】
次段のための要求信号ＲＥＱＯＵＴがハイになってから所定時間が経過すると、制御部２０１からの第１入力イネーブル信号Ｅｉがローになり、機能部２０２は再びプリチャージ段階に突入する。
【００５７】
よって、機能部２０２の各出力端子Ｑ、Ｑｂは、“Ｖｄｄ／２”に等化され、所定時間が経過した後、第１出力イネーブル信号Ｅｏがローで出力される。
本実施形態に係る非同期センシング差動論理回路においては、上述した動作を反復して、機能部２０２でデータ演算を行い、ラッチ部２０３で機能部２０２から出力されるデータＤｉｎをラッチした後、次段に伝送する。
【００５８】
次に、前記機能部２０２の各実施形態の動作を、図面を用いて詳細に説明する。
先ず、機能部２０２の第１実施形態の動作を、図２に基づいて説明する。
【００５９】
先ず、第１入力イネーブル信号Ｅｉがローレベルであると等化位相になるので、各インバータＸ９３、Ｘ９４は前記ローの第１入力イネーブル信号Ｅｉを順次反転して、ローの第１出力イネーブル信号Ｅｏを出力する。
【００６０】
このとき、前記インバータＸ９３の出力信号である反転入力イネーブル信号Ｅｉ’がハイであるため、各出力端子Ｑ、Ｑｂに対してクロスカップルドされてプルアップ／プルダウン回路を構成する各インバータＸ９１、Ｘ９２はオフ状態になり、前記ローの第１入力イネーブル信号ＥｉによりＰＭＯＳトランジスタＰＭ９３がターンオンされて、前記各出力端子Ｑ、Ｑｂの電圧レベルを“Ｖｄｄ／２”にプリチャージさせる。
【００６１】
各インバータＸ９１，Ｘ９２の各ＰＭＯＳトランジスタＰＭ９１，ＰＭ９２が電源電圧Ｖｄｄに直接連結されているので、プリチャージレベルは図７の回路に比べてやや高い。
【００６２】
次いで、第１入力イネーブル信号Ｅｉがローからハイに遷移すると、評価段階になる。
このとき、前記ハイの第１入力イネーブル信号ＥｉによりＰＭＯＳトランジスタＰＭ９３がターンオフされ、ＮＭＯＳトランジスタＮＭ９３がターンオンされた状態で、カスコードロジック回路２０２−５は入力データＤＡＴＡＩＮを論理演算して、各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【００６３】
ここで、前記出力端子Ｑｂが接地されてローとなり、前記出力端子Ｑの電圧レベルをハイと仮定すると、インバータＸ９１は、ＰＭＯＳトランジスタＰＭ９１がターンオフされＮＭＯＳトランジスタＮＭ９１がターンオンされて、出力端子Ｑｂの電圧レベルをローレベルにプルダウンさせ、インバータＸ９２は、ＰＭＯＳトランジスタＰＭ９２がターンオンされＮＭＯＳトランジスタＮＭ９２がターンオフされて、出力端子Ｑの電圧レベルをハイレベルにプルアップさせるので、前記各インバータＸ９１、Ｘ９２は前記各出力端子Ｑ、Ｑｂ間の電圧差を高速に評価する。
【００６４】
このような動作により、各出力端子Ｑｂ，Ｑの電圧レベル、即ち、出力信号ＯＵＴ，/ＯＵＴは次段に伝送され、前記イネーブル信号Ｅｏも次段のイネーブル信号Ｅｉとして伝送される。
【００６５】
次いで、第１入力イネーブル信号Ｅｉがハイからローに遷移されて等化位相になると、各インバータＸ９３、Ｘ９４は前記ローの第１入力イネーブル信号Ｅｉを順次反転させて、ローの第１出力イネーブル信号Ｅｏを出力する。
【００６６】
よって、前記第１出力イネーブル信号Ｅｏがロー状態であるため、インバータＸ９１、Ｘ９２はオフ状態になり、ローの第１入力イネーブル信号ＥｉによりＮＭＯＳトランジスタＮＭ９３がターンオンされて各出力端子Ｑ、Ｑｂが連結されるので、それら出力端子Ｑ、Ｑｂは“Ｖｄｄ／２”程度にプリチャージされる。
【００６７】
即ち、第１入力イネーブル信号Ｅｉのレベルの遷移により、等化（equalize phase）段階及び感知／評価段階が反復的に転換されながら、入力データＤＡＴＡＩＮを次段に順次伝送するようになる。
【００６８】
この場合、図３に示したように、図２に示した機能部２０２の回路と同様な複数の回路２２１〜２２５を用い、第１入力イネーブル信号Ｅｉは所定時間遅延後、回路２２１，２２２に入力し、回路２２１の第１出力イネーブル信号Ｅｏは遅延回路を経由して回路２２３，２２４，２２５に第１入力イネーブル信号Ｅｉとして順次入力した後、第１出力イネーブル信号Ｅｏとして出力すると共に、入力データＤＡＴＡＩＮは回路２２１〜２２５に順次入力するように接続して５ビットキャリチェーンを形成することにより、最終段の回路２２５から最終的な第１出力イネーブル信号Ｅｏ及びデータＤｉｎを得るようにすることもできる。
【００６９】
次に、機能部２０２の第２実施形態の動作を、図５に基づいて説明する。
制御部２０１からの第１入力イネーブル信号Ｅｉがロー状態で、第１入力クロック信号ＣＫｉがハイ、第２入力クロック信号ＣＫｉｂがローのときは、プリチャージ段階になるが、前記ハイの第１入力クロック信号ＣＫｉはインバータＸ５３により反転されて、ローの第２出力クロック信号ＣＫｂとして出力され、前記ローの第２入力クロック信号ＣＫｉｂはインバータＸ５４により反転されて、ハイの第１出力クロック信号ＣＫとして出力される。
【００７０】
前記第１、第２出力クロック信号ＣＫ、ＣＫｂがそれぞれハイ及びロー状態であるため、各出力端子Ｑ、Ｑｂに対しクロスカップルドされた各インバータＸ５１，Ｘ５２はオフ状態を維持し、前記ハイの第１出力クロック信号ＣＫにより、等化トランジスタであるＮＭＯＳトランジスタＮＭ５３がオン状態になって、前記各出力端子Ｑ、Ｑｂの電圧レベルを“Ｖｄｄ／２”にプリチャージさせる。
【００７１】
この後、前記制御部２０１からの第１入力イネーブル信号Ｅｉがハイになって、ＮＭＯＳトランジスタＮＭ５４がターンオンされると、カスコードロジック回路２０２−１は入力データＤＡＴＡＩＮを論理演算して、各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【００７２】
このとき、出力端子Ｑの出力信号/ＯＵＴがハイであると仮定すると、前記第１入力クロック信号ＣＫｉがハイからローに遷移され、前記第２入力クロック信号ＣＫｉｂがローからハイに遷移されて、評価段階となるため、前記インバータＸ５３は前記ローの第１入力クロック信号ＣＫｉを反転してハイの第２出力クロック信号ＣＫｂを出力し、前記インバータＸ５４は前記ハイの第２入力クロック信号ＣＫｉｂを反転してローの第２出力クロック信号ＣＫを出力する。
【００７３】
これにより、各インバータＸ５１，Ｘ５２がイネーブルされて、前記インバータＸ５１は、ＰＭＯＳトランジスタＰＭ５１がターンオフされＮＭＯＳトランジスタＮＭ５１がターンオンされて出力端子Ｑｂをローにプルダウンさせ、前記インバータＸ５２は、ＰＭＯＳトランジスタＰＭ５２がターンオンされＮＭＯＳトランジスタＮＭ５２がターンオフされて、出力端子Ｑをハイにプルアップさせるので、各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ、/ＯＵＴを高速に評価する。
【００７４】
このような動作により、前記各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ，/ＯＵＴは次段に伝送され、前記第１，第２出力クロック信号ＣＫ、ＣＫｂも次段の第１，第２入力クロック信号ＣＫｉ、ＣＫｉｂとして伝送される。
【００７５】
次いで、第１入力クロック信号ＣＫｉがローからハイに、第２入力クロック信号ＣＫｉｂがハイからローにそれぞれ遷移されると、再びプリチャージ段階になるので、前記ハイの第１入力クロック信号ＣＫｉは前記インバータＸ５３により反転されて、ローの第２出力クロック信号ＣＫｂが出力され、前記ローの第２入力クロック信号ＣＫｉｂはインバータＸ５４により反転されて、ハイの第１出力クロック信号ＣＫが出力される。
【００７６】
前記第１，第２出力クロック信号ＣＫ、ＣＫｂがそれぞれハイ及びロー状態であるため、各出力端子Ｑ、Ｑｂに対しクロスカップルドされた各インバータＸ５１，Ｘ５２はオフ状態になり、前記ハイの第１出力クロック信号ＣＫによりＮＭＯＳトランジスタＮＭ５３がオン状態になって各出力端子Ｑ、Ｑｂが連結されるため、それら出力端子Ｑ、Ｑｂの電圧レベルは“Ｖｄｄ／２”にプリチャージされる。
【００７７】
即ち、前記第１，第２入力クロック信号ＣＫｉ、ＣＫｉｂのレベルが遷移することにより、等化段階及び感知／評価段階が反復的に行われて、入力データが次段に順次伝送されるようになる。
【００７８】
このような動作を行う機能部２０２の第２実施形態の構成は、１段階の遅延がそれ程大きくないときに有効である。
次に、機能部２０２の第３実施形態の動作を、図６に基づいて説明する。
【００７９】
図６の回路の動作は、図５の回路の動作と類似するが、インバータＸ６１，Ｘ６２のイネーブル時点だけが異なる。
即ち、図６の回路は、第１入力クロック信号ＣＫｉがハイに遷移された状態で、前段の動作が充分に終了され、第１入力イネーブル信号Ｅｉがアクティブにされたときに、初めて現在の段のクロスカップルドされたインバータＸ６１，Ｘ６２がイネーブルされるようになる。
【００８０】
より詳しくは、先ず、第１入力クロック信号ＣＫｉがハイで、第２入力クロック信号ＣＫｉｂがローであるとき、第１入力イネーブル信号Ｅｉはハイ、第２入力イネーブル信号Ｅｉｂはローであって、各インバータＸ６１，Ｘ６２はディスエーブル状態である。
【００８１】
前記ハイの第１入力クロック信号ＣＫｉによりＮＭＯＳトランジスタＮＭ６４がオンになるため、第２出力クロック信号ＣＫｂはロー状態になり、前記ローの第２入力クロック信号ＣＫｉｂによりＰＭＯＳトランジスタＰＭ６５がオンになるため、第１出力クロック信号ＣＫはハイ状態になる。
【００８２】
前記第２，第１出力クロック信号ＣＫｂ、ＣＫがそれぞれロー及びハイであるため、インバータＸ６１，Ｘ６２はオフ状態を維持し、前記ハイの第１出力クロック信号ＣＫによりＮＭＯＳトランジスタＮＭ６３がターンオンされて、各出力端子Ｑ、Ｑｂの電圧レベルは“Ｖｄｄ／２”にプリチャージされると共に、前記ローの第２出力クロック信号ＣＫｂにより、イネーブル信号発生部２０２−３のＰＭＯＳトランジスタＰＭ６３がターンオンされて、第２出力イネーブル信号Ｅｏｂがハイで出力されるので、インバータＸ６３からはローの第１出力イネーブル信号Ｅｏが出力される。
【００８３】
次いで、前記第１入力クロック信号ＣＫｉがハイからローに遷移され、前記第２入力クロック信号ＣＫｉｂがローからハイに遷移されて、第１入力イネーブル信号Ｅｉがハイからローに遷移され、第２入力イネーブル信号Ｅｉｂがローからハイに遷移されると、ＮＭＯＳトランジスタＮＭ６４及びＰＭＯＳトランジスタＰＭ６５はターンオフされ、ＰＭＯＳトランジスタＰＭ６４及びＮＭＯＳトランジスタＮＭ６５はターンオンされる。
【００８４】
よって、第２出力クロック信号ＣＫｂがハイになり、第１出力クロック信号ＣＫがローになるので、各出力端子Ｑ、Ｑｂに対してクロスカップルドされた各インバータＸ６１，Ｘ６２はオン状態になる。
【００８５】
このとき、前記ハイの第２入力イネーブル信号ＥｉｂによりＮＭＯＳトランジスタＮＭ６８がターンオンされた状態であるので、カスコードロジック回路２０２−２は入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂ間の電圧差を発生させるが、出力端子Ｑの出力信号/ＯＵＴがハイであると仮定すると、該出力端子Ｑのハイの出力信号/ＯＵＴにより、前記インバータＸ６１は、ＰＭＯＳトランジスタＰＭ６１がターンオフされＮＭＯＳトランジスタＮＭ６１がターンオンされて、出力端子Ｑｂの電圧レベルを高速にプルダウンさせ、また、前記出力端子Ｑｂのローの出力信号ＯＵＴにより、前記インバータＸ６２は、ＰＭＯＳトランジスタＰＭ６２がターンオンされＮＭＯＳトランジスタＮＭ６２がターンオフされて、出力端子Ｑの電圧レベルを高速にプルアップさせるので、各出力端子Ｑ、Ｑｂ間の電圧差を高速に評価する。
【００８６】
イネーブル信号発生部２０２−３では、ハイの第２出力クロック信号ＣＫｂによりＰＭＯＳトランジスタＰＭ６３がターンオフされるが、前記出力端子Ｑの出力信号/ＯＵＴをハイと仮定したので、ＮＭＯＳトランジスタＮＭ６６がターンオンされて第２出力イネーブル信号Ｅｏｂがローになり、インバータＸ６３により、第１出力イネーブル信号Ｅｏはハイになる。
【００８７】
次いで、前記第１入力クロック信号ＣＫｉがローレベルからハイレベルに、前記第２入力クロック信号ＣＫｉｂがハイレベルからローレベルにそれぞれ遷移されると、第１入力イネーブル信号Ｅｉがローからハイに遷移され、第２入力イネーブル信号Ｅｉｂがハイからローに遷移されるため、インバータＸ６１，Ｘ６２はディスエーブルされ、ＮＭＯＳトランジスタＮＭ６３がターンオンされて、各出力端子Ｑ、Ｑｂを“Ｖｄｄ／２”に再びプリチャージさせる。
【００８８】
このような動作は、制御部２０１から発生される各イネーブル信号Ｅｉ／Ｅｉｂ及びクロック信号ＣＫｉ／Ｃｋｉｂのレベルが遷移される毎に反復的に行われる。
【００８９】
このように動作する機能部２０２の第３実施形態は、１段階の遅延がやや大きいときのプレ評価による問題点を解決し得るという効果がある。
次に、機能部２０２の第４実施形態の動作を、図７に基づいて説明する。
【００９０】
先ず、第２入力イネーブル信号Ｅｉｂがハイで、第１入力イネーブル信号Ｅｉがローであるときに等化位相になるが、前記ハイの第２入力イネーブル信号ＥｉｂはインバータＸ８３で反転されて、ローの第１出力ネーブル信号Ｅｏが出力され、前記ローの第１入力イネーブル信号ＥｉはインバータＸ８４により反転されて、ハイの第２出力イネーブル信号Ｅｏｂが出力される。
【００９１】
前記第１，第２出力イネーブル信号Ｅｏ、Ｅｏｂがそれぞれロー及びハイ状態であるので、各出力端子Ｑ、Ｑｂに対してクロスカップルドされたインバータＸ８１、Ｘ８２はオフ状態を維持し、前記ハイの第２入力イネーブル信号Ｅｉｂにより等化トランジスタであるＮＭＯＳトランジスタＮＭ８３がターンオンされて、各出力端子Ｑ、Ｑｂの電圧レベルを“Ｖｄｄ／２”にプリチャージさせる。
【００９２】
次いで、前記第２入力イネーブル信号Ｅｉｂがハイからローに遷移され、前記第１入力イネーブル信号Ｅｉがローからハイに遷移されると、第１出力イネーブル信号Ｅｏはハイに遷移され、第２出力イネーブル信号Ｅｏｂはローに遷移されて、感知／評価段階になる。
【００９３】
このとき、前記ローの第２入力イネーブル信号ＥｉｂによりＮＭＯＳトランジスタＮＭ８３がターンオフされた後、ハイの第１入力イネーブル信号ＥｉによりＮＭＯＳトランジスタＮＭ８４がターンオンされた状態で、カスコードロジック回路２０２−４は入力データＤＡＴＡＩＮを論理演算して、各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【００９４】
出力端子Ｑｂが接地されてローになり、前記出力端子Ｑの電圧レベルをハイと仮定すると、インバータＸ８１は、ＰＭＯＳトランジスタＰＭ８１がターンオフされＮＭＯＳトランジスタＮＭ８１がターンオンされて、前記出力端子Ｑｂをローレベルにプルダウンさせ、インバータＸ８２は、ＰＭＯＳトランジスタＰＭ８２がターンオンされＮＭＯＳトランジスタＮＭ８２がターンオフされて、前記出力端子Ｑをハイレベルにプルアップさせるので、前記各インバータＸ８１、Ｘ８２は前記各出力端子Ｑ、Ｑｂ間の電圧差を高速に評価する。
【００９５】
このような動作により、前記各出力端子Ｑ、Ｑｂの電圧レベルは次段に伝送され、前記第１，第２出力イネーブル信号Ｅｏ、Ｅｏｂも次段のための第１，第２入力イネーブル信号Ｅｉ、Ｅｉｂとして伝送される。
【００９６】
次いで、第１入力イネーブル信号Ｅｉがハイレベルからローレベルになり、第２入力イネーブル信号Ｅｉｂがローレベルからハイレベルにそれぞれ遷移されて等化位相になると、インバータＸ８３は、前記ハイの第２入力イネーブル信号Ｅｉｂを反転してローの第１出力イネーブル信号Ｅｏを出力し、インバータＸ８４は前記ローの第１入力イネーブル信号Ｅｉを反転してハイの第２出力イネーブル信号Ｅｏｂを出力する。
【００９７】
第２，第１出力イネーブル信号Ｅｏｂ、Ｅｏがそれぞれハイ及びロー状態であるため、インバータＸ８１、Ｘ８２はオフ状態になり、ハイの第２入力イネーブル信号ＥｉｂによりＮＭＯＳトランジスタＮＭ８３がターンオンされて各出力端子Ｑ、Ｑｂが連結されるので、それら出力端子Ｑ、Ｑｂは“Ｖｄｄ／２”にプリチャージされる。
【００９８】
即ち、第１，第２入力イネーブル信号Ｅｉ、Ｅｉｂの電圧レベルの遷移により、等化段階及び感知／評価段階が反復的に転換されながら、入力データＤＡＴＡＩＮを次段に順次伝送するようになる。
【００９９】
この場合、図８に示したように、図７に示す回路と同様な複数の回路２１１〜２１３を直列接続して、３ビットキャリチェーンを構成することもできる。
次に、機能部２０２の第５実施形態の動作を、図９に基づいて説明する。
【０１００】
先ず、第１入力イネーブル信号Ｅｉがローレベル、前段の動作終了信号Ｄｎｉがローレベルで等化位相になると、ＰＭＯＳトランジスタＰＭ１０４がターンオンされて反転入力イネーブル信号Ｅｉ’がハイになるので、各インバータＸ１０１，Ｘ１０２はオフ状態になる。
【０１０１】
このとき、前記反転入力イネーブル信号Ｅｉ’がハイであるため、動作終了信号発生部２０２−７は、ＮＭＯＳトランジスタＮＭ１０３がターンオンされてローの動作終了信号Ｄｎｏを出力させ、インバータＸ１０３はローの第１出力イネーブル信号Ｅｏを出力する。
【０１０２】
ローレベルの第１入力イネーブル信号ＥｉによりＰＭＯＳトランジスタＰＭ１０３がターンオンされるため、前記各出力端子Ｑ、Ｑｂの電圧レベルは“Ｖｄｄ／２”にプリチャージされる。
【０１０３】
次いで、前記第１入力イネーブル信号Ｅｉがローレベルからハイレベルに遷移されると、各ＰＭＯＳトランジスタＰＭ１０３，ＰＭ１０４がターンオフされて、各出力端子Ｑ、Ｑｂの連結が断絶されると共に、ＮＭＯＳトランジスタＮＭ１０５がターンオンされて、カスコードロジック回路２０２−６は入力データＤＡＴＡＩＮを論理演算して各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【０１０４】
このとき、前記出力端子Ｑがハイレベルであると仮定すると、前段の動作終了信号Ｄｎｉがハイに遷移されるとき、ＮＭＯＳトランジスタＮＭ１０４がターンオンされて、前記反転入力イネーブル信号Ｅｉ’がローになるため、各出力端子Ｑ、Ｑｂに対してクロスカップルドされた各インバータＸ１０１、Ｘ１０２はオン状態になり、また、インバータＸ１０３が前記ローの反転入力イネーブル信号Ｅｉ’を反転するので、第１出力イネーブル信号Ｅｏはハイになる。
【０１０５】
よって、前記出力端子Ｑのハイの出力信号/ＯＵＴにより、前記インバータＸ１０１は、ＰＭＯＳトランジスタＰＭ１０１がターンオフされ、ＮＭＯＳトランジスタＮＭ１０１がターンオンされて、前記出力端子Ｑｂの電圧レベルを高速にプルダウンさせ、前記出力端子Ｑｂのローの出力信号ＯＵＴにより、インバータＸ１０２は、ＰＭＯＳトランジスタＰＭ１０２がターンオンされ、ＮＭＯＳトランジスタＮＭ１０２がターンオフされて、出力端子Ｑのレベルを高速にプルアップさせる。
【０１０６】
一方、動作終了信号発生部２０２−７では、反転入力イネーブル信号Ｅｉ’がローレベルであるので、ＮＭＯＳトランジスタＮＭ１０３がターンオフされるが、出力端子Ｑがハイレベル、出力端子Ｑｂがローレベルであるため、ＰＭＯＳトランジスタＰＭ１０６がターンオンされて、ハイの動作終了信号Ｄｎｏを出力する。
【０１０７】
次いで、第１入力イネーブル信号Ｅｉがハイからローに遷移されたとき、前段の動作終了信号Ｄｎｉがハイからローに遷移されると、ＰＭＯＳトランジスタＰＭ１０４がターンオンされて反転入力イネーブル信号Ｅｉ’がハイになるため、インバータＸ１０１、Ｘ１０２がオフ状態になると共に、ＰＭＯＳトランジスタＰＭ１０３がターンオンされて、前記各出力端子Ｑ、Ｑｂを再び“Ｖｄｄ／２”にプリチャージさせる。
【０１０８】
上記のような動作は、制御部２０１から機能部２０２に伝送される第１入力イネーブル信号Ｅｉのレベルが遷移される毎に反復的に行われる。
尚、前記機能部２０２の各実施形態において、カスコードロジック回路２０２−１，２０２−２，２０２−４，２０２−５，２０２−６を、可変の入力データＤＡＴＡＩＮを入力して各出力端子Ｑ、Ｑｂにデータを伝送するパストランジスタロジック回路に代替して構成することもできる。
【０１０９】
【発明の効果】
以上説明したように、本発明に係る非同期センシング差動論理回路においては、同期システムとは異なってグローバルクロック信号を使用しないのでクロックスキュー問題が発生せず、ローカル制御信号を利用してブロック間の通信を行うのでクロック分配費用（clock distribution cost）を低減し得るという効果がある。
【０１１０】
また、従来のＤＣＶＳ回路を使用した機能部を備える非同期システムに比べ、本発明は効率的な電力特性（Power-efficient）を有するため、全体の電力消耗量を低減し得るという効果がある。
【０１１１】
また、クロスカップルドＰＭＯＳトランジスタ対のしきい電圧を調節する必要がないため、しきい電圧を調節するための高電圧を必要とせず、低電力にて高速処理を行うディジタル回路設計に容易に適用し得ることができ、かつ、原価を低減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る非同期センシング差動論理回路の一実施形態を示したブロック図である。
【図２】図１の機能部の第１実施形態を示した回路図である。
【図３】図２の機能部を利用した５ビットチェーンの連結構成を示した図である。
【図４】図１のラッチ部を示した回路図である。
【図５】図１の機能部の第２実施形態を示した回路図である。
【図６】図１の機能部の第３実施形態を示した回路図である。
【図７】図１の機能部の第４実施形態を示した回路図である。
【図８】図７の機能部を利用した３ビットチェーンの連結構成を示した図である。
【図９】図１の機能部の第５実施形態を示した回路図である。
【図１０】本発明に係るタイミング波形図である。
【図１１】従来の非同期パイプラインを示したブロック図である。
【図１２】図１１の機能部の一実施形態を示した回路図である。
【図１３】図１１のラッチ部を示した回路図である。
【符号の説明】
２０１：制御部
２０２：機能部
２０２−１，２０２−２，２０２−４，２０２−５，２０２−６：カスコードロジック回路
２０２−３：イネーブル信号発生部
２０２−７：動作終了信号発生部
２０３：ラッチ部
２０３−１：ラッチ回路
２０３−２：遅延部
２０３−３：データ入力回路
Ｘ５１〜Ｘ５４，Ｘ６１〜Ｘ６５，Ｘ７１，Ｘ７２，Ｘ８１〜Ｘ８４，Ｘ９１〜Ｘ９４，Ｘ１０１〜Ｘ１０３：インバータ
【発明の属する技術分野】
本発明は、非同期センシング差動論理（Asynchronous Sensing Differential Logic）回路に係るもので、詳しくは、チャージリサイクリング技法（Charge-Recycling technique）を利用する非同期センシング差動論理回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体回路を設計する際、非同期（Asynchronous）システムの設計技法においては、グローバルクロック信号（global clock signal）を使用しないのでクロックスキュー（clock skew）問題及びクロック分配費用（clock distribution cost）が無く、イベント（event）があるときだけ信号遷移（signal transition）を発生するので電力の消耗を低減させ、最悪の遅延（worst-case delay）を行わずに平均的遅延（average delay）を行って処理時間（processing time）を決定するので待ち時間（latency）を短縮し得るメリットがある。
【０００３】
このような非同期システムを具現化するためには、ローカル機能部（local function block）間の円滑な通信が必要となり、そのために、２相ハンドシェーキングプロトコル（2-phase handshaking protocol）又は４相ハンドシェーキングプロトコル（4-phase handshaking protocol）を利用する。特に、４相ハンドシェーキングプロトコルが、回路具現化の容易性のため、主に利用されている。
【０００４】
このような従来の非同期システムとしての非同期パイプライン（Asynchronous pipeline）システムは、図１１に示したように、各論理動作を行うための機能部１０２と、該機能部１０２の動作終了を検出する終了検出器１０３と、前記機能部１０２のハンドシェーキング（handshaking）動作を制御する制御部１０１と、前記機能部１０２の動作に従うデータを出力するラッチ部１０４と、を備えて構成されていた。
【０００５】
前記機能部１０２としては、図１２に示したように、前段からの終了検出（completion detection）が容易な差動ロジック群（differential logic family）である差動カスコード電圧スイッチロジック（Differential Cascode Voltage Switch logic；以下、ＤＣＶＳと称す）回路が主に使用され、より詳細に説明すると次のようであった。
【０００６】
前記ＤＣＶＳ回路は、図１２に示したように、ソースに電源電圧Ｖｄｄが印加される２つのＰＭＯＳトランジスタＰＭ１，ＰＭ２のゲートにクロック信号ＣＫを印加し、ソースに接地電圧Ｖｓｓが印加されたＮＭＯＳトランジスタＮＭ１のゲートにクロック信号ＣＫを印加し、前記各ＰＭＯＳトランジスタＰＭ１，ＰＭ２のドレインを、入力データによってオン／オフされるカスコードロジック回路１０２−１を介して前記ＮＭＯＳトランジスタＮＭ１のドレインに接続し、前記ＰＭＯＳトランジスタＰＭ１，ＰＭ２の各ドレインとカスコードロジック回路１０２−１の出力端子との接続点を各インバータＸ１，Ｘ２の入力端子にそれぞれ接続して、それらインバータＸ１，Ｘ２から各出力信号ＯＵＴ，/ＯＵＴがそれぞれ出力されるように構成されていた。
【０００７】
前記制御部１０１は、ハンドシェーキング制御のために遅延鈍感（Delay-Insensitive）特性を有するミュラーＣ素子（Muller C-element）を利用して具現化される。詳しくは、制御部１０１は、両入力値、即ち、前段からの要求信号ＲＥＱＩＮと次段からの要求信号ＲＥＱＯＵＴとが同じであるときには、出力値であるクロック信号ＣＫと入力値である要求信号ＲＥＱＩＮ，ＲＥＱＯＵＴとが異なり、両入力値が異なるときには、出力値であるクロック信号ＣＫが以前の値を維持する動作を行うように構成されていた。
【０００８】
前記ラッチ部１０４は、伝統的フローラッチタイプ（Traditional Flow-Latch type）又はミュラーＣ素子を使用することができるが、フローラッチタイプの場合は遅延鈍感特性を有しないため、ミュラーＣ素子が主に使われる。
【０００９】
このような前記ラッチ部１０４は、図１３に示したように、ソースに電源電圧Ｖｄｄが印加されるＰＭＯＳトランジスタＰＭ２２のゲート及びソースに接地電圧Ｖｓｓが印加されるＮＭＯＳトランジスタＮＭ２２のゲートに、次段からの承認信号ＡＣＫＩＮが印加され、前記ＰＭＯＳトランジスタＰＭ２２のドレインにソースが接続されたＰＭＯＳトランジスタＰＭ２１のゲート及び前記ＮＭＯＳトランジスタＮＭ２２のドレインにソースが接続されたＮＭＯＳトランジスタＮＭ２１のゲートに、データＤｉｎ（即ち、機能部１０２からの出力信号ＯＵＴ又は/ＯＵＴ）が印加されるデータ入力回路と、前記ＰＭＯＳトランジスタＰＭ２１とＮＭＯＳトランジスタＮＭ２１との接続点から出力される信号をラッチしてデータＤＡＴＡＯＵＴを出力するように２つのインバータＸ４，Ｘ５が相互反対方向に並列接続されたラッチ回路１０４−１と、から構成されていた。
【００１０】
前記終了検出器１０３は、前記機能部１０２の各出力信号ＯＵＴ、/ＯＵＴを論理演算し、動作終了信号として、要求信号ＲＥＱＯＵＴ（次段の制御部１０１に入力する要求信号ＲＥＱＩＮに相当する）及び承認信号ＡＣＫＯＵＴ（前段の制御部１０１及びラッチ部１０４に入力する承認信号ＡＣＫＩＮに相当する）を発生させるように、主にＮＡＮＤゲート又はＮＯＲゲートにより構成されていた。
【００１１】
以下、このように構成された従来の非同期システムとしての非同期パイプラインの動作を説明する。
先ず、次段からの要求信号ＲＥＱＯＵＴがローであるとき、前段からの要求信号ＲＥＱＩＮがローとなると、制御部１０１から出力されるクロック信号ＣＫはハイとなり、機能部１０２は評価段階（evaluation phase）に突入して各出力信号ＯＵＴ、/ＯＵＴを評価し、終了検出器１０３はそれら出力信号ＯＵＴ、/ＯＵＴを論理演算して、ハイレベルの出力値、即ち、承認信号ＡＣＫＯＵＴを発生させる。該出力値は、前段のための承認信号ＡＣＫＩＮとして伝送される。
【００１２】
次いで、前段からの要求信号ＲＥＱＩＮがハイになると、前記制御部１０１から出力されるクロック信号ＣＫは以前の出力状態を維持するが、次段からの要求信号ＲＥＱＯＵＴがハイになると、前記制御部１０１から出力されるクロック信号ＣＫがローになるので、前記機能部１０２は再びプリチャージ段階に突入する。よって、前記終了検出器１０３の出力値である承認信号ＡＣＫＯＵＴがローになる。
【００１３】
このような動作が反復されて、前記機能部１０２の論理演算動作が行われる。以下、前記機能部１０２を、図１２に示したようなＤＣＶＳ回路で構成した場合の動作を説明する。
【００１４】
先ず、図１２に示したＤＣＶＳ回路で構成された機能部１０２は、クロック信号ＣＫがローであると、各ＰＭＯＳトランジスタＰＭ１，ＰＭ２がターンオンされて、内部出力端子である各インバータＸ１，Ｘ２の入力端子はハイレベルにプリチャージされ、ハイレベルの信号を受けた各インバータＸ１，Ｘ２は、出力信号ＯＵＴ、/ＯＵＴをそれぞれローに放電させる。
【００１５】
次いで、前記クロック信号ＣＫがローからハイに遷移すると、ＮＭＯＳトランジスタＮＭ１がターンオンされ、カスコードロジック回路１０２−１が動作状態になる。
【００１６】
このとき、前記カスコードロジック回路１０２−１は、入力データＤＡＴＡＩＮによって前記各インバータＸ１，Ｘ２の入力端子の何れか１つをローに放電する。例えば、インバータＸ１の入力端子が放電されると仮定すると、該インバータＸ１から出力される出力信号ＯＵＴがハイになり、入力端子がハイ状態に充填されているインバータＸ２から出力される出力信号/ＯＵＴはロー状態を維持する。
【００１７】
次いで、前記クロック信号ＣＫがハイからローに遷移されると、再びプリチャージ状態になる。
このような動作が反復されて、データ演算が行われる。
【００１８】
図１２のように構成された機能部１０２から各出力信号ＯＵＴ、/ＯＵＴが出力されると、図１３に示したように、出力信号ＯＵＴ、/ＯＵＴはＰＭＯＳトランジスタＰＭ２１，ＰＭ２２、ＮＭＯＳトランジスタＮＭ２１，ＮＭ２２及びラッチ回路１０４−１からなるラッチ部１０４を経由して、次段に伝送される。
【００１９】
ここで、前記機能部１０２からの出力信号ＯＵＴのみについて説明する。
ラッチ部１０４では、次段からの承認信号ＡＣＫＩＮがローであり、機能部１０２からの出力信号ＯＵＴがローであるとき、各ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２だけがターンオンされて、ラッチ回路１０４−１に電源電圧Ｖｄｄが印加されるため、該ラッチ回路１０４−１はローのデータＤＡＴＡＯＵＴを出力する。
【００２０】
反対に、前記承認信号ＡＣＫＩＮがハイであり、前記機能部１０２の出力信号ＯＵＴがハイであるとき、各ＮＭＯＳトランジスタＮＭ２１，ＮＭ２２がターンオンされて、前記ラッチ回路１０４−１の入力端子を接地させるため、該ラッチ回路１０４−１はハイのデータＤＡＴＡＯＵＴを出力する。
【００２１】
前記承認信号ＡＣＫＩＮがローであるときに前記機能部１０２の出力信号ＯＵＴがハイであるか、又は、前記承認信号ＡＣＫＩＮがハイであるときに前記機能部１０２の出力信号ＯＵＴがローであると、両信号レベルが同等になるまで、前記ラッチ回路１０４−１は以前の出力レベルを維持する。
【００２２】
【発明が解決しようとする課題】
然るに、このような従来の非同期パイプライン回路においては、理論的には低電力で高速な動作が可能であるが、実際には、ハンドシェーキングプロトコルに必要な付加制御回路（control circuit overhead）及びＤＣＶＳ回路の電力消耗量が多いため、同期パイプライン回路に比べてそれ程性能の向上を期待し得ないという不都合な点があった。
【００２３】
本発明は、このような従来の課題に鑑みてなされたもので、非同期パイプライン回路であって、電力消耗量を低減し得る非同期センシング差動論理回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記のような目的を達成するため、本発明の請求項１に係る非同期センシング差動論理回路は、ハンドシェーキング動作を行うための前段からの要求信号と次段への要求信号とに応じて、前記ハンドシェーキング動作を制御する制御信号を出力する制御部と、該制御部からの制御信号によりハンドシェーキング動作を行い、前段からの入力データを論理演算して出力すると共に、該出力データのラッチ動作を制御するためのラッチ制御信号及び前段への承認信号を出力する機能部と、次段からの承認信号及び前記機能部からのラッチ制御信号により、前記機能部からのデータをラッチして出力すると共に、前記次段への要求信号を出力するラッチ部と、を包含して構成される。
【００２５】
請求項２に記載の発明では、前記機能部は、第１，第２出力ノードと、前記制御部から出力された制御信号としての第１入力イネーブル信号を反転して反転イネーブル信号を出力する第１インバータと、前記反転イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第２インバータと、ソースに電源電圧が印加され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、ソースに電源電圧が印加され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、前記第１インバータから出力された反転イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、前記第１インバータから出力された反転イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第１入力イネーブル信号が入力される第３ＰＭＯＳトランジスタと、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記第１入力イネーブル信号により前記カスコードロジック回路の内部スイッチング素子を接地させる第３ＮＭＯＳトランジスタと、を包含して構成される。
【００２６】
請求項３に記載の発明では、前記機能部は、第１，第２出力ノードと、前記制御部から出力された制御信号としての第１入力クロック信号を反転して第２出力クロック信号を出力する第１インバータと、前記制御部から出力された制御信号としての第２入力クロック信号を反転して前記ラッチ制御信号としての第１出力クロック信号を出力する第２インバータと、前記第２出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、前記第２出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、前記第１出力クロック信号がゲートに入力される第３ＮＭＯＳトランジスタと、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された制御信号としての第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第４ＮＭＯＳトランジスタと、を包含して構成される。
【００２７】
請求項４に記載の発明では、前記機能部は、第１，第２出力ノードと、ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力イネーブル信号が入力される第１ＰＭＯＳトランジスタと、ドレインは第１ＰＭＯＳトランジスタのドレインに連結され、ソースに接地電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力クロック信号が入力される第１ＮＭＯＳトランジスタと、を備え、第１入力クロック信号を反転して第２出力クロック信号を出力する第１インバータと、ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第２入力クロック信号が入力される第２ＰＭＯＳトランジスタと、ドレインは前記第２ＰＭＯＳトランジスタのドレインに連結され、ソースに接地電圧が印加され、ゲートに前記制御部から出力された制御信号としての第２入力イネーブル信号が入力される第２ＮＭＯＳトランジスタと、を備え、前記第２入力クロック信号を反転して前記ラッチ制御信号としての第１出力クロック信号を出力する第２インバータと、前記第２出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第３ＰＭＯＳトランジスタと、前記第２出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第４ＰＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第３ＮＭＯＳトランジスタと、前記第１出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第４ＮＭＯＳトランジスタと、ソース及びドレインが前記第３，第４ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、前記第１出力クロック信号がゲートに入力される第５ＮＭＯＳトランジスタと、ソースに電源電圧が印加され、ドレインは、第１，第２出力イネーブル信号の出力端子に連結され、前記第２出力クロック信号がゲートに入力される第５ＰＭＯＳトランジスタと、ドレインは前記第５ＰＭＯＳトランジスタのドレイン及び前記第１，第２出力イネーブル信号の出力端子に連結され、ソースは前記第１，第２出力ノードにそれぞれ連結され、ゲートは前記第２，第１出力ノードにそれぞれ連結される第６，第７ＮＭＯＳトランジスタと、を備えて構成されたイネーブル信号発生部と、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第８ＮＭＯＳトランジスタと、を包含して構成される。
【００２８】
請求項５に記載の発明では、前記機能部は、第１，第２出力ノードと、前記制御部から出力された制御信号としての第２入力イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第１インバータと、前記制御部から出力された制御信号としての第１入力イネーブル信号を反転して第２出力イネーブル信号を出力する第２インバータと、前記第１出力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、前記第１出力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、前記第２出力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、前記第２出力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第２入力イネーブル信号が入力される第３ＮＭＯＳトランジスタと、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第４ＮＭＯＳトランジスタと、を包含して構成される。
【００２９】
請求項６に記載の発明では、前記機能部は、第１，第２出力ノードと、ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力イネーブル信号が入力される第１ＰＭＯＳトランジスタと、ドレインは前記第１ＰＭＯＳトランジスタのドレインに連結されて前記反転入力イネーブル信号を出力し、ソースに接地電圧が印加され、ゲートには前段の動作終了信号が印加される第１ＮＭＯＳトランジスタと、を備え、第１入力イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第１インバータと、電源電圧がソースに印加され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第２ＰＭＯＳトランジスタと、電源電圧がソースに印加され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第３ＰＭＯＳトランジスタと、前記反転入力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第２ＮＭＯＳトランジスタと、前記反転入力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第３ＮＭＯＳトランジスタと、ソース及びドレインが前記第２，第３ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第１入力イネーブル信号が入力される第４ＰＭＯＳトランジスタと、ソースに接地電圧が印加され、ドレインは動作終了信号の出力端子に連結され、ゲートに前記反転入力イネーブル信号が入力される第４ＮＭＯＳトランジスタと、ドレインは前記第４ＮＭＯＳトランジスタのドレインに共通連結されて前記動作終了信号の出力端子に接続され、ソースは前記第１，第２出力ノードにそれぞれ連結され、ゲートは前記第２，第１出力ノードに連結される第５，第６ＰＭＯＳトランジスタと、を備えて構成された動作終了信号発生部と、前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第５ＮＭＯＳトランジスタと、を包含して構成される。
【００３０】
請求項７に記載の発明では、前記カスコードロジック回路は、可変入力データにより第１，第２出力ノードにデータを伝送するパストランジスタロジック回路で置換して構成される。
【００３１】
請求項８に記載の発明では、前記ラッチ部は、電源電圧と接地電圧間に第１，第２ＰＭＯＳトランジスタ及び第１〜第３ＮＭＯＳトランジスタが順次直列接続され、前記第１ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタのゲートには前記承認信号が印加され、前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートには前記ラッチ制御信号が印加され、前記第２ＮＭＯＳトランジスタのゲートには前記機能部からの出力データが印加されるデータ入力回路と、該データ入力回路の第２ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとの接続点に入力端子が接続されて、前記データ入力回路からの出力信号をラッチするラッチ回路と、前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートに入力される制御信号を遅延させて次段のための要求信号を発生する遅延部と、を包含して構成される。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態に対し、図面を用いて説明する。
本実施形態に係る非同期センシング差動論理回路は、図１に示したように、機能部２０２でハンドシェーキング動作を行うための前段からの要求信号ＲＥＱＩＮ及びラッチ部２０３からの要求信号ＲＥＱＯＵＴを入力して演算し、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１入力イネーブル信号Ｅｉを発生させる制御部２０１と、制御部２０１からの第１入力イネーブル信号Ｅｉに応じてハンドシェーキング動作を行い、前段からの入力データＤＡＴＡＩＮを論理演算して出力信号ＯＵＴ、/ＯＵＴを出力すると共に、ラッチ部２０３による出力信号ＯＵＴ，/ＯＵＴのラッチ動作を制御するためのラッチ制御信号としての第１出力イネーブル信号Ｅｏ及び前段への承認信号ＡＣＫＯＵＴ（前段の承認信号ＡＣＫＩＮに相当する）を出力する機能部２０２と、次段からの承認信号ＡＣＫＩＮ及び前記機能部２０２からの第１出力イネーブル信号Ｅｏにより、前記機能部２０２からの出力信号ＯＵＴ、/ＯＵＴをラッチした後、データＤＡＴＡＯＵＴとして出力すると同時に、次段のための要求信号ＲＥＱＯＵＴ（次段の要求信号ＲＥＱＩＮに相当する）を出力するラッチ部２０３と、を備えて構成されている。
【００３３】
前記制御部２０１はミュラーＣ素子により構成されている。
前記機能部２０２は、非同期チャージリサイクリング差動論理（Asynchronous Charge-Recycling Differential Logic）回路であって、次のように、多様な形態で構成して使用できる。
【００３４】
前記機能部２０２の第１実施形態は、図２に示したように、第１入力イネーブル信号Ｅｉを反転するインバータＸ９３と、該インバータＸ９３からの反転入力イネーブル信号Ｅｉ’を反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ９４と、電源電圧Ｖｄｄと前記インバータＸ９３の反転入力イネーブル信号Ｅｉ’間にクロスカップルド（cross-coupled）されて、第１，第２出力ノードである各出力端子Ｑｂ、Ｑからの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチする各インバータＸ９１，Ｘ９２と、前記各出力端子Ｑ、Ｑｂ間に接続され、前記第１入力イネーブル信号Ｅｉがローであるときに前記各出力端子Ｑ、Ｑｂの電圧レベルを等化させるＰＭＯＳトランジスタＰＭ９３と、入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂ間の電圧レベル差を発生するカスコードロジック回路２０２−５と、前記第１入力イネーブル信号Ｅｉがハイであるときに前記カスコードロジック回路２０２−５に接地電圧Ｖｓｓを印加するＮＭＯＳトランジスタＮＭ９３と、を備えて構成されている。
【００３５】
ここで、前記インバータＸ９１、Ｘ９２は、ＰＭＯＳトランジスタＰＭ９１とＮＭＯＳトランジスタＮＭ９１、ＰＭＯＳトランジスタＰＭ９２とＮＭＯＳトランジスタＮＭ９２が、電源電圧Ｖｄｄと反転入力イネーブル信号Ｅｉ’の端子間に、それぞれ直列接続されて構成されている。
【００３６】
尚、第１入力イネーブル信号Ｅｉと第２入力イネーブル信号Ｅｉｂは、位相が相反する信号である。
前記機能部２０２の第２実施形態は、図５に示したように、クロック信号ＣＫｉを反転してクロック信号ＣＫｂを出力するインバータＸ５３と、クロック信号ＣＫｉｂを反転してクロック信号ＣＫを出力するインバータＸ５４と、それらインバータＸ５３，Ｘ５４の各クロック信号ＣＫｂ、ＣＫ間にクロスカップルドされて、各出力端子Ｑ、ＱｂをそれぞれラッチするインバータＸ５１，Ｘ５２と、前記各出力端子Ｑ、Ｑｂ間に接続されて前記インバータＸ５４からの非反転クロック信号ＣＫがハイであるとき、前記各出力端子Ｑ、Ｑｂを等化させるＮＭＯＳトランジスタＮＭ５３と、入力データＤＡＴＡＩＮにより前記各出力端子Ｑ、Ｑｂ間の電圧差を発生するカスコードロジック回路２０２−１と、前記制御部２０１のイネーブル信号Ｅｉがハイであるとき、前記カスコードロジック回路２０２−１を接地電圧Ｖｓｓに連結するＮＭＯＳトランジスタＮＭ５４と、を備えて構成されている。
【００３７】
前記各インバータＸ５１，Ｘ５２は、ＰＭＯＳトランジスタＰＭ５１とＮＭＯＳトランジスタＮＭ５１、ＰＭＯＳトランジスタＰＭ５２とＮＭＯＳトランジスタＮＭ５２が、第２出力クロック信号ＣＫｂの端子と第１クロック信号ＣＫの端子間に、それぞれ直列接続されて構成されている。
【００３８】
機能部２０２の第２実施形態は、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１、第２入力クロック信号ＣＫｉ，ＣＫｉｂを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力クロック信号ＣＫを出力するものである。尚、第１入力クロック信号ＣＫｉと第２入力クロック信号ＣＫｉｂ、及び第１出力クロック信号ＣＫと第２出力クロック信号ＣＫｂは、それぞれ位相が相反する信号である。
【００３９】
前記機能部２０２の第３実施形態は、図６に示したように、第１入力イネーブル信号Ｅｉ及び第１入力クロック信号ＣＫｉが印加されて、第２出力クロック信号ＣＫｂを出力するように電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に直列接続されたＰＭＯＳトランジスタＰＭ６４及びＮＭＯＳトランジスタＮＭ６４から成るインバータＸ６４と、第２入力クロック信号ＣＫｉｂ及び第２入力イネーブル信号Ｅｉｂが印加されて、第１出力クロック信号ＣＫを出力するように電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に直列接続されたＰＭＯＳトランジスタＰＭ６５及びＮＭＯＳトランジスタＮＭ６５から成るインバータＸ６５と、前記第１、第２出力クロック信号ＣＫ、ＣＫｂ間にクロスカップルドされて、各出力端子Ｑｂ、Ｑからの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチするインバータＸ６１，Ｘ６２と、各出力端子Ｑ、Ｑｂ間に接続されて、インバータＸ６５からの第１出力クロック信号ＣＫがハイであるときに前記各出力端子Ｑ、Ｑｂの電圧レベルを一致させるＮＭＯＳトランジスタＮＭ６３と、電源電圧Ｖｄｄと各出力端子Ｑ、Ｑｂ間に接続され、第２出力クロック信号ＣＫｂ及び各出力端子Ｑ、Ｑｂの出力信号/ＯＵＴ、ＯＵＴが印加されて第２出力イネーブル信号Ｅｏｂを出力するイネーブル信号発生部２０２−３と、前記第２出力イネーブル信号Ｅｏｂを反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ６３と、入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂ間の電圧差を発生するカスコードロジック回路２０２−２と、第２入力イネーブル信号Ｅｉｂがハイであるときに前記カスコードロジック回路２０２−２に接地電圧Ｖｓｓを印加するＮＭＯＳトランジスタＮＭ６８と、を備えて構成されている。
【００４０】
前記イネーブル信号発生部２０２−３は、ソースに電源電圧Ｖｄｄが印加されたＰＭＯＳトランジスタＰＭ６３のゲートに第１出力クロック信号ＣＫｂを印加し、ソースに出力信号ＯＵＴが印加されるＮＭＯＳトランジスタＮＭ６６のゲートに出力信号/ＯＵＴが印加され、ソースに出力信号/ＯＵＴが印加されるＮＭＯＳトランジスタＮＭ６７のゲートに出力信号ＯＵＴが印加され、前記各ＰＭＯＳトランジスタＰＭ６３及びＮＭＯＳトランジスタＮＭ６６，ＮＭ６７の各ドレインの共通接続点から第２出力イネーブル信号Ｅｏｂが出力されるように構成されている。
【００４１】
前記各インバータＸ６１，Ｘ６２は、ＰＭＯＳトランジスタＰＭ６１とＮＭＯＳトランジスタＮＭ６１、ＰＭＯＳトランジスタＰＭ６１とＮＭＯＳトランジスタＮＭ６１が、第２出力クロック信号ＣＫｂの端子と第１出力クロック信号ＣＫの端子間に、それぞれ直列接続されて構成されている。
【００４２】
機能部２０２の第３実施形態は、機能部２０２のハンドシェーキング動作を制御する制御信号として第１入力イネーブル信号Ｅｉ、第２入力イネーブル信号Ｅｉｂ、第１入力クロック信号ＣＫｉ及び第２入力クロック信号ＣＫｉｂを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力イネーブル信号Ｅｏを出力するものである。
【００４３】
前記機能部２０２の第４実施形態は、図７に示したように、第２入力イネーブル信号Ｅｉｂを反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ８３と、第１入力イネーブル信号Ｅｉを反転して第２出力イネーブル信号Ｅｏｂを出力するインバータＸ８４と、それらインバータＸ８３，Ｘ８４の各出力端子からの第１、第２出力イネーブル信号Ｅｏ、Ｅｏｂ間にクロスカップルドされて、各出力端子Ｑｂ、Ｑからの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチするインバータＸ８１，Ｘ８２と、前記各出力端子Ｑ、Ｑｂ間に接続され、第２出力イネーブル信号Ｅｉｂがハイであるときに出力端子Ｑ、Ｑｂの電圧レベルを等化させるＮＭＯＳトランジスタＮＭ８３と、入力データＤＡＴＡＩＮに従って各出力端子Ｑ、Ｑｂ間の電圧差を発生するカスコードロジック回路２０２−４と、第１入力イネーブル信号Ｅｉがハイであるときに前記カスコードロジック回路２０２−４に接地電圧Ｖｓｓを印加するＮＭＯＳトランジスタＮＭ８４と、を備えて構成されている。
【００４４】
前記各インバータＸ８１，Ｘ８２は、ＰＭＯＳトランジスタＰＭ８１とＮＭＯＳトランジスタＮＭ８１、ＰＭＯＳトランジスタＰＭ８２とＮＭＯＳトランジスタＮＭ８２が、第１出力イネーブル信号Ｅｏの端子と第２出力イネーブル信号Ｅｏｂの端子間にそれぞれ直列接続されて構成されている。
【００４５】
機能部２０２の第４実施形態は、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１、第２入力イネーブル信号Ｅｉ，Ｅｉｂを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力イネーブル信号Ｅｏを出力するものである。尚、第１入力イネーブル信号Ｅｉと第２入力イネーブル信号Ｅｉｂ、第１出力イネーブル信号Ｅｏと第２出力イネーブル信号Ｅｏｂは、それぞれ位相が相反する信号である。
【００４６】
前記機能部２０２の第５実施形態は、図９に示したように、第１入力イネーブル信号Ｅｉ及び動作終了信号Ｄｎｉ（前段の動作終了信号Ｄｎｏに相当する）がそれぞれゲートに印加され、第１入力イネーブル信号Ｅｉを反転した反転入力イネーブル信号Ｅｉ’を出力するように電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に直列接続されたＰＭＯＳトランジスタＰＭ１０４及びＮＭＯＳトランジスタＮＭ１０４と、前記反転入力イネーブル信号Ｅｉ’を反転して第１出力イネーブル信号Ｅｏを出力するインバータＸ１０３と、電源電圧Ｖｄｄと前記反転入力イネーブル信号Ｅｉ’間にクロスカップルドされて各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ、/ＯＵＴをそれぞれラッチする各インバータＸ１０１，Ｘ１０２と、前記各出力端子Ｑ、Ｑｂ間に接続され、第１入力イネーブル信号Ｅｉがローであるときに前記各出力端子Ｑ、Ｑｂの電圧レベルを等化させるＰＭＯＳトランジスタＰＭ１０３と、接地電圧Ｖｓｓと各出力端子Ｑ、Ｑｂ間に接続され、前記反転入力イネーブル信号Ｅｉ’及び各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ、/ＯＵＴが印加されて動作終了信号Ｄｎｏを出力する動作信号発生部２０２−７と、入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂにデータを伝送するカスコードロジック回路２０２−６と、前記第１入力イネーブル信号Ｅｉがハイであるときに前記カスコードロジック回路２０２−６に接地電圧Ｖｓｓを印加させるＮＭＯＳトランジスタＮＭ１０５と、を備えて構成されている。
【００４７】
前記動作信号発生部２０２−７は、ソースが接地電圧Ｖｓｓに連結されたＮＭＯＳトランジスタＮＭ１０３のゲートに反転入力イネーブル信号Ｅｉ’を印加し、ソースに出力信号ＯＵＴが印加されたＰＭＯＳトランジスタＰＭ１０５のゲートに出力信号/ＯＵＴを印加し、ソースに出力信号/ＯＵＴが印加されるＰＭＯＳトランジスタＰＭ１０６のゲートに出力信号ＯＵＴを印加して、前記ＮＭＯＳトランジスタＮＭ１０３、ＰＭＯＳトランジスタＰＭ１０５及びＰＭＯＳトランジスタＰＭ１０６の各ドレインの共通接続点から動作終了信号Ｄｎｏが出力されるように構成されている。
【００４８】
前記各インバータＸ１０１，Ｘ１０２は、ＰＭＯＳトランジスタＰＭ１０１とＮＭＯＳトランジスタＮＭ１０１、ＰＭＯＳトランジスタＰＭ１０２とＮＭＯＳトランジスタＮＭ１０２が、電源電圧Ｖｄｄと反転入力イネーブル信号Ｅｉ’の端子間に、それぞれ直列接続されて構成されている。
【００４９】
機能部２０２の第５実施形態は、機能部２０２のハンドシェーキング動作を制御するための制御信号として第１入力イネーブル信号Ｅｉ及び動作終了信号Ｄｎｉを入力し、ラッチ部２０３の動作を制御するラッチ制御信号として第１出力イネーブル信号Ｅｏを出力するものである。
【００５０】
前記ラッチ部２０３は、図４に示したように、ソースに電源電圧Ｖｄｄが印加されるＰＭＯＳトランジスタＰＭ７２のゲートと、ソースに接地電圧Ｖｓｓが印加されるＮＭＯＳトランジスタＮＭ７３のゲートとに承認信号ＡＣＫＩＮが印加され、前記ＮＭＯＳトランジスタＮＭ７３のドレインにソースが接続されたＮＭＯＳトランジスタＮＭ７２のゲートにデータＤｉｎ（機能部２０２の出力信号ＯＵＴ又は/ＯＵＴ）が印加され、前記ＰＭＯＳトランジスタＰＭ７２のドレインにソースが接続されたＰＭＯＳトランジスタＰＭ７１のゲートと、前記ＮＭＯＳトランジスタＮＭ７２のドレインにソースが接続されるＮＭＯＳトランジスタＮＭ７１のゲートとに、前記機能部２０２からの第１出力イネーブル信号Ｅｏが印加されるデータ入力回路２０３−３と、各インバータＸ７２，Ｘ７１が反転接続されて成るラッチ回路２０３−１と、前記機能部２０２の第１出力イネーブル信号Ｅｏを遅延して、要求信号ＲＥＱＯＵＴ（次段のための要求信号ＲＥＱＩＮに相当する）を発生させる遅延回路２０３−２と、を備えて構成され、前記データ入力回路２０３−３のＰＭＯＳトランジスタＰＭ７１及びＮＭＯＳトランジスタＮＭ７１の各ドレインの共通接続点が、ラッチ回路２０３−１の入力端子に接続され、該ラッチ回路２０３−１からデータＤＡＴＡＯＵＴが出力される。
【００５１】
以下、このように構成された本実施形態に係る非同期センシング差動論理回路の動作を、機能部２０２として図２の第１実施形態を用いた場合について、図面を用いて説明する。
【００５２】
先ず、図１０（ｂ）に示すように、制御部２０１に入力される要求信号ＲＥＱＯＵＴがローで、図１０（ａ）に示すように、前段からの要求信号ＲＥＱＩＮがハイになると、図１０（ｃ）に示すように、制御部２０１からの第１入力イネーブル信号Ｅｉがハイになる。よって、機能部２０２は評価段階に突入して出力値を評価すると共に、図１０（ｄ）に示すように、機能部２０２から第１出力イネーブル信号Ｅｏがハイで発生される。このとき、前記第１出力イネーブル信号Ｅｏは、承認信号ＡＣＫＯＵＴとしても出力される。
【００５３】
ラッチ部２０３は、ハイの第１出力イネーブル信号Ｅｏにより、データ入力回路２０３−３に入力される前記機能部２０２のデータＤｉｎ、即ち、出力信号ＯＵＴ、/ＯＵＴをラッチ回路２０３−１でラッチした後、データＤＡＴＡＯＵＴとして出力すると共に、前記第１出力イネーブル信号Ｅｏを遅延部２０３−２で所定時間遅延させて要求信号ＲＥＱＯＵＴとしてハイで発生して、ラッチ動作が終了したことを知らせる。
【００５４】
具体的には、承認信号ＡＣＫＩＮ及び第１出力イネーブル信号Ｅｏがローのときには、ラッチ回路２０３−１にハイの信号が印加され、データＤＡＴＡＯＵＴはローで出力される。また、承認信号ＡＣＫＩＮ及び第１出力イネーブル信号Ｅｏがハイのときには、データＤｉｎがハイになると、ラッチ回路２０３−１にローの信号が印加されて、データＤＡＴＡＯＵＴはハイで出力される。
【００５５】
一方、承認信号ＡＣＫＩＮと第１出力イネーブル信号Ｅｏの電圧レベルが異なる場合には、ラッチ回路２０３−１は以前の出力状態を維持する。
前記第１出力イネーブル信号Ｅｏが印加された遅延回路２０３−２は、第１出力イネーブル信号Ｅｏを所定時間遅延した後、次段のための要求信号ＲＥＱＯＵＴを出力する。
【００５６】
次段のための要求信号ＲＥＱＯＵＴがハイになってから所定時間が経過すると、制御部２０１からの第１入力イネーブル信号Ｅｉがローになり、機能部２０２は再びプリチャージ段階に突入する。
【００５７】
よって、機能部２０２の各出力端子Ｑ、Ｑｂは、“Ｖｄｄ／２”に等化され、所定時間が経過した後、第１出力イネーブル信号Ｅｏがローで出力される。
本実施形態に係る非同期センシング差動論理回路においては、上述した動作を反復して、機能部２０２でデータ演算を行い、ラッチ部２０３で機能部２０２から出力されるデータＤｉｎをラッチした後、次段に伝送する。
【００５８】
次に、前記機能部２０２の各実施形態の動作を、図面を用いて詳細に説明する。
先ず、機能部２０２の第１実施形態の動作を、図２に基づいて説明する。
【００５９】
先ず、第１入力イネーブル信号Ｅｉがローレベルであると等化位相になるので、各インバータＸ９３、Ｘ９４は前記ローの第１入力イネーブル信号Ｅｉを順次反転して、ローの第１出力イネーブル信号Ｅｏを出力する。
【００６０】
このとき、前記インバータＸ９３の出力信号である反転入力イネーブル信号Ｅｉ’がハイであるため、各出力端子Ｑ、Ｑｂに対してクロスカップルドされてプルアップ／プルダウン回路を構成する各インバータＸ９１、Ｘ９２はオフ状態になり、前記ローの第１入力イネーブル信号ＥｉによりＰＭＯＳトランジスタＰＭ９３がターンオンされて、前記各出力端子Ｑ、Ｑｂの電圧レベルを“Ｖｄｄ／２”にプリチャージさせる。
【００６１】
各インバータＸ９１，Ｘ９２の各ＰＭＯＳトランジスタＰＭ９１，ＰＭ９２が電源電圧Ｖｄｄに直接連結されているので、プリチャージレベルは図７の回路に比べてやや高い。
【００６２】
次いで、第１入力イネーブル信号Ｅｉがローからハイに遷移すると、評価段階になる。
このとき、前記ハイの第１入力イネーブル信号ＥｉによりＰＭＯＳトランジスタＰＭ９３がターンオフされ、ＮＭＯＳトランジスタＮＭ９３がターンオンされた状態で、カスコードロジック回路２０２−５は入力データＤＡＴＡＩＮを論理演算して、各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【００６３】
ここで、前記出力端子Ｑｂが接地されてローとなり、前記出力端子Ｑの電圧レベルをハイと仮定すると、インバータＸ９１は、ＰＭＯＳトランジスタＰＭ９１がターンオフされＮＭＯＳトランジスタＮＭ９１がターンオンされて、出力端子Ｑｂの電圧レベルをローレベルにプルダウンさせ、インバータＸ９２は、ＰＭＯＳトランジスタＰＭ９２がターンオンされＮＭＯＳトランジスタＮＭ９２がターンオフされて、出力端子Ｑの電圧レベルをハイレベルにプルアップさせるので、前記各インバータＸ９１、Ｘ９２は前記各出力端子Ｑ、Ｑｂ間の電圧差を高速に評価する。
【００６４】
このような動作により、各出力端子Ｑｂ，Ｑの電圧レベル、即ち、出力信号ＯＵＴ，/ＯＵＴは次段に伝送され、前記イネーブル信号Ｅｏも次段のイネーブル信号Ｅｉとして伝送される。
【００６５】
次いで、第１入力イネーブル信号Ｅｉがハイからローに遷移されて等化位相になると、各インバータＸ９３、Ｘ９４は前記ローの第１入力イネーブル信号Ｅｉを順次反転させて、ローの第１出力イネーブル信号Ｅｏを出力する。
【００６６】
よって、前記第１出力イネーブル信号Ｅｏがロー状態であるため、インバータＸ９１、Ｘ９２はオフ状態になり、ローの第１入力イネーブル信号ＥｉによりＮＭＯＳトランジスタＮＭ９３がターンオンされて各出力端子Ｑ、Ｑｂが連結されるので、それら出力端子Ｑ、Ｑｂは“Ｖｄｄ／２”程度にプリチャージされる。
【００６７】
即ち、第１入力イネーブル信号Ｅｉのレベルの遷移により、等化（equalize phase）段階及び感知／評価段階が反復的に転換されながら、入力データＤＡＴＡＩＮを次段に順次伝送するようになる。
【００６８】
この場合、図３に示したように、図２に示した機能部２０２の回路と同様な複数の回路２２１〜２２５を用い、第１入力イネーブル信号Ｅｉは所定時間遅延後、回路２２１，２２２に入力し、回路２２１の第１出力イネーブル信号Ｅｏは遅延回路を経由して回路２２３，２２４，２２５に第１入力イネーブル信号Ｅｉとして順次入力した後、第１出力イネーブル信号Ｅｏとして出力すると共に、入力データＤＡＴＡＩＮは回路２２１〜２２５に順次入力するように接続して５ビットキャリチェーンを形成することにより、最終段の回路２２５から最終的な第１出力イネーブル信号Ｅｏ及びデータＤｉｎを得るようにすることもできる。
【００６９】
次に、機能部２０２の第２実施形態の動作を、図５に基づいて説明する。
制御部２０１からの第１入力イネーブル信号Ｅｉがロー状態で、第１入力クロック信号ＣＫｉがハイ、第２入力クロック信号ＣＫｉｂがローのときは、プリチャージ段階になるが、前記ハイの第１入力クロック信号ＣＫｉはインバータＸ５３により反転されて、ローの第２出力クロック信号ＣＫｂとして出力され、前記ローの第２入力クロック信号ＣＫｉｂはインバータＸ５４により反転されて、ハイの第１出力クロック信号ＣＫとして出力される。
【００７０】
前記第１、第２出力クロック信号ＣＫ、ＣＫｂがそれぞれハイ及びロー状態であるため、各出力端子Ｑ、Ｑｂに対しクロスカップルドされた各インバータＸ５１，Ｘ５２はオフ状態を維持し、前記ハイの第１出力クロック信号ＣＫにより、等化トランジスタであるＮＭＯＳトランジスタＮＭ５３がオン状態になって、前記各出力端子Ｑ、Ｑｂの電圧レベルを“Ｖｄｄ／２”にプリチャージさせる。
【００７１】
この後、前記制御部２０１からの第１入力イネーブル信号Ｅｉがハイになって、ＮＭＯＳトランジスタＮＭ５４がターンオンされると、カスコードロジック回路２０２−１は入力データＤＡＴＡＩＮを論理演算して、各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【００７２】
このとき、出力端子Ｑの出力信号/ＯＵＴがハイであると仮定すると、前記第１入力クロック信号ＣＫｉがハイからローに遷移され、前記第２入力クロック信号ＣＫｉｂがローからハイに遷移されて、評価段階となるため、前記インバータＸ５３は前記ローの第１入力クロック信号ＣＫｉを反転してハイの第２出力クロック信号ＣＫｂを出力し、前記インバータＸ５４は前記ハイの第２入力クロック信号ＣＫｉｂを反転してローの第２出力クロック信号ＣＫを出力する。
【００７３】
これにより、各インバータＸ５１，Ｘ５２がイネーブルされて、前記インバータＸ５１は、ＰＭＯＳトランジスタＰＭ５１がターンオフされＮＭＯＳトランジスタＮＭ５１がターンオンされて出力端子Ｑｂをローにプルダウンさせ、前記インバータＸ５２は、ＰＭＯＳトランジスタＰＭ５２がターンオンされＮＭＯＳトランジスタＮＭ５２がターンオフされて、出力端子Ｑをハイにプルアップさせるので、各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ、/ＯＵＴを高速に評価する。
【００７４】
このような動作により、前記各出力端子Ｑｂ、Ｑの出力信号ＯＵＴ，/ＯＵＴは次段に伝送され、前記第１，第２出力クロック信号ＣＫ、ＣＫｂも次段の第１，第２入力クロック信号ＣＫｉ、ＣＫｉｂとして伝送される。
【００７５】
次いで、第１入力クロック信号ＣＫｉがローからハイに、第２入力クロック信号ＣＫｉｂがハイからローにそれぞれ遷移されると、再びプリチャージ段階になるので、前記ハイの第１入力クロック信号ＣＫｉは前記インバータＸ５３により反転されて、ローの第２出力クロック信号ＣＫｂが出力され、前記ローの第２入力クロック信号ＣＫｉｂはインバータＸ５４により反転されて、ハイの第１出力クロック信号ＣＫが出力される。
【００７６】
前記第１，第２出力クロック信号ＣＫ、ＣＫｂがそれぞれハイ及びロー状態であるため、各出力端子Ｑ、Ｑｂに対しクロスカップルドされた各インバータＸ５１，Ｘ５２はオフ状態になり、前記ハイの第１出力クロック信号ＣＫによりＮＭＯＳトランジスタＮＭ５３がオン状態になって各出力端子Ｑ、Ｑｂが連結されるため、それら出力端子Ｑ、Ｑｂの電圧レベルは“Ｖｄｄ／２”にプリチャージされる。
【００７７】
即ち、前記第１，第２入力クロック信号ＣＫｉ、ＣＫｉｂのレベルが遷移することにより、等化段階及び感知／評価段階が反復的に行われて、入力データが次段に順次伝送されるようになる。
【００７８】
このような動作を行う機能部２０２の第２実施形態の構成は、１段階の遅延がそれ程大きくないときに有効である。
次に、機能部２０２の第３実施形態の動作を、図６に基づいて説明する。
【００７９】
図６の回路の動作は、図５の回路の動作と類似するが、インバータＸ６１，Ｘ６２のイネーブル時点だけが異なる。
即ち、図６の回路は、第１入力クロック信号ＣＫｉがハイに遷移された状態で、前段の動作が充分に終了され、第１入力イネーブル信号Ｅｉがアクティブにされたときに、初めて現在の段のクロスカップルドされたインバータＸ６１，Ｘ６２がイネーブルされるようになる。
【００８０】
より詳しくは、先ず、第１入力クロック信号ＣＫｉがハイで、第２入力クロック信号ＣＫｉｂがローであるとき、第１入力イネーブル信号Ｅｉはハイ、第２入力イネーブル信号Ｅｉｂはローであって、各インバータＸ６１，Ｘ６２はディスエーブル状態である。
【００８１】
前記ハイの第１入力クロック信号ＣＫｉによりＮＭＯＳトランジスタＮＭ６４がオンになるため、第２出力クロック信号ＣＫｂはロー状態になり、前記ローの第２入力クロック信号ＣＫｉｂによりＰＭＯＳトランジスタＰＭ６５がオンになるため、第１出力クロック信号ＣＫはハイ状態になる。
【００８２】
前記第２，第１出力クロック信号ＣＫｂ、ＣＫがそれぞれロー及びハイであるため、インバータＸ６１，Ｘ６２はオフ状態を維持し、前記ハイの第１出力クロック信号ＣＫによりＮＭＯＳトランジスタＮＭ６３がターンオンされて、各出力端子Ｑ、Ｑｂの電圧レベルは“Ｖｄｄ／２”にプリチャージされると共に、前記ローの第２出力クロック信号ＣＫｂにより、イネーブル信号発生部２０２−３のＰＭＯＳトランジスタＰＭ６３がターンオンされて、第２出力イネーブル信号Ｅｏｂがハイで出力されるので、インバータＸ６３からはローの第１出力イネーブル信号Ｅｏが出力される。
【００８３】
次いで、前記第１入力クロック信号ＣＫｉがハイからローに遷移され、前記第２入力クロック信号ＣＫｉｂがローからハイに遷移されて、第１入力イネーブル信号Ｅｉがハイからローに遷移され、第２入力イネーブル信号Ｅｉｂがローからハイに遷移されると、ＮＭＯＳトランジスタＮＭ６４及びＰＭＯＳトランジスタＰＭ６５はターンオフされ、ＰＭＯＳトランジスタＰＭ６４及びＮＭＯＳトランジスタＮＭ６５はターンオンされる。
【００８４】
よって、第２出力クロック信号ＣＫｂがハイになり、第１出力クロック信号ＣＫがローになるので、各出力端子Ｑ、Ｑｂに対してクロスカップルドされた各インバータＸ６１，Ｘ６２はオン状態になる。
【００８５】
このとき、前記ハイの第２入力イネーブル信号ＥｉｂによりＮＭＯＳトランジスタＮＭ６８がターンオンされた状態であるので、カスコードロジック回路２０２−２は入力データＤＡＴＡＩＮに従って前記各出力端子Ｑ、Ｑｂ間の電圧差を発生させるが、出力端子Ｑの出力信号/ＯＵＴがハイであると仮定すると、該出力端子Ｑのハイの出力信号/ＯＵＴにより、前記インバータＸ６１は、ＰＭＯＳトランジスタＰＭ６１がターンオフされＮＭＯＳトランジスタＮＭ６１がターンオンされて、出力端子Ｑｂの電圧レベルを高速にプルダウンさせ、また、前記出力端子Ｑｂのローの出力信号ＯＵＴにより、前記インバータＸ６２は、ＰＭＯＳトランジスタＰＭ６２がターンオンされＮＭＯＳトランジスタＮＭ６２がターンオフされて、出力端子Ｑの電圧レベルを高速にプルアップさせるので、各出力端子Ｑ、Ｑｂ間の電圧差を高速に評価する。
【００８６】
イネーブル信号発生部２０２−３では、ハイの第２出力クロック信号ＣＫｂによりＰＭＯＳトランジスタＰＭ６３がターンオフされるが、前記出力端子Ｑの出力信号/ＯＵＴをハイと仮定したので、ＮＭＯＳトランジスタＮＭ６６がターンオンされて第２出力イネーブル信号Ｅｏｂがローになり、インバータＸ６３により、第１出力イネーブル信号Ｅｏはハイになる。
【００８７】
次いで、前記第１入力クロック信号ＣＫｉがローレベルからハイレベルに、前記第２入力クロック信号ＣＫｉｂがハイレベルからローレベルにそれぞれ遷移されると、第１入力イネーブル信号Ｅｉがローからハイに遷移され、第２入力イネーブル信号Ｅｉｂがハイからローに遷移されるため、インバータＸ６１，Ｘ６２はディスエーブルされ、ＮＭＯＳトランジスタＮＭ６３がターンオンされて、各出力端子Ｑ、Ｑｂを“Ｖｄｄ／２”に再びプリチャージさせる。
【００８８】
このような動作は、制御部２０１から発生される各イネーブル信号Ｅｉ／Ｅｉｂ及びクロック信号ＣＫｉ／Ｃｋｉｂのレベルが遷移される毎に反復的に行われる。
【００８９】
このように動作する機能部２０２の第３実施形態は、１段階の遅延がやや大きいときのプレ評価による問題点を解決し得るという効果がある。
次に、機能部２０２の第４実施形態の動作を、図７に基づいて説明する。
【００９０】
先ず、第２入力イネーブル信号Ｅｉｂがハイで、第１入力イネーブル信号Ｅｉがローであるときに等化位相になるが、前記ハイの第２入力イネーブル信号ＥｉｂはインバータＸ８３で反転されて、ローの第１出力ネーブル信号Ｅｏが出力され、前記ローの第１入力イネーブル信号ＥｉはインバータＸ８４により反転されて、ハイの第２出力イネーブル信号Ｅｏｂが出力される。
【００９１】
前記第１，第２出力イネーブル信号Ｅｏ、Ｅｏｂがそれぞれロー及びハイ状態であるので、各出力端子Ｑ、Ｑｂに対してクロスカップルドされたインバータＸ８１、Ｘ８２はオフ状態を維持し、前記ハイの第２入力イネーブル信号Ｅｉｂにより等化トランジスタであるＮＭＯＳトランジスタＮＭ８３がターンオンされて、各出力端子Ｑ、Ｑｂの電圧レベルを“Ｖｄｄ／２”にプリチャージさせる。
【００９２】
次いで、前記第２入力イネーブル信号Ｅｉｂがハイからローに遷移され、前記第１入力イネーブル信号Ｅｉがローからハイに遷移されると、第１出力イネーブル信号Ｅｏはハイに遷移され、第２出力イネーブル信号Ｅｏｂはローに遷移されて、感知／評価段階になる。
【００９３】
このとき、前記ローの第２入力イネーブル信号ＥｉｂによりＮＭＯＳトランジスタＮＭ８３がターンオフされた後、ハイの第１入力イネーブル信号ＥｉによりＮＭＯＳトランジスタＮＭ８４がターンオンされた状態で、カスコードロジック回路２０２−４は入力データＤＡＴＡＩＮを論理演算して、各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【００９４】
出力端子Ｑｂが接地されてローになり、前記出力端子Ｑの電圧レベルをハイと仮定すると、インバータＸ８１は、ＰＭＯＳトランジスタＰＭ８１がターンオフされＮＭＯＳトランジスタＮＭ８１がターンオンされて、前記出力端子Ｑｂをローレベルにプルダウンさせ、インバータＸ８２は、ＰＭＯＳトランジスタＰＭ８２がターンオンされＮＭＯＳトランジスタＮＭ８２がターンオフされて、前記出力端子Ｑをハイレベルにプルアップさせるので、前記各インバータＸ８１、Ｘ８２は前記各出力端子Ｑ、Ｑｂ間の電圧差を高速に評価する。
【００９５】
このような動作により、前記各出力端子Ｑ、Ｑｂの電圧レベルは次段に伝送され、前記第１，第２出力イネーブル信号Ｅｏ、Ｅｏｂも次段のための第１，第２入力イネーブル信号Ｅｉ、Ｅｉｂとして伝送される。
【００９６】
次いで、第１入力イネーブル信号Ｅｉがハイレベルからローレベルになり、第２入力イネーブル信号Ｅｉｂがローレベルからハイレベルにそれぞれ遷移されて等化位相になると、インバータＸ８３は、前記ハイの第２入力イネーブル信号Ｅｉｂを反転してローの第１出力イネーブル信号Ｅｏを出力し、インバータＸ８４は前記ローの第１入力イネーブル信号Ｅｉを反転してハイの第２出力イネーブル信号Ｅｏｂを出力する。
【００９７】
第２，第１出力イネーブル信号Ｅｏｂ、Ｅｏがそれぞれハイ及びロー状態であるため、インバータＸ８１、Ｘ８２はオフ状態になり、ハイの第２入力イネーブル信号ＥｉｂによりＮＭＯＳトランジスタＮＭ８３がターンオンされて各出力端子Ｑ、Ｑｂが連結されるので、それら出力端子Ｑ、Ｑｂは“Ｖｄｄ／２”にプリチャージされる。
【００９８】
即ち、第１，第２入力イネーブル信号Ｅｉ、Ｅｉｂの電圧レベルの遷移により、等化段階及び感知／評価段階が反復的に転換されながら、入力データＤＡＴＡＩＮを次段に順次伝送するようになる。
【００９９】
この場合、図８に示したように、図７に示す回路と同様な複数の回路２１１〜２１３を直列接続して、３ビットキャリチェーンを構成することもできる。
次に、機能部２０２の第５実施形態の動作を、図９に基づいて説明する。
【０１００】
先ず、第１入力イネーブル信号Ｅｉがローレベル、前段の動作終了信号Ｄｎｉがローレベルで等化位相になると、ＰＭＯＳトランジスタＰＭ１０４がターンオンされて反転入力イネーブル信号Ｅｉ’がハイになるので、各インバータＸ１０１，Ｘ１０２はオフ状態になる。
【０１０１】
このとき、前記反転入力イネーブル信号Ｅｉ’がハイであるため、動作終了信号発生部２０２−７は、ＮＭＯＳトランジスタＮＭ１０３がターンオンされてローの動作終了信号Ｄｎｏを出力させ、インバータＸ１０３はローの第１出力イネーブル信号Ｅｏを出力する。
【０１０２】
ローレベルの第１入力イネーブル信号ＥｉによりＰＭＯＳトランジスタＰＭ１０３がターンオンされるため、前記各出力端子Ｑ、Ｑｂの電圧レベルは“Ｖｄｄ／２”にプリチャージされる。
【０１０３】
次いで、前記第１入力イネーブル信号Ｅｉがローレベルからハイレベルに遷移されると、各ＰＭＯＳトランジスタＰＭ１０３，ＰＭ１０４がターンオフされて、各出力端子Ｑ、Ｑｂの連結が断絶されると共に、ＮＭＯＳトランジスタＮＭ１０５がターンオンされて、カスコードロジック回路２０２−６は入力データＤＡＴＡＩＮを論理演算して各出力端子Ｑ、Ｑｂ間の電圧差を発生させる。
【０１０４】
このとき、前記出力端子Ｑがハイレベルであると仮定すると、前段の動作終了信号Ｄｎｉがハイに遷移されるとき、ＮＭＯＳトランジスタＮＭ１０４がターンオンされて、前記反転入力イネーブル信号Ｅｉ’がローになるため、各出力端子Ｑ、Ｑｂに対してクロスカップルドされた各インバータＸ１０１、Ｘ１０２はオン状態になり、また、インバータＸ１０３が前記ローの反転入力イネーブル信号Ｅｉ’を反転するので、第１出力イネーブル信号Ｅｏはハイになる。
【０１０５】
よって、前記出力端子Ｑのハイの出力信号/ＯＵＴにより、前記インバータＸ１０１は、ＰＭＯＳトランジスタＰＭ１０１がターンオフされ、ＮＭＯＳトランジスタＮＭ１０１がターンオンされて、前記出力端子Ｑｂの電圧レベルを高速にプルダウンさせ、前記出力端子Ｑｂのローの出力信号ＯＵＴにより、インバータＸ１０２は、ＰＭＯＳトランジスタＰＭ１０２がターンオンされ、ＮＭＯＳトランジスタＮＭ１０２がターンオフされて、出力端子Ｑのレベルを高速にプルアップさせる。
【０１０６】
一方、動作終了信号発生部２０２−７では、反転入力イネーブル信号Ｅｉ’がローレベルであるので、ＮＭＯＳトランジスタＮＭ１０３がターンオフされるが、出力端子Ｑがハイレベル、出力端子Ｑｂがローレベルであるため、ＰＭＯＳトランジスタＰＭ１０６がターンオンされて、ハイの動作終了信号Ｄｎｏを出力する。
【０１０７】
次いで、第１入力イネーブル信号Ｅｉがハイからローに遷移されたとき、前段の動作終了信号Ｄｎｉがハイからローに遷移されると、ＰＭＯＳトランジスタＰＭ１０４がターンオンされて反転入力イネーブル信号Ｅｉ’がハイになるため、インバータＸ１０１、Ｘ１０２がオフ状態になると共に、ＰＭＯＳトランジスタＰＭ１０３がターンオンされて、前記各出力端子Ｑ、Ｑｂを再び“Ｖｄｄ／２”にプリチャージさせる。
【０１０８】
上記のような動作は、制御部２０１から機能部２０２に伝送される第１入力イネーブル信号Ｅｉのレベルが遷移される毎に反復的に行われる。
尚、前記機能部２０２の各実施形態において、カスコードロジック回路２０２−１，２０２−２，２０２−４，２０２−５，２０２−６を、可変の入力データＤＡＴＡＩＮを入力して各出力端子Ｑ、Ｑｂにデータを伝送するパストランジスタロジック回路に代替して構成することもできる。
【０１０９】
【発明の効果】
以上説明したように、本発明に係る非同期センシング差動論理回路においては、同期システムとは異なってグローバルクロック信号を使用しないのでクロックスキュー問題が発生せず、ローカル制御信号を利用してブロック間の通信を行うのでクロック分配費用（clock distribution cost）を低減し得るという効果がある。
【０１１０】
また、従来のＤＣＶＳ回路を使用した機能部を備える非同期システムに比べ、本発明は効率的な電力特性（Power-efficient）を有するため、全体の電力消耗量を低減し得るという効果がある。
【０１１１】
また、クロスカップルドＰＭＯＳトランジスタ対のしきい電圧を調節する必要がないため、しきい電圧を調節するための高電圧を必要とせず、低電力にて高速処理を行うディジタル回路設計に容易に適用し得ることができ、かつ、原価を低減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る非同期センシング差動論理回路の一実施形態を示したブロック図である。
【図２】図１の機能部の第１実施形態を示した回路図である。
【図３】図２の機能部を利用した５ビットチェーンの連結構成を示した図である。
【図４】図１のラッチ部を示した回路図である。
【図５】図１の機能部の第２実施形態を示した回路図である。
【図６】図１の機能部の第３実施形態を示した回路図である。
【図７】図１の機能部の第４実施形態を示した回路図である。
【図８】図７の機能部を利用した３ビットチェーンの連結構成を示した図である。
【図９】図１の機能部の第５実施形態を示した回路図である。
【図１０】本発明に係るタイミング波形図である。
【図１１】従来の非同期パイプラインを示したブロック図である。
【図１２】図１１の機能部の一実施形態を示した回路図である。
【図１３】図１１のラッチ部を示した回路図である。
【符号の説明】
２０１：制御部
２０２：機能部
２０２−１，２０２−２，２０２−４，２０２−５，２０２−６：カスコードロジック回路
２０２−３：イネーブル信号発生部
２０２−７：動作終了信号発生部
２０３：ラッチ部
２０３−１：ラッチ回路
２０３−２：遅延部
２０３−３：データ入力回路
Ｘ５１〜Ｘ５４，Ｘ６１〜Ｘ６５，Ｘ７１，Ｘ７２，Ｘ８１〜Ｘ８４，Ｘ９１〜Ｘ９４，Ｘ１０１〜Ｘ１０３：インバータ
Claims (8)
- ハンドシェーキング動作を行うための前段からの要求信号と次段への要求信号とに応じて、前記ハンドシェーキング動作を制御する制御信号を出力する制御部と、
該制御部からの制御信号によりハンドシェーキング動作を行い、前段からの入力データを論理演算して出力すると共に、該出力データのラッチ動作を制御するためのラッチ制御信号及び前段への承認信号を出力する機能部と、
次段からの承認信号及び前記機能部からのラッチ制御信号により、前記機能部からのデータをラッチして出力すると共に、前記次段への要求信号を出力するラッチ部と、
を包含して構成されることを特徴とする非同期センシング差動論理回路。 - 前記機能部は、
第１，第２出力ノードと、
前記制御部から出力された制御信号としての第１入力イネーブル信号を反転して反転イネーブル信号を出力する第１インバータと、
前記反転イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第２インバータと、
ソースに電源電圧が印加され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、
ソースに電源電圧が印加され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、
前記第１インバータから出力された反転イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、
前記第１インバータから出力された反転イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、
ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第１入力イネーブル信号が入力される第３ＰＭＯＳトランジスタと、
前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、
前記第１入力イネーブル信号により前記カスコードロジック回路の内部スイッチング素子を接地させる第３ＮＭＯＳトランジスタと、
を包含して構成されることを特徴とする請求項１に記載の非同期センシング差動論理回路。 - 前記機能部は、
第１，第２出力ノードと、
前記制御部から出力された制御信号としての第１入力クロック信号を反転して第２出力クロック信号を出力する第１インバータと、
前記制御部から出力された制御信号としての第２入力クロック信号を反転して前記ラッチ制御信号としての第１出力クロック信号を出力する第２インバータと、
前記第２出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、
前記第２出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、
前記第１出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、
前記第１出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、
ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、前記第１出力クロック信号がゲートに入力される第３ＮＭＯＳトランジスタと、
前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、
前記制御部から出力された制御信号としての第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第４ＮＭＯＳトランジスタと、
を包含して構成されることを特徴とする請求項１に記載の非同期センシング差動論理回路。 - 前記機能部は、
第１，第２出力ノードと、
ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力イネーブル信号が入力される第１ＰＭＯＳトランジスタと、ドレインは第１ＰＭＯＳトランジスタのドレインに連結され、ソースに接地電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力クロック信号が入力される第１ＮＭＯＳトランジスタと、を備え、第１入力クロック信号を反転して第２出力クロック信号を出力する第１インバータと、
ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第２入力クロック信号が入力される第２ＰＭＯＳトランジスタと、ドレインは前記第２ＰＭＯＳトランジスタのドレインに連結され、ソースに接地電圧が印加され、ゲートに前記制御部から出力された制御信号としての第２入力イネーブル信号が入力される第２ＮＭＯＳトランジスタと、を備え、前記第２入力クロック信号を反転して前記ラッチ制御信号としての第１出力クロック信号を出力する第２インバータと、
前記第２出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第３ＰＭＯＳトランジスタと、
前記第２出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第４ＰＭＯＳトランジスタと、
前記第１出力クロック信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第３ＮＭＯＳトランジスタと、
前記第１出力クロック信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第４ＮＭＯＳトランジスタと、
ソース及びドレインが前記第３，第４ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、前記第１出力クロック信号がゲートに入力される第５ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ドレインは、第１，第２出力イネーブル信号の出力端子に連結され、前記第２出力クロック信号がゲートに入力される第５ＰＭＯＳトランジスタと、ドレインは前記第５ＰＭＯＳトランジスタのドレイン及び前記第１，第２出力イネーブル信号の出力端子に連結され、ソースは前記第１，第２出力ノードにそれぞれ連結され、ゲートは前記第２，第１出力ノードにそれぞれ連結される第６，第７ＮＭＯＳトランジスタと、を備えて構成されたイネーブル信号発生部と、
前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、
前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第８ＮＭＯＳトランジスタと、を包含して構成されることを特徴とする請求項１に記載の非同期センシング差動論理回路。 - 前記機能部は、
第１，第２出力ノードと、
前記制御部から出力された制御信号としての第２入力イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第１インバータと、
前記制御部から出力された制御信号としての第１入力イネーブル信号を反転して第２出力イネーブル信号を出力する第２インバータと、
前記第１出力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＰＭＯＳトランジスタと、
前記第１出力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＰＭＯＳトランジスタと、
前記第２出力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第１ＮＭＯＳトランジスタと、
前記第２出力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第２ＮＭＯＳトランジスタと、
ソース及びドレインが前記第１，第２ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第２入力イネーブル信号が入力される第３ＮＭＯＳトランジスタと、
前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、
前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第４ＮＭＯＳトランジスタと、を包含して構成されることを特徴とする請求項１に記載の非同期センシング差動論理回路。 - 前記機能部は、
第１，第２出力ノードと、
ソースに電源電圧が印加され、ゲートに前記制御部から出力された制御信号としての第１入力イネーブル信号が入力される第１ＰＭＯＳトランジスタと、ドレインは前記第１ＰＭＯＳトランジスタのドレインに連結されて前記反転入力イネーブル信号を出力し、ソースに接地電圧が印加され、ゲートには前段の動作終了信号が印加される第１ＮＭＯＳトランジスタと、を備え、第１入力イネーブル信号を反転して、前記ラッチ制御信号としての第１出力イネーブル信号を出力する第１インバータと、
電源電圧がソースに印加され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第２ＰＭＯＳトランジスタと、
電源電圧がソースに印加され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第３ＰＭＯＳトランジスタと、
前記反転入力イネーブル信号がソースに入力され、ドレインは前記第１出力ノードに連結され、ゲートは前記第２出力ノードに連結される第２ＮＭＯＳトランジスタと、
前記反転入力イネーブル信号がソースに入力され、ドレインは前記第２出力ノードに連結され、ゲートは前記第１出力ノードに連結される第３ＮＭＯＳトランジスタと、
ソース及びドレインが前記第２，第３ＮＭＯＳトランジスタのゲートにそれぞれ連結されると共に前記第２，第１出力ノードに接続され、ゲートに前記制御部から出力された第１入力イネーブル信号が入力される第４ＰＭＯＳトランジスタと、
ソースに接地電圧が印加され、ドレインは動作終了信号の出力端子に連結され、ゲートに前記反転入力イネーブル信号が入力される第４ＮＭＯＳトランジスタと、ドレインは前記第４ＮＭＯＳトランジスタのドレインに共通連結されて前記動作終了信号の出力端子に接続され、ソースは前記第１，第２出力ノードにそれぞれ連結され、ゲートは前記第２，第１出力ノードに連結される第５，第６ＰＭＯＳトランジスタと、を備えて構成された動作終了信号発生部と、
前記入力データを論理演算し、前記第１，第２出力ノードに出力するカスコードロジック回路と、
前記制御部から出力された第１入力イネーブル信号により、前記カスコードロジック回路の内部スイッチング素子を接地させる第５ＮＭＯＳトランジスタと、を包含して構成されることを特徴とする請求項１に記載の非同期センシング差動論理回路。 - 前記カスコードロジック回路は、可変入力データにより第１，第２出力ノードにデータを伝送するパストランジスタロジック回路で置換して構成されることを特徴とする請求項２〜請求項６のいずれか１つに記載の非同期センシング差動論理回路。
- 前記ラッチ部は、
電源電圧と接地電圧間に第１，第２ＰＭＯＳトランジスタ及び第１〜第３ＮＭＯＳトランジスタが順次直列接続され、前記第１ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタのゲートには前記承認信号が印加され、前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートには前記ラッチ制御信号が印加され、前記第２ＮＭＯＳトランジスタのゲートには前記機能部からの出力データが印加されるデータ入力回路と、
該データ入力回路の第２ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとの接続点に入力端子が接続されて、前記データ入力回路からの出力信号をラッチするラッチ回路と、
前記第２ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのゲートに入力される制御信号を遅延させて次段のための要求信号を発生する遅延部と、
を包含して構成されることを特徴とする請求項１〜請求項７のいずれか１つに記載の非同期センシング差動論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR35876/1998 | 1998-09-01 | ||
| KR1019980035876A KR100300050B1 (ko) | 1998-09-01 | 1998-09-01 | 비동기센싱차동로직회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188538A JP2000188538A (ja) | 2000-07-04 |
| JP4273278B2 true JP4273278B2 (ja) | 2009-06-03 |
Family
ID=19549170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24789499A Expired - Fee Related JP4273278B2 (ja) | 1998-09-01 | 1999-09-01 | 非同期センシング差動論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP4273278B2 (ja) |
| KR (1) | KR100300050B1 (ja) |
| DE (1) | DE19929600A1 (ja) |
| TW (1) | TW419891B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356117B1 (en) * | 2000-09-29 | 2002-03-12 | Sun Microsystems, Inc. | Asynchronously controlling data transfers within a circuit |
| KR101221776B1 (ko) * | 2004-06-15 | 2013-01-11 | 더 리젠츠 오브 더 유니버시티 오브 미시건 | 에너지 복구 부스트 논리 회로 및 방법 |
| DE102005008367B3 (de) | 2005-02-23 | 2006-10-19 | Infineon Technologies Ag | XOR-Schaltung |
| US8527797B2 (en) * | 2007-12-26 | 2013-09-03 | Qualcomm Incorporated | System and method of leakage control in an asynchronous system |
| WO2012120760A1 (ja) * | 2011-03-09 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| FR3047136B1 (fr) * | 2016-01-27 | 2018-02-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Sauvegarde de donnees dans un circuit asynchrone |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3183159B2 (ja) * | 1996-03-29 | 2001-07-03 | 日本電気株式会社 | 同期型ｄｒａｍ |
-
1998
- 1998-09-01 KR KR1019980035876A patent/KR100300050B1/ko not_active IP Right Cessation
-
1999
- 1999-06-10 TW TW088109736A patent/TW419891B/zh not_active IP Right Cessation
- 1999-06-28 DE DE19929600A patent/DE19929600A1/de not_active Withdrawn
- 1999-09-01 JP JP24789499A patent/JP4273278B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19929600A1 (de) | 2000-03-02 |
| KR20000018326A (ko) | 2000-04-06 |
| JP2000188538A (ja) | 2000-07-04 |
| TW419891B (en) | 2001-01-21 |
| KR100300050B1 (ko) | 2001-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050210 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050506 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060622 |
|
| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |