CN1881801A - 半导体集成电路器件 - Google Patents

Abstract

提供一种虚拟MOSFET，其与构成CMOS输出电路的N沟道输出MOSFET的栅极共同连接，并且将其设置成具有对应于构成CMOS输出电路的P沟道输出MOSFET的栅极电容与N沟道输出MOSFET的栅极电容之间的差的栅极电容。将N沟道输出MOSFET的输入电容和P沟道输出MOSFET的输入电容设置成彼此相等。

Description

半导体集成电路器件

相关申请的交叉参考

本申请要求在2005年6月13日提交的日本专利申请No.2005-172851的优先权，在本申请中引入其内容作为参考。

技术领域

本发明涉及一种半导体集成电路器件，并涉及在用于半导体集成电路器件时适用的电路技术，该电路技术能以高频在系统上进行数据传送。

背景技术

鉴于以高速进行存储器LSI(大规模集成)和MPU(微处理器)之间的数据传送，例如，需要进行传输系统的阻抗匹配并且抑制由于反射造成的传送波形的失真。在高速同步SRAM(静态随机存取存储器)产品中，已知一种产品具有这样的规格：调节输出驱动器的阻抗从而使其变得等于连接到专用LSI管脚的电阻元件的电阻值，以便进行阻抗匹配。调节输出阻抗的技术例如已经在专利文献1(日本未审专利公报No.平10(1998)-242835)中公开。在该公报中，分开提供输出阻抗控制晶体管和通过速率(through rate)控制晶体管。将短脉冲施加到通过速率控制晶体管的栅极，以便控制上升时间，并且通过输出阻抗控制晶体管来确定输出电压电平。作为CMOS输出电路的例子，已知一种非专利文献1(“Design of CMOS VLSI”，由BAIFUKAN公司出版，由Takuo Kanno指导，并且由Tetsuya Iizuka编辑，第146页，图4，72)。

发明内容

在CMOS输出电路中，确定W(沟道宽度)尺寸，使得P沟道输出MOSFET和N沟道输出MOSFET的电流彼此相等。然而，由于P沟道输出MOSFET和N沟道输出MOSFET在每单位W尺寸的电流比上存在大约两倍的差异，因此P沟道输出MOSFET和N沟道输出MOSFET的W尺寸自然变为不同的尺寸。

随着工作频率的提高，即使考虑到高速SRAM中的输出变化时间，输出数据的有效时间也是非常短的。因此减少输出上升时间(高电平输出)和输出下降时间(低电平输出)的变化是很重要的，目的是为了保证输出数据的有效周期。然而，P沟道输出MOSFET的W尺寸和N沟道输出MOSFET的W尺寸是不同的，如上所述。由于用于驱动这些输出MOSFET的栅极的驱动缓冲器在尺寸上不可避免地是不同的，因此由于每个驱动缓冲器的驱动能力的变化和输出MOS之间的栅极电容的不同而使输出上升时间和输出下降时间发生变化，所述栅极电容的不同是由输出MOS之间的W尺寸的差异造成的。此外，即使当调节用于减少由每个输出MOS引起的噪声的输出MOSFET电流的di/dt时，它的控制也很复杂，因此高速SRAM受到器件的工艺变化的影响。

本发明的一个目的是提供一种设有输出电路的半导体集成电路器件，该输出电路通过简单的控制能够保证在高频下的有效输出数据周期。本发明的另一个目的是提供一种能提高数据传送速率的半导体集成电路器件。通过本说明书以及附图的说明本发明的上述、其他目的和新特征将将变得显而易见。

下面简要说明在本申请中公开的发明中有代表性的一个发明的内容：提供虚拟MOSFET，它与构成CMOS输出电路的N沟道输出MOSFET的栅极公共连接，并设置成具有对应于构成CMOS输出电路的P沟道输出MOSFET的栅极电容和N沟道输出MOSFET的栅极电容之间的差的栅极电容。将N沟道输出MOSFET的输入电容和P沟道输出MOSFET的输入电容设置成彼此相等。

通过减少输出信号的上升时间和下降时间的变化，可以保证有效的输出数据周期。可以有助于提高数据传送速率。此外，还可以进行调整，使得可以将输出延迟时间减到最小，同时减少输出噪声。

附图简述

图1是示出根据本发明的输出电路的一个实施例的电路图；

图2是示出根据本发明的输出电路的另一实施例的电路图；

图3是示出形成P沟道输出MOSFET的驱动信号DQP的驱动电路的一个实施例的电路图；

图4是示出形成N沟道输出MOSFET的驱动信号DQN的驱动电路的一个实施例的电路图；

图5是示出设置在根据本发明的半导体集成电路器件中的输出电路的一个实施例的方框图；

图6是示出根据本发明的输出MOS的一个实施例的器件布图；

图7是示出根据本发明的输出MOS的另一实施例的器件布图；

图8是用于说明本发明的输出波形图；

图9是用于说明输出波形的di/dt和输出噪声之间的关系的波形图；

图10是示出设有根据本发明的输出电路的同步SRAM的一个实施例的方框图；

图11是示出阻抗控制代码产生电路的一个实施例的方框图；

图12是示出根据本发明的输出电路的另一实施例的电路图；以及

图13是用于说明根据本发明的输出电路的输出操作的波形图。

优选实施例的详细说明

在图1中示出根据本发明的输出电路的一个实施例的电路图。该输出电路包括形成高电平输出信号的P沟道输出MOSFET Q2和形成低电平输出信号的N沟道输出MOSFET Q1，其中所述高电平输出信号对应于电源电压VDDQ，所述低电平输出信号对应于电路的地电位VSS。输出MOSFET Q1和Q2的漏极共同连接并经由电阻器R连接到输出端子PAD。

当假设P沟道输出MSFET Q2的W尺寸(沟道宽度)为Aum和假设N沟道输出MOSFET Q1的W尺寸为Bum时，将其W尺寸被假设为Cum的N沟道虚拟MOSFET Q3连接到N沟道输出MOSFETQ1。即，虚拟MOSFET Q3的栅极连接到N沟道输出MOSFET Q1的栅极，而尽管没有受到特别的限制，但还是向其源极和漏极施加地电位VSS。MOSFET Q1至Q3的W尺寸具有以下关系：Aum＝Bum+Cum。由于使MOSFET Q1至Q3形成得在L尺寸(沟道长度)上相等，所以设置W尺寸关系为Aum＝Bum+Cum的含义在于使对应于P沟道侧上的输入电容的MOSFET Q2的栅极电容与对应于N沟道侧上的输入电容的MOSFET Q1和Q3的栅极电容之和彼此相等。

在图2中示出根据本发明的输出电路的另一实施例的电路图。在本实施例中，用P沟道MOSFET Q4代替图1所示的虚拟MOSFET。也就是说，P沟道MOSFET Q4的栅极连接到N沟道MOSFET Q1的栅极，与图1相同。尽管没有受到特别的限制，但是向虚拟MOSFETQ4的源极和漏极施加电源电压VDDQ。即使当使用这种P沟道MOSFET Q4时，也以与上述同样的方式建立这种关系：Aum＝Bum+Cum。将P沟道侧上的输入电容和N沟道侧上的输入电容设置成彼此相等。本实施例在其他结构上与图1所示的实施例相同。

尽管图1和2所示的实施例分别示出插入电阻器R并使其与输出MOSFET Q1和Q2串联的结构，但是这样做是考虑到输出电路的输出阻抗控制将如下所述进行。就是说，在将如图1或2所示的这种输出电路作为单元电路、相对于输出端子PAD将多个单元电路设置成并联的结构中，即使当控制并联连接的MOSFET的数量以利用MOSFET Q1和Q2的导通电阻值的非线性进行输出阻抗控制时，也会出现非线性。因此，采用插入电阻器R使其与输出MOSFET Q1和Q2串联的这种结构以允许这种电路起作用，以便校正这种MOSFET Q1和Q2的导通电阻值的非线性。在图1和2中，分别向输出MOSFET Q1和Q2的栅极提供由这种驱动电路产生的驱动信号DQN和DQP，将在下面对所述驱动电路进行说明。

示出产生P沟道输出MOSFET的驱动信号DQP的驱动电路的一个实施例的电路图在图3中示出。将根据本实施例的驱动电路的输出信号DQP提供给图1和2所示的P沟道输出MOSFET Q2的栅极。在本实施例中，为了使输出阻抗控制成为可能，将驱动电路设置成具有能总是使输出MOSFET处于截止状态的功能。就是说，输出上拉MOSFET将驱动信号DQP固定到高电平，如电源电压VDDQ，以便允许使输出MOSFET Q2在稳定的基础上处于截止状态。即，可以通过设置以多个形式设置的输出MOSFET中的稳定截止输出MOSFET，可以使输出阻抗变大。

为了允许输出电路的通过速率控制，以多个形式设置驱动电路，即，将两个第一和第二驱动电路设置在相同的图中。N沟道MOSFETQ12和P沟道MOSFET Q14构成第一驱动电路，该第一驱动电路形成为具有预定的电流驱动能力。将数据信号DP提供给MOSFET Q12和Q14的栅极。这些MOSFET Q12和Q14的漏极连接到用于输出信号DQP的输出线。将N沟道MOSFET Q11设置在N沟道MOSFETQ12的源极和电路的地电位VSS之间。P沟道MOSFET Q13设置在P沟道MOSFET Q14和电源电压VDDQ之间。将这些MOSFET Q11和Q13设置成具有远远大于构成第一驱动电路的MOSFET Q12和Q14的电流供应能力。第一驱动电路的驱动电流专门由MOSFET Q12和Q14确定。

N沟道MOSFET Q16和P沟道MOSFET Q18构成第二驱动电路，所述第二驱动电路形成为具有预定的电流驱动能力。共同向MOSFETQ16和Q18的栅极提供数据信号DP。这些MOSFET Q16和Q18的漏极共同与用于输出信号DQP的输出线连接。将N沟道MOSFETQ15设置在N沟道MOSFET Q16的源极和地电位VSS之间。将P沟道MOSFET Q17设置在P沟道MOSFET Q18和电源电压VDDQ之间。将这些MOSFET Q15和Q17设置成具有远远大于构成第二驱动电路的MOSFET Q16和Q18的电流供应能力。第二驱动电路的驱动电流专门由MOSFET Q16和Q18确定。将包括P沟道MOSFET Q19的上拉MOSFET设置在用于输出信号DQP的输出线和电源电压VDDQ之间。

示出产生N沟道输出MOSFET的驱动信号DQN的驱动电路的一个实施例的电路图在图4中示出。作为根据本实施例的驱动电路，使用具有与图3所示的具有P沟道输出MOSFET的驱动电路相同结构的驱动电路，对应于如上所述的通过插入虚拟MOSFET使输出MOSFET的输入电容相等的设置。就是说，将驱动电路的输出信号DQN提供给图1和2所示的N沟道输出MOSFET Q1的栅极。甚至在本实施例中，同样地为了使输出阻抗控制成为可能，将驱动电路设置成具有能总是使相应的输出MOSFET处于截止状态的功能。就是说，通过输出上拉MOSFET将驱动信号DQN固定到低电平，如电路的地电位VSS，以使得可以在稳态基础上使输出MOSFET Q1处于截止状态。即，通过设置以多个形式设置的输出MOSFET中的稳定截止输出MOSFET，可以使输出阻抗变大。

为了以与P沟道侧相同的方式允许输出电路的通过速率控制，以多个形式设置驱动电路，即，将两个第一和第二驱动电路设置在相同的图中。N沟道MOSFET Q22和P沟道MSFET Q24构成第一驱动电路，该第一驱动电路形成为具有预定的电流驱动能力。将数据信号DP提供给MOSFET Q22和Q24的栅极。将这些MOSFET Q22和Q24的漏极连接到用于输出信号DQN的输出线。将N沟道MSFET Q21设置在N沟道MOSFET Q22的源极和电路的地电位VSS之间。将P沟道MOSFET Q23设置在P沟道MOSFET Q24和电源电压VDDQ之间。将这些MOSFET Q21和Q23设置成具有远远大于构成第一驱动电路的MOSFET Q22和Q24的电流供应能力。第一驱动电路的驱动电流专门由MOSFET Q22和Q24确定。

N沟道MOSFET Q26和P沟道MOSFET Q28构成第二驱动电路，所述第二驱动电路形成为具有预定的电流驱动能力。共同向MOSFETQ26和Q28的栅极提供数据信号DP。这些MOSFET Q26和Q28的漏极共同与用于输出信号DQN的输出线连接。将N沟道MOSFETQ25设置在N沟道MOSFET Q26的源极和地电位VSS之间。将P沟道MOSFET Q27设置在P沟道MOSFET Q28和电源电压VDDQ之间。将这些MOSFET Q25和Q27设置成具有远远大于构成第二驱动电路的MOSFET Q26和Q28的电流供应能力。第二驱动电路的驱动电流专门由MOSFET Q26和Q28确定。将包括N沟道MOSFET Q29的上拉MOSFET设置在用于输出信号DQN的输出线和电源电压VDDQ之间。

例如，假设在图3和4中第一驱动电路的工作电流为1，则使第二驱动电路的工作电流分别形成为上述工作电流的两倍，如2。分别向P沟道MOSFET Q13和Q17以及Q23和Q27的栅极提供控制信号SP1和SP2。分别向N沟道MOSFET Q11和Q15以及Q21和Q25的栅极提供控制信号SN1和SN2。并且分别向MOSFET Q19和Q29的栅极提供控制信号SFP和SFN。

当将控制信号SP1和SP2分别设为对应于低电平的选择电平，并且将控制信号SN1和SN2分别设为对应于高电平的选择电平时，使第一和第二驱动电路分别处于工作状态，从而可以形成大驱动电流，如1+2＝3。当将控制信号SP1设为高电平，将控制信号SP2设为低电平，将控制信号SN1设为低电平，并且将控制信号SN2设为高电平时，使第一驱动电路处于非工作状态(输出高阻抗)，因此第二驱动电路可以形成中间驱动电流，如2。当将控制信号SP1设为低电平，将控制信号SP2设为高电平，将控制信号SN1设为高电平，并且将控制信号SN2设为低电平时，使第二驱动电路处于非工作状态(输出高阻抗)，因此第一驱动电路能形成小驱动电流，如1。利用这种三级电流设置，可以设置相应的输出MOSFET的栅极信号上升/下降所需的时间。就是说，可以控制通过速率。

当在根据本实施例的驱动电路中，将控制信号SP1和SP2分别设为高电平，并且将控制信号SN1和SN2分别设为低电平时，使第一和第二驱动电路分别处于非工作状态(输出高阻抗)，从而驱动电流达到零。因此，使控制信号SFP处于低电平，以使MOSFET Q19导通，从而将输出信号DQP固定到高电平，以使输出MOSFET Q2处于截止状态。通过以这种方式设置输出MOSFET本身为截止状态，可以改变如上述工作的输出MOSFET的数量，并且允许输出阻抗控制。

在本实施例中，将P沟道输出MOSFET和N沟道输出MOSFET的输入电容设置成彼此相等，如上所述。因此，在结构上彼此相同的电路可以用作驱动电路。因而，即使在构成驱动电路的基本器件中发生工艺变化，但也可以在用于形成P沟道MOSFET的驱动电流的驱动电路和用于形成N沟道MOSFET的驱动电流的驱动电路中使驱动电流的变化发生在相同的方向上，因此当从有效输出数据周期的观点来看时，进行工艺变化的补偿。

示出设置在根据本发明的半导体集成电路器件中的输出电路的一个实施例的方框图在图5中示出。在本实施例中，将对应于总数为9组的单元输出电路(0)至(8)设置在一个输出端子PAD上。在相同的图中，作为代表示意性地示出单元输出电路(0)至(8)中的单元输出电路(0)和(1)以及(7)和(8)。在9个单元输出电路(0)至(8)当中，单元输出电路(0)是这样的输出电路：其具有标准输出阻抗，而其余单元输出电路(1)至(8)用于输出阻抗调节。将N沟道驱动电路DVN(0)至(8)和P沟道驱动电路DVP(0)至(8)分别设置成与上述9组单元输出电路(1)至(8)的P沟道输出MOSFET的驱动信号(输入端子)DQP以及其N沟道输出MOSFET的驱动信号(输入端子)DQN相关。因此，总体设置对应于2×9＝18的驱动电路。在驱动电路DVN(0)至(8)和驱动电路DVP(0)至(8)中，在结构上将它们的相应驱动电路设置成彼此相同。

尽管单元输出电路(0)由输出MOSFET形成，每个MOSFET具有这样的尺寸：使得所述输出MOSFET中的每一个具有标准输出阻抗，但是实际上还设有这样的虚拟MOSFET：使得P沟道输出MOSFET侧和N沟道输出MOSFET侧的输入电容变得彼此相等。可以将单元输出电路(1)至(8)分别设置成在结构上彼此是相同的。然而，为了使得能通过小数量的控制信号来进行宽范围的设置，单元输出电路(1)至(8)例如由尺寸不同的MOSFET形成。甚至在这种情况下，单元输出电路也分别设有这样的虚拟MOSFET：使得P沟道输出MOSFET侧和N沟道输出MOSFET侧的输入电容以与上述相同的方式变得相等。响应这种单元输出电路(0)至(8)的输入电容的大小，驱动电路DVN(0)至DVN(8)以及DVP(0)至DVP(8)的驱动电流也被设置成提供这样的电流：使得它们例如成为这三种类型的通过速率，如上所述。

当单元输出电路(0)由输出MOSFET构成时，其中每个输出MOSFET具有这样的尺寸：使得所述输出MOSFET中的每一个具有标准输出阻抗，提供给与其对应的驱动电路DVN(0)和DVP(0)的控制信号SFN和SFP变得不必要了。下拉MOSFET和上拉MOSFET也变得不必要了。然而，如果控制信号SFN和SFP以及下拉和上拉MOSFET设置成如该图中所示的实施例那样的话，则当由于某些原因而强制输出端子PAD为高阻抗时是很方便的。

共同提供数据信号DP，作为八个P沟道驱动电路DVP(0)至DVP(8)的数据输入。共同提供数据信号DN，作为八个N沟道驱动电路DVN(0)至DVN(8)的数据输入。当输出端子PAD用于输入/输出共享并且使相应的输出电路一进行输入操作就成为输出高阻抗时，将数据信号DP和DN分别设置为使得P沟道MOSFET Q2根据输出使能信号而处于截止状态的电平以及使得N沟道MOSFETQ1根据输出使能信号而处于截止状态的电平。

另一方面，输入到驱动电路DVN(1)至DVN(8)和DVP(1)至DVP(8)的控制信号1-SN1、2/SFN、1-SP1和2/SFP由下述的阻抗控制代码和通过速率控制码形成，而与上述数据信号DP和DN无关，并由此可以进行工作的输出MOSFET的组合以及对用于驱动它的驱动电流的调节。

示出单元输出电路的一个实施例的器件布图在图6中示出。尽管没有受到特别的限制，但是该图中所示的单元输出电路对应于图5所示的单元输出电路(8)。在本实施例中，示出八个P沟道MOSFET(输出PMOS)、八个N沟道MOSFET(输出NMOS)和八个虚拟MOSFET(虚拟NMOS)。

将P沟道MOSFET(输出PMOS)设置在N型阱区NWEL中。在N型阱区NWEL中，形成八个MOSFET，其中将源极S设置在两端，并且漏极D和源极S与插入其间的八个栅极交替设置。因此，由于一个MOSFET的W尺寸是1/8，所以将输出PMOS设为如8W＝Aum的尺寸。将N沟道MOSFET(输出NMOS)设置在P型阱区PWEL中。在P型阱区PWEL中，形成八个MOSFET，其中将源极S设置在两端，并且漏极D和源极S与插入其间的八个栅极交替设置。因此，由于一个MOSFET的W尺寸是1/8，所以将输出NMOS设为如8W＝Bum的尺寸。在如上所述的相同P型阱区PWEL中，形成八个虚拟MOSFET(虚拟NMOS)，其中将源极S以与输出NMOS相同的方式设置在两端，并且漏极D和源极S与八个栅极交替设置，所述八个栅极与插入其间的输出NMOS形成为整体。也将虚拟MOSFET设为如8W＝Cum的尺寸。并且，尺寸A、B和C之间的关系表示为A＝B+C，如图1所示。

示出单元输出电路的另一实施例的器件布图在图7中示出。尽管没有受到特别的限制，但是该图中所示的输出MOS对应于图5所示的单元输出电路(8)。在本实施例中，示出八个P沟道MOSFET(输出PMOS)、八个N沟道MOSFET(输出NMOS)和八个虚拟MOSFET(虚拟PMOS)。就是说，示出了一个例子，其中如图2所示的实施例那样使用虚拟MOSFET和P沟道MOSFET。

在本实施例中，形成用于虚拟MOSFET的N型阱区使其与形成有输出NMOS的P型阱区PWELL相邻。在N型阱区中，形成八个虚拟MOSFET(虚拟PMOS)，其中漏极D和源极S与八个栅极交替形成，所述八个栅极与插入其间的输出NMOS形成为整体。也将虚拟MOSFET设为如8W＝Cum的尺寸。并且尺寸A、B和C之间的关系表示为A＝B+C，如图2所示。作为本实施例的替换方案，可以采用其中虚拟PMOS形成在与输出PMOS相同的N型阱区中的方案。

在图5所示的单元输出电路(7)至(1)中，尽管没有受到特别的限制，P沟道MOSFET和N沟道MOSFET以及虚拟MOSFET在数量上分别由(7)至(1)构成。除此之外，输出MOS(7)至(1)可以形成为具有二进制加权。例如，单元输出电路(6)由在数量上分别对应于4的P沟道MOSFET和N沟道MOSFET以及虚拟MOSFET构成，单元输出电路(5)由在数量上分别对应于2的P沟道MOSFET和N沟道MOSFET以及虚拟MOSFET构成，并且单元输出电路(4)由在数量上分别对应于1的P沟道MOSFET和N沟道MOSFET以及虚拟MOSFET构成。

并且单元输出电路(3)由在数量上分别对应于1/2(沟道宽度W：1/2)的P沟道MOSFET和N沟道MOSFET以及虚拟MOSFET构成。单元输出电路(2)由在数量上分别对应于1/4(沟道宽度W：1/4)的P沟道MOSFET和N沟道MOSFET以及虚拟MOSFET构成。单元输出电路(1)由在数量上分别对应于1/8(沟道宽度W：1/8)的P沟道MOSFET和N沟道MOSFET以及虚拟MOSFET构成。

甚至在以任何W尺寸形成MOSFET的情况下，栅极面积保持如A＝B+C的关系，并且按照如下方式设置虚拟MOSFET：P沟道输出MOSFET侧的输入电容和N沟道输出MOSFET侧的输入电容彼此相等。第一和第二驱动电路的驱动电流，即，用于第一和第二驱动电路的MOSFET的尺寸根据虚拟MOSFET侧的输入电容进行设置。

在图8中示出用于说明本发明的输出波形图。DQ输出(A)表示理想波形的例子，其中在输出信号的高电平/低电平的上升/下降沿中没有发生变化或波动。在这种理想的波形中，数据有效周期变得最长，并且还允许时钟周期短的高频操作。另一方面，DQ输出(B)如下：N沟道MOSFET侧的输入电容很小，因为没有连接虚拟MOSFET。因此，当以相同的驱动电流驱动P沟道输出MOSFET和N沟道输出MOSFET时，相对于从低电平到高电平的上升沿，从高电平下降到低电平所需的时间变得很快。结果，输出上升/下降沿变化时间Δt很长，并且数据有效周期由对应于最坏情况(worst side)的高电平输出周期来确定，由此使数据有效周期变短。因此，这不适合于高速工作。

DQ输出(C)如下：当在一种状态下以相同的驱动电流驱动P沟道输出MOSFET和N沟道输出MOSFET时，在所述状态下连接虚拟MOSFET(虚拟电容)以增加N沟道MOS侧的输入电容，如在本申请的发明中那样，通过提供虚拟MOSFET使从高电平下降到低电平所需的时间晚于栅极电压的上升沿，从而输出信号的变化也变慢。因此，使输出上升沿/下降沿变化时间Δt变短，并且相应地与(B)情况相比可以使数据有效周期变长。在本发明中，使用虚拟MOSFET以允许N沟道输出MOS侧的输入电容与P沟道输出MOS侧的输入电容一致，由此可以使DQ输出接近于如上述(a)所示的理想输出波形。因此，可以使数据有效周期变长，并且允许时钟周期短的高频工作。

在图9中示出用于说明输出波形的di/dt与输出噪声之间的关系的波形图。在图9(A)中，当DQ输出上升/下降所需的时间变陡时，输出延迟时间变短，而输出噪声变大。由于以下事实：使信号取回延迟，直到使输出信号电平稳定为止，以便避免这种噪声的影响，所以延迟了实质的信号传输速率。图9(B)示出其中使DQ输出上升/下降所需的时间变慢，以抑制输出噪声的情况。尽管在这种情况下使输出延迟时间变长，但是使得能在不受噪声影响的情况下进行信号取回，因此可以使实质的信号传输速率变快。

在根据本实施例的输出电路中，除了通过提供上述虚拟MOSFET来延长数据有效周期之外，还调节输出MOSFET的数量，由此使输出阻抗与传输输出信号的信号线的特性阻抗相匹配。因此，可以抑制反射噪声的发生，并且通过上述第一和第二驱动电路可以设置输出波形的di/dt，即，通过速率，由此可以抑制输出噪声的发生和进行高速信号传输。

示出设有根据本发明的输出电路的同步SRAM的一个实施例的方框图在图10中示出。输入电路在其中接收地址信号。基于地址信号，通过地址寄存器和解码器电路选择存储器阵列中的存储单元。通过读出放大器放大从被选存储单元输出的数据信号，随后经由输出寄存器到达相应的输出电路。输出电路将该信号输出到外部。输出电路由如图5所示的这种电路构成。如上所述，使输出电路的输出的上升/下降波形大致相等地转变，以缺保输出的数据有效周期，并且还可以调节输出阻抗和通过速率。

输出通过速率控制码发生器TRCG接收例如安装在芯片中的激光引信(laser fuse)FUSE的信号，并且产生输出通过速率控制码，随后提供给输出电路中的驱动电路DVP和DVN的控制端子SP1和SP2以及SN1和SN2。在驱动电路DVP和DVN中，它们的驱动能力根据输出通过速率控制码(SP1、SP2/SN1、SN2)改变，并且可以调节输出电路的上升/下降速度。结果，可以减少输出噪声。

阻抗控制码发生器IPCG例如根据连接到外部的参考外部电阻器RQ而产生用于输出MOS的阻抗控制码。阻抗控制码分别对应于说明图5所示的驱动电路的例子中的控制信号1至8，并与输出通过速率控制码(SP1和SP2)组合，以形成控制码，如1-SN1、2/SFP到8-SP1、2/SFP以及1-SN1、2/SFN到8-SN1、2/SFN。例如，当使控制信号1为非选择时，控制信号1-SP1、2/SFP在使用图3所示的驱动电路进行说明时表示如下。控制信号SP1和SP2都呈现高电平，信号SFP呈现低电平。结果，与其对应的P沟道输出MOSFET处于截止状态。并且控制信号1-SN1、2/SFN在使用图4所示的驱动电路进行说明时表示如下。控制信号SN1和SN2都呈现低电平，信号SFN呈现高电平，从而与其对应的N沟道输出MOSFET处于截止状态。

另一方面，当控制信号1被选择时，控制信号1-SP1、2/SFP在使用图3所示的驱动电路进行说明时表示如下。控制信号SP1和SP2都呈现低电平，信号SFP呈现高电平。并且控制信号1-SN1、2/SFN在使用图4所示的驱动电路进行说明时表示如下。控制信号SN1和SN2都呈现高电平，信号SFN呈现低电平。因此，输出DQP和DQN响应它们的相应数据输入DP和DN而形成，从而执行包括输出高阻抗的三态输出操作。以下控制信号2至8与上述相同，并且确定相应于这种控制信号1至8操作的输出MOSFET的数量。因此，输出MOS的有效数量由阻抗控制码控制，此外可以控制每个输出MOS的阻抗。

示出图10所示的阻抗控制码发生器的一个实施例的方框图在图11中示出。将外部电阻器RQ连接到外部端子ZQ。将电阻器RQ和复制品1串联连接。复制品1是对应于图5所示的P沟道输出MOS的电路。通过电压比较器VC1将由电阻器RQ和复制品1进行的分压与使用电阻器R形成的VDD/2的参考电压进行比较。因此，形成上升信号UP1或下降信号DWN1并由计数器1计数。将该计数输出作为反馈信号传送到复制品1，从而控制其阻抗。

使复制品2在结构上与复制品1相同，并且通过反馈信号进行其阻抗控制。将复制品2和复制品3串联连接。复制品3是对应于图5所示的N沟道输出MOS的电路。通过电压比较器VC2将由复制品3和复制品2进行的分压与使用电阻器R形成的VDD/2的参考电压进行比较。因此，形成上升信号UP2或下降信号DWN2并由计数器2计数。将该计数输出作为反馈信号传送到复制品3，从而而控制其阻抗。因此，电阻器RQ1以及复制品1和3在电阻值上变得彼此相等。将控制复制品1和3的电阻值的计数器1的计数值DVP(8:0)和计数器2的计数值DVN(8:0)作为控制信号1到8传输到驱动电路，并由此将输出阻抗设为等于电阻器RQ的电阻值。

示出根据本发明的输出电路的一个实施例的电路图在图12中示出。本实施例中所采用的终端电阻按照如下方式形成：电阻值具有二进制加权，包括MOSFET和与其连接的电阻元件。本实施例示出由6位的阻抗控制码进行控制的例子。就是说，将电阻值设为依据6位二进制码的8Rp、8Rn、4Rp、4Rn、2Rp、2Rn、Rp、Rn、Rp/2、Rn/2、Rp/4和Rn/4，所述6位二进制码包括码#0(LSB)、码#1、码#2、码#3、码#4和码#5(MSB)。分别将码#0至#5取回到锁存电路中，并且将取回到锁存电路中的码传输到P沟道和N沟道MOSFET的栅极。顺便提及，省略了如在图5所示的单元输出电路(0)中那样的被设置成作为输出电路具有最大输出阻抗的输出电路。

图13中示出用于说明根据本发明的输出电路的的输出操作的波形图。响应输出数据DP和DN的变化，驱动电路DVP和DVN根据控制信号SP1和SP2以及SN1和SN2调节驱动电流。在电路结构上将这些驱动电路DVP和DVN设置成相同，并同样地响应控制信号SP1和SP2以及SN1和SN2改变驱动信号DQP和DQN。将输出电路的输入电容设置成使得P沟道和N沟道输出MOSFET的输入电容彼此相等。因此，当驱动信号DQP和DQN分别下降到低电平时，N沟道输出MOSFET处于截止状态，P沟道输出MOSFET处于导通状态，从而发生输出端子PAD上的信号的变化。另一方面，当驱动信号DQP和DQN分别上升到高电平时，P沟道输出MOSFET处于截止状态，N沟道输出MOSFET处于导通状态，从而发生输出端子PAD上的信号的变化。

输出端子PAD上的信号的这种变化以如下方式发生。由于驱动电路DVP和DVN以相同的方式形成驱动电流，并且将输出电路的输入电容设置成使得P沟道和N沟道输出MOS的输入电容彼此相等，因此即使通过控制信号SP1和SP2以及SN1和SN2来调节通过速率，但是输出端子PAD上的上升和下降沿仍以同样的延迟时间进行变化。结果，与在具有中间电压(VDDQ/2)作为参考电压的高电平周期、低电平周期和图8所示的DQ输出(A)的情况下相同，可以相等地延长数据有效周期。换言之，可以将如图8的DQ输出(B)和(C)中所示的输出上升沿/下降沿变化时间Δt设置成大约为零。

如上所述，根据本申请的发明的输出电路的特征在于：将虚拟MOSFET加到输出NMOS侧，以便在栅极电容上变得与输出PMOS相同。结果，输出PMOS和NMOS侧的栅极电容变得彼此相同，并且由相同驱动电流驱动输出MOS，由此可以使对它们的栅极进行充电/放电所需的时间相等，由此可以延长数据有效周期。如上述那样设置用于驱动输出NMOS和PMOS的驱动电路为相同结构，可以减轻由于同样发生器件工艺变化而施加在数据有效周期上的影响。

当切换驱动电路上的驱动能力以使驱动能力减少时，对相应输出MOSFET的栅极平缓地进行充电/放电，因此可以减少输出MOSFET电流的di/dt，由此使得能有助于输出噪声的减小。当将驱动能力设为很大时，可以减少输出的延迟时间。就是说，可以根据负载能力设置最佳通过速率。甚至在输出上升和下降时间中发生变化时，通过独立地调节输出NMOS侧的驱动电路和输出PMOS侧的驱动电路的驱动能力，也使得能进行用于减少变化的高精度调节。

调节输出阻抗以使输出电路的输出阻抗与传输线的特性阻抗相匹配。因此，当将根据本发明的半导体集成电路器件安装在系统中时，尽管在半导体集成电路器件的输入端上没有设置终端电阻器，所述半导体集成电路器件属于进行信号传输的另一方，也可以通过输入阻抗吸收再反射噪声。因此可以以高频传输数据。

尽管已经基于优选实施例对由本发明人做出的本发明进行了具体的说明，但是本发明不限于上述实施例。不必说，在不脱离本发明要旨的范围内可以进行各种修改。例如，可以采用如下修改：省略用于调节输出阻抗的电路或用于调节通过速率的电路。除了使用上述MOSFET的电容之外，虚拟电容还可以是具有与MOSFET基本等效的器件结构的电容。例如，可以在不提供源和漏区的情况下将其构成。本发明可以广泛地用于各种半导体集成电路器件以及高速半导体存储器，其中所述半导体集成电路器件各自设有执行高速输出操作的输出电路。

Claims (8)

1、一种半导体集成电路器件，包括：

N沟道输出MOSFET；

P沟道输出MOSFET；以及

虚拟MOSFET，其栅极连接到所述N沟道输出MOSFET的栅极，

其中所述虚拟MOSFET具有对应于所述P沟道输出MOSFET的栅极电容和所述N沟道输出MOSFET的栅极电容之间的差的栅极电容。

2、根据权利要求1所述的半导体集成电路器件，

其中以相同的沟道宽度形成所述N沟道输出MOSFET、所述P沟道输出MOSFET以及所述虚拟MOSFET，并且

其中将所述虚拟MOSFET形成为具有对应于所述N沟道输出MOSFET和所述P沟道输出MOSFET的栅极宽度之间的差的栅极宽度。

3、根据权利要求2所述的半导体集成电路器件，

其中所述虚拟MOSFET包括N沟道MOSFET并形成在与所述N沟道输出MOSFET相同的半导体区中，

其中所述N沟道输出MOSFET的源极连接到电路地电位，

其中所述P沟道输出MOSFET的源极连接到电源电压端子，并且

其中所述虚拟MOSFET和所述N沟道输出MOSFET具有彼此形成为一体的栅电极，并且所述虚拟MOSFET的源和漏区连接到所述电路地电位。

4、根据权利要求2所述的半导体集成电路器件，

其中所述虚拟MOSFET包括P沟道MOSFET，

其中所述N沟道输出MOSFET的源极连接到电路地电位；

其中所述P沟道输出MOSFET的源极连接到电源电压端子，并且

其中所述虚拟MOSFET和所述N沟道输出MOSFET具有彼此形成为一体的栅电极，并且所述虚拟MOSFET的源和漏区连接到所述电源电压端子。

5、根据权利要求3所述的半导体集成电路器件，

其中所述P沟道输出MOSFET、所述N沟道输出MOSFET和所述虚拟MOSFET还包括第一电阻元件和第二电阻元件，

其中所述P沟道输出MOSFET的漏极经由所述第一电阻元件连接到输出线，以构成第一单元输出电路，

其中所述N沟道输出MOSFET的漏极经由第二电阻元件连接到输出线，以构成第二单元输出电路，

其中所述第一和第二单元输出电路中的每一种的数量是多个，

其中所述第一单元输出电路构成第一输出电路，其中控制基于第一输出阻抗控制信号操作的所述第一单元输出电路的数量，以形成为一个电平的输出信号，并且

其中所述第二单元输出电路构成第二输出电路，其中控制基于第二输出阻抗控制信号操作的所述第二单元输出电路的数量，以形成为另一个电平的输出信号。

6、根据权利要求5所述的半导体集成电路器件，

其中由输出阻抗控制信号发生器产生所述第一和第二输出阻抗控制信号，

其中所述输出阻抗控制信号发生器包括第一电路和第二电路，

其中所述第一电路连接在外部端子和电路地电位之间，并且进行电阻元件和第一复制电路之间的阻抗比较，将所述电阻元件设置成具有等效于用于传输所述输出信号的传输线的特性阻抗的电阻值，所述第一复制电路等效于所述第一输出电路，由此产生用于所述第一输出电路的所述第一输出阻抗控制信号，并且

其中所述第二电路进行所述电阻元件和第二复制电路之间的阻抗比较，所述第二复制电路等效于所述第二输出电路，由此产生用于所述第二输出电路的所述第二输出阻抗控制信号。

7、根据权利要求6所述的半导体集成电路器件，还包括分别设置成与所述第一单元输出电路和所述第二单元输出电路一一对应并设置为相同电路结构的驱动电路，

其中所述驱动电路包括具有三态输出功能的第一和第二驱动电路，它们中的每一个具有共同连接的输入和输出，并且分别响应输出通过速率控制信号和所述第一或第二输出阻抗控制信号来进行所述第一和第二驱动电路的操作。

8、根据权利要求7所述的半导体集成电路器件，其中由非易失性存储器装置形成所述输出通过速率控制信号。

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