CN2529453Y - 可降低电源/接地弹跳噪声的输出缓冲器 - Google Patents
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Abstract
本实用新型提出一种可降低电源/接地弹跳噪声的输出缓冲器，包含：多个并联于该电源电压与该信号输出端间的PMOS晶体管；多个并联于该接地电压与该信号输出端间的NMOS晶体管；以及一控制电路，当输出缓冲器的输出状态变化时，在输出端提供多个驱动电流路径或者放电电流路径，使得输出状态可快速到达稳定状态，当输出状态为稳态时，在输出端提供高电阻路径用以作为上拉或者下拉电阻用以降低电源/接地弹跳噪声。
Description
技术领域
本实用新型涉及一种应用于数字电路中的输出缓冲器，尤指一种低电源/接地弹跳噪声的输出缓冲器。
背景技术
在越来越高速的数字电路中，输入输出端的电源/接地弹跳(Power/Ground Bounce)噪声是主要的噪声来源。输出缓冲器的输出端常因为状态转换时的大电流流经导线(bonding wires)、导线架(leadframe)与针脚(pin)等寄生电感(parasitic inductance)而产生电源/接地弹跳噪声。图1所示为已知输出缓冲器共享电源电压以及接地电压的结构图。输出缓冲器701~70n，其电源(Vpp)经由针脚并以导线与焊垫连接，此时会有针脚寄生电感与焊垫/导线寄生电感产生，以L1等效示之。同理，输出缓冲器701~70n与接地点(Vss)之间也有针脚寄生电感与焊垫/导线寄生电感产生，以L2等效示之。
由于输出缓冲器701~70n在电源(Vpp)与接地点(Vss)之间有寄生电感L1、L2存在。因此，当部分的输出缓冲器701~70n的输出状态改变时，会有电源/接地弹跳噪声产生。
举例来说，假设输出缓冲器701与702的输出状态由低电平转换至高电平，此时电源(Vpp)会提供驱动电流至输出缓冲器701与702。然而此瞬间电流的变化会在寄生电感L1上产生瞬间电压降(ΔV1＝L1·di/dt)，因此造成所有输出缓冲器701~70n所接收的电源电压下降为Vpp-ΔV1。假设输出缓冲器70n-1的输出状态一直维持在高电平，此时输出状态也会随着电源电压下降，此种现象即为电源弹跳(Power Bounce)噪声。同理，假设输出缓冲器701与702的输出状态由高电平转换至低电平，此时输出缓冲器701与702会提供放电电流至接地点。然而此瞬间电流的变化也会在寄生电感L2上产生瞬间电压降(ΔV2＝L2·di/dt)，因此造成所有输出缓冲器701~70n所接收的接地电压上升为Vss+ΔV2。假设输出缓冲器70n的输出状态一直维持在低电平，此时输出状态也随着接地电压上升，此种现象即为接地弹跳噪声(Ground Bounce)。而这些电源/接地弹跳噪声即有可能会造成错误的传递信号。再者，当越多的输出缓冲器同时在切换输出状态时，其电源/接地弹跳噪声也会随之增加。
图2所示为上述输出缓冲器的已知电路结构。输入信号(Dp与Dn)分别耦接至一非门72与74，并且非门的输出分别耦接至PMOS晶体管mpl与NMOS晶体管mnl的栅极，而PMOS晶体管mpl的源极耦接至电源电压(Vpp)而漏极耦接至输出端用以产生输出信号(Do)。而NMOS晶体管mnl的源极耦接至接地电压(Vss)而漏极耦接至输出端。
在已知技术中，为了要在输出缓冲器上得到高速的执行成效，通常将输出缓冲器上的MOS晶体管mpl与mnl设计成具有较大的信道宽度来增加其驱动电流以及放电电流的能力。然而具较大电流的MOS晶体管，其等效电阻较低。因此在电源电压与接地电压变动时，相对的就会产生出较大的电源/接地弹跳噪声，输出端振幅变化太大时极可能会导致误动作的产生。
若为了要改善电源/接地弹跳噪声而将输出缓冲器上的MOS晶体管mpl与mnl设计出具有较小的信道宽度，则会降低MOS晶体管mpl与mnl驱动电流与放电电流的能力，导致传输速度不能提升而得到较差的性能(performance)。
实用新型内容
本实用新型要解决的技术问题为提供一种可降低电源/接地弹跳噪声的输出缓冲器，在具有高速传输特性的同时，可降低电源/接地弹跳噪声。
为了解决上述技术问题，本实用新型提供的可降低电源/接地弹跳噪声的输出缓冲器，具有信号输入端、信号输出端、电源电压端及接地电压端，其特征在于包含：
多个并联于该电源电压与该信号输出端间的PMOS晶体管；
多个并联于该接地电压与该信号输出端间的NMOS晶体管；以及
一控制电路，耦接于该信号输入端，包括一可在该信号输出端电平变换及维持状态输出开启控制信号的第一控制单元和一仅在该信号输出端电平变换时输出一时间段开启控制信号的第二控制单元，该第一控制单元耦接至该多个PMOS晶体管及该多个NMOS晶体管中一部分晶体管的栅极，该第二控制单元耦接至该多个PMOS晶体管及该多个NMOS晶体管中另一部分晶体管的栅极。
上述的输出缓冲器，其特点在于所述的第二控制单元为一第一脉冲发生器，耦接至该多个PMOS晶体管中一部分晶体管的栅极。
上述的输出缓冲器，其特点在于所述的第二控制单元为一第二脉冲发生器，耦接至该多个NMOS晶体管中一部分晶体管的栅极。
上述的输出缓冲器，其特点在于所述的第一控制单元为一非门。
上述的输出缓冲器，其特点在于所述的第一脉冲发生器包括一延迟组件、一缓冲闸及一与非门，该延迟组件由奇数个非门串接而成，该延迟组件与该缓冲闸的输入端耦接至该信号输入端，该延迟组件与该缓冲闸的输出端耦接至该与非门。
上述的输出缓冲器，其特点在于所述的第二脉冲发生器包括一延迟组件、一缓冲闸及一或非门，该延迟组件由奇数个非门串接而成，该延迟组件与该缓冲闸的输入端耦接至该信号输入端，该延迟组件与该缓冲闸的输出端耦接至该或非门。
为了解决上述技术问题，本实用新型提供另一种可降低电源/接地弹跳噪声的输出缓冲器，配合一电源电压与一接地电压进行运作，其特征在于包含：一输出端；多个并联于该电源电压与该输出端间的PMOS晶体管；多个并联于该接地电压与该输出端间的NMOS晶体管；以及一控制电路，耦接至该多个PMOS晶体管与该多个NMOS晶体管的栅极，其中当该输出端由一低电平变至一高电平时，该控制电路开启第一数量的PMOS晶体管，当该输出端维持在该高电平时，该控制电路开启一第二数量的PMOS晶体管，而当该输出端由该高电平变至该低电平时，该控制电路开启一第三数量的NMOS晶体管，当该输出端维持在该低电平时，该控制电路则开启一第四数量的NMOS晶体管，其中该第一数量大于该第二数量，而该第三数量大于该第四数量。
上述的输出缓冲器，其特点在于所述的控制电路包括一脉冲发生器，用以在该输出端由该低电平变至该高电平的一第一时间之后，关闭部份PMOS晶体管。
上述的输出缓冲器，其特点在于在该第一时间区段的结束点上，该输出端上的一电压值可接近但低于该高电平。
上述的输出缓冲器，其特点在于所述的控制电路包括另一脉冲发生器，用以在该输出端由该高电平变至该低电平的一第二时间之后，关闭部份NMOS晶体管。
上述的输出缓冲器，其特点在于在该第二时间区段的结束点上，该输出端上的一电压接近但高于该低电平。
可见，本实用新型提出的可降低电源/接地弹跳噪声的输出缓冲器，当输出缓冲器的输出状态变化时，能在输出端提供多个驱动电流路径或者放电电流路径，使得输出状态可快速到达稳定状态，而当输出状态为稳态时，在输出端提供高电阻路径用以作为上拉或者下拉电阻以降低电源/接地弹跳噪声。
现结合下列附图及具体实施例对本实用新型作详细说明。
附图说明
图1为已知输出缓冲器共享电源电压以及接地电压的电路结构示意图。
图2为上述已知输出缓冲器的电路示意图。
图3为本实用新型可降低电源/接地弹跳噪声的输出缓冲器的电路示意图。
图4为本实用新型输出缓冲器内各组件的动作时序示意图。
图5a、图5b为本实用新型脉冲发生器的电路实施例。
具体实施方式
图3所示为本实用新型可降低电源/接地弹跳噪声的输出缓冲器。在图3中，PMOS晶体管mp2与mp3并联，也即，源极相互连接至电源电压(Vpp)，漏极相互连接至输出端。而NMOS晶体管mn2与mn3并联，也即，源极相互连接至接地电压(Vss)，漏极相互连接至输出端。为了使得输入信号(Dp与Dn)与输出信号(Do)相同，输入信号(Dp与Dn)分别耦接至一非门80与82并且非门的输出分别耦接至PMOS晶体管mp2与NMOS晶体管mn2的栅极。另外，输入信号(Dp与Dn)分别耦接至一脉冲发生器84与86并且脉冲发生器的输出端分别耦接至PMOS晶体管mp3与NMOS晶体管mn3的栅极。
为了要在输出缓冲器上得到高速的执行成效，所以当输出端要转换输出状态时，必须要提供较强的驱动电流至输出端，因此，本实用新型可在输出端的状态改变时提供多个电流路径至输出端，作为驱动电流路径或者放电电流路径。而为了降低电源/接地弹跳噪声，在输出端到达稳态时，提供一较大的上拉电阻或者下拉电阻至输出端，因此输出端在稳态时不易因电源电压或者接地电压的变动而被影响。
如图3所示，为了提供较强的驱动电流至输出端，本实用新型提供了另一个PMOS晶体管mp3并联于PMOS晶体管mp2，因此，当输入信号(Dp与Dn)由低电平转换至高电平时，非门80的输出由高电平转换至低电平，因此PMOS晶体管mp2可被开启。再者，脉冲发生器84收到输入信号(Dp)由低电平转换至高电平时，会输出一第一时间的低电平，然后恢复至其正常电平(高电平)。而在脉冲发生器84输出为低电平时，PMOS晶体管mp3也会开启。因此，在输入信号(Dp与Dn)由低电平转换至高电平时，PMOS晶体管mp2与mp3将同时被开启，因而可提供较强的驱动电流，使得输出状态快速上拉至高电平的状态。
同理，为了提供较强的放电电流路径，本实用新型提供另一个NMOS晶体管mn3并联于NMOS晶体管mn2，因此，输入信号(Dp与Dn)由高电平转换至低电平时，非门82的输出由低电平转换至高电平，因此NMOS晶体管mp2可被开启。再者，脉冲发生器86收到输入信号(Dn)由高电平转换至低电平时，其会输出一第二时间的高电平，然后恢复至其正常电平(低电平)。而在脉冲发生器86输出为高电平时，NMOS晶体管mn3也会开启。因此，在输入信号(Dp与Dn)由高电平转换至低电平时NMOS晶体管mn2与mn3同时被开启，因而可提供较强的放电电流路路径。
图4所示为本实用新型输出缓冲器内各组件的动作时序图。假设在t0时，输入信号(Dp与Dn)状态由高电平变为低电平，此时，NMOS晶体管mn2与mn3同时开启，因此输出缓冲器具有多个放电电流路径得以快速的将输出端状态由高电平变至低电平。经过第二时间后NMOS晶体管mn3会关闭，此时仅剩下NMOS晶体管mn2开启。同理，在t1时，输入信号(Dp与Dn)状态由低电平变为高电平，此时，PMOS晶体管mp2与mp3同时开启，因此输出缓冲器具有多个充电电流路径得以快速的将输出端状态由低电平变至高电平。经过第一时间后PMOS晶体管mp3会关闭，此时仅剩下PMOS晶体管mp2开启。
依照本实施例，MOS晶体管mp2与mn2设计为具有较小的信道宽度，也即其具有较高的等效电阻值。而第一时间与第二时间的设定皆可根据实际情况来设计。在本实施例中，当输出状态升高至高电平或者降到低电平之前即可关闭PMOS晶体管mp3或者NMOS晶体管mn3。因此，在输入信号状态转换时，会有多个电流路径来提供驱动电流或者放电电流，所以输出端的传输速度可以提升。而在输入输出端到达稳态时，由于仅剩下一个高等效电阻的PMOS晶体管mp2或者NMOS晶体管mn2来作为上拉或者下拉功能的电阻，因此，当电源电压或者接地电压由于其它输出缓冲器状态改变时所导致的电压波动时，本实用新型的输出缓冲器受到影响的影响不太。也就是说，本实用新型的输出缓冲器能够有效的降低电源/接地弹跳噪声。
当然，为了要提供更强大的驱动电流以及放电电流路径，本实用新型并不限定PMOS晶体管与NMOS晶体管的并联数目。设计者当可根据输出缓冲器所需的特性来决定并联的PMOS晶体管与NMOS晶体管的数目以及其关闭的次序。
图5a、图5b所示为脉冲发生器84与86的一电路实施例。图5a为产生第一时间低电平的脉冲发生器。输入信号(Dp)输入至延迟组件(其可由奇数个非门串接而成)842与缓冲闸846，而延迟组件842与缓冲闸846的输出端耦接至与非门848，因此，在正常状态，与非门848的输出为高电平，仅有在输入信号(Dp)由低电平变至高电平时，与非门848可输出第一时间的低电平，之后又恢复为高电平，而第一时间的长度可由增减延迟组件内非门的数目来决定。
图5b为产生第二时间高电平的脉冲发生器。输入信号(Dn)输入至延迟组件(其可由奇数个非门串接而成)862与缓冲闸866，而延迟组件862与缓冲闸866的输出端耦接至或非门868，因此，在正常状态，或非门868的输出为低电平，仅有在输入信号(Dn)由高电平变至低电平时，或非门868可输出第二时间的高电平，之后又恢复为低电平，而第二时间的长度也可由增减延迟组件内非门的数目来决定。
综上所述，可见本实用新型的优点在于提出了一可降低电源/接地弹跳噪声的输出缓冲器。当输出缓冲器的输出状态变化时，在输出端提供多个驱动电流路径或者放电电流路径，使得输出状态可快速到达稳定状态。
本实用新型的又一优点在于提出了一可降低电源/接地弹跳噪声的输出缓冲器。当输出状态为稳态时，在输出端提供高电阻路径用以作为上拉或者下拉电阻以降低电源/接地弹跳噪声。
虽然本实用新型已以较佳实施例公开如上，然其并非用以限定本实用新型，熟习该技术的人士在本实用新型基础上所作的等同变化和修饰，都应在本专利申请的保护范围之内。
Claims (9)
1、一种可降低电源/接地弹跳噪声的输出缓冲器，具有信号输入端、信号输出端、电源电压端及接地电压端，其特征在于包含：
多个并联于该电源电压与该信号输出端间的PMOS晶体管；
多个并联于该接地电压与该信号输出端间的NMOS晶体管；以及
一控制电路，耦接于该信号输入端，包括一可在该信号输出端电平变换及维持状态输出开启控制信号的第一控制单元和一仅在该信号输出端电平变换时输出一时间段开启控制信号的第二控制单元，该第一控制单元耦接至该多个PMOS晶体管及该多个NMOS晶体管中一部分晶体管的栅极，该第二控制单元耦接至该多个PMOS晶体管及该多个NMOS晶体管中另一部分晶体管的栅极。
2、如权利要求1所述的可降低电源/接地弹跳噪声的输出缓冲器，其特征在于所述的第二控制单元为一第一脉冲发生器，耦接至该多个PMOS晶体管中一部分晶体管的栅极。
3、如权利要求1或2所述的可降低电源/接地弹跳噪声的输出缓冲器，其特征在于所述的第二控制单元为一第二脉冲发生器，耦接至该多个NMOS晶体管中一部分晶体管的栅极。
4、如权利要求1所述的可降低电源/接地弹跳噪声的输出缓冲器，其特征在于所述的第一控制单元为一非门。
5、如权利要求2所述的可降低电源/接地弹跳噪声的输出缓冲器，其特征在于所述的第一脉冲发生器包括一延迟组件、一缓冲闸及一与非门，该延迟组件由奇数个非门串接而成，该延迟组件与该缓冲闸的输入端耦接至该信号输入端，该延迟组件与该缓冲闸的输出端耦接至该与非门。
6、如权利要求3所述的可降低电源/接地弹跳噪声的输出缓冲器，其特征在于所述的第二脉冲发生器包括一延迟组件、一缓冲闸及一或非门，该延迟组件由奇数个非门串接而成，该延迟组件与该缓冲闸的输入端耦接至该信号输入端，该延迟组件与该缓冲闸的输出端耦接至该或非门。
7、一种可降低电源/接地弹跳噪声的输出缓冲器，配合一电源电压与一接地电压进行运作，其特征在于包含：
一输出端；
多个并联于该电源电压与该输出端间的PMOS晶体管；
多个并联于该接地电压与该输出端间的NMOS晶体管；以及
一控制电路，耦接至该多个PMOS晶体管与该多个NMOS晶体管的栅极，其中当该输出端由一低电平变至一高电平时，该控制电路开启第一数量的PMOS晶体管，当该输出端维持在该高电平时，该控制电路开启一第二数量的PMOS晶体管，而当该输出端由该高电平变至该低电平时，该控制电路开启一第三数量的NMOS晶体管，当该输出端维持在该低电平时，该控制电路则开启一第四数量的NMOS晶体管，其中该第一数量大于该第二数量，而该第三数量大于该第四数量。
8、如权利要求7所述的可降低电源/接地弹跳噪声的输出缓冲器，其特征在于所述的控制电路包括一脉冲发生器，用以在该输出端由该低电平变至该高电平的一第一时间之后，关闭部份PMOS晶体管。
9、如权利要求7所述的可降低电源/接地弹跳噪声的输出缓冲器，其特征在于所述的控制电路包括一脉冲发生器，用以在该输出端由该高电平变至该低电平的一第二时间之后，关闭部份NMOS晶体管。
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| CN 02208118 CN2529453Y (zh) | 2002-03-20 | 2002-03-20 | 可降低电源/接地弹跳噪声的输出缓冲器 |
Applications Claiming Priority (1)
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| CN 02208118 CN2529453Y (zh) | 2002-03-20 | 2002-03-20 | 可降低电源/接地弹跳噪声的输出缓冲器 |
Publications (1)
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| CN2529453Y true CN2529453Y (zh) | 2003-01-01 |
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| CN (1) | CN2529453Y (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105281744A (zh) * | 2014-06-05 | 2016-01-27 | 瑞昱半导体股份有限公司 | 封装式集成电路元件及其减少电源弹跳方法 |
| CN105958971A (zh) * | 2016-06-02 | 2016-09-21 | 泰凌微电子（上海）有限公司 | 一种时钟占空比校准电路 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105281744B (zh) * | 2014-06-05 | 2018-11-09 | 瑞昱半导体股份有限公司 | 封装式集成电路元件及其减少电源弹跳方法 |
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|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Effective date of abandoning: 20051214 |
|
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